JP3098621B2 - 発光素子駆動回路 - Google Patents
発光素子駆動回路Info
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Description
【０００１】
【産業上の利用分野】本発明は発光素子駆動回路に係
り、発光素子を断続的に点灯駆動する駆動回路に関す
る。
り、発光素子を断続的に点灯駆動する駆動回路に関す
る。
【０００２】光通信や光媒体への記録時等において、送
信あるいは記録されるべきディジタルデータは、レーザ
ダイオード（ＬＤ）や発光ダイオード（ＬＥＤ）などの
発光素子により光強度が変調された光信号に変換されて
送信あるいは記録される。
信あるいは記録されるべきディジタルデータは、レーザ
ダイオード（ＬＤ）や発光ダイオード（ＬＥＤ）などの
発光素子により光強度が変調された光信号に変換されて
送信あるいは記録される。
【０００３】この場合、発光素子は駆動回路よりディジ
タルデータに応じたレベルの駆動電流が供給されて、断
続的に点灯制御される。この駆動回路は装置の小型化、
低コスト化の要求から周辺回路と共に、ＣＭＯＳの大規
模半導体集積回路（ＬＳＩ）化されているが、消費電力
が少なく、かつ、発光素子よりオーバーシュートのない
波形の光信号を発生させることが必要とされる。
タルデータに応じたレベルの駆動電流が供給されて、断
続的に点灯制御される。この駆動回路は装置の小型化、
低コスト化の要求から周辺回路と共に、ＣＭＯＳの大規
模半導体集積回路（ＬＳＩ）化されているが、消費電力
が少なく、かつ、発光素子よりオーバーシュートのない
波形の光信号を発生させることが必要とされる。
【０００４】
【従来の技術】図６は従来の発光素子駆動回路の一例の
回路図を示す。同図中、ＰチャンネルＭＯＳトランジス
タＴｒ1 及びＴｒ2 の各ゲートは入力端子１及び２に接
続され、両ソースは電流源３に共通接続されている。Ｍ
ＯＳトランジスタＴｒ1 のドレインはＬＤ４のアノード
に接続されている。
回路図を示す。同図中、ＰチャンネルＭＯＳトランジス
タＴｒ1 及びＴｒ2 の各ゲートは入力端子１及び２に接
続され、両ソースは電流源３に共通接続されている。Ｍ
ＯＳトランジスタＴｒ1 のドレインはＬＤ４のアノード
に接続されている。
【０００５】かかる構成の発光素子駆動回路において、
入力端子１及び２を介して互いに逆位相とされた信号ｘ
1 及びｘ2 がＭＯＳトランジスタＴｒ1 及びＴｒ2 の各
ゲートに印加され、これをスイッチング制御する。これ
により、入力端子１の入力信号ｘ1 がローレベルのとき
は入力端子２の入力信号ｘ2 はハイレベルであり、この
ときＭＯＳトランジスタＴｒ1 はオン、ＭＯＳトランジ
スタＴｒ2 はオフとされるため、電流源３よりＭＯＳト
ランジスタＴｒ1 のソース、ドレインを通してＬＤ４に
電流Ｉ0 が供給され、ＬＤ４が点灯（発光）する。
入力端子１及び２を介して互いに逆位相とされた信号ｘ
1 及びｘ2 がＭＯＳトランジスタＴｒ1 及びＴｒ2 の各
ゲートに印加され、これをスイッチング制御する。これ
により、入力端子１の入力信号ｘ1 がローレベルのとき
は入力端子２の入力信号ｘ2 はハイレベルであり、この
ときＭＯＳトランジスタＴｒ1 はオン、ＭＯＳトランジ
スタＴｒ2 はオフとされるため、電流源３よりＭＯＳト
ランジスタＴｒ1 のソース、ドレインを通してＬＤ４に
電流Ｉ0 が供給され、ＬＤ４が点灯（発光）する。
【０００６】他方、入力信号ｘ1 がハイレベル、入力信
号ｘ2 がローレベルのときは、ＭＯＳトランジスタＴｒ
1 がオフ、ＭＯＳトランジスタＴｒ2 がオンとされるた
め、電流源３からの電流Ｉ0 はＭＯＳトランジスタＴｒ
2 に流れ、ＬＤ４には電流は供給されない。従って、こ
のときはＬＤ４は消灯する。このようにして、ＬＤ４は
入力信号ｘ1 及びｘ2 に応じて点灯制御される。
号ｘ2 がローレベルのときは、ＭＯＳトランジスタＴｒ
1 がオフ、ＭＯＳトランジスタＴｒ2 がオンとされるた
め、電流源３からの電流Ｉ0 はＭＯＳトランジスタＴｒ
2 に流れ、ＬＤ４には電流は供給されない。従って、こ
のときはＬＤ４は消灯する。このようにして、ＬＤ４は
入力信号ｘ1 及びｘ2 に応じて点灯制御される。
【０００７】図７は従来の発光素子駆動回路の他の例の
回路図を示す。同図中、図６と同一構成部分には同一符
号を付し、その説明を省略する。図７において、入力信
号ｘ 1 がローレベルのときはＰチャンネルＭＯＳトラン
ジスタＴｒ1 がオンとされるため、電流源３からＭＯＳ
トランジスタＴｒ1 のソース、ドレインを通してＬＤ４
に電流Ｉ0 が流れ、これによりＬＤ４が点灯する。
回路図を示す。同図中、図６と同一構成部分には同一符
号を付し、その説明を省略する。図７において、入力信
号ｘ 1 がローレベルのときはＰチャンネルＭＯＳトラン
ジスタＴｒ1 がオンとされるため、電流源３からＭＯＳ
トランジスタＴｒ1 のソース、ドレインを通してＬＤ４
に電流Ｉ0 が流れ、これによりＬＤ４が点灯する。
【０００８】一方、入力信号ｘ1 がハイレベルのときに
はＭＯＳトランジスタＴｒ1 がオフとされるため、ＬＤ
４には電流が流されず、これによりＬＤ４は消灯する。
このようにして、ＬＤ４は入力信号ｘ1 のレベルに応じ
て点灯制御される。
はＭＯＳトランジスタＴｒ1 がオフとされるため、ＬＤ
４には電流が流されず、これによりＬＤ４は消灯する。
このようにして、ＬＤ４は入力信号ｘ1 のレベルに応じ
て点灯制御される。
【０００９】
【発明が解決しようとする課題】しかるに、図６に示し
た従来の発光素子駆動回路は、入力信号に関係なく常に
ＭＯＳトランジスタＴｒ1 及びＴｒ2 のいずれか一方に
電流Ｉ0 が流れるため、電力消費が大きいという問題が
ある。
た従来の発光素子駆動回路は、入力信号に関係なく常に
ＭＯＳトランジスタＴｒ1 及びＴｒ2 のいずれか一方に
電流Ｉ0 が流れるため、電力消費が大きいという問題が
ある。
【００１０】一方、図７に示した従来の発光素子駆動回
路は、入力信号ｘ1 に応じてＭＯＳトランジスタＴｒ1
がオン又はオフにスイッチング制御され、ＭＯＳトラン
ジスタＴｒ1 がオフのときにはＬＤ４に駆動電流Ｉ0 が
流れないため、図６に示した従来回路に比し電力消費を
少なくできるという特長がある。
路は、入力信号ｘ1 に応じてＭＯＳトランジスタＴｒ1
がオン又はオフにスイッチング制御され、ＭＯＳトラン
ジスタＴｒ1 がオフのときにはＬＤ４に駆動電流Ｉ0 が
流れないため、図６に示した従来回路に比し電力消費を
少なくできるという特長がある。
【００１１】しかし、その反面、図７に示した従来回路
では入力信号（電圧）ｘ1 が図８（Ｂ）に示す如くハイ
レベルからローレベルへ変化し、それによりＭＯＳトラ
ンジスタＴｒ1 がオフからオンへ変化すると、ＬＤ４に
流される駆動電流はその変化の瞬間、図８（Ａ）に示す
如く極めて大なる値となり、駆動電流のオーバーシュー
トとして現われる。
では入力信号（電圧）ｘ1 が図８（Ｂ）に示す如くハイ
レベルからローレベルへ変化し、それによりＭＯＳトラ
ンジスタＴｒ1 がオフからオンへ変化すると、ＬＤ４に
流される駆動電流はその変化の瞬間、図８（Ａ）に示す
如く極めて大なる値となり、駆動電流のオーバーシュー
トとして現われる。
【００１２】これはＭＯＳトランジスタＴｒ1 のオン／
オフに伴い、ソース電圧（ａ点の電圧）の変化が大き
く、ＭＯＳトランジスタＴｒ1 のソースと電源端子との
間の寄生容量ＣX に対する充放電が行なわれることによ
る。その結果、図７に示した従来回路では駆動電流に発
生した極めて大なるオーバーシュートにより、ＬＤ４の
動作が不安定となり、また受信側で光信号の正確なピー
ク検出ができない等の問題がある。
オフに伴い、ソース電圧（ａ点の電圧）の変化が大き
く、ＭＯＳトランジスタＴｒ1 のソースと電源端子との
間の寄生容量ＣX に対する充放電が行なわれることによ
る。その結果、図７に示した従来回路では駆動電流に発
生した極めて大なるオーバーシュートにより、ＬＤ４の
動作が不安定となり、また受信側で光信号の正確なピー
ク検出ができない等の問題がある。
【００１３】本発明は上記の点に鑑みなされたもので、
発光素子駆動時に駆動トランジスタの寄生容量より流れ
る電流をバイパス回路により除くことにより、上記の課
題を解決した発光素子駆動回路を提供することを目的と
する。
発光素子駆動時に駆動トランジスタの寄生容量より流れ
る電流をバイパス回路により除くことにより、上記の課
題を解決した発光素子駆動回路を提供することを目的と
する。
【００１４】
【課題を解決するための手段】図１は本発明の原理構成
図を示す。同図に示すように、本発明は入力信号に応じ
てスイッチング制御される駆動トランジスタ１２のオン
期間中、電流源１３よりの電流を駆動トランジスタ１２
を通して発光素子１１に供給する発光素子駆動回路にお
いて、バイパス用トランジスタ１４と制御回路１５とを
具備するようにしたものである。
図を示す。同図に示すように、本発明は入力信号に応じ
てスイッチング制御される駆動トランジスタ１２のオン
期間中、電流源１３よりの電流を駆動トランジスタ１２
を通して発光素子１１に供給する発光素子駆動回路にお
いて、バイパス用トランジスタ１４と制御回路１５とを
具備するようにしたものである。
【００１５】上記のバイパス用トランジスタ１４はオン
の期間中、電流源１３よりの電流が流される。上記の制
御回路１５は入力信号が供給され、駆動トランジスタ１
２がオンとされる直前のときのみバイパス用トランジス
タ１４をオンに制御する。
の期間中、電流源１３よりの電流が流される。上記の制
御回路１５は入力信号が供給され、駆動トランジスタ１
２がオンとされる直前のときのみバイパス用トランジス
タ１４をオンに制御する。
【００１６】
【作用】本発明では、制御回路１５により駆動トランジ
スタ１２がオンとされる直前にバイパス用トランジスタ
１４がオンとされるため、駆動トランジスタ１２及び電
流源１３の構成素子に起因する寄生容量が駆動トランジ
スタ１２のオン／オフによって充放電されても、その寄
生容量の放電電流が電流源１３よりの電流と共にバイパ
ス用コンデンサ１４を通して流された後で、駆動トラン
ジスタ１２をオンとすることができる。
スタ１２がオンとされる直前にバイパス用トランジスタ
１４がオンとされるため、駆動トランジスタ１２及び電
流源１３の構成素子に起因する寄生容量が駆動トランジ
スタ１２のオン／オフによって充放電されても、その寄
生容量の放電電流が電流源１３よりの電流と共にバイパ
ス用コンデンサ１４を通して流された後で、駆動トラン
ジスタ１２をオンとすることができる。
【００１７】また、バイパス用トランジスタ１４は駆動
トランジスタ１２がオンとなる直前の短期間だけオンと
され、それ以外の期間ではオフとされる。
トランジスタ１２がオンとなる直前の短期間だけオンと
され、それ以外の期間ではオフとされる。
【００１８】
【実施例】図２は本発明の一実施例の構成図を示す。同
図中、図１と同一構成部分には同一符号を付し、その説
明を省略する。図２において、制御回路１５は遅延回路
２１及びパルス発生回路２２からなる。遅延回路２１は
入力端子２０よりの入力信号ｘ0 の最短周期より短い一
定時間Ｔ1 入力信号ｘ0 を遅延する。パルス発生回路２
２は上記の入力信号ｘ0 と遅延回路２１の出力信号ｘ1
とが夫々入力され、遅延回路２１の遅延時間の幅を持つ
パルスを発生する。
図中、図１と同一構成部分には同一符号を付し、その説
明を省略する。図２において、制御回路１５は遅延回路
２１及びパルス発生回路２２からなる。遅延回路２１は
入力端子２０よりの入力信号ｘ0 の最短周期より短い一
定時間Ｔ1 入力信号ｘ0 を遅延する。パルス発生回路２
２は上記の入力信号ｘ0 と遅延回路２１の出力信号ｘ1
とが夫々入力され、遅延回路２１の遅延時間の幅を持つ
パルスを発生する。
【００１９】また、駆動トランジスタ１２はＰチャンネ
ルＭＯＳトランジスタＴr1により構成され、そのドレイ
ンは発光素子１１の一例としてのＬＤ２３のアノードに
接続され、そのゲートは遅延回路２１の出力端に接続さ
れている。また、バイパス用トランジスタ１４はＰチャ
ンネルＭＯＳトランジスタＴr2により構成されており、
そのドレインは低電位側電源端子に接続され、そのゲー
トはパルス発生回路２２の出力端に接続されている。
ルＭＯＳトランジスタＴr1により構成され、そのドレイ
ンは発光素子１１の一例としてのＬＤ２３のアノードに
接続され、そのゲートは遅延回路２１の出力端に接続さ
れている。また、バイパス用トランジスタ１４はＰチャ
ンネルＭＯＳトランジスタＴr2により構成されており、
そのドレインは低電位側電源端子に接続され、そのゲー
トはパルス発生回路２２の出力端に接続されている。
【００２０】ＭＯＳトランジスタＴr1及びＴr2の両ソー
スの共通接続点ａは、電流源１３を介して高電位側電源
端子に接続されている。この電流源１３はＭＯＳトラン
ジスタを用いた公知の構成とされており、そのＭＯＳト
ランジスタとＭＯＳトランジスタＴr1及びＴr2の合成寄
生容量ＣX が、等価的に電流源１３に並列接続された状
態で生じている。
スの共通接続点ａは、電流源１３を介して高電位側電源
端子に接続されている。この電流源１３はＭＯＳトラン
ジスタを用いた公知の構成とされており、そのＭＯＳト
ランジスタとＭＯＳトランジスタＴr1及びＴr2の合成寄
生容量ＣX が、等価的に電流源１３に並列接続された状
態で生じている。
【００２１】遅延回路２１及びパルス発生回路２２は例
えば図３に示す如き回路構成とされている。同図中、遅
延回路２１はインバータ３１〜３４が直列接続された構
成とされており、インバータ３１〜３４の各々の固有の
遅延時間の総和が所定の遅延時間Ｔ1 である。また、パ
ルス発生回路２２はインバータ３５及び２入力ＮＡＮＤ
回路３６よりなり、ＮＡＮＤ回路３６の各入力端子はイ
ンバータ３５の出力端子及びインバータ３４の出力端子
に夫々接続されている。
えば図３に示す如き回路構成とされている。同図中、遅
延回路２１はインバータ３１〜３４が直列接続された構
成とされており、インバータ３１〜３４の各々の固有の
遅延時間の総和が所定の遅延時間Ｔ1 である。また、パ
ルス発生回路２２はインバータ３５及び２入力ＮＡＮＤ
回路３６よりなり、ＮＡＮＤ回路３６の各入力端子はイ
ンバータ３５の出力端子及びインバータ３４の出力端子
に夫々接続されている。
【００２２】次に図２及び図３に示す本実施例回路の動
作について、図４のタイムチャートを併せ参照して説明
する。入力端子２０に入力される入力信号ｘ0 は例えば
光通信により送信されるべきディジタルデータで、図４
（Ａ）に示す如きパルス列である。この入力信号ｘ0 は
遅延回路２１に供給され、ここで所定の一定時間Ｔ1遅
延されて図４（Ｂ）に示す如き波形の遅延信号ｘ1 とさ
れる。
作について、図４のタイムチャートを併せ参照して説明
する。入力端子２０に入力される入力信号ｘ0 は例えば
光通信により送信されるべきディジタルデータで、図４
（Ａ）に示す如きパルス列である。この入力信号ｘ0 は
遅延回路２１に供給され、ここで所定の一定時間Ｔ1遅
延されて図４（Ｂ）に示す如き波形の遅延信号ｘ1 とさ
れる。
【００２３】パルス発生回路２２は入力信号ｘ0 をイン
バータ３５で位相反転した信号と、遅延回路２１の出力
遅延信号ｘ1 とをＮＡＮＤ回路３６で否定論理積をとっ
た信号ｘ2 を生成する。従って、パルス発生回路２２
（ＮＡＮＤ回路３６）からは、図４（Ｃ）に示す如く、
入力信号ｘ0 がローレベルで、かつ、遅延信号ｘ1 がハ
イレベルの期間Ｔ1 のみローレベルで、それ以外の期間
はハイレベルとされたパルスｘ2 が取り出される。
バータ３５で位相反転した信号と、遅延回路２１の出力
遅延信号ｘ1 とをＮＡＮＤ回路３６で否定論理積をとっ
た信号ｘ2 を生成する。従って、パルス発生回路２２
（ＮＡＮＤ回路３６）からは、図４（Ｃ）に示す如く、
入力信号ｘ0 がローレベルで、かつ、遅延信号ｘ1 がハ
イレベルの期間Ｔ1 のみローレベルで、それ以外の期間
はハイレベルとされたパルスｘ2 が取り出される。
【００２４】遅延回路２１の出力遅延信号ｘ1 は図２の
ＭＯＳトランジスタＴr1のゲートに印加され、これをロ
ーレベル期間（図４（Ｂ）の時刻ｔ2 〜ｔ3 ，ｔ5 〜ｔ
6 ）オン、ハイレベル期間（時刻ｔ2 以前、ｔ3 〜
ｔ5 ，ｔ6 〜等）オフにスイッチングする。他方、パル
ス発生回路２２の出力パルスｘ2 は図２のＭＯＳトラン
ジスタＴr2のゲートに印加され、これをローレベル期間
（図４（Ｃ）の時刻ｔ1 〜ｔ2 ，ｔ4 〜ｔ5 ）オン、ハ
イレベル期間（時刻ｔ2 〜ｔ4 ，ｔ5 以降等）オフにス
イッチングする。
ＭＯＳトランジスタＴr1のゲートに印加され、これをロ
ーレベル期間（図４（Ｂ）の時刻ｔ2 〜ｔ3 ，ｔ5 〜ｔ
6 ）オン、ハイレベル期間（時刻ｔ2 以前、ｔ3 〜
ｔ5 ，ｔ6 〜等）オフにスイッチングする。他方、パル
ス発生回路２２の出力パルスｘ2 は図２のＭＯＳトラン
ジスタＴr2のゲートに印加され、これをローレベル期間
（図４（Ｃ）の時刻ｔ1 〜ｔ2 ，ｔ4 〜ｔ5 ）オン、ハ
イレベル期間（時刻ｔ2 〜ｔ4 ，ｔ5 以降等）オフにス
イッチングする。
【００２５】ここで、図４に示すように遅延信号ｘ1 が
ローレベルとなる時刻ｔ2 ，ｔ5 とその直前の時刻
ｔ1 ，ｔ4 との間の時間は前記遅延時間Ｔ1 に等しく、
この時間Ｔ1 パルスｘ2 はローレベルとされている。従
って、図２に示したＭＯＳトランジスタＴr1が上記遅延
信号ｘ1 によってオンとされる直前の一定時間Ｔ1 の
み、ＭＯＳトランジスタＴr2がオンとされる。
ローレベルとなる時刻ｔ2 ，ｔ5 とその直前の時刻
ｔ1 ，ｔ4 との間の時間は前記遅延時間Ｔ1 に等しく、
この時間Ｔ1 パルスｘ2 はローレベルとされている。従
って、図２に示したＭＯＳトランジスタＴr1が上記遅延
信号ｘ1 によってオンとされる直前の一定時間Ｔ1 の
み、ＭＯＳトランジスタＴr2がオンとされる。
【００２６】ＭＯＳトランジスタＴr2がオンとされる
と、寄生容量Ｃｘに充電されていた電荷がＭＯＳトラン
ジスタＴr2のソース、ドレインを介して放電されると共
に、電流源１３からの電流Ｉ0 もＭＯＳトランジスタＴ
r2のソース、ドレインを介して流れるため、ＭＯＳトラ
ンジスタＴr2のソース電流ＩS は図４（Ｄ）に示す如く
になる。
と、寄生容量Ｃｘに充電されていた電荷がＭＯＳトラン
ジスタＴr2のソース、ドレインを介して放電されると共
に、電流源１３からの電流Ｉ0 もＭＯＳトランジスタＴ
r2のソース、ドレインを介して流れるため、ＭＯＳトラ
ンジスタＴr2のソース電流ＩS は図４（Ｄ）に示す如く
になる。
【００２７】ＭＯＳトランジスタＴr2が一定時間Ｔ1 オ
ンとされると、続いてＭＯＳトランジスタＴr1がオン、
ＭＯＳトランジスタＴr2がオフとされる。このときは、
寄生容量Ｃｘの充電電荷はその直前の期間の上記放電に
よって極めて小若しくは略ゼロであり、よってこのとき
のＭＯＳトランジスタＴｒ1 のソース、ドレインを通じ
てＬＤ２３に流される駆動電流ＩL は殆ど電流源１３か
らの電流Ｉ0 によるものである。従って、ＭＯＳトラン
ジスタＴr2がオフからオンになった直後の駆動電流ＩL
には、図４（Ｅ）に示すようにオーバーシュートが殆ど
生じない。
ンとされると、続いてＭＯＳトランジスタＴr1がオン、
ＭＯＳトランジスタＴr2がオフとされる。このときは、
寄生容量Ｃｘの充電電荷はその直前の期間の上記放電に
よって極めて小若しくは略ゼロであり、よってこのとき
のＭＯＳトランジスタＴｒ1 のソース、ドレインを通じ
てＬＤ２３に流される駆動電流ＩL は殆ど電流源１３か
らの電流Ｉ0 によるものである。従って、ＭＯＳトラン
ジスタＴr2がオフからオンになった直後の駆動電流ＩL
には、図４（Ｅ）に示すようにオーバーシュートが殆ど
生じない。
【００２８】ＬＤ２３は駆動電流ＩL が流される期間点
灯し、駆動電流ＩL が供給されない期間は消灯する。こ
の駆動電流ＩL は図４（Ｅ）に示したように入力信号ｘ
0 を一定時間Ｔ1 遅延した信号ｘ1 のローレベル期間流
され、ハイレベル期間は流れないから、ＬＤ２３は入力
信号ｘ0 の論理変化に対応して光強度が変調された光を
放射する。
灯し、駆動電流ＩL が供給されない期間は消灯する。こ
の駆動電流ＩL は図４（Ｅ）に示したように入力信号ｘ
0 を一定時間Ｔ1 遅延した信号ｘ1 のローレベル期間流
され、ハイレベル期間は流れないから、ＬＤ２３は入力
信号ｘ0 の論理変化に対応して光強度が変調された光を
放射する。
【００２９】このように、本実施例によれば、ＬＤ２３
をオーバーシュートが抑えられた駆動電流ＩL により駆
動することができるため、ＬＤ２３を安定に動作させる
ことができ、また受信側で光信号を正確にピーク検出さ
せることができる。
をオーバーシュートが抑えられた駆動電流ＩL により駆
動することができるため、ＬＤ２３を安定に動作させる
ことができ、また受信側で光信号を正確にピーク検出さ
せることができる。
【００３０】また、本実施例ではパルスｘ2 によりＭＯ
ＳトランジスタＴr2が短時間Ｔ1 のみオンとされ、残り
の大部分の期間はオフとされているため、消費電力を図
６の差動型の発光素子駆動回路のそれの約1/2 程度に節
約することができる。
ＳトランジスタＴr2が短時間Ｔ1 のみオンとされ、残り
の大部分の期間はオフとされているため、消費電力を図
６の差動型の発光素子駆動回路のそれの約1/2 程度に節
約することができる。
【００３１】なお、本発明は上記の実施例に限定される
ものではなく、例えば図５に示す如き変形例が考えられ
る。同図中、図１及び図２と同一構成部分には同一符号
を付し、その説明を省略する。図５に示す変形例は図２
に示した実施例中の駆動トランジスタ１２及びバイパス
用トランジスタ１４がＰチャンネルＭＯＳトランジスタ
Ｔr1及びＴr2であったのに対し、ＮチャンネルＭＯＳト
ランジスタＴr3及びＴr4で構成したものである。
ものではなく、例えば図５に示す如き変形例が考えられ
る。同図中、図１及び図２と同一構成部分には同一符号
を付し、その説明を省略する。図５に示す変形例は図２
に示した実施例中の駆動トランジスタ１２及びバイパス
用トランジスタ１４がＰチャンネルＭＯＳトランジスタ
Ｔr1及びＴr2であったのに対し、ＮチャンネルＭＯＳト
ランジスタＴr3及びＴr4で構成したものである。
【００３２】これにより、ＬＤ２３はカソードがＭＯＳ
トランジスタＴr3のドレインに接続され、アノードが高
電位側電源端子に接続される。また、ＭＯＳトランジス
タＴr3及びＴr4の両ソースは電流源１３を介して低電位
側電源端子に接続される。
トランジスタＴr3のドレインに接続され、アノードが高
電位側電源端子に接続される。また、ＭＯＳトランジス
タＴr3及びＴr4の両ソースは電流源１３を介して低電位
側電源端子に接続される。
【００３３】更に、遅延回路３１及びパルス発生回路３
２は前記遅延回路２１及びパルス発生回路２２と略同様
の構成であるが、遅延信号ｘ1 及びパルスｘ2 と逆相の
信号を発生出力する点が異なる。本変形例によれば、前
記実施例と同様の動作により、所期の効果を奏すること
ができる。
２は前記遅延回路２１及びパルス発生回路２２と略同様
の構成であるが、遅延信号ｘ1 及びパルスｘ2 と逆相の
信号を発生出力する点が異なる。本変形例によれば、前
記実施例と同様の動作により、所期の効果を奏すること
ができる。
【００３４】
【発明の効果】上述の如く、本発明によれば、バイパス
用トランジスタをオンとして寄生容量からの放電電流を
バイパス用トランジスタを通じて流した後で駆動トラン
ジスタをオンにするようにしたため、駆動トランジスタ
より発光素子に供給される駆動電流のオーバーシュート
を抑えることができ、またバイパス用トランジスタは駆
動トランジスタがオンとなる前の短期間だけオンとされ
るため、従来の差動型の発光素子駆動回路の消費電流の
約1/2 倍程度にまで消費電力を低減することができ、以
上よりＣＭＯＳ ＬＳＩ化に好適である等の特長を有す
るものである。
用トランジスタをオンとして寄生容量からの放電電流を
バイパス用トランジスタを通じて流した後で駆動トラン
ジスタをオンにするようにしたため、駆動トランジスタ
より発光素子に供給される駆動電流のオーバーシュート
を抑えることができ、またバイパス用トランジスタは駆
動トランジスタがオンとなる前の短期間だけオンとされ
るため、従来の差動型の発光素子駆動回路の消費電流の
約1/2 倍程度にまで消費電力を低減することができ、以
上よりＣＭＯＳ ＬＳＩ化に好適である等の特長を有す
るものである。
【図１】本発明の原理構成図である。
【図２】本発明の一実施例の構成図である。
【図３】図２中の要部の一実施例の回路図である。
【図４】図２，図３に示す実施例の動作説明用タイムチ
ャートである。
ャートである。
【図５】本発明の一変形例の構成図である。
【図６】従来の一例の回路図である。
【図７】従来の他の例の回路図である。
【図８】図７に示す従来回路の動作説明用タイムチャー
トである。
トである。
１１ 発光素子 １２ 駆動トランジスタ １３ 電流源 １４ バイパス用トランジスタ １５ 制御回路 ２１ 遅延回路 ２２ パルス発生回路 ２３ レーザダイオード（ＬＤ） Ｔr1，Ｔr2 ＰチャンネルＭＯＳトランジスタ Ｔr3，Ｔr4 ＮチャンネルＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０４Ｂ 10/14 10/26 10/28 (72)発明者 岡田 賢治 東京都千代田区内幸町１丁目１番６号 日本電信電話株式会社内 (56)参考文献 特開 昭58−7941（ＪＰ，Ａ) 特開 昭57−39593（ＪＰ，Ａ) 特開 平５−243654（ＪＰ，Ａ) 特開 昭64−9676（ＪＰ，Ａ) 特開 昭57−210682（ＪＰ，Ａ) 特開 昭51−57299（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01S 5/00 - 5/50 H01L 33/00
Claims (3)
- 【請求項１】 入力信号に応じてスイッチング制御され
る駆動トランジスタ（１２）のオンの期間中、電流源
（１３）よりの電流を該駆動トランジスタ（１２）を通
して発光素子（１１）に供給する発光素子駆動回路にお
いて、 オンの期間中、前記電流源（１３）よりの電流が流され
るバイパス用トランジスタ（１４）と、 前記入力信号が供給され、前記駆動トランジスタ（１
２）がオンとされる直前のときのみ該バイパス用トラン
ジスタ（１４）をオンに制御する制御回路（１５）とを
有することを特徴とする発光素子駆動回路。 - 【請求項２】 前記制御回路（１５）は、 前記入力信号を該入力信号の最短周期より短い一定時間
遅延する遅延回路（２１）と、 該遅延回路（２１）の出力遅延信号及び前記入力信号が
夫々供給され、該一定時間の幅を持つパルスを発生して
前記バイパス用トランジスタ（１４）に供給し、該バイ
パス用トランジスタ（１４）をスイッチング制御するパ
ルス発生回路（２２）とよりなり、前記遅延回路（２
１）により遅延された入力信号によりスイッチング制御
される前記駆動トランジスタ（１２）がオンとされる直
前の該一定時間、該バイパス用トランジスタ（１４）を
オンに制御することを特徴とする請求項１記載の発光素
子駆動回路。 - 【請求項３】 前記駆動トランジスタ（１２）はＭＯＳ
トランジスタ（Ｔr1，Ｔr3）であることを特徴とする請
求項１記載の発光素子駆動回路。
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|---|---|---|---|
| JP17452992A JP3098621B2 (ja) | 1992-07-01 | 1992-07-01 | 発光素子駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17452992A JP3098621B2 (ja) | 1992-07-01 | 1992-07-01 | 発光素子駆動回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH0621540A JPH0621540A (ja) | 1994-01-28 |
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ID=15980128
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17452992A Expired - Fee Related JP3098621B2 (ja) | 1992-07-01 | 1992-07-01 | 発光素子駆動回路 |
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|---|---|
| JP (1) | JP3098621B2 (ja) |
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| JP2005266397A (ja) * | 2004-03-19 | 2005-09-29 | Tohoku Pioneer Corp | 発光素子の駆動装置および駆動方法 |
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-
1992
- 1992-07-01 JP JP17452992A patent/JP3098621B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0621540A (ja) | 1994-01-28 |
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