KR960019311A - 양/음 고전압 발생 전원의 출력전위 리셋회로 - Google Patents

양/음 고전압 발생 전원의 출력전위 리셋회로 Download PDF

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Abstract

출력점(106)로 제3전원 전위를 출력하는 상태가 제2전원 전위를 출력하는 상태로 스위칭될 때, 제2전원 전위의 제공부와 출력점(106) 사이의 접속이 제1P채널 MOSFET(tp1)를 통하여 만들어진다. 더욱이, 제1P채널 MOSFET(tp1)이 불통될 때 즉, 제3전원 전위가 출력점(106)으로 출력될 때, 제3전원 전위는 또한 제1P채널 MOSFET(tp1)의 게이트로 제공된다.
그러므로, 출력점(106)의 전위가 제3전원 전위로 증가할 때에도, 이 트랜지스터는 도통되지 않는다.
그러므로, 제2전원 전위(Vcc) 및 출력점(106)은 서로간에 적당하게 전기적으로 분리된다.

Description

양/음 고전압 발생 전원의 출력전위 리셋회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예 1의 블록도,
제2도는 본 발명의 실시예 1의 동작 동안의 전위 변경을 도시한 도면,
제3도는 본 발명의 실시예 2의 블록도,
제4도는 본 발명의 실시예 2의 동작 동안의 전위 변경을 도시한 도면.

Claims (16)

  1. 제1전원 전위, 상기 제1전원 전위보다 높은 제2전원전위 및 상기 제2전원 전위보다 높은 제3전원 전위가 외부적으로 제공되고, 출력점(106)으로 제3전원 전위를 출력하는 상태를 제1 및 제2신호 레벨의 전위 사이에서 변경될 수 있는 외부신호(RS)에 응하여 상기 제2전원 전위를 출력하는 상태로 변경하며, 상기 제1전원 전위가 제공되는 제1입력점(110); 상기 제2전원 전위가 제공되는 제2입력점(109); 상기 외부 신호에 응하여 상기 제3전원 전위와 선택적으로 연결되고 분리되는 제3입력점(108); 상기 외부 신호의 전위 레벨에 응하여 상기 제1전원 전위와 상기 제3전원 전위를 선택적으로 출력하는 제어회로; 상기 제어회로의 출력을 게이트에서 입력받으며 상기 제2입력점과 드레인이 연결된 제1P채널 MOSFET(tp1); 및 상기 제3입력점은 물론 상기 제1채널 MOSFET의 소오스와 백 게이트에도 연결된 출력점(106)으로 구성된 것을 특징으로 하는 리셋회로.
  2. 제1항에 있어서, 상기 제어 회로는 상기 외부 신호를 게이트로서 입력받고, 상기 출력점에 소오스 백 게이트가 연결되며, 상기 제1P채널 MOSFET의 게이트에 드레인이 연결된 제2P채널 MOSFET(tp2); 및 상기 외부 신호를 게이트에서 입력받고, 상기 제1입력점에 소오스와 백 게이트가 연결되며, 상기 제2P채널 MOSFET의 드레인에 드레인이 연결된 N채널 MOSFET(tno)를 포함하는 것을 특징으로 하는 리셋회로.
  3. 제1항에 있어서, 상기 제3전원 전위의 상기 제공부는 상호간에 상보적인 제1 및 제2클락 신호(Φ,/Φ를 발생하는 발진회로(104)와 상기 제1 및 제2클락신호를 입력받아 제3전원 전위를 발생하는 충전 펌프 회로(105)를 포함하고; 및 상기 발진회로(104)는 상기 외부 신호에 의하여 동작 상태와 정지 상태 사이에서 스위칭되고, 상기 제어회로가 제1전원 전위를 출력할 때 정지 상태에 도달하며, 상기 제어회로가 제3전원 전위를 출력할 때 동작 상태에 도달하는 것을 특징으로 하는 리셋회로.
  4. 제1항에 있어서, 상기 리셋회로는 단일의 외부 전원 전위가 제공되는 반도체 장치 상에 장착되고, 상기 제1전원 전위와 상기 제2전원 전위가 각각 접지 전위와 상기 반도체 장치의 상기 외부 전원 전위에 해당하는 것을 특징으로 하는 리셋회로.
  5. 제4항에 있어서, 상기 반도체 장치가 플래시 메모리인 것을 특징으로 하는 리셋회로.
  6. 제1항에 있어서, 상기 제어회로가 상기 외부 신호(RS)을 게이트에서 입력받고, 상기 출력점에 소오스와 백 게이트에서 연결되며, 상기 제1P채널 MOSFET(tp1)의 게이트와 드레인에서 연결된 제2P채널 MOSFET(tp2); 일 끝단이 상기 제2P채널 MOSFET에 연결된 저항(R1); 및 상기 외부 신호(RS)를 게이트에서 입력받고, 상기 제1입력점(110)에 소오스와 백 게이트에서 연결되며, 상기 저항(R1)의 다른 끝단에 드레인이 연결된 N채널 MOSFET(tn0)을 포함하는 것을 특징으로 하는 리셋회로.
  7. 제1항에 있어서, 상기 제어회로가 상기 외부 신호(RS)을 게이트에서 입력받고, 상기 출력점에 소오스와 백 게이트에서 연결된 제2P채널 MOSFET(tp2); 상기 제2P채널 MOSFET(tp2)에 일 끝단이 연결되고, 상기 제1P채널 MOSFET(tp1)의 게이트에 다른 끝단이 연결된 저항(R1); 및 상기 외부 신호(RS)를 게이트에서 입력받고, 상기 제1입력점(110)에 소오스와 백 게이트가 연결되며, 상기 저항(R1)의 다른 끝단에 드레인이 연결된 N채널 MOSFET(tn0)을 포함하는 것을 특징으로 하는 리셋회로.
  8. 제1전원 전위 및 상기 제1전원 전위 보다 낮은 음의 값의 제2전원 전위가 외부적으로 제공되고, 출력점(206)으로 제2전원 전위를 출력하는 상태를 제1 및 제2신호 레벨의 전위 사이에서 변경될 수 있는 외부신호(/RS)에 응하여 상기 제1전원 전위를 출력하는 상태로 변경하며, 상기 제1전원 전위가 제공되는 제1입력점(210); 상기 외부 신호에 응하여 상기 제2전원 전위와 선택적으로 연결되고 분리되는 제2입력점(208); 상기 외부 신호(/RS)의 전위 레벨에 응하여 상기 제1전원전위와 상기 제2전원 전위를 선택적으로 출력하는 제어회로; 상기 제어회로의 출력을 게이트에서 입력받으며 상기 제1입력점과 소오스가 연결된 제1N채널 MOSFET(tn1); 및 상기 제2입력점은 물론 상기 제1N채널 MOSFET(tn1)의 드레인과 백 게이트에도 연결된 출력점(206)으로 구성된 것을 특징으로 하는 리셋회로.
  9. 제8항에 있어서, 상기 제어회로가 상기 외부 신호(/RS)을 게이트에서 입력받고, 상기 출력점에 소오스와 백 게이트에서 연결되며, 상기 제1N채널 MOSFET(tn1)의 게이트에 드레인이 연결된 제2N채널 MOSFET(tn2); 상기 제1입력점(210)에 게이트가 연결되고, 상기 제2N채널 MOSFET(tn2)의 드레인에 드레인이 연결된 P채널 MOSFET(tp0); 및 상기 외부 신호(/RS)를 입력받고, 상기 P채널 MOSFET(tp0)의 소오스와 백 게이트에 출력단이 연결된 인버터회로(209)를 포함하는 것을 특징으로 하는 리셋회로.
  10. 제8항에 있어서, 상기 제2전원전위 제공부는 상호간에 상보적인 제1 및 제2클럭 신호(Φ,/Φ)를 발생하는 발진회로(104)와 상기 제1 및 제2클락신호를 입력받아 제2전원 전위를 발생하는 충점 펌프 회로(205)를 포함하고; 및 상기 발진회로(204)는 상기 외부 신호에 의하여 동작 상태와 정지 상태 사이에서 스위칭되고, 상기 제어회로가 제1전원 전위를 출력할 때 정지 상태에 도달하며, 상기 제어회로가 제2전원 전위를 출력할 때 동작 상태에 도달하는 것을 특징으로 하는 리셋회로.
  11. 제8항에 있어서, 상기 리셋회로는 단일의 외부 전원 전위가 제공되는 반도체 장치 상에 장착되고, 상기 제1전원 전위는 접지 전위에 해당하는 것을 특징으로 하는 리셋회로.
  12. 제8항에 있어서, 상기 반도체 장치는 플래시 메모리인 것을 특징으로 하는 리셋회로.
  13. 제8항에 있어서, 상기 제어회로가 상기 외부 신호(/RS)을 게이트에서 입력받고, 상기 출력점(206)에 소오스와 백 게이트가 연결되며, 상기 제1N채널 MOSFET(tp1)의 게이트에 드레인이 연결된 제2N채널 MOSFET(tn2); 상기 제2N채널 MOSFET(tn2)의 드레인에 일 끝단이 연결된 저항(R2); 상기 제1입력점(210)에 게이트가 연결되고, 상기 저항(R2)의 다른 끝단에 드레인이 연결된 P채널 MOSFET(tp0); 및 상기 외부 신호(/RS)를 입력받고, 상기 P채널 MOSFET(tp0)의 소오스와 백 게이트에 출력단이 연결된 인버터 회로(209)를 포함하는 것을 특징으로 하는 리셋회로.
  14. 제8항에 있어서, 상기 제어회로가 내부 제어신호 발생수단(223)를 포함하고; 상기 내부 제어신호 발생수단(223)은 동일한 신호를 출력하기 위하여 상기 외부 신호(/RS)를 인버팅하는 제1출력점(216), 및 상기 리셋 회로의 출력점(206)의 전위가 상수값보다 작지 않을 때 상기 외부 신호(/RS)의 인버팅된 신호를 출력하고 상기 리셋회로의 출력점(206)의 전위가 상수값보다 작을 때 상기 외부 신호(/RS)에 관계없이 상기 제1전원 전위를 출력하는 제2출력점(218)를 포함하며; 상기 제어회로가 또한 상기 내부 제어신호 발생수단(223)의 상기 제2출력점(218)에 게이트가 연결되고, 상기 리셋회로의 상기 출력점(206)에 소오스와 백 게이트가 연결되며, 상기 제1N채널 MOSFET(tn1)의 게이트에 드레인이 연결된 제2N채널 MOSFET(tn2); 상기 제2N채널 MOSFET(tn2)의 드레인에 일 끝단이 연결된 저항(R2); 및 상기 리셋회로의 상기 제1입력점(210)에 게이트가 연결되고, 상기 저항(R2)의 다른 끝단에 드레인이 연결되며, 상기 내부 제어신호 발생수단(223)의 상기 제1출력점(216)에 소오스와 백 게이트가 연결된 P채널 MOSFET(tp0)를 포함하는 것을 특징으로 하는 리셋회로.
  15. 제8항에 있어서, 상기 제어회로가 상기 외부 신호(/RS)을 게이트에서 입력받고, 상기 출력점(206)에 소오스와 백 게이트가 연결되된 제2N채널 MOSFET(tn2); 상기 제2N채널 MOSFET의 드레인에 일 끝단이 연결되고 상기 제1N채널 MOSFET(tn1)의 게이트에 다른 끝단이 연결된 저항(R2); 상기 제1입력점(210)에 게이트가 연결되고, 상기 저항(R2)의 다른 끝단에 드레인이 연결된 P채널 MOSFET(tp0); 및 상기 외부 신호(/RS)를 입력받고, 상기 P채널 MOSFET(tp0)의 소오스와 백 게이트에 출력단이 연결된 인버터 회로(209)를 포함하는 것을 특징으로 하는 리셋회로.
  16. 제8항에 있어서, 상기 제어회로가 내부 제어회로 발생수단(223)을 포함하고; 상기 내부 제어신호 발생수단(223)이 동일한 신호를 출력하기 위하여 상기 외부 신호(/RS)을 인버팅하는 제1출력점(216), 및 상기 리셋회로의 출력점(206)의 전위가 상수값 보다 작지 않을 때 상기 외부 신호(/RS)의 인버팅된 신호를 출력하고 상기 리셋회로의 출력점(206)의 전위가 상수값 보다 작을 때 상기 외부신호(/RS)에 관계없이 상기 제1전원 전위를 출력하는 제2출력점(218)를 포함하며; 상기 제어회로가 또한 상기 내부 제어신호 발생수단(223)의 상기 제2출력점(218)에 게이트가 연결되고, 상기 리셋회로의 상기 출력점(206)에 소오스와 백 게이트가 연결되고, 상기 저항(R2)의 다른 끝단과 상기 제1N채널 MOSFET의 게이트에 드레인이 연결되며, 상기 내부 제어신호 발생수단(223)의 상기 제1출력점에 소오스와 백 게이트가 연결된 P채널 MOSFET(tp0)를 포함하는 것을 특징으로 하는 리셋회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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