KR940012796A - 링 오실레이터(Ring Oscillator) 및 정전압 발생회로 - Google Patents

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Abstract

본 발명에 의한 링 오실레이터는 입력노드와 출력노드 사이에서 캐스캐이드 접속된 복수의 인버터를 포함한다. 각각의 인버터는 전원노드와 접지노드 사이에서 직렬로 연결된 4개의 트랜지스터를 포함한다. 제1의 트랜지스터 쌍의 각각은 소정의 시간기간동안 전단 인버터의 신호를 지연하는 입력 커패시턴스 갖기 위한 크기로 형성되는 채널을 갖는다.
제2의 트랜지스터쌍의 각각은 커런트 미러 회로에 연결되어 제1트랜지스터쌍을 통하여 흐르는 전류를 제한한다. 따라서, 소정주기에 신호를 얻기 위한 전력소비 된다.

Description

링 오실레이터(Ring Oscillator) 및 정전압 발생회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 링 오실레이터의 일 실시예를 표시하는 회로도이다.
제2도는 제1도에 표시된 인버터 1단분의 동작을 설명하기 위한 회로도이다.
제3도는 제1도에 표시된 인버터를 소정주기와 소정소비전류로 동작하기 위한 구체적인 예를 표시하는 회로도이다.

Claims (18)

  1. 입력노드와 출력노드 사이에서 캐스캐이드 접속된 인버터를 구비하고, 상기 각각의 인버터는 (ⅰ)각각의 소정 시간주기동안 전단 인버터의 출력신호를 지연시키는 입력 커패시턴스 성분을 갖기 위한 크기로 형성된 채널을 가지고 상기 전단 인버터의 출력신호에 응답하여 상보적인 방법으로 온/오프되는 제1 및 제2의 트랜지스터와, (ⅱ)전원 노드와 접지노드에서 상기 제1 및 제2의 트랜지스터로 흐르는 전류제한용의 상기 입력 커패시턴스 성분과 함께 소정 시간주기동안 전단 인버터의 출력 신호를 지연시키는 저항성분에 상응한 크기로 형성된상호 컨덕턴스를 가지는 전류제한수단을 포함하고, 상기 출력노드의 신호를 상기 입력노드에 귀환시키기 위한 귀환수단을 구비하는 링 오실레이터.
  2. 제1항에 있어서, 상기 전류제한 수단은 상기 각각의 트랜지스터가 상기 상호 컨덕턴스를 가지도록 각 채널길이와 각 채널폭의 비를 선택하는 제3 및 제4의 트랜지스터와, 상기 전류의 크기를 결정하기 위하여 상기 제3 및 제4의 트랜지스터의 제어전극에 작동적으로 결합된 전류결정수단을 구비하는 링 오실레이터.
  3. 제2항에 있어서, 상기 제1 및 제3트랜지스터는 P채널 트랜지스터이고, 상기 제2 및 제4트랜지스터는 N채널 트랜지스터이며, 제1 내지 제4트랜지스터가 상기 전원노드와 상기 접지노드 사이에서 상기 제1트랜지스터, 상기 제3트랜지스터, 상기 제4트랜지스터 및 제2트랜지스터의 순으로 직렬 접속되는 링 오실레이터.
  4. 제2항에 있어서, 상기 제1 및 제3트랜지스터는 P채널 트랜지스터이고, 상기 제2 및 제4트랜지스터는 N채널 트랜지스터이며, 상기 제1 내지 제4트랜지스터가 상기 전원노드와 상기 접지노드 사이에서 상기 제3트랜지스터, 상기 제1트랜지스터, 상기 제2트랜지스터 및 제4트랜지스터의 순으로 직렬 접속되는 링 오실레이터.
  5. 제2항에 있어서, 상기 전류 결정수단 상기 제3 및 제4트랜지스터를 통하여 흐르는 전류의 크기와 같은 전류를 발생하기 위해서 상기 제3 및 제4트랜지스터의 제어전극에 작동적으로 연결되는 커런트 미러회로를 포함하는 링 오실레이터.
  6. 제5항에 있어서, 상기 소정시간 주기동안 상기 전단 인버터의 출력신호를 지연시키기 위해서 상기 커런트 미러 회로가 필요한 최소 전류를 발생하는 링 오실레이터.
  7. 제6항에 있어서, 상기 커런트 미러회로는 전원노드에 접속된 소스전극, 상기 제3트랜지스터의 제어전극에 함께 접속된 드레인 전극 및 게이트 전극을 갖는 P채널 트랜지스터와, 상기 P채널 트랜지스터의 드레인 전극에 접속된 일단을 갖는 저항수단과, 게이트전극에 함께 접속된 드레인전극 및 접지 노드에 접속된 소스전극과, 상기 저항수단의 측단과 상기 제4트랜지스터의 제어전극을 갖는 N채널 트랜지스터를 구비하는 링 오실레이터.
  8. 제7항에 있어서, 상기 커런트 미러회로는 상기 저항수단의 측단과 상기 N채널 트랜지스터의 드레인전극사이에서 병렬로 유지되는 저항수단과 스위치 수단을 구비하고, 상기 스위칭수단은 외부적으로 인가된 제어신호에 응답하여 온/오프되는 링 오실레이터.
  9. 제6항에 있어서, 상기 커런트 미러회로는 전원노드와 접지노드 사이에서 접속되어 트랜지스터의 한계치 전압과 같은 양에 의해서 전원전압으로 부터 강하된 전압으로 동작되는 제1회로와, 전원노드와 접지노드 사이에 접속되어서 트랜지스터의 한계치 전압과 같은 양에 의해서 접지전위로 부터 상승되는 전압으로 동작되는 제2회로를 구비하는 링 오실레이터.
  10. 입력노드와 출력노드 사이에 캐스캐이드 접속되어서 각각이 소정시간 주기동안 전단 인버터의 입력신호를 지연시키기 위해서 입력 커패시턴스 성분과 저항성분을 가지는 복수의 인버터를 구비하고, 상기 각각의 인버터는 (ⅰ) 각각이 상기 입력 커패시턴스 성분에 상응한 크기로 형성된 채널을 가지고 상기 전단 인버터의 출력 신호에 상응하여 상보적인 방법으로 온/오프되는 제1 및 제2의 트랜지스터와, (ⅱ) 전원노드에서 상기 제1트랜지스터로 흐르는 전류 제어용의 상기 저항 성분에 상응하는 온(ON) 저항치를 갖는 제3트랜지스터와, (ⅱ) 상기 제2트랜지스터에서 접지노드로 흐르는 전류 제어용의 상기 저항 구성성분에 상응하는 ON저항치를 갖는 제4트랜지스터를 포함하며, 상기 출력노드의 신호를 상기 입력노드에 귀환시키기 위한 귀환수단을 구비하는 링 오실레이터.
  11. 제10항에 있어서, 상기 전단 인버터를 소정시간 주기동안 지연시키기 위한 필요한 최소 전류가 발생되는 값이 되도록 상기 저항치를 선택하고, 상기 제1 및 제4트랜지스터의 각각이 상기 온(ON) 저항치에 상응한 채널길이 및 채널폭의 비율이 결정되는 링 오실레이터.
  12. 제11항에 있어서, 상기 제1 및 제3트랜지스터는 P채널 트랜지스터이고, 상기 제2 및 제4의 트랜지스터는 N채널 트랜지스터이며, 상기 제1 내지 제4의 트랜지스터가 전원노드와 접지노드 사이에서 상기 제1,3,4, 및 5의 트랜지스터의 순으로 직렬로 접속되는 링 오실레이터.
  13. 제11항에 있어서, 상기 제1 및 제3트랜지스터는 P채널 트랜지스터이고, 상기 제2 및 제4트랜지스터는 N채널 트랜지스터이며, 상기 제1 내지 제4트랜지스터가 전원노드와 접지노드 사이에서 상기 제3,1,2, 및 4의 트랜지스터의 순으로 직렬로 접속되는 링 오실레이터.
  14. 제1주기에서 최후단 인버터의 출력을 제1단 인버터에 귀환시킴으로써 신호를 발생하기 위한 복수의 캐스캐이드 접속된 제1인버터를 포함하는 제1링 오실레이터를 구비하고 상기 각각의 제1인버터는 (ⅰ) 각각이 상기 제1주기에 상응하는 제1시간 주기동안 전단 인버터의 출력신호를 지연시키기 위한 입력 커패시턴스 성분을 가지기 위한 크기로 형성된 채널을 가지고 상기 전단 인버터의 출력신호에 상응한 상보적인 방법으로 온/오프되는 제1 및 제2의 트랜지스터와, (ⅱ) 전원노드와 접지노드에서 상기 제1 및 제2의 트랜지스터로 흐르는 전류제한용의 상기 입력 커패시턴스 성분과 함께 상기 제1시간 지연을 달성하기 위해 저항 성분에 상응한 크기가 선택된 상호 컨덕턴스를 가지는 전류 제한수단을 포함하고, 제1전압을 발생하기 위하여 상기 제1링 오실레이터에 의해 발생되는 제1 주기의 신호에 상응하는 제1전압 발생수단과, 소정 레벨하에서 상기 발생된 제1전압의 강하를 검출하기 위한 레벨 강하 검출수단과, 상기 제1주기보다 더 짧은 제2주기에서 신호를 발생하기 위해서 상기 레벨 강하 검출수단으로부터 레벨 강하 검출신호에 상응하고 복수의 캐스캐이드 접속된 제2인버터를 포함하는 제2링 오실레이터와, 제2주기에서 제2전압을 발생하기 위해서 상기 제2링 오실레이터에 의해서 발생된 신호에 상응하는 제2전압 발생수단을 포함하는 정전압 발생회로.
  15. 제14항에 있어서, 상기 각각의 제2인버터는 각 채널이 상기 제2주기에 상응하는 제2시간 주기동안 전단 인버터의 출력신호를 지연시키기 위하여 입력 커패시턴스 성분과 저항 성분을 갖기 위한 크기로 형성되는 제1 및 제2의 트랜지스터를 포함하는 정전압 발생회로.
  16. 제15항에 있어서, 상기 제1 및 제2의 전압은 기판 바이러스 전압으로 반도체 기판에 구비된 정전압 발생회로.
  17. 제15항에 있어서, 상기 정전압 발생회로는 반도체 기억장치에 구비되고, 상기 제1 및 제2 전압은 워드선 구동회로에 구비되는 정전압 발생회로.
  18. 제1주기에서 최후단 인버터의 출력을 제1단 인버터에 귀환시킴으로써 신호를 발생하기 위한 복수의 캐스캐이드 접속된 제1인버터를 포함하는 제1링 오실레이터를 구비하고, 상기 각각의 제1인버터는 (ⅰ) 각각이 상기 제1주기에 상응하는 제1시간 주기동안 전단 인버터의 출력신호를 지연시키기 위해서 입력 커패시턴스 성분을 가지기 위한 크기로 형성된 채널을 갖고 상기 전단 인버터의 출력신호에 상응하여 상보적인 방법으로 온/오프되는 제1 및 제2트랜지스터와, (ⅱ) 전원노드에서 상기 제1트랜지스터로 흐르는 전류제한용의 상기 입력 커패시턴스 성분과 함께 상기 제1시간지연을 이루기 위해서 저항 성분에 상응하는 온(ON) 저항치를 갖는 제3트랜지스터와, (ⅲ) 상기 제2트랜지스터에서 접지노드로 흐르는 전류제한용의 상기 저항 성분에 상응하는 온(ON) 저항치를 갖는 제4트랜지스터를 포함하며, 제1전압을 발생하기 위해서 상기 제1의 링 오실레이터에 의해 발생된 제1주기의 신호에 상응하는 제1전압 발생수단과, 소정 레벨하에서 상기 발생된 제1전압의 강하를 검출하기 위한 레벨 강하 검출수단과, 복수의 캐스캐이드 접속된 제2인버터를 포함하고 제1주기보다 더 짧은 제2주기내에서 신호를 발생하기 위해서 상기 레벨 강하 검출수단으로부터 레벨 강하 검출신호에 상응하는 제2링 오실레이터와, 제2주기에서 제2전압을 발생하기 위한 상기 제2링 오실레이터에 의해 발생되는 신호에 상응하는 제2전압 발생수단을 구비하는 정전압 발생회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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