KR920009031B1 - 드라이버 회로 - Google Patents

드라이버 회로 Download PDF

Info

Publication number
KR920009031B1
KR920009031B1 KR1019890702033A KR890702033A KR920009031B1 KR 920009031 B1 KR920009031 B1 KR 920009031B1 KR 1019890702033 A KR1019890702033 A KR 1019890702033A KR 890702033 A KR890702033 A KR 890702033A KR 920009031 B1 KR920009031 B1 KR 920009031B1
Authority
KR
South Korea
Prior art keywords
mos transistor
transistor
circuit
gate
drain
Prior art date
Application number
KR1019890702033A
Other languages
English (en)
Other versions
KR900700990A (ko
Inventor
노브유끼 다가하시
Original Assignee
가부시기가이샤 도오시바
아오이 죠이찌
도오시바 마이크로 엘렉트로닉스 가부시기가이샤
다게다이 마사다가
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시기가이샤 도오시바, 아오이 죠이찌, 도오시바 마이크로 엘렉트로닉스 가부시기가이샤, 다게다이 마사다가 filed Critical 가부시기가이샤 도오시바
Publication of KR900700990A publication Critical patent/KR900700990A/ko
Application granted granted Critical
Publication of KR920009031B1 publication Critical patent/KR920009031B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/04—Modifications for accelerating switching
    • H03K17/0406—Modifications for accelerating switching in composite switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/04—Modifications for accelerating switching
    • H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
    • H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
    • H03K17/04123—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/02—Shaping pulses by amplifying

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Electronic Switches (AREA)
  • Logic Circuits (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

내용 없음.

Description

드라이버 회로
제1도는 본 발명에 관한 드라이버 회로의 실시예에 관한 구성을 표시한 회로도.
제2도는 상기 실시예 회로의 동작을 설명하기 위한 타이밍 차트.
제3도는 상기 실시예 회로로 사용되는 구동신호 발생회로의 구체예시 구성 회로도.
제4도 내지 제6도는 본 발명의 기타 실시예에 의한 구성 회로도.
제7도는 종래의 드라이버 회로의 회로도.
본 발명은 CMOS 레벨의 신호를 고전압 레벨로 변환하는 드라이버 회로에 관한 것으로, 특히 프래트파넬 디스프레이 장치를 구동하기 위한 드라이버 회로에 관한 것이다.
프라즈마, 디스프레이 등의 프래트파넬디스프레이 장치는, 통상 100V 내지 300V 정도의 고전압에 의하여 표시구동 되고 있다.
이러한 프래트파넬디스프레이 장치를, 논리진폭이 5V 정도의 CMOS 레벨의 신호로 구동하는 경우에는, CMOS 레벨의 신호로 직접적으로 구동할 수는 없다. 따라서 이러한 경우에는 CMOS 레벨의 신호를 구전압 레벨로 변환하기 위한 드라이버 회로를 필요하기 된다.
제7도는 상기 용도에 사용되는 종래의 드라이버 회로의 구성을 표시한 회로도이다. 이 드라이버 회로는 입력신호 그것과 제어신호 Cont등에 의거하여 출력신호 Out의 레벨을 결정함과 동시에, 출력상태를 고임피던스 상태로 설정하는 기능을 갖는다.
도면에서 51-54는 각각 고내압 구조를 가진 이중확산형의 N챠넬 MOS 트랜지스터, 55는 엔헌스먼트형의 P챠넬 및 N챠넬 MOS 트랜지스터로 구성된 CMOS 형의 앤드게이트회로, 56은 반전회로, 57은 전류치 설정용저항, 58은 Pnp형의 멀티콜렉터 트랜지스터, 59는 바이어스 전압발생용의 제너다이오드, 60은 출력단자, 61은 이 출력단자 60에 접속된 프래트파넬 디스프레이 장치의 1 시그먼트분의 부하 용량이다. 또 VOD논리계의 예를 들면 5V의 전원전압이고, Vcc는 고전압계의 예를들면 300V의 전원전압, GND는 OV의 논리계 및 고전압계의 어스전압이다.
또 상기 저항 57과 트랜지스터 54와는 논리계의 전원전압 VOD에서 소정의 기준전압 Vref를 발생하는 기준 전압 발생회로 62를 구성하고 있으며, 이 회로에서 발생된 기준전압 Vref는 상기 앤드게이트 회로55에는 입력신호 In와 제어신호 Cont등이 입력되고 그 출력은 상기 트랜지스터 53의 게이트에 공급된다.
이 회로에 있어서, 입력신호 In에 제어신호 Cont등은 모두 ＂1＂레벨로 되어 있을때는, 앤드게이트회로 55의 출력신호가 ＂1＂레벨 즉, 기준전압 Vref로 된다. 이때 트랜지스터 53에는 상기 저항 57의 값에 따라 결정되고, 상기 트랜지스터 54와 같은 값의 드레인 전류가 흐른다. 이에 따라서 멀티콜렉더트랜지스터 58이 온 상태로 되고 그 하나의 콜렉터에서 흘러나오는 전류에 의하여 제너 다이오드 59의 캐소드에는 소정의 제너전압이 발생한다.
지금 제너 다이오드 59의 제너 전압차가 트랜지스터 51의 역치전압이상으로 설정되어 있으면, 이 트랜지스터51은 온 상태로 된다. 따라서, 입력신호 In과 제어신호 Cont등은 모두 ＂1＂ 레벨로 되어 있을때는, 온상태로 되어 있는 트랜지스터 51을 통하여 출력신호 Out가 ＂1＂ 레벨, 즉 Vcc 레벨로 설정된다.
또 입력신호 In과 제어신호 Cont는 모두 ＂0＂ 레벨로 되어 있을때는 앤드게이트회로 55의 출력신호는 ＂0＂ 레벨로 되고 트랜지스터 53은 오프한다. 또 반전회로56의 출력신호가 ＂1＂ 레벨이 되고, 이에 따라 트랜지스터52는 온 상태로 된다. 이 경우에는 제너 다이오드 59 및 온 상태로 되어 있는 트랜지스터 52를 통하여 출력단자 60은 방전되고, 출력신호 Out가 ＂0＂ 레벨 즉 GND 레벨로 설정된다.
또 입력신호 In이 ＂1＂ 레벨, 제어신호 Cont가 ＂0＂ 레벨로 되어 있을 때는, 트랜지스터 51, 52는 모두 오프상태로 되고 출력신호 Out는 고임피던스 상태로 설정된다. 그러므로, 상기 종래회로에서는 기준전압 발생회로 62에는 기준전압 Vref는 항시 발생하고 있으며, 이 회로 62에는 항상 일정한 전류가 흐르고 있다. 이 때문에 출력신호 Out를 ＂1＂레벨로 설정할때는 신호 Out의 레벨은 충분한 Vcc 레벨로 상승시킨후라해도 회로에는 무모한 전류가 흐른다는 결점이 있다.
또 상기 종래회로에는 앤드게이트회로 55를 구성하는 각 트랜지스터, 5V의 논리계의 전원전압 팽보다도 낮은 전압 Vref로 동작하기 때문에, 역치 전압의 제어범위는 대단히 좁아지고, 회로설계가 극히 곤란한 결점도 있다.
또 상기 종래회로에서는 출력신호 Out를 ＂1＂ 레벨에서 ＂0＂ 레벨로 절환할때에, 트랜지스터 51의 컷오프동작의 지연으로 트랜지스터 51, 52는 동시에 온 상태로 되는 기간이 발생한다.
이 기간에서는, 고전압계의 전원전압 Vcc에서 어스전압 GND를 향하여 단락전류가 흐른다. 상기 고전압계의 전원전압 Vcc의 값은 예를 들면 300V란 극히 높기 때문에, 상기 단락 전류가 흐르는 기간이 극히 짧은 기간에는 트랜지스터 51, 52가 파괴하기에 이른다.
또 상기 종래회로에서는, 출력 신호 Out를 ＂1＂ 레벨에서 고임피던스상태로 절환할때의 속도가 늦어진다는 결점이 있다. 즉 멀티콜렉터트랜지스터 58이 온 상태로 되어 있고, 출력신호 Out가 ＂1＂ 레벨로 설정되여 있을 때, 제너 다이오드 59의 캐소드에는 소정의 제너 전압이 발생하고 있다.
그리고 다음에 멀티콜렉터트랜지스터 58이 오프 상태로 되어도 제너 다이오드 59 캐소드에는 어스전압에 방전경로가 존재하지 않기 때문에 캐소드 전위는 곧 저하하지 않는다. 이 결과, 트랜지스터 51이 오프로 스위칭하는 타이밍이 늦어져, 출력신호 Out는 고임피던스상태로 절환하는 시간이 늦어진다.
상기와 같이 종래의 드라이버 회로에서는, 소비 전류가 큰 일부의 트랜지스터의 역치전압의 제어범위가 대단히 좁고 회로 설계가 극히 곤란하다. 트랜지스터의 스위칭 동작이 늦어짐에 따라 전원간에 단락전류가 흘러 트랜지스터가 파괴하기 쉽고, 출력신호는 ＂1＂ 레벨로에서 고임피던스 상태로 절환하는 시간이 늦어진다는 결점이 있다.
본 발명은 상기 사정을 고려한 것으로 그 목적은 설계가 용이하고, 동작 속도의 고속화된 소비 전류를 낮출수 있도록 드라이버 회로를 제공코저 하는 것으로 이하 도면에 따라 상세히 설명한다.
본 발명에 관한 드라이버 회로는, 소스, 드레인의 일방이 제1전원 전압에 접속된 제1의 MOS 트랜지스터와, 상기 제1의 MOS 트랜지스터의 소스, 드레인의 타방과 출력단자와의 사이에 접속된 다이오드와, 상기 출력단자와 어스전압등에 소스, 드레인을 각각 접속하고, 게이트에 제1구동신호가 공급될 제2의 MOS 트랜지스터와, 상기 제1의 MOS 트랜지스터의 게이트와 상기 제1의 MOS 트랜지스터의 소스, 드레인의 타방과의 사이에 삽입된 정전압 소자와, 상기 제1의 MOS 트랜지스터의 게이트와 어스전압등에 소스, 드레인을 각각 접속하고 게이트에 제2의 구동신호가 공급될 제3의 MOS 트랜지스터와, 에미터회로가 상기 제1의 전원전압에 접속하고 콜렉터 회로는 상기 제1의 MOS 트랜지스터의 게이트에 접속된 바이파일러 트랜지스터와, 복수의 제3의 구동신호에 따라서 상기 바이파일러 트랜지스터의 베이스 회로에 공급할 전류의 값을 제어하는 전류제어수단과, 입력신호 및 제어신호에 의거하여 상기 제1, 제2의 구동신호 및 복수의 제3 구동신호를 발생하는 구동신호 발생수단 등으로 구성되어 있다.
상기 구성이면, 출력단자에서 ＂1＂ 레벨의 신호를 출력할때에는 전류제어수단으로 값이 큰 전류가 바이파일러 트랜지스터의 베이스 회로에 공급된다. 이에 따라 바이파일러 트랜지스터의 콜렉터에 접속된 정전압 소자에 전류가 흘러, 그 양단사이에 전압 강하가 발생하고, 이 전압에 의하여 제1의 MOS 트랜지스터의 게이트가 바이어스되고 제1의 MOS 트랜지스터가 온한 다음에는 전류제어 수단으로 값이 작은 전류는 바이폴러 트랜지스터의 베이스 회로에 공급된다. 이에 따라 소비전류의 최소화를 도모할 수가 있다.
한편, 출력단자에서 ＂0＂ 레벨의 신호를 출력할때에는, 제1의 구동신호에 의하여 제2의 MOS 트랜지스터가 온 상태로 설정된다.
또 제1의 MOS 트랜지스터 온 상태에서 오프상태로 될 때는, 제2의 구동신호에 의하여 제3의 MOS 트랜지스터의 도통이 개시되고, 제1의 MOS 트랜지스터의 게이트전기는 이 제3의 MOS 트랜지스터를 통하여 방전된다. 이에 따라서 제1의 MOS 트랜지스터는 급속하게 오프상태로 설정된다.
또 구동신호 발생수단은, 상기 제1의 MOS 트랜지스터의 온 상태를 개시 시작에 앞서서 이것보다도 소정기간전에 상기 제3의 MOS 트랜지스터가 온 상태에서 오프상태로 되도록 상기 제1, 제2의 구동신호를 발생함과 동시에, 상기 제1의 MOS 트랜지스터를 온 상태에서 오프 상태로 한 다음의 소정기간 후에 상기 제3의 MOS 트랜지스터가 오프상태에서 온 상태로 되도록 상기 제1, 제2의 구동신호를 발생한다. 따라서 제1, 제2 MOS 트랜지스터의 동작 상태는 절환할때에, 양 트랜지스터가 동시에 온상태로 되지는 않고, 전원간의 단락전류의 발생이 방지된다.
이하 도면에 따라 본 발명의 실시예를 설명한다.
도면에서 11 내지 14는 각기 고내압 구조를 가진 이중확산형의 N챠넬 MOS 트랜지스터(이하 CMOS라 한다), 15는 출력용 다이오드, 16은 제너 전압 V2가 상기 DMOS11의 역치전압 이상으로 설정되어 있는 세이트 바이어스용 제너 다이오드, 17은 제1콜렉터 C1 및 제2의 콜렉터 C2를 가진 레벨스프트용의 Pnp형의 멀티콜렉터트랜지스터, 18은 상기 멀티콜렉터트랜지스터 17의 베이스 전류 방전용의 저항, 19 및 20은 전류치 설정용 저항, 21 및 22는 전류 절환용 엔헌스먼트형의 N챠넬 MOS 트랜지스터, 23은 출력단자, 24는 상기 출력단자 23에 접속된 부하용량이고, 30은 입력신호 In 및 제어 신호 Cont가 입력되고, 양 신호에 따라 상기 DMOS 12, 13를 구동하기 위한 구동신호 S1, S2 및 상기 MOS 트랜지스터 21, 22를 구동하기위한 구동신호 S3-1, S3-2를 발생하는 구동신호 발생회로이다.
상기 DMOS11의 소스는 고전압계의 예를 들면 300V의 설정된 전원전압 Vcc에 접속되어 있다. 상기 DMOS11의 드레인은, 상기 다이오드 15의 아노드, 캐소드 사이를 통하여 상기 출력단자 23에 접속되어 있다. 또 상기 DMOS11의 게이트에는 상기 제너 다이오드 16의 캐소드가 접속되어 있다. 상기 제너 다이오드 16의 아노드는 상기 DMOS11의 드레인에 접속되어 있다.
상기 DMOS12의 드레인은 상기 출력단자 23에 접속되어 있다. 상기 DMOS12의 소스는 OV의 어스접압 GND에 접속되어 있고, 또 상기 MODS13의 드레인은 상기 DMOS11의 게이트에 접속되어 있다. 상기 DMOS13의 소스는 어스전압 GND에 접속되어 있다.
상기 멀티콜렉터트랜지스터 17의 에미터는 전원전압 Vcc에 접속되어 있으며, 이 멀티콜렉터트랜지스터 17의 제1의 콜렉터 C1은 그 베이스에 접속되고, 제2의 콜렉터 C2는 상기 DMOS11의 게이트에 접속되어 있다. 상기 멀티콜렉터트랜지스터 17의 베이스와 전원전압 Vcc와의 사이에는 상기저항 18이 접속되어 있다.
상기 멀티콜렉터트랜지스터 17의 제1콜렉터 C1에는 다시 상기 DMOS14의 드레인이 접속되어 있다. 이 DMOS14의 소스에는, 값이 상이한 상기 2개의 저항 19, 20 각각의 일단이 접속되어 있다. 상기 양저항 19, 20의 각 타단에는 상기 트랜지스터 21, 22의 각 드레인이 각각 접속되어 있다.
상기 양 트랜지스터 21, 22의 소스는 어스전압 GND에 접속되어 있다. 상기 양 저항 19, 20은 저항 19의 값은 R1＜R2의 관계를 만족하는 값으로 설정되어 있다. 그리고, 상기 DMOS14, 저항 19, 20 및 트랜지스터 21, 22에 의하여 상기 멀티콜렉터트랜지스터 17의 베이스에 공급하는 전류의 값을 제어하는 전류 제어회로 25가 구성되어 있다.
그리고, 상기 DMOS12의 게이트에는 구동신호 S1이 DMOS13의 게이트에는 구동신호 S2가, DMOS14의 게이트에는 논리계의 예를 들면 5V의 전원전압 VOD가, 상기 트랜지스터 21의 게이트에는 구동신호 S3-1이, 트랜지스터 22의 게이트에는 구동신호 S3-2가 각각 공급하도록 되어 있다.
또 상기 각 구동신호 S1, S2, S2-1, S3-2를 발생하는 구동신호 발생회로 30에는, 전원전압으로서 논리계의 5V의 전원전압 VOD와 어스전압 GND를 공급하고 있다.
다음에 상기 구성으로 된 회로의 동작은 제2도의 타이밍 흐름도를 이용하여 설명한다.
이 실시예 회로에서는 기본적으로 제어신호 Cont가 ＂0＂ 레벨 또는 입력신호 In이 ＂0＂ 레벨일때에 출력신호 Out는 ＂1＂ 레벨(Vcc 레벨)로 설정하고, 제어신호 Cont가 ＂0＂ 레벨 또는 입력신호 In가 ＂1＂ 레벨일때에는 출력신호 Out는 ＂0＂ 레벨(GND 레벨)로 설정되고, 또 제어신호 Cont가 ＂1＂ 레벨일때에는 출력신호 Out가 고임피던스 상태로 설정되는 것이다.
먼저, 제2도에 있어서, 입력신호 In가 ＂0＂ 레벨에서 ＂1＂ 레벨로 변환하는 시각 t1이전일때는, 미리 구동신호 S3-1가 소정기간 ＂1＂ 레벨로 점으로서, 트랜지스터 21는 온한다. 한편, 구동신호 S3-1의 입상에 동기하여 구동신호 S3-2도 ＂1＂ 레벨로 입상하고, 트랜지스터 22도 동시에 온한다. 이때, 게이트에 5V의 저압 VOD가 공급되어 있는 DMOS14에는, 이 DMOS14의 역치전압을 Vth로 하면, 다음과 같은 식을 주게 되는 드레인 전류 ID 흐른다.
ID=(VOD-Vth)/R1+(VOD-Vth)/R2=11+12
(단, 11=(VOD-th)/R1이고,
12=(VOD-Vth)/R2이다.)
이 드레인 전류 In이 DMOS14에 흐름으로써 멀티콜렉터트랜지스터 17은 온한다. 이때, 트랜지스터 17을 통하여 제너 다이오드 16에도 소정의 전류가 흘러, 이 제너 다이오드 16에는 소정의 제너 전압 V2가 발생한다. 이 전압 V2는 DMOS11의 역치전압 이상으로 설정되어 있음으로, 이 DMOS11는 온 한다. 따라서 온 상태의 DMOS11 온 상태의 DMOS11를 통하여 부하 용량 24이 전압 VccDP 의하여 충전되고, 출력신호 Out는 ＂1＂ 레벨로 설정된다.
그 후, 구동신호 S3-1는 ＂0＂ 레벨로 떨어져 트랜지스터 21이 오프하게 되나, 구동신호 S3-2는 ＂1＂ 레벨그대로 유지됨으로, 트랜지스터 22는 온 상태 그대로이다. 이때, DMOS14에는 다음과 같은 공식을 주는 드레인 전유 ID가 흐른다.
Figure kpo00001
여기서, 저항 20의 값 R2는 저항 19의 값 R1에 비하여 크기 때문에, DMOS14의 드레인 전류 ID는 이전보다도 크게 적어진다. 그러나 이때는 이미 DMOS11의 게이트전위는 B2로 설정되어 있고, 이 전위는 이 노드에 존재하는 도시하지 아니한 기생용량에 의하여 유지하고 있다. 따라서 이 경우에는 트랜지스터 22에 의하여 상기 기생용량으로부터의 리크 전류에 의한 전위 저하를 보충하는 분의 전류가 공급되고, DMOS11는 온 한다. 이와같이 상기 실시예 회로에서는, 출력신호 Out를 ＂1＂ 레벨로 설정하는 초기의 일정기간에만, DMOS14에 충분한 전류를 흐르게 하고, 이후는 DMOS14에 극히 적은 전류만 흐르게 된다. 이 때문에 종래와 같이 상시 기준전압을 형성하기 위하여 일정전류를 흐르게 할 필요가 없으며, 소비 전류의 최소화를 도모할 수가 있다.
다음에, 시각 t1에서 입력신호 In가 ＂0＂ 레벨에서 ＂1＂ 레벨로 변화한다. 입력신호 In가 ＂1＂ 레벨로 변화하면, 지금까지의 ＂1＂ 레벨이었던 구동신호 S3-2는 ＂0＂ 레벨로 낮아진다. 따라서 트랜지스터 22가 오프하고, DMOS14에는 이전의 전류가 흐르지 않게 된다. 또 입력신호 In가 ＂1＂ 레벨로 변화한 다음에 구동신호 S2가 ＂1＂ 레벨로 입상하고 DMOS13는 온 한다. 따라서 DMOS11의 게이트의 노드전위는 이 DMOS13을 통하여 어스 전위로 급속하게 방전된다. 이 때문에 DMOS13이 게이트의 노드신호 S4는 제2도에서와 같이 ＂0＂ 레벨도 낮아지고, 이에 따라 DMOS1는 오프한다. 한편, 입력신호 In가 ＂1＂ 레벨로 변화한 직후에도 구동신호 S1는 ＂0＂ 레벨 그대로이고, 시각 t1에서 소정기간이 지난 시각 t2에서 시작하여 구동신호 S1가 ＂1＂ 레벨로 입상한다. 따라서 시각 t1에서 시각 t2까지의 기간에서는 DMOS11, DMOS12는 모두 오프상태로 되고, 이 기간에서는 출력신호 Out는 제2도중에 사선을 붙여서 표시한 바와 같이 고임피던스상태로 된다.
그리고, 시각 t2로 되고나서 구동신호 S1는 처음으로 ＂1＂ 레벨로 된다. 신호 S2이 ＂1＂ 레벨이 되면, DMOS12가 온 상태로 되면, DMOS12가 온 상태로 되고 출력신호 Out는 어스전압 GND 즉, ＂0＂ 레벨로 설정된다.
다음에, 시각 t3에서 입력신호 In는 ＂1＂ 레벨에서 ＂0＂ 레벨로 변화한다. 입력신호 In가 ＂0＂ 레벨로 변화하면 곧 바로 구동신호 S1는 ＂0＂ 레벨로 낮아지고, DMOS12는 오프상태로 된다. 이때 구동신호 S2는 또 ＂1＂ 레벨로 유지된 그대로이고 DMOS13은 온하고 있으며 DMOS11는 오프하고 있다.
다음에 시각 t3에서 소정기간이 지난 시각 t4에서 처음으로 구동신호 S2가 ＂0＂ 레벨로 낮아진다. 따라서 시각 t3에서 시각 t4까지의 기간에서는 DMOS11, DMOS12는 모두 오프상태로 되고, 이 기간에서도 출력신호 Out는 제2도중 사선을 붙여 표시한 바와 같이 고임피던스 상태로 된다.
시각 t4로 되면, 상기와 같이 구동신호 S3-1과 S3-2는 모두 ＂1＂레벨로 입상하고, 트랜지스터 21과 22등은 동시에 온 상태로 되고 DMOS14에는 상기 1식에서 표시된 바와 같은 드레인 전류 ID가 흐른다. 이 결과, 출력신호 Out는 상기와 같이 ＂1＂ 레벨로 설정된다. 그리고 이후 시각 t5에서 상기와 같이 구동신호 S3-1만이 ＂0＂ 레벨로 떨어진다.
이때 구동신호 S3-2는 또 ＂1＂ 레벨 그대로 유지하고 있다. 따라서 상기 시각 t5 이후는 온 상태의 트랜지스터 22를 통하여 상기 2식에서 주어지는 드레인 전류 ID가 DMOS14에 흐르게 됨으로써 DMOS11는 온하고 출력신호 Out는 ＂1＂ 레벨 그대로 유지된다.
다음에 시각 t6일때에 제어신호 Cont가 ＂0＂ 레벨에서 ＂1＂ 레벨로 변화한다. 이 신호 Cont는 ＂1＂ 레벨로 변화하면 동신호 S3-2는 ＂0＂ 레벨로 낮아지고 또 구동신호 S2는 ＂1＂ 레벨로 입상한다. 구동신호 S3-2가 ＂0＂ 레벨로 낮아지면, 지금까직 온 하고 있던 트랜지스터 22는 오프하고, DMOS14에는 이전의 전류가 흐르지 않게 된다. 또 신호 S2는 ＂1＂ 레벨도 입상하면, DMOS13이 온한다. 따라서 DMOS11의 게이트의 노드전위가 이 DMOS3을 통하여 어스전압에 급속하게 방전되고, 신호 S4는 제4도에서와 같이 ＂0＂ 레벨로 낮춘다. 이에 따라 DMOS11은 오프한다. 또 구동신호 S1는, ＂0＂ 레벨 그대로 임으로, DMOS12는 오프상태이다. 따라서 제어신호 Cont가 ＂1＂ 레벨로 변화하면, 출력신호 Out는 제2도중에 사선을 붙여 표시한 바와 같이 고임피던스 상태로 된다.
이와 같이 출력신호 Out가 ＂1＂ 레벨에서 고임피던스 상태로 절환할때는 DMOS13는 온하고, 이 DMOS13를 통하여 제너 다이오드 16의 캐소드 전위가 GND에 대하여 급속히 방전된다. 이 결과 DMOS11는 곧 바로 온 하고, 출력신호 Out가 고임피던스 상태로 절환하는 시간을 빨리 할 수가 있다. 그리고 이 상태는 다음에 제어 신호 Cont가 ＂0＂ 레벨로 변화하는 시각 t7까지 이어진다.
다음에 시각 t7로 되고, 제어신호 Cont는 ＂1＂ 레벨에서 ＂0＂ 레벨로 변화하면 상기 시각 t4일때와 같이 구동신호 S3-1과 S3-2는 모두 ＂1＂ 레벨로 입상하고 출력신호 Out는 ＂1＂ 레벨로 설정된다. 그리고 이후의 시각 t8에서 구동신호 S3-1만이 ＂0＂ 레벨로 낮아지고, 트랜지스터 21는 오프하나, 출력신호 Out는 ＂1＂ 레벨 그대로 유지된다.
상기 입력신호 In 및 제어신호 Cont에서, 상기 제2도에 표시한 바와 같은 타이밍으로 변화할 각 구동신호 S1, S2, S3-1, S3-2를 발생하는 구동신호 발생회로 30은 주지의 논리 게이트회로, 신호지연회로등을 사용하여 용이하게 구성할 수가 있다. 제3도는 그 구체예의 구성을 표시한 회로도이다.
제3도에 있어서, 입력신호 In은 입력을 소정시간 지연하는 지연회로31을 통하여 OR 게이트회로 32에 공급된다. 이 OR 게이트회로 32에는 입력신호 In 및 제어신호 Cont를 직접 공급한다. 그리고 이 OR 게이트회로 32로부터는 상기 구동회로 S2를 출력한다. 상기 입력신호 In는 반전회로 33을 통하여 앤드게이트회로 33을 통하여 앤드게이트 회로 34에는 상기 입력신호 In 및 상기 지연회로 31의 출력신호가 공급된다. 그리고 이 반전회로 35로부터는 상기 구동회로 S3-2가 출력된다. 상기 구동신호 S2는 입력을 소정시간 지연하는 지연회로 36을 통하여 앤드게이트회로 37에 공급된다. 이 앤드게이트회로 37에는 또, 상기 구동신호 S3-2가 공급된다. 그리고 이 앤드게이트회로 37로부터는 상기 구동신호 S3-1가 출력된다. 또 상기와 같이 상기 구성으로 된 구동신호 발생회로 30내의 논리 게이트 회로나 신호지연회로 등에는, 전원전압으로서 VOD와 GND를 공급한다.
제4도는 본 발명의 드라이버 회로의 제2실시예에 관한 구성을 표시한 회로도이다. 이 실시예 회로는 상기 제1도의 실시예 회로의 멀티콜렉터트랜지스터 17대신에 단일 콜렉터를 가진 Pnp형의 트랜지스터 26을 사용토록 한 것이다. 이 경우 이 트랜지스터 26의 콜렉터는 상기 DMOS11의 게이트에 접속되고 베이스는 상기 전류제어회로 25내의 DMOS14의 드레인에 접속되어 있다. 베이스와 전압 Vcc와의 사이에는 상기 저항 18이 접속되어 있다.
제5도는 이 본 발명의 드라이버 회로의 제3실시예에 관한 구성을 표시한 회로도이다. 이 실시예 회로는 전류제어회로 25내에 서로 저항치가 상이한 i개(i는 2이상의 정수)의 저항 271, 272, 273-27i를 형성하여 이들 저항 271-27i를, 구동신호 발생회로 40으로 발생되는 구동신호 S3-11, S3-12, S3-3. S3-1i에 의하여 도통제어디는 엔헌스먼트형의 트랜지스터 281, 282, 281-28i에 의하여 제어함으로써 DMOS14에 2값 이상의 서로 값이 상이한 드레인 전류를 흐르게 한 것이다. 따라서 이 경우에는 출력단자 23에 접속된 부하의 변화상태에 맞추어 제너 다이오드 16에 흐르는 전류의 값을 정하여 세밀하게 제어할 수가 있다.
제6도는 이 발명의 드라이버 회로의 제4실시예에 관한 구성을 표시한 회로도이다. 이 실시예 회로는 상기 제5도의 실시예 회로의 멀티콜렉터트랜지스터 17대신에 단일의 콜렉터를 가진 Pnp형의 트랜지스터 26을 사용하도록 한 것이다.
또 상기 제5도, 제6도의 각 실시예 회로에서 사용되는 구동신호 S1, S2, 및 구동신호 S3-1-S3-i를 발생하는 구동신호 발생회로 40도, 주지의 논리게이트 회로나 신호지연회로등을 이용하여 용이하게 구성할 수가 있다. 이상과 같이 본 발명에 관한 드라이버회로는 고전압에서 프래트파넬디스프레이를 구동하는 드라이버 회로에 유용하다.

Claims (10)

  1. 소스, 드레인의 일측이 제1의 전원전압에 접속된 제1의 MOS 트랜지스터와 상기 제1의 MOS 트랜지스터의 소스, 드레인의 타측과 출력단자와의 사이에 접속된 다이오드와, 상기 출력단자와 어스 전압과에 소스, 드레인이 각각 접속되고, 게이트에 제1의 구동신호가 공급된 제2의 MOS 트랜지스터와, 상기 제1의 MOS 트랜지스터의 소스, 드레인의 타측과의 사이에 삽입된 정전압 소자와, 상기 제1의 MOS 트랜지스터의 게이트와 어스전압드에 소스, 드레인을 각각 접속하고, 게이트에 제2의 구동신호가 공급될 때 제3의 MOS 트랜지스터와, 에미터 회로가 상기 제1의 전원전압에 접속되고 콜렉터 회로는 상기 제1의 MOS 트랜지터의 게이트에 접속된 바이파일러 트랜지스터와, 복수의 제3의 구동신호에 따라 상기 바이파일러 트랜지스터의 베이스 회로에 공급할 전류의 값을 제어하는 전류제어수단과, 입력신호 및 제어신호에 의하여 상기 제1, 제2의 구동신호 및 제3구동신호를 발생하는 구동신호 발생수단등을 구비한 것을 특징으로 하는 드라이버 회로.
  2. 제1항에 있어서, 상기 제1, 제2, 제3의 각 MOS 트랜지스터는 각각 이중 확산형 N챠넬 MOS 트랜지스터인 드라이버 회로.
  3. 제1항에 있어서, 상기 정전압 소자는 제너 다이오드이고, 이 제너 다이오드의 아노드는 상기 제1의 MOS 트랜지스터의 소스, 드레인의 타측에 접속되며, 캐소드는 사이 제1의 MOS 트랜지스터의 게이트에 접속되어 있는 드라이버 회로.
  4. 제1항에 있어서, 상기 전류제어수단은, 소스, 드레인의 일측이 상기 바이파일러 트랜지스터의 베이스 회로에 접속되고, 게이트에 제2의 전원전압이 공급된 제4의 MOS 트랜지스터와, 각 일단이 상기 제4의 MOS 트랜지스터의 소스, 드레인의 타측에 접속되고, 서로 저항치가 상이한 복수개의 제1의 저항과, 소스, 드레인의 일측이 상기 복수개의 제1의 저항의 각 타단에 접속되고, 소스, 드레인의 타측은 어스전압에 접속되며, 각 게이트에 상기 복수의 제3의 구동신호 각각이 공급될 복수의 P5의 MOS 트랜지스터로 구성된 드라이버 회로.
  5. 제4항에 있어서, 상기 전류제어수단에는 상기 제1의 저항이 2개 설치되어 있으며, 전류치 0을 포함한 서로의 값이 상이한 3값의 전류를 상기 바이파일러 트랜지스터의 베이스 회로에 공급하는 드라이버 회로.
  6. 제4항에 있어서, 상기 제4의 MOS 트랜지스터는 이중 확산형의 N챠넬 MOS 트랜지스터이고, 상기 복수의 제5의 MOS 트랜지스터의 각각은 엔헌스먼트형의 N챠넬 MOS 트랜지스터인 드라이버 회로.
  7. 제1항에 있어서, 상기 구동신호 발생수단은, 상기 제2의 MOS 트랜지스터는 상기 제1의 구동신호에 따라 도통에서 비도통으로 되는 시기를 합쳐서 상기 제3의 MOS 트랜지스터 도통이 개시되도록 상기 제2의 구동신호를 발생하도록 구성되어 있는 드라이버 회로.
  8. 제7항에 있어서, 상기 구동신호 발생수단은, 상기 제2의 MOS 트랜지스터의 도통을 개시시킴에 앞서 이것보다도 소정기간전에 상기 제3의 MOS 트랜지스터가 비도통에서 도통되도록 상기 제1, 제2의 구동신호를 발생함과 동시에, 상기 제2의 MOS 트랜지스터를 도통에서 비도통에서 한다음의 소전기간후에 상기 제3의 MOS 트랜지스터가 도통에서 비도통이 되도록 상기 제1, 제2의 구동신호를 발생하도록 구성된 드라이버 회로.
  9. 제4항에 있어서, 상기 바이파일러 트랜지스터는 제1 및 제2의 콜렉터를 가진 Pnp형 멀티콜렉터트랜지스터이고, 이 멀티콜렉터 트랜지스터의 에미터는 상기 제1의 전원전압에 접속되고, 베이스는 제1의 콜렉터 및 상기 제4의 MOS 트랜지스터의 소스, 드레인의 일측에 접속되며, 제2의 콜렉터는 상기 제1의 MOS 트랜지스터의 게이트에 접속되어 있고, 베이스와 제1의 전원 전압과의 사이에는 제2의 저항이 접속되어 있는 드라이버 회로.
  10. 제4항에 있어서, 상기 바이파일러 트랜지스터는 단일 콜렉터를 가진 Pnp형 트랜지스터이고, 이 Pnp형 트랜지스터의 에미터는 상기 제1의 전원전압에 접속되며, 베이스는 상기 제4의 MOS 트랜지스터의 소스, 드레인의 일측에 접속되고, 콜렉터는 상기 제1의 MOS 트랜지스터의 게이트에 접속되어 있으며, 베이스와 제1의 전원전압과의 사이에는 제2의 저항이 접속되어 있는 드라이버 회로.
KR1019890702033A 1988-05-16 1989-05-12 드라이버 회로 KR920009031B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP116963 1988-05-16
JP63116963A JPH0693615B2 (ja) 1988-05-16 1988-05-16 ドライバ回路
JP88-116963 1988-05-16
PCT/JP1989/000485 WO1989011755A1 (en) 1988-05-16 1989-05-12 Driver circuit

Publications (2)

Publication Number Publication Date
KR900700990A KR900700990A (ko) 1990-08-17
KR920009031B1 true KR920009031B1 (ko) 1992-10-12

Family

ID=14700079

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890702033A KR920009031B1 (ko) 1988-05-16 1989-05-12 드라이버 회로

Country Status (6)

Country Link
US (1) US5120991A (ko)
EP (1) EP0372087B1 (ko)
JP (1) JPH0693615B2 (ko)
KR (1) KR920009031B1 (ko)
DE (1) DE68912739T2 (ko)
WO (1) WO1989011755A1 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0626308B2 (ja) * 1988-07-08 1994-04-06 株式会社東芝 出力回路
JPH0229115A (ja) * 1988-07-19 1990-01-31 Toshiba Corp 出力回路
FR2698201B1 (fr) * 1992-11-13 1994-12-16 Commissariat Energie Atomique Ecran d'affichage matriciel du type multiplexe et son procédé de commande.
DE69418754T2 (de) * 1993-03-15 1999-11-04 Canon Kk Signalprozessor
US5532712A (en) * 1993-04-13 1996-07-02 Kabushiki Kaisha Komatsu Seisakusho Drive circuit for use with transmissive scattered liquid crystal display device
US5572211A (en) * 1994-01-18 1996-11-05 Vivid Semiconductor, Inc. Integrated circuit for driving liquid crystal display using multi-level D/A converter
US5510748A (en) * 1994-01-18 1996-04-23 Vivid Semiconductor, Inc. Integrated circuit having different power supplies for increased output voltage range while retaining small device geometries
US5465054A (en) * 1994-04-08 1995-11-07 Vivid Semiconductor, Inc. High voltage CMOS logic using low voltage CMOS process
US5708388A (en) * 1994-12-15 1998-01-13 International Business Machines Corporation Single current source current generating circit for periodically activating and deactivating portions of an IC
JP3386943B2 (ja) * 1995-10-30 2003-03-17 三菱電機株式会社 半導体装置
US5604449A (en) * 1996-01-29 1997-02-18 Vivid Semiconductor, Inc. Dual I/O logic for high voltage CMOS circuit using low voltage CMOS processes
US6346900B1 (en) 1999-12-10 2002-02-12 Winbond Electronics Corporation Driving circuit
US6344814B1 (en) 1999-12-10 2002-02-05 Winbond Electronics Corporation Driving circuit
JP4168720B2 (ja) * 2002-10-07 2008-10-22 富士電機デバイステクノロジー株式会社 半導体集積回路装置
JP5206757B2 (ja) * 2010-10-07 2013-06-12 株式会社デンソー 電子装置
CN103582910B (zh) * 2011-05-31 2016-09-28 夏普株式会社 显示装置的驱动电路以及驱动方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58148513A (ja) * 1982-02-26 1983-09-03 Fujitsu Ltd パルス増幅回路
JPS58161418A (ja) * 1982-02-26 1983-09-26 Fujitsu Ltd パルス増幅回路
US4458159A (en) * 1982-06-25 1984-07-03 International Business Machines Corporation Large swing driver/receiver circuit
JPS60177723A (ja) * 1984-02-24 1985-09-11 Hitachi Ltd 出力回路
JPS6135617A (ja) * 1984-07-27 1986-02-20 Ricoh Co Ltd 高電圧駆動回路
JP2699973B2 (ja) * 1985-12-28 1998-01-19 富士通株式会社 レベル変換回路
JPS63208324A (ja) * 1987-02-24 1988-08-29 Mitsubishi Electric Corp 半導体集積回路装置
IT1221251B (it) * 1988-02-25 1990-06-27 Sgs Thomson Microelectronics Circuito mos per il pilotaggio di un carico dal lato alto della alimentazione

Also Published As

Publication number Publication date
EP0372087A4 (en) 1991-01-09
WO1989011755A1 (en) 1989-11-30
DE68912739T2 (de) 1994-06-30
DE68912739D1 (de) 1994-03-10
JPH01288010A (ja) 1989-11-20
US5120991A (en) 1992-06-09
KR900700990A (ko) 1990-08-17
JPH0693615B2 (ja) 1994-11-16
EP0372087A1 (en) 1990-06-13
EP0372087B1 (en) 1994-01-26

Similar Documents

Publication Publication Date Title
KR920009031B1 (ko) 드라이버 회로
JP2639325B2 (ja) 定電圧発生回路
KR0162931B1 (ko) 저 소비 전류로 동작하는 파워-온 신호 발생회로
US6624672B2 (en) Output buffer with constant switching current
KR940012796A (ko) 링 오실레이터(Ring Oscillator) 및 정전압 발생회로
KR20010049227A (ko) 레벨조정회로 및 이를 포함하는 데이터 출력회로
EP0703667B1 (en) An integrated control circuit with a level shifter for switching an electronic switch
KR920005354B1 (ko) 출력회로
JPH05343980A (ja) 高速レベルシフト回路
JP2002076882A (ja) 半導体集積回路装置
EP0810732A2 (en) Differential signal generating circuit having current spike suppressing circuit
US6853233B1 (en) Level-shifting circuitry having “high” output impedance during disable mode
KR930000638B1 (ko) 반도체논리회로
US4603264A (en) Schmitt trigger circuit with stable operation
EP0768762A1 (en) Output circuit
US6271735B1 (en) Oscillator controller with first and second voltage reference
KR910005588B1 (ko) 논리회로
JP4599225B2 (ja) スイッチング回路
KR20010113939A (ko) 전자 회로
KR970008565A (ko) 입력신호의 레벨을 변환하는 레벨변환회로, 내부전위를 발생하는 내부전위 발생회로, 내부전위를 발생하는 내부전위 발생유닛, 신뢰성이 높은 반도체장치 및 고내압의 트랜지스터 제조방법
US4501974A (en) Pulse stretching and level shifting circuit
JPH07105709B2 (ja) 電圧変換回路
JP4055707B2 (ja) 駆動回路
JP2776652B2 (ja) 定電圧回路装置
JPH05343979A (ja) 高速レベルシフト回路

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030930

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee