JPS6135617A - 高電圧駆動回路 - Google Patents
高電圧駆動回路Info
- Publication number
- JPS6135617A JPS6135617A JP15835284A JP15835284A JPS6135617A JP S6135617 A JPS6135617 A JP S6135617A JP 15835284 A JP15835284 A JP 15835284A JP 15835284 A JP15835284 A JP 15835284A JP S6135617 A JPS6135617 A JP S6135617A
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- JP
- Japan
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- node
- level
- high voltage
- inverter circuit
- signal
- Prior art date
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- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はＣＭＯ８構成のＰＲＯＭ、ＰＬＡ、ＰＡＬなど
の半導体装置において、デコーダのワードラインなどと
して使用され、低電圧系の入力信号により高電圧系の回
路を動作させるための高電圧駆動回路に関するものであ
る。
の半導体装置において、デコーダのワードラインなどと
して使用され、低電圧系の入力信号により高電圧系の回
路を動作させるための高電圧駆動回路に関するものであ
る。
（従来技術）
低電圧（ｖｌ）系の信号で高電圧（ｖ２）系の回路のス
イッチングを行なう高電圧駆動回路の一例を第２図に示
す。
イッチングを行なう高電圧駆動回路の一例を第２図に示
す。
Ｉ２は高電圧系のＣＭＯＳインバータ回路で、ＰＭＯＳ
トランジスタＱ３とＮＭＯＳトランジスタＱ４にて構成
されており、ＰＭＯＳトランジスタＱ３のソースは高電
圧（ｖ２）電源端子に接続され、ＮＭｏ５トランジスタ
Ｑ４のソースは接地・されている。
トランジスタＱ３とＮＭＯＳトランジスタＱ４にて構成
されており、ＰＭＯＳトランジスタＱ３のソースは高電
圧（ｖ２）電源端子に接続され、ＮＭｏ５トランジスタ
Ｑ４のソースは接地・されている。
Ｉｌは低電圧系の入力端子につながる低電圧素インバー
タ回路で二その出力端はＮＭＯＳトランジスタＱｌを介
して高電圧系インバータ回路工２の入力端に接続されて
いる。このＮＭｏ５トランジスタＱｔは入力端子側に高
電圧が印加されるのを防止するための回路であり、その
ゲートには低電源電圧ｖ１が印加されている。高電圧系
インバータ回路工２の入力端はまた、ＰＭＯＳトランジ
スタＱ２を介して高電圧電源端子に接続されており。
タ回路で二その出力端はＮＭＯＳトランジスタＱｌを介
して高電圧系インバータ回路工２の入力端に接続されて
いる。このＮＭｏ５トランジスタＱｔは入力端子側に高
電圧が印加されるのを防止するための回路であり、その
ゲートには低電源電圧ｖ１が印加されている。高電圧系
インバータ回路工２の入力端はまた、ＰＭＯＳトランジ
スタＱ２を介して高電圧電源端子に接続されており。
そのＰＭＯＳトランジスタＱ２のゲートにはインバータ
回路Ｉ２の出′力信号が印加されている。
回路Ｉ２の出′力信号が印加されている。
この高電圧駆動回路は、入力信号であるノードＮ１の信
号は０〜ｖｌの範囲のレベルをもち、出力信号であるノ
ードＮＧの信号はＯ〜■２の範囲１のレベルをもつもの
である。
号は０〜ｖｌの範囲のレベルをもち、出力信号であるノ
ードＮＧの信号はＯ〜■２の範囲１のレベルをもつもの
である。
この高電圧駆動回路でノードＮ＋がし、ノードＮ３がｖ
２の状態からノードＮｌの信号を°Ｈ（＝Ｖ１）にする
と、ノードＮ２の信号はｖｌよりＭＯＳトランジスタＱ
ｌのしきい値電圧Ｖｔｈｔだけ低電（Ｖ １−Ｖｔ’ｈ
ｔ ） トなす、ソれニヨリノートＮ３の出力信号レベ
ルがｖ２より少し降下しＭＯＳトランジスタＱ２がオン
番；なることによりノードＮ２がｖ２まで上昇し、イン
バータ回路■２のＭＯＳトランジスタＱ３がオフ、Ｑ４
がオンとなってノードＮ３の出力信号が完全にＬになる
。
２の状態からノードＮｌの信号を°Ｈ（＝Ｖ１）にする
と、ノードＮ２の信号はｖｌよりＭＯＳトランジスタＱ
ｌのしきい値電圧Ｖｔｈｔだけ低電（Ｖ １−Ｖｔ’ｈ
ｔ ） トなす、ソれニヨリノートＮ３の出力信号レベ
ルがｖ２より少し降下しＭＯＳトランジスタＱ２がオン
番；なることによりノードＮ２がｖ２まで上昇し、イン
バータ回路■２のＭＯＳトランジスタＱ３がオフ、Ｑ４
がオンとなってノードＮ３の出力信号が完全にＬになる
。
次に、ノードＮ１をＬにすると、今度は逆にインバータ
回路■２のＭＯＳトランジスタＱ３がオン、Ｑ４がオフ
となって、ノードＮ３にはＭＯＳトランジスタＱ３から
電源ｖ２が供給され出力信号レベルはｖ２になる。
回路■２のＭＯＳトランジスタＱ３がオン、Ｑ４がオフ
となって、ノードＮ３にはＭＯＳトランジスタＱ３から
電源ｖ２が供給され出力信号レベルはｖ２になる。
一般に、この回路でノードＮ３の信号レベルの立上りを
高速にするためＭＯＳトランジスタＱ３のサイズを大き
くすることが行なわれる。
高速にするためＭＯＳトランジスタＱ３のサイズを大き
くすることが行なわれる。
しかし、ＭＯＳトランジスタＱ４のサイズに比べてＭＯ
ＳトランジスタＱ３のサイズのみを大きくするとインバ
ータ回路■２のしきい値電圧が上昇する。その結果、ノ
ードＮ３の信号レベルの立下りの状態は第３図に破線で
示されるように、ノードＮ１の信号レベルがＨになって
からノードＮ３・がＬになるまでの遅延時間が非常に大
きくなる。
ＳトランジスタＱ３のサイズのみを大きくするとインバ
ータ回路■２のしきい値電圧が上昇する。その結果、ノ
ードＮ３の信号レベルの立下りの状態は第３図に破線で
示されるように、ノードＮ１の信号レベルがＨになって
からノードＮ３・がＬになるまでの遅延時間が非常に大
きくなる。
これは、ノードＮ２のレベルが（Ｖ ｚ −Ｖｔｈｔ
）となってもインバータ回路■２のしきい値電圧が高い
ためノードＮ３のレベルの低下が少なく、そのためＭＯ
Ｓ トランジスタＱ２を通じてノードＮ２へ供給される
充電電流が僅かとなるためである。インバータ回路Ｉ２
のしきい値の上昇の程度がさらに増すと、ノードＮ１の
ルベルがＨになってもインバータ回路Ｉ２が反転しない
ことにもなる。
）となってもインバータ回路■２のしきい値電圧が高い
ためノードＮ３のレベルの低下が少なく、そのためＭＯ
Ｓ トランジスタＱ２を通じてノードＮ２へ供給される
充電電流が僅かとなるためである。インバータ回路Ｉ２
のしきい値の上昇の程度がさらに増すと、ノードＮ１の
ルベルがＨになってもインバータ回路Ｉ２が反転しない
ことにもなる。
そこで、ＭｏＳトランジスタＱ３のサイズを大きくする
場合にはＭＯＳトランジスタＱ４のサイズも大きくして
、インバータ回路Ｉ２のしきい値が適当な大きさになる
ように設計しなければならないが、今度はチップサイズ
が増大するという問題が発生する。
場合にはＭＯＳトランジスタＱ４のサイズも大きくして
、インバータ回路Ｉ２のしきい値が適当な大きさになる
ように設計しなければならないが、今度はチップサイズ
が増大するという問題が発生する。
（目的）
本発明は、このような高電圧駆動回路において。
チップ面積を大幅に増大させないで高速動作を可能にす
ることを目的とするものである。
ることを目的とするものである。
（構成）
本発明の高電圧駆動回路は、その高電圧系インパーク回
路の出力端に放電用のＮＭｏ５トランジスタを接続し、
とのＮＭＯＳトランジスタのゲートには低電圧系入力信
号を印加したことを特徴とするものである。
路の出力端に放電用のＮＭｏ５トランジスタを接続し、
とのＮＭＯＳトランジスタのゲートには低電圧系入力信
号を印加したことを特徴とするものである。
以下、実施例により本発明を具体的に説明する。
第１Ｈは本発明の一実施例を表おし、第２図と同一部分
には同一符号を付しである。
には同一符号を付しである。
高電圧系インバータ回路Ｉ２、低電圧系インバータ回路
Ｉ１．ＭＯＳトランジスタＱｌ、Ｑ２の結合関係は第２
図のものと同一である。
Ｉ１．ＭＯＳトランジスタＱｌ、Ｑ２の結合関係は第２
図のものと同一である。
本実施例では、インバータ回路Ｉ２の出力ノードＮ３に
ＮＭＯＳトランジスタＱ５のドレインが接続され、この
ＭＯＳトランジスタＱ５のソースが接地されゲートがノ
ードＮ１に接続されている。
ＮＭＯＳトランジスタＱ５のドレインが接続され、この
ＭＯＳトランジスタＱ５のソースが接地されゲートがノ
ードＮ１に接続されている。
本実施例の動作を第１Ｗｉと第３図により説明する。ノ
ードＮ１の信号レベルがＨとなって出力ノードＮ３の信
号が立下る場合、第３図に実線に示されるようにノード
ＮｌのＨ信号によりＭＯＳ）−ランジスタＱ５がオンと
なってノードＮ３の信号レヘルの下降が早くなる。その
ため、ＭＯＳトラシジスタＱ２のイン゛ビーダンスが下
がり、ノードＮ２の電圧上昇が早まることにより、ノー
ドＮｚのレベルがＨになってからノードＮ３のレベルが
Ｌになるまでの遅延時間が短縮される。このことはＭＯ
ＳトランジスタＱａとＱ４にＱ５を加えた高電圧系イン
バータ回路のしきい値電圧を実質的に下げることに相当
する。
ードＮ１の信号レベルがＨとなって出力ノードＮ３の信
号が立下る場合、第３図に実線に示されるようにノード
ＮｌのＨ信号によりＭＯＳ）−ランジスタＱ５がオンと
なってノードＮ３の信号レヘルの下降が早くなる。その
ため、ＭＯＳトラシジスタＱ２のイン゛ビーダンスが下
がり、ノードＮ２の電圧上昇が早まることにより、ノー
ドＮｚのレベルがＨになってからノードＮ３のレベルが
Ｌになるまでの遅延時間が短縮される。このことはＭＯ
ＳトランジスタＱａとＱ４にＱ５を加えた高電圧系イン
バータ回路のしきい値電圧を実質的に下げることに相当
する。
いま、第２図におけるＭＯＳトランジスタＱ４のサイズ
を第１図におけるＭＯＳトランジスタＱ４とＱ５の和に
等しくした場合の両回路の出力信号立下り速度を比較し
てみると、第１図のＭＯＳトランジスタＱ５のゲート電
圧がＭｏＳトランジスタＱ４のゲート電圧よりＶｔｈｌ
たけ高いので、ＭＯＳトランジスタＱ５のインピーダン
スが下がり、したがって同じ立下り速度を達成するので
あれば第１図のＭＯＳ）−ランジスタＱ４とＱらを合せ
たサイズの方が第２図のＭＯＳトランジスタＱ４１個の
サイズよりも小さくできることになる。
を第１図におけるＭＯＳトランジスタＱ４とＱ５の和に
等しくした場合の両回路の出力信号立下り速度を比較し
てみると、第１図のＭＯＳトランジスタＱ５のゲート電
圧がＭｏＳトランジスタＱ４のゲート電圧よりＶｔｈｌ
たけ高いので、ＭＯＳトランジスタＱ５のインピーダン
スが下がり、したがって同じ立下り速度を達成するので
あれば第１図のＭＯＳ）−ランジスタＱ４とＱらを合せ
たサイズの方が第２図のＭＯＳトランジスタＱ４１個の
サイズよりも小さくできることになる。
このことは、出力信号立上り速度を大きくするためにＭ
ＯＳトランジスタＱＦ３のサイズを大きくした場合でも
、ＭＯＳトランジスタＱ５があるためにＭｏＳトランジ
スタＱ４のサイズを従来の場合はど大きくしなくてもよ
いことを意味している。
ＯＳトランジスタＱＦ３のサイズを大きくした場合でも
、ＭＯＳトランジスタＱ５があるためにＭｏＳトランジ
スタＱ４のサイズを従来の場合はど大きくしなくてもよ
いことを意味している。
実施例ではｌＭｏ５トランジスタＱ５のゲートをＭｏＳ
トランジスタＱ１の直前のノードＮ１に接続しているが
、例えばＰＡＬやＰＬＡでは入力信号として相反信号が
用いられるため、このＭＯＳトランジスタＱ５のゲート
はインバータ回路１１より前のノードに接続することが
できる。その場合にはＭＯＳトランジスタＱ５のゲート
電圧の遅延が一層少なくなり、ノードＮ３の立下り速度
をさらに速くすることができる。
トランジスタＱ１の直前のノードＮ１に接続しているが
、例えばＰＡＬやＰＬＡでは入力信号として相反信号が
用いられるため、このＭＯＳトランジスタＱ５のゲート
はインバータ回路１１より前のノードに接続することが
できる。その場合にはＭＯＳトランジスタＱ５のゲート
電圧の遅延が一層少なくなり、ノードＮ３の立下り速度
をさらに速くすることができる。
（効果）
本発明によれば高電圧系インバータ回路の出力ノードに
付加されたＮＭＯ８）−ランジスタの作用により出力レ
ベルの立下り速度が速くなるので、チップ面積の増加を
最小限に抑えて高速化を図ることのできる高電圧駆動回
路を達成することかで・きる。
付加されたＮＭＯ８）−ランジスタの作用により出力レ
ベルの立下り速度が速くなるので、チップ面積の増加を
最小限に抑えて高速化を図ることのできる高電圧駆動回
路を達成することかで・きる。
第１図は本発明の一実施例を示す回路図、第２図は従来
の高電圧駆動回路の一例を示す回路図、第３図は両回路
の動作を比較するための各ノードの信号レベルを示す図
である。 Ｉｌ・・・・・・低電圧系インバータ回路、 工２・
旧・°高電圧系インバータ回路、 Ｑｌ 、Ｑ２．Ｑ−
＝・・・・・・ＭｏＳトランジスタ。
の高電圧駆動回路の一例を示す回路図、第３図は両回路
の動作を比較するための各ノードの信号レベルを示す図
である。 Ｉｌ・・・・・・低電圧系インバータ回路、 工２・
旧・°高電圧系インバータ回路、 Ｑｌ 、Ｑ２．Ｑ−
＝・・・・・・ＭｏＳトランジスタ。
Claims (1)
- （１）高電圧系インバータ回路の入力端にＮＭＯＳトラ
ンジスタを介して低電圧系入力信号が入力され、該イン
バータ回路の入力端にはまた該インバータ回路の出力信
号により制御されるＰＭＯＳトランジスタにより電源が
供給される高電圧駆動回路において、 前記インバータ回路の出力端に放電用のＮＭＯＳトラン
ジスタを接続し、該ＮＭＯＳトランジスタのゲートには
前記入力信号を印加したことを特徴とする高電圧駆動回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15835284A JPS6135617A (ja) | 1984-07-27 | 1984-07-27 | 高電圧駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15835284A JPS6135617A (ja) | 1984-07-27 | 1984-07-27 | 高電圧駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6135617A true JPS6135617A (ja) | 1986-02-20 |
| JPH0576811B2 JPH0576811B2 (ja) | 1993-10-25 |
Family
ID=15669774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15835284A Granted JPS6135617A (ja) | 1984-07-27 | 1984-07-27 | 高電圧駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6135617A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01213022A (ja) * | 1988-02-22 | 1989-08-25 | Toshiba Corp | 電圧レベル変換回路 |
| JPH01288010A (ja) * | 1988-05-16 | 1989-11-20 | Toshiba Corp | ドライバ回路 |
| JPH07326958A (ja) * | 1994-05-31 | 1995-12-12 | Nec Corp | 半導体集積回路装置 |
| JP2011015402A (ja) * | 2009-07-02 | 2011-01-20 | Arm Ltd | 電圧レベルシフタ |
-
1984
- 1984-07-27 JP JP15835284A patent/JPS6135617A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01213022A (ja) * | 1988-02-22 | 1989-08-25 | Toshiba Corp | 電圧レベル変換回路 |
| JPH01288010A (ja) * | 1988-05-16 | 1989-11-20 | Toshiba Corp | ドライバ回路 |
| JPH07326958A (ja) * | 1994-05-31 | 1995-12-12 | Nec Corp | 半導体集積回路装置 |
| JP2011015402A (ja) * | 2009-07-02 | 2011-01-20 | Arm Ltd | 電圧レベルシフタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0576811B2 (ja) | 1993-10-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |