KR100432482B1 - 고속의전압스윙제한용풀업회로 - Google Patents

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Abstract

풀업 회로(200)는 제한된 전압 스윙과 고속의 풀업 및 풀다운 시간을 가지며, 풀업 구조(210)와 내부 노드(N1)를 포함한다. 풀업 회로(200)는 N-트리(110)가 내부 노드(N1)를 방전시키기 전에 풀업 구조(210)의 전류를 제한하도록 동작하여, 풀업 구조(210)의 풀업 효과를 감소시킴으로써 하강 시간 및 전력 소비를 감소시킨다. 다음, 풀업 회로(200)는 N-트리(110)가 내부 노드(N1)를 풀다운시킨 후에 풀업 구조(210)의 전류를 최대로 하여, 풀업 구조(210)의 풀업 효과를 증가시킴으로써, 상승 시간을 감소시킨다. 그 결과, 내부 노드(N1)의 전압은 N-트리(110)가 비활성일 때 더욱 빨리 충전하고, N-트리(110)가 활성일 때 더욱 빨리 방전된다.

Description

고속의 전압 스윙 제한용 풀업 회로{A FAST SWING-LIMITED PULLUP CIRCUIT}
도 1에는 고속 응용을 위해 CMOS 집적회로에 일반적으로 사용되는 종래의 정적(static) 풀업 회로(100)가 도시되어 있다. CMOS란 용어는 실리콘 게이트 기술을 이용한 상보형 MOS 구조에 대하여 사용된다. N-트리(110)는 활성시에는 출력 라인(101)에서의 전압을 풀다운시키고, 비활성시에는 출력 라인(101)에서의 전압의 풀다운을 정지시키는 동작을 한다. 출력 라인(101)은 내부 노드(120)에서 풀업 회로(100)에 결합된다. 내부 노드(120)는 입력 리드(131)에 의해 CMOS 인버터(130)에 결합된다. 그러므로, 내부 노드(120)에서의 논리 레벨은 출력 리드(132)에서 인버터(130)에 의해 반전된다. 출력 리드(132)는 피드백 라인(141)을 통해 풀다운 P-채널 전계 효과 트랜지스터(FET)(140)의 게이트에 접속된다. P-채널 FET(140)는 내부 노드(120)에 접속된 소스와, 접지 전위로 유지된 드레인을 갖는다. 그러므로, 인버터(130)에 의해 발생된 출력 신호는 P-채널 FET(140)의 게이트로 피드백되어, P-채널 FET를 턴온 또는 턴오프시킨다.
전원 Vdd에 접속된 소스와 내부 노드(120)에 접속된 드레인을 갖는 P-채널FET(150)는 풀업 소자로서 동작한다. P-채널 FET(150)는 게이트(151)로 신호 PWR_BYPASS를 수신한다. 정상적인 동작시, 신호 PWR_BYPASS는 모드 제어 회로(도시 되지 않음)에 의해 논리 로우 레벨[즉, 디어서트(deassert)됨] 유지되어, P-채널 FET를 턴온시킨다. 결론적으로, 내부 노드(120)를 통해 풀업 P-채널 FET(150)와 풀다운 P-채널 FET(140)에 의해 분압기가 형성되어, N-트리(110)가 비활성인 경우 노드(120)에서 유지되는 전압을 판정한다.
PWR_BYPASS 신호는 풀업 회로(100)를 파워 바이패스 모드로 하는데 사용되어, 풀업 회로(100)에 의한 모든 전력 소비를 정지시킨다. 그러므로, 풀업 회로(100)가 동작 중이 아닌 경우(예를 들어, 시험 중)에는, 파워 바이패스 모드로 진입하기 위해 PWR_BYPASS 신호가 어서트(즉, 논리 하이 레벨)된다. PWR_BYPASS 신호가 어서트되면, 풀업 P-채널 FET(150)가 턴오프되어, 노드(120)를 통한 전원 Vdd와 접지 전위원의 DC 전류 경로가 차단된다. 그 결과, 실질적으로 풀업 회로(100)에 의해서 전력이 소비되지 않는다. 또한, 노드(120)에 접속된 드레인과 접지 위로 유지된 소스를 갖는 N-채널 FET(160)는 게이트(161)에서 PWR_BYPASS 신호를 수신한다. 그러므로, PWR_BYPASS 신호가 어서트되면, 풀다운 N-채널 FET(160)가 활성화되어, 내부 노드(120)에서의 전압이 논리 로우 레벨로 풀다운되고, 이로 인해인버터(130)가 논리 하이 출력 신호를 출력 리드(132)에 출력하게 되어, 파워 바이패스 모드에서 풀업 회로(100)에 확정적인 고출력 상태를 제공하게 된다.
풀업 회로(100)는 다음과 같이 동작한다. 인버터(130)에서 출력 리드(132)로 논리 하이 신호를 발생시키는 경우[즉, N-트리(110)가 내부 노드(120)에서의 전압을 풀다운시키는 경우], 풀다운 P-채널 FET(140)의 게이트는 라인(141)을 통해 논리 하이 신호를 수신하여, 턴오프된다. 노드(120)에서의 "로우" 전압은 N-트리(110)에 대한 풀업 FET(150)의 소자 비율에 의해 결정되며, 인버터(130)의 임계 전압(threshold voltage)[즉, 그 이상으로 인버터(130)가 논리 로우 출력 신호를 발생시키고, 그 이하로 인버터(130)가 논리 하이 출력 신호를 발생시키는 전압] 이하로 설계된다.
다음, N-트리(110)가 활성이 아닌 경우[즉, N-트리(110)가 더 이상 내부 노드(120)에서의 전압을 풀다운시키지 않는 경우], 풀업 FET(150)는 내부 노드(120)에서의 전압의 풀업을 시작한다. 일단 내부 노드(120)의 전압이 인버터(130)의 임계 전압 이상으로 상승하면, 인버터(130)는 논리 로우 신호를 발생시켜, 풀다운 FET(140)가 상대적으로 더 도통되게 한다(즉, 더 많은 전류가 도통될 수 있도록 한다). 그 결과, 풀다운 FET(140)는 풀업 FET(150)의 풀업 효과를 감소시키기 시작하여, 노드(120)에서의 전압이 인버터(130)의 임계 전압 이상으로 약간만 상승하도록 한다. 그러므로, N-트리(110)로 하여금 내부 노드(120)에서의 전압을 풀다운시키도록 하는 입력 신호 또는 신호들(도시 안됨)을 N-트리(110)가 나중에 수신하는 경우, N-트리(110)는 풀다운을 위한 충분한 전압을 갖지 못하게 되어, 풀다운 시간이 감소하게 된다.
결론적으로, P-채널 FET 140과 150의 크기 비율이 직접적으로 내부 노드(120)의 "하이" 전압 레벨을 결정하게 된다. 설계자는 P-채널 FET 140과 150의 크기 비율을 조절, 즉 기본적으로 폴다운 속도에 대한 풀업 속도를 "트레이드오프(trading off:타협)" 하여 풀다운 및 풀업 속도를 최적화는 것을 시도할 수 있다.
EP-A1-0546702에는 전류 소비를 제한하기 위하여 저항이 P-채널 풀업 트지스터와 직렬로 배치된 입력 인버터를 구비한 입력 버퍼가 개시되어 있다. p-채널 분로(shunt) 트랜지스터는 상기 저항과 병렬로 배치되고 상기 버퍼 출력 신호에 의해 제어된다. 버퍼 출력이 로우인 경우 분로 트랜지스터는 효과적으로 저항을 바이패스한다.
본 발명은 풀업 회로, 특히 CMOS 회로에 사용하는 정적 풀업 회로에 관한 것이다.
도 1은 종래의 정적 풀업 회로를 나타낸 개략도.
도 2는 본 발명의 일실시예에 따른 풀업 회로를 나타낸 개략도.
도 3은 도 2에 나타낸 풀업 회로의 전압 특성을 나타낸 도면.
도 4는 본 발명의 다른 실시예에 따른 풀업 회로를 나타낸 개략도.
본 발명에 따라, 청구항 1에서 청구된 바와 같이 풀업 회로의 상승 시간 및 하강 시간을 감소시키기 위한 방법과, 청구항 6에서 청구된 바와 같이 회로와 상승 시간 및 하강 시간을 감소시키기 위한 회로 구조가 제공된다.
본 발명에 따른 회로 구조는 제한된 전압 스윙(swing)과 고속의 풀업 및 풀다운 시간을 갖는 풀업 회로를 제공할 수 있다.
풀업 회로는 내부 노드가 방전하기 전에 풀업 구조의 전류를 제한하도록 동작하여, 풀업 구조의 풀업 효과를 감소시킴으로써, 하강 시간 및 전력 소비를 감소시키게 된다. 다음, 풀업 회로는 내부 노드가 풀다운된 후에 풀업 구조의 전류를 최대로 하여, 풀업 구조의 풀업 효과를 증가시킴으로써, 상승 시간을 감소시키게 된다. 그 결과, 내부 노드의 전압은 풀업 때 더 빠르게 충전되고, 풀다운 때 더 빠르게 방전된다.
도 2는 본 발명의 일실시예에 따른 정적 풀업 회로(200)를 나타낸다. 동일 참조 번호는 동일 구조 또는 기능을 갖는 소자에 사용된다. 풀업 회로(200)는 인버터(130)와, 내부 노드(N1)에 결합된 풀업 구조(210)를 구비한다. 풀업 구조(210)는 내부 노드(N1)가 "하이" 전압 레벨인 경우, 도 1의 회로(100)에 비하여, 풀업 회로의 풀업 효과를 감소시킨다. 그러므로, 풀업 회로(200)는 주어진 정적 전력 소모에 대한 더 빠른 풀업 속도와 주어진 풀업 속도에 대한 더 낮은 정적 전력 소모를 갖는다.
풀업 구조(210)는 P-채널 FET(212, T1)와 N-채널 FET(T2)를 포함한다. P-채널 FET(212)는 Vdd 전원에 접속된 소스와 내부 노드(N1)에 접속된 드레인을 가지며, 노드(N1)를 풀업시키는 풀업 소자로서 동작한다. 이 실시예에서, 전압 Vdd는 약 3.3 V이다. P-채널 FET(T1)는 라인(220)를 통해 출력 리드(132)에 접속된 게이트와, P-채널 FET(212)의 게이트에 접속된 드레인과, 내부 노드(N1)에 접속된 소스를 갖는다. N-채널 FET(T2)는 라인(220)을 통해 출력 리드(132)에 접속된 게이트와, 접지 전위로 유지된 소스와, FET(212)의 게이트에 접속된 드레인을 갖는다.
풀업 회로(200)는 다음과 같이 동작한다. 인버터(130)가 논리 로우 신호를출력한 경우[즉, 풀업 트랜지스터(212)가 내부 노드(N1)의 전압을 논리 하이 레벨로 풀업한 경우], P-채널 FET(T1) 및 N-채널 FET(T2)는 라인(220)을 통해 논리 로우 신호를 수신한다. 그 결과, P-채널 FET(T1)는 더 도통되는 반면, N-채널 FET(T2)는 덜 도통된다. 그러므로, P-채널 FET(T1)는 내부 노드(N1)에서의 전압과 실질적으로 같아지도록 게이트(214)의 전압을 풀업한다. 게이트(214)에서의 전압이 증가되기 때문에, 풀업 FET(212)는 덜 도통되어, N-트리(110)가 내부 노드(N1)에서의 전압을 풀업하기 시작하면 풀업 FET(212)의 전류량을 제한할 수 있게 된다. 그러므로, N-트리(110)가 풀업 FET(212)의 감소된 풀업 효과에 대항하여 "풀다운"시키기 때문에 N-트리(110)는 더욱 빨리 내부 노드를 방전시킨다.
N-트리(110)가 활성이고, 내부 노드(N1)에서의 전압을 인버터(130)의 임계 전압 이하로 풀다운시키면, 인버터(130)는 출력 리드(132)에 논리 하이 신호를 출력하기 위해 천이된다. P-채널 FET(T1) 및 N-채널 FET(T2)는 라인(220)을 통해 논리 하이 신호를 수신한다. 그 결과, P-채널 FET(T1)는 덜 도통되는 반면, N-채널 FET(T2)는 더 도통된다. 그러므로, N-채널 FET(T2)는 게이트(214)의 전압을 접지 전위와 실질적으로 같아지도록 풀다운시켜, 풀업 FET(212)가 도통시킬 수 있는 전류를 증가시키게 된다. 따라서, 전원 Vdd로부터 풀업 FET(212)에 의해 도통된 전류는 N-트리(110)가 내부 노드(N1)를 방전시키는 것을 정지시킨 후 내부 노드(N1)에 대한 가장 빠른 충전 시간이 가능하도록 최대로 된다. 또한, 내부 노드(N1)에서의 전압은 인버터(130)의 임계 전압에 근접하게 풀업되어, N-트리(110)가 내부 노드(N1)를 방전시킨 후 풀업 FET(212)가 내부 노드(N1)에서의 전압을 인버터(130)의 임계 전압 이상으로 풀업하는데 필요한 시간을 감소시키게 된다.
N-트리(110)가 내부 노드(N1)를 방전시키는 것을 중단한 후, 풀업 FET(212)는 다른 풀업 FET(212)가 단순히 턴오프되기 때문에, 내부 노드(N1)에서의 전압을 전압 Vdd 이하로 풀업 FET(212)(Vt)의 임계 전압보다 높게 풀업할 수 없다. 따라서, 내부 노드(N1)에서의 전압은 Vdd-Vt의 상한을 갖게 된다. 풀업 회로(200)는 이 회로가 풀다운 동안 최소로 풀업 동안 최대로 전류를 허용하는 풀업 FET(212)에 의해 도통된 전류를 제어하기 때문에, 풀업 회로(100)(도 1) 보다 개선된 회로이다.
도 3은 풀업 회로(200)의 전압 특성을 나타낸다. X-축은 N-트리(110)(도시되지 않음)에 의해 수신된 입력 신호의 전압이다. 입력 신호가 어서트되면, N-트리(110)는 내부 노드(N1)를 방전시킨다. Y-축은 내부 노드(N1) 또는 출력 리드(132)에서의 전압을 측정한 것이다.
곡선(310)은 내부 노드(N1)에서의 전압을 N-트리(110)에 대한 입력 신호의 전압의 함수로서 나타낸 것이다. 곡선(310)의 부분(311)은 N-트리(110)에 대한 입력 신호가 로우일 경우 내부 노드(N1)의 전압을 나타낸다. 이 로우 입력 전압으로 인해 N-트리(110)의 N-채널 트랜지스터가 턴오프되어, 풀업 FET(212)가 내부 노드(N1)에서의 전압을 풀업하게 한다. 상기 기술된 바와 같이, 내부 노드(N1)에서의 전압은 3.3 V의 Vdd 전압 이하의 전압인 약 2.7 V로 제한된다. 곡선(310)의 부분(312)은 N-트리(110)에 대한 입력 전압이 하이인 경우 내부 노드(N1)에서의 전압을 나타낸다. 이 하이 입력 전압으로 인해 N-트리(110)의 N-채널 트랜지스터가 턴온되어, 내부 노드(N1)를 방전시킨다. 이때, 내부 노드(N1)에서의 전압은 P-채널FET(T1)와 N-트리(110)의 소자 비율로 결정된다. 내부 노드(N1)의 전압 스윙의 상한은 이 비율에 의해 영향을 받지 않는 대신, 상기 기술된 바와 같이, 풀업 FET(212)의 Vt에 좌우된다.
곡선(320)은 출력 리드(132)에서의 전압을 N-트리(110)에 대한 입력 신호의 전압의 함수로서 나타낸 것이다. 곡선(320)의 부분(321)은 N-트리(110)에 대한 입력 신호가 로우일 경우, 출력 리드(132)의 전압을 나타낸다. 이 로우 입력 전압으로 인해 내부 노드(N1)의 전압이 부분(311)에서 도시된 바와 같이 하이로 되어, 인버터(130)가 출력 리드(132)에서 논리 로우 신호를 출력하게 한다. 곡선(320)의 부분(322)은 N-트리(110)에 대한 입력 전압이 하이일 경우, 출력 리드(132)에서의 전압을 나타낸다. 이 하이 입력 전압으로 인해 내부 노드(N1)에서의 전압이 로우로 되어, 인버터(130)가 출력 리드(132)에 논리 하이 신호를 출력하게 한다.
도 4는 풀업 회로(100)(도 1)와 유사한 파워 바이패스 모드를 갖는 본 발명의 다른 실시예에 따른 풀업 회로(400)를 나타낸 개략도이다. 풀업 회로(400)는 풀업 회로(200)(도 2)와 실질적으로 동일하다. 다른 점은 N-채널 FET(T2)가 N-채널 FET(T4)를 통해 접지 전위원에 접속된 소스를 가지며, 게이트(214)는 P-채널 FET(T3)를 통해 Vdd 전원에 결합되고, 내부 노드(N1)는 N-채널 FET(T5)를 통해 접지 전위원에 결합되며, PWR_BYPASS 신호를 수신하여 반전된 PWS_BYPASS 신호를 FET(T3,T4)의 게이트에 제공하기 위한 인버터(410)가 결합되어 있다는 것이다.
이 실시예에 있어서, N-트리(110)는 N-채널 FET(420,430)를 구비한다. 물론, N-트리의 다른 실시예도 가능하다. N-채널 FET(420)는 내부 노드(N1)에 접속된 드레인과, N-채널 FET(430)의 드레인에 결합된 소스와, 신호 S를 수신하기 위해 접속된 게이트를 갖는다. N-채널 FET(430)는 접지 전위원에 접속된 소스와, 신호 Q를 수신하기 위해 접속된 게이트를 갖는다. 신호 S 및 Q가 모두 어서트(즉, 논리 하이 레벨)되면, N-채널 FET(420,430)는 턴온되어, 내부 노드(N1)에서의 전압을 풀다운시킨다. 그러나, 신호 S 및 Q 중 하나 또는 모두가 디어서트(즉, 논리 로우 레벨)되면, N-트리(110)는 내부 노드(N1)에서의 전압을 더 이상 풀다운시키지 않는다,
정상적인 동작 동안, PWR_BYPASS 신호는 디어서트(즉, 논리 로우를 유지)되어, N-채널 FET(T4)를 턴온시키고, N-채널 FET(T5) 및 p-채널 FET(T3)를 인버터(410)를 통해 턴오프시킨다. N-채널 FET(T4)는 온이기 때문에, N-채널 FET(T2)는 풀업 회로(200)(도 2)에서와 같이 접지 전위원에 결합된다, 또한, P-채널 FET(T3) 및 N-채널 FET(T5)는 오프이기 때문에, 이러한 FET는 풀업 회로(400)에 어떠한 영향도 미치지 않는다. 따라서, PWR_BYPASS 신호가 디어서트될 때, 풀업 회로(400)는 실질적으로 풀업 회로(200)(도 2)와 동일한 방식으로 동작한다.
PWR_BYPASS 신호는 파워 바이패스 모드로 되기 위해 어서트(즉, 논리 하이 레벨로 설정)된다. 어서트된 PWR_BYPASS 신호는 인버터(410)에 의해 반전되어, P-채널 FET(T3)가 도통되어 게이트(214)에서의 전압을 풀업시킴으로써, 풀업 FET(212)가 턴오프되게 한다. 더욱이, 반전되고 어서트된 PWR_BYPASS 신호는 또한 N-채널 FET(T4)를 턴오프시켜, 전원 Vdd로부터 P-채널 FET(T3) 및 N-채널 FET(T2)를 통해 접지 전위원까지의 DC 전류 경로에서 회로를 개방시킨다. 그러나, 어서트된 PWR_BYPASS 신호는 N-채널 FET(T5)를 턴온시켜, 내부 노드(N1)를 논리 로우 레벨로 방전시킨다. 그 결과, 인버터(130)는 출력 리드(132)에 논리 하이 레벨을 출력하여, 파워 바이패스 모드에서 풀업 회로(400)에 확정적인 하이 출력 상태를 제공하게 한다. 출력 리드(132)에의 논리 하이 신호는 라인(220)을 통해 P-채널 FET(T1)의 게이트에서 수신되고, P-채널 FET(T1)를 턴오프시킴으로써, 전원 Vdd와 접지 전위원 사이의 DC 전류 경로에 다른 개방 회로를 제공하게 한다.
본 발명의 원리 및 바람직한 실시예가 기술되었다. 그러나, 본 발명은 기술된 특정 실시예에 한정되지 않는다. 예를 들어, N-트리가 상이하게 구현될 수도 있다. 또한, 기술된 실시예에서는 3.3 V 회로가 사용되었지만, 다른 실시예는 5 V 회로를 채택할 수 있다. 다른 실시예에서는 PWR_BYPASS 신호를 반전하기 위해 사용된 인버터를 생략할 수 있으며, N-채널 FET를 FET(73)로, P-채널 FET를 FET(T4)로 사용할 수 있다. 또한, 실시예가 JFET, BiCOMS 또는 양극형 기술과 같은 다른 트랜지스터 기술로 구현될 수 있다. 그러므로, 본 발명이 비록 일부 특정 실시예에 대해서만 설명되었지만 적절한 변경을 가하여 다른 태양으로도 실시 가능하다. 즉, 첨부된 청구범위의 개념과 범위는 본 명세서에 개시된 실시예에만 한정되지 않는다.

Claims (19)

  1. 내부 노드(N1)에 결합된 입력 리드(131)를 갖는 인버터(130)와, 공급 전압(Vdd) 라인과 풀업 회로의 내부 노드(N1) 사이에 접속된 풀업 트랜지스터(212)를 포함하고, 그 내부 노드는 상기 풀업 트랜지스터(212)에 의해 방전, 즉 풀다운 및 풀업될 수 있는 것인 풀업 회로의 상승 시간 및 하강 시간을 감소시키기 위한 방법에 있어서,
    상기 내부 노드(N1)의 전압을 상기 풀업 트랜지스터(212)의 게이트(214)에 결합하는 것에 의해, 상기 내부 노드(N1)의 전압을 상기 공급 전압(Vdd)보다 작은 제1 전압으로 제한함으로써, 상기 내부 노드(N1)가 방전되기 전에 상기 풀업 트랜지스터(212)의 전류량을 상기 제1 값으로 제한하는 단계와;
    상기 내부 노드(N1)의 상기 전압을 상기 게이트(214)로부터 결합 해제함으로써, 상기 내부 노드(N1)가 방전된 후에 상기 풀업 트랜지스터(2l2)의 전류량을 상기 제1 값보다 큰 제2 값으로 증가시키는 단계를 포함하며,
    상기 전류량을 증가시키는 단계는 제2 전압원(GND)을 상기 게이트(214)에 결합하는 단계를 포함하는 풀업 회로의 상승 시간 및 하강 시간을 감소시키기 위한 방법.
  2. 제1항에 있어서, 상기 제1 전압은 상기 공급 전압(Vdd)에서 상기 풀업 트랜지스터(212)의 임계 전압(Vt)을 뺀 것과 같은 것인 풀업 회로의 상승 시간 및 하강시간을 감소시키기 위한 방법.
  3. 제1항에 있어서, 상기 풀업 트랜지스터(212)는 P-채널 트랜지스터인 것인 풀업 회로의 상승 시간 및 하강 시간을 감소시키기 위한 방법.
  4. 제1항에 있어서, 상기 제2 전압은 접지 전위(GND)인 것인 풀업 회로의 상승 시간 및 하강 시간을 감소시키기 위한 방법.
  5. 회로의 상승 시간 및 하강 시간을 감소시키기 위한 회로 구조에 있어서,
    내부 노드(N1)에 결합된 입력 리드(131)를 갖는 인버터(130)와;
    상기 회로 구조 안에 공급 전압원(Vdd)과 내부 노드(N1) 사이에 접속된 풀업 트랜지스터(212)를 포함하고, 그 내부 노드는 상기 풀업 트랜지스터(212)에 의해 방전, 즉 풀다운 및 풀업될 수 있는 풀업 구조(210)와;
    상기 내부 노드(N1)의 전압을 상기 풀업 트랜지스터(212)의 게이트(214)에 결합하는 것에 의해, 상기 내부 노드(N1)의 전압을 상기 공급 전압(Vdd)보다 작은 제1 전압으로 제한함으로써, 상기 내부 노드(N1)가 방전되기 전에 상기 풀업 트랜지스터(212)의 전류량을 제1 값으로 제한하는 수단과;
    상기 내부 노드(N1)의 전압을 상기 게이트(214)로부터 결합 해제함으로써, 상기 내부 노드(N1)가 방전된 후에 상기 풀업 트랜지스터(212)의 전류량을 상기 제1 값보다 큰 제2 값으로 증가시키는 수단을 포함하고,
    상기 전류를 증가시키는 수단은 제2 전압원(GND)을 상기 게이트(214)에 결합하는 수단을 포함하는 회로의 상승 시간 및 하강 시간을 감소시키기 위한 회로 구조.
  6. 제5항에 있어서, 상기 제1 전압은 상기 공급 전압(Vdd)에서 상기 풀업 트랜지스터(212)의 임계 전압(Vt)을 뺀 것과 실질적으로 같은 것인 회로의 상승 시간 및 하강 시간을 감소시키기 위한 회로 구조.
  7. 제5항에 있어서, 상기 풀업 트랜지스터(212)는 P-채널 트랜지스터인 것인 회로의 상승 시간 및 하강 시간을 감소시키기 위한 회로 구조.
  8. 제6항에 있어서, 상기 제2 전압은 접지 전위(GND)인 것인 회로의 상승 시간 및 하강 시간을 감소시키기 위한 회로 구조.
  9. 제5항에 있어서,
    상기 내부 노드(N1)에 결합된 입력 리드(131)를 갖는 인버터(130)를 더 포함하며,
    상기 전류량을 제한하는 수단 및 상기 전류량을 증가시키는 수단은 상기 인버터(130)의 출력 리드(132)에 결합된 게이트와, 상기 풀업 트랜지스터(212)의 상기 게이트(214)에 결합된 제1 전류 제어 단자와, 상기 내부 노드(N1)에 결합된 제2전류 제어 단자를 구비한 제2 트랜지스터(T1)를 포함하는 것인 회로의 상승 시간 및 하강 시간을 감소시키기 위한 회로 구조.
  10. 제9항에 있어서, 상기 풀업 구조는
    상기 인버터(130)의 상기 출력 리드(132)에 결합된 게이트와, 상기 풀업 트랜지스터(212)의 상기 게이트(214)에 결합된 제1 전류 제어 단자와, 제2 전압원(GND)에 결합된 제2 전류 제어 단자를 구비한 제3 트랜지스터(T2)를 더 포함하는 것인 회로의 상승 시간 및 하강 시간을 감소시키기 위한 회로 구조.
  11. 제9항에 있어서, 상기 풀업 구조(210)는 상기 풀업 트랜지스터(212)의 상기 게이트(214)와 상기 내부 노드(N1) 사이의 제1 전류 경로와, 상기 풀업 트랜지스터(212)의 상기 게이트(214)와 제2 전압원(GND) 사이의 제2 전류 경로를 교대로 형성할 수 있는 것인 회로의 상승 시간 및 하강 시간을 감소시키기 위한 회로 구조.
  12. 제9항에 있어서, 상기 풀업 트랜지스터(212)의 전류량은 상기 내부 노드(N1)의 전압이 상기 인버터(130)의 임계 전압보다 클 때 제1 값을 갖고, 상기 풀업 트랜지스터(212)의 전류량은 상기 내부 노드(N1)의 전압이 상기 임계 전압보다 작을 때 제2 값을 가지며, 상기 제2 값은 상기 제1 값보다 큰 것인 회로의 상승 시간 및 하강 시간을 감소시키기 위한 회로 구조.
  13. 제9항에 있어서, 상기 풀업 트랜지스터(212)는 상기 내부 노드(N1)가 특정 전압에 도달하는 경우에 턴오프하고, 이에 따라 상기 내부 노드(N1)를 상기 제1 전압원(Vdd)의 전압보다 작은 상기 특정 전압으로 제한하는 것인 회로의 상승 시간 및 하강 시간을 감소시키기 위한 회로 구조.
  14. 제13항에 있어서, 상기 특정 전압은 제1 전압원(Vdd)의 상기 전압에서 상기 제1 트랜지스터(212)의 임계 전압(Vt)을 뺀 것과 같은 것인 회로의 상승 시간 및 하강 시간을 감소시키기 위한 회로 구조.
  15. 제9항에 있어서, 상기 풀업 트랜지스터(212)는 P-채널 트랜지스터인 것인 회로의 상승 시간 및 하강 시간을 감소시키기 위한 회로 구조.
  16. 제12항에 있어서, 상기 풀업 트랜지스터(212)는 상기 내부 노드(N1)가 특정 전압에 도달하는 경우에 턴오프하고, 이에 따라 상기 내부 노드(N1)를 상기 제1 전 압원(Vdd)의 전압보다 낮은 상기 특정 전압으로 제한되는 것인 상승 시간 및 하강 시간을 감소시키기 위한 회로 구조.
  17. 제16항에 있어서, 상기 특정 전압은 상기 제1 전압원(Vdd)의 전압에서 상기 풀업 트랜지스터(212)의 임계 전압(Vt)을 뺀 것과 같은 것인 상승 시간 및 하강 시간을 감소시키기 위한 회로 구조.
  18. 제12항에 있어서, 상기 풀업 트랜지스터(212)는 P 채널 트랜지스터이고, 상기 내부 노드(N1)의 전압은 상기 P 채널 트랜지스터(212)의 상기 게이트(214)에 제공되며, 이에 따라 상기 내부 노드(N1)의 전압이 상기 인버터(130)의 임계 전압보다 큰 경우에 상기 P 채널 트랜지스터(212)의 전류량을 줄이는 것인 회로 구조.
  19. 제12항에 있어서, 상기 제2 전압원은 접지 전위(GND)를 제공하고, 상기 풀업 트랜지스터(212)는 P 채널 트랜지스터이며, 상기 접지 전위는 상기 P 채널 트랜지스터(212)의 상기 게이트(214)에 제공되며, 이에 따라 상기 내부 노드의 전압이 상기 인버터(130)의 임계 전압보다 작은 경우에 상기 P 채널 트랜지스터(212)의 전류량을 증가시키는 것인 회로 구조.
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