JPH0923150A - 半導体装置の電圧変換回路 - Google Patents
半導体装置の電圧変換回路Info
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- JPH0923150A JPH0923150A JP8171146A JP17114696A JPH0923150A JP H0923150 A JPH0923150 A JP H0923150A JP 8171146 A JP8171146 A JP 8171146A JP 17114696 A JP17114696 A JP 17114696A JP H0923150 A JPH0923150 A JP H0923150A
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Abstract
(57)【要約】
【課題】 入力信号の遷移時に発生する過渡的直流電流
を最少化して消費電力を抑え、より高速応答を可能とし
た電圧変換回路を提供する。 【解決手段】 入力信号ＩＮに従い相補的に動作する入
力スイッチ１０，２０と、この入力スイッチ１０，２０
に直列接続され、相手方の入力スイッチ１０，２０によ
り制御端子が制御される能動負荷５，１５と、入力信号
ＩＮに従い動作し、能動負荷５，１５がつながれた電圧
Ｖｐｐをもって能動負荷の制御端子を制御する補助制御
手段１００，２００を設ける。補助制御手段１００，２
００は、電圧降下素子５５，６５と、入力信号ＩＮに従
い動作する補助スイッチ６０，７０と、の直列接続で構
成する。
を最少化して消費電力を抑え、より高速応答を可能とし
た電圧変換回路を提供する。 【解決手段】 入力信号ＩＮに従い相補的に動作する入
力スイッチ１０，２０と、この入力スイッチ１０，２０
に直列接続され、相手方の入力スイッチ１０，２０によ
り制御端子が制御される能動負荷５，１５と、入力信号
ＩＮに従い動作し、能動負荷５，１５がつながれた電圧
Ｖｐｐをもって能動負荷の制御端子を制御する補助制御
手段１００，２００を設ける。補助制御手段１００，２
００は、電圧降下素子５５，６５と、入力信号ＩＮに従
い動作する補助スイッチ６０，７０と、の直列接続で構
成する。
Description
【０００１】
【発明の属する技術分野】本発明は、第１電圧レベルの
入力信号に応じて同位相の第２電圧レベルの信号を出力
する電圧変換回路に関し、特に、カスコード電圧変換回
路に関する。
入力信号に応じて同位相の第２電圧レベルの信号を出力
する電圧変換回路に関し、特に、カスコード電圧変換回
路に関する。
【０００２】
【従来の技術】半導体装置の高集積化につれて動作電源
電圧は低くされ、これに伴って、外部供給の外部電源電
圧を内部電源電圧へ降下させる電圧変換回路がチップに
搭載されるようになっている。そして、動作電源電圧の
低下により更に精密な動作を遂行するための素子及び回
路が必要になる。また、半導体メモリでは、必要に応じ
て昇圧電圧や負レベルの電圧が使用されるため、電圧レ
ベルを変換するための昇圧回路や負電圧発生回路の電圧
変換回路もチップに搭載される。そして特に、よく知ら
れたカスコード電圧変換回路 (cascode voltage switch
logic：ＣＶＳＬ）が、例えば電源電圧レベルの入力信
号を昇圧電圧レベルの出力信号に変換出力するために使
用される。
電圧は低くされ、これに伴って、外部供給の外部電源電
圧を内部電源電圧へ降下させる電圧変換回路がチップに
搭載されるようになっている。そして、動作電源電圧の
低下により更に精密な動作を遂行するための素子及び回
路が必要になる。また、半導体メモリでは、必要に応じ
て昇圧電圧や負レベルの電圧が使用されるため、電圧レ
ベルを変換するための昇圧回路や負電圧発生回路の電圧
変換回路もチップに搭載される。そして特に、よく知ら
れたカスコード電圧変換回路 (cascode voltage switch
logic：ＣＶＳＬ）が、例えば電源電圧レベルの入力信
号を昇圧電圧レベルの出力信号に変換出力するために使
用される。
【０００３】図１に、カスコード電圧変換回路の回路図
を示す。入力信号ＩＮは、ＮＭＯＳトランジスタ１０の
ゲートと、インバータ２５で反転されてＮＭＯＳトラン
ジスタ２０のゲートとに印加される。この入力信号ＩＮ
に従い相補的にオンオフする入力スイッチのＮＭＯＳト
ランジスタ１０，２０は、ソースが接地電圧Ｖｓｓへつ
ながれ、ドレインがＰＭＯＳトランジスタ５，１５のド
レインにそれぞれ接続される。ＮＭＯＳトランジスタ１
０，２０からなる入力スイッチに直列接続され、相手方
の入力スイッチに制御端子がつながれて動作する能動負
荷のＰＭＯＳトランジスタ５，１５は、ソースが昇圧電
圧Ｖｐｐにつながれ、ゲートが当該ＰＭＯＳトランジス
タ５，１５のドレインと接続された制御ノードＮ２，Ｎ
１へ交差接続される。そして制御ノードＮ２が出力ノー
ドとなっている。
を示す。入力信号ＩＮは、ＮＭＯＳトランジスタ１０の
ゲートと、インバータ２５で反転されてＮＭＯＳトラン
ジスタ２０のゲートとに印加される。この入力信号ＩＮ
に従い相補的にオンオフする入力スイッチのＮＭＯＳト
ランジスタ１０，２０は、ソースが接地電圧Ｖｓｓへつ
ながれ、ドレインがＰＭＯＳトランジスタ５，１５のド
レインにそれぞれ接続される。ＮＭＯＳトランジスタ１
０，２０からなる入力スイッチに直列接続され、相手方
の入力スイッチに制御端子がつながれて動作する能動負
荷のＰＭＯＳトランジスタ５，１５は、ソースが昇圧電
圧Ｖｐｐにつながれ、ゲートが当該ＰＭＯＳトランジス
タ５，１５のドレインと接続された制御ノードＮ２，Ｎ
１へ交差接続される。そして制御ノードＮ２が出力ノー
ドとなっている。
【０００４】この回路で入力信号ＩＮが論理“ロウ”か
ら論理“ハイ”になる場合、ＮＭＯＳトランジスタ１０
は導通、ＮＭＯＳトランジスタ２０は非導通になる。こ
れに従って制御ノードＮ１は論理“ロウ”、制御ノード
Ｎ２は論理“ハイ”になる。そして、この各制御ノード
Ｎ１，Ｎ２の変化により、ＰＭＯＳトランジスタ１５は
導通、ＰＭＯＳトランジスタ５は非導通になる。このよ
うな過程を経て制御ノードＮ１の論理“ロウ”状態及び
制御ノードＮ２の論理“ハイ”状態が更に深化して確定
され、入力信号ＩＮの論理“ハイ”に応じて昇圧電圧Ｖ
ｐｐのレベルをもつ出力信号ＯＵＴが出力される。
ら論理“ハイ”になる場合、ＮＭＯＳトランジスタ１０
は導通、ＮＭＯＳトランジスタ２０は非導通になる。こ
れに従って制御ノードＮ１は論理“ロウ”、制御ノード
Ｎ２は論理“ハイ”になる。そして、この各制御ノード
Ｎ１，Ｎ２の変化により、ＰＭＯＳトランジスタ１５は
導通、ＰＭＯＳトランジスタ５は非導通になる。このよ
うな過程を経て制御ノードＮ１の論理“ロウ”状態及び
制御ノードＮ２の論理“ハイ”状態が更に深化して確定
され、入力信号ＩＮの論理“ハイ”に応じて昇圧電圧Ｖ
ｐｐのレベルをもつ出力信号ＯＵＴが出力される。
【０００５】入力信号ＩＮが論理“ハイ”から論理“ロ
ウ”になる場合、ＮＭＯＳトランジスタ１０は非導通、
ＮＭＯＳトランジスタ２０は導通になる。これに従って
制御ノードＮ１は論理“ハイ”、制御ノードＮ２は論理
“ロウ”になる。そして、この制御ノードＮ１，Ｎ２の
変化により、ＰＭＯＳトランジスタ１５は非導通、ＰＭ
ＯＳトランジスタ５は導通になる。このような過程を経
て制御ノードＮ１の論理“ハイ”状態及び制御ノードＮ
２の論理“ロウ”状態が更に深化して確定され、入力信
号ＩＮの論理“ロウ”に応じて接地レベルの出力信号Ｏ
ＵＴが出力される。
ウ”になる場合、ＮＭＯＳトランジスタ１０は非導通、
ＮＭＯＳトランジスタ２０は導通になる。これに従って
制御ノードＮ１は論理“ハイ”、制御ノードＮ２は論理
“ロウ”になる。そして、この制御ノードＮ１，Ｎ２の
変化により、ＰＭＯＳトランジスタ１５は非導通、ＰＭ
ＯＳトランジスタ５は導通になる。このような過程を経
て制御ノードＮ１の論理“ハイ”状態及び制御ノードＮ
２の論理“ロウ”状態が更に深化して確定され、入力信
号ＩＮの論理“ロウ”に応じて接地レベルの出力信号Ｏ
ＵＴが出力される。
【０００６】
【発明が解決しようとする課題】上記従来回路で論理
“ロウ”の状態から論理“ハイ”の状態へ遷移する場
合、制御ノードＮ２が｜Ｖｐｐ−Ｖｔｐ｜以上のレベル
に充電されないとＰＭＯＳトランジスタ５が非導通状態
にならないが、制御ノードＮ２に対する論理“ロウ”レ
ベルから｜Ｖｐｐ−Ｖｔｐ｜レベルまでの充電は相当時
間がかかる。この間に、ＰＭＯＳトランジスタ５及びＮ
ＭＯＳトランジスタ１０を経由して流れる直流電流が発
生するため一時的に多量の直流電流が消費される。ま
た、制御ノードＮ１が論理“ロウ”レベルになるとき、
カップリング効果(coupling effect) によりＰＭＯＳト
ランジスタ５のゲート電圧が降下する現象がある。この
ためにＰＭＯＳトランジスタ５のゲート・ソース間電圧
｜Ｖｇｓ｜が大きくなってＰＭＯＳトランジスタ５が一
時的に強い導通状態になり、その結果、過度電流が流れ
て駆動能力が低下する事態が生じる。
“ロウ”の状態から論理“ハイ”の状態へ遷移する場
合、制御ノードＮ２が｜Ｖｐｐ−Ｖｔｐ｜以上のレベル
に充電されないとＰＭＯＳトランジスタ５が非導通状態
にならないが、制御ノードＮ２に対する論理“ロウ”レ
ベルから｜Ｖｐｐ−Ｖｔｐ｜レベルまでの充電は相当時
間がかかる。この間に、ＰＭＯＳトランジスタ５及びＮ
ＭＯＳトランジスタ１０を経由して流れる直流電流が発
生するため一時的に多量の直流電流が消費される。ま
た、制御ノードＮ１が論理“ロウ”レベルになるとき、
カップリング効果(coupling effect) によりＰＭＯＳト
ランジスタ５のゲート電圧が降下する現象がある。この
ためにＰＭＯＳトランジスタ５のゲート・ソース間電圧
｜Ｖｇｓ｜が大きくなってＰＭＯＳトランジスタ５が一
時的に強い導通状態になり、その結果、過度電流が流れ
て駆動能力が低下する事態が生じる。
【０００７】一方、論理“ハイ”の状態から論理“ロ
ウ”の状態へ遷移する場合、初めに入力信号ＩＮの論理
“ハイ”で制御ノードＮ１が論理“ロウ”にあり、そし
て入力信号ＩＮが論理“ロウ”遷移し始めて制御ノード
Ｎ１が論理“ロウ”から｜Ｖｐｐ−Ｖｔｐ｜以上のレベ
ルへ充電されるまでは、ＰＭＯＳトランジスタ１５は導
通状態にあり、またこのとき入力信号ＩＮの論理“ロ
ウ”によりＮＭＯＳトランジスタ２０も導通状態にあ
る。従って、ＰＭＯＳトランジスタ１５及びＮＭＯＳト
ランジスタ２０を経て流れる直流電流が発生するので、
一時的に多量の電流が消費される。また、制御ノードＮ
２が論理“ロウ”レベルになるとき、ＰＭＯＳトランジ
スタ１５のゲート電圧がカップリング効果により更に低
い、例えば０Ｖ以下の電圧レベルへ降下する現象があ
る。このためにＰＭＯＳトランジスタ１５のゲート・ソ
ース間電圧｜Ｖｇｓ｜が大きくなってＰＭＯＳトランジ
スタ１５が強い導通状態になり、その結果、過度電流が
流れて駆動能力が低下する事態が生じる。
ウ”の状態へ遷移する場合、初めに入力信号ＩＮの論理
“ハイ”で制御ノードＮ１が論理“ロウ”にあり、そし
て入力信号ＩＮが論理“ロウ”遷移し始めて制御ノード
Ｎ１が論理“ロウ”から｜Ｖｐｐ−Ｖｔｐ｜以上のレベ
ルへ充電されるまでは、ＰＭＯＳトランジスタ１５は導
通状態にあり、またこのとき入力信号ＩＮの論理“ロ
ウ”によりＮＭＯＳトランジスタ２０も導通状態にあ
る。従って、ＰＭＯＳトランジスタ１５及びＮＭＯＳト
ランジスタ２０を経て流れる直流電流が発生するので、
一時的に多量の電流が消費される。また、制御ノードＮ
２が論理“ロウ”レベルになるとき、ＰＭＯＳトランジ
スタ１５のゲート電圧がカップリング効果により更に低
い、例えば０Ｖ以下の電圧レベルへ降下する現象があ
る。このためにＰＭＯＳトランジスタ１５のゲート・ソ
ース間電圧｜Ｖｇｓ｜が大きくなってＰＭＯＳトランジ
スタ１５が強い導通状態になり、その結果、過度電流が
流れて駆動能力が低下する事態が生じる。
【０００８】そこで本発明の目的は、入力信号の遷移時
に発生する過渡的な直流電流を抑制して、より低電力形
で、駆動能力が高く高速電圧変換が可能となった電圧変
換回路を提供することにある。
に発生する過渡的な直流電流を抑制して、より低電力形
で、駆動能力が高く高速電圧変換が可能となった電圧変
換回路を提供することにある。
【０００９】
【課題を解決するための手段】この目的のために本発明
は、入力信号に従い相補的に動作する入力スイッチと、
この入力スイッチに直列接続され、相手方の前記入力ス
イッチにより制御端子が制御される能動負荷と、を備え
てなる電圧変換回路において、前記入力信号に従い動作
し、前記能動負荷がつながれた電圧をもって前記能動負
荷の制御端子を制御する補助制御手段を設けることを特
徴とする。このような補助制御手段は、電圧降下素子
と、入力信号に従い動作する補助スイッチと、の直列接
続で構成したものとするとよい。
は、入力信号に従い相補的に動作する入力スイッチと、
この入力スイッチに直列接続され、相手方の前記入力ス
イッチにより制御端子が制御される能動負荷と、を備え
てなる電圧変換回路において、前記入力信号に従い動作
し、前記能動負荷がつながれた電圧をもって前記能動負
荷の制御端子を制御する補助制御手段を設けることを特
徴とする。このような補助制御手段は、電圧降下素子
と、入力信号に従い動作する補助スイッチと、の直列接
続で構成したものとするとよい。
【００１０】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。
付図面を参照して詳細に説明する。
【００１１】図２に、本発明の実施形態を示す。入力信
号ＩＮは、ＮＭＯＳトランジスタ１０のゲートと、イン
バータ２５で反転されてＮＭＯＳトランジスタ２０のゲ
ートとに印加される。この入力信号ＩＮは第１電圧レベ
ル、例えば内部電源電圧レベルである。相補動作する入
力スイッチのＮＭＯＳトランジスタ１０，２０は、ソー
スが基準電圧となる接地電圧Ｖｓｓへつながれ、ドレイ
ンが能動負荷のＰＭＯＳトランジスタ５，１５のドレイ
ンとそれぞれ接続される。このＰＭＯＳトランジスタ
５，１５は、ソースが第２電圧、例えば昇圧電圧Ｖｐｐ
へつながれ、ゲートが当該ＰＭＯＳトランジスタ５，１
５のドレインと接続される制御ノードＮ２，Ｎ１に交差
接続される。出力ノードは制御ノードＮ２となる。
号ＩＮは、ＮＭＯＳトランジスタ１０のゲートと、イン
バータ２５で反転されてＮＭＯＳトランジスタ２０のゲ
ートとに印加される。この入力信号ＩＮは第１電圧レベ
ル、例えば内部電源電圧レベルである。相補動作する入
力スイッチのＮＭＯＳトランジスタ１０，２０は、ソー
スが基準電圧となる接地電圧Ｖｓｓへつながれ、ドレイ
ンが能動負荷のＰＭＯＳトランジスタ５，１５のドレイ
ンとそれぞれ接続される。このＰＭＯＳトランジスタ
５，１５は、ソースが第２電圧、例えば昇圧電圧Ｖｐｐ
へつながれ、ゲートが当該ＰＭＯＳトランジスタ５，１
５のドレインと接続される制御ノードＮ２，Ｎ１に交差
接続される。出力ノードは制御ノードＮ２となる。
【００１２】そして、ＰＭＯＳトランジスタ５のゲート
ノードＮ５には、昇圧電圧Ｖｐｐから直列接続したＮＭ
ＯＳトランジスタ５５及びＰＭＯＳトランジスタ６０が
補助制御手段１００として設けられる。また、ＰＭＯＳ
トランジスタ１５のゲートノードＮ６には、昇圧電圧Ｖ
ｐｐから直列接続したＮＭＯＳトランジスタ６５及びＰ
ＭＯＳトランジスタ７０が補助制御手段２００として設
けられる。ＮＭＯＳトランジスタ５５はダイオード接続
された電圧降下素子で、そのソースとＰＭＯＳトランジ
スタ６０のソースとが接続される。補助スイッチのＰＭ
ＯＳトランジスタ６０は、ドレインがノードＮ５へ接続
され、インバータ２５で反転された入力信号ＩＮにより
ゲート制御される。ＮＭＯＳトランジスタ６５もダイオ
ード接続された電圧降下素子で、そのソースとＰＭＯＳ
トランジスタ７０のソースとが接続される。補助スイッ
チのＰＭＯＳトランジスタ７０は、ドレインがノードＮ
６へ接続され、入力信号ＩＮによりゲート制御される。
ノードＮ５には、昇圧電圧Ｖｐｐから直列接続したＮＭ
ＯＳトランジスタ５５及びＰＭＯＳトランジスタ６０が
補助制御手段１００として設けられる。また、ＰＭＯＳ
トランジスタ１５のゲートノードＮ６には、昇圧電圧Ｖ
ｐｐから直列接続したＮＭＯＳトランジスタ６５及びＰ
ＭＯＳトランジスタ７０が補助制御手段２００として設
けられる。ＮＭＯＳトランジスタ５５はダイオード接続
された電圧降下素子で、そのソースとＰＭＯＳトランジ
スタ６０のソースとが接続される。補助スイッチのＰＭ
ＯＳトランジスタ６０は、ドレインがノードＮ５へ接続
され、インバータ２５で反転された入力信号ＩＮにより
ゲート制御される。ＮＭＯＳトランジスタ６５もダイオ
ード接続された電圧降下素子で、そのソースとＰＭＯＳ
トランジスタ７０のソースとが接続される。補助スイッ
チのＰＭＯＳトランジスタ７０は、ドレインがノードＮ
６へ接続され、入力信号ＩＮによりゲート制御される。
【００１３】この補助制御手段で電圧降下を行うように
してあるのは次の理由による。入力信号ＩＮが論理“ハ
イ”（電源電圧レベル＝３．３Ｖ）のとき、補助制御手
段２００内のＰＭＯＳトランジスタ７０のゲートに３．
３Ｖが提供されることになるが、このときもしダイオー
ド接続のＮＭＯＳトランジスタ６５がなければ、例えば
昇圧電圧Ｖｐｐが５Ｖとすると、ＰＭＯＳトランジスタ
７０のソースノードＮ４の電圧は５Ｖになり、Ｖｇｓ＝
Ｖｉｎ−Ｖｐｐ＝３．３−５．０＝−１．７Ｖで｜Ｖｇ
ｓ｜＞｜Ｖｔｐ｜になる。従って、ＰＭＯＳトランジス
タ７０が導通状態になる結果、補助制御手段２００内の
昇圧電圧Ｖｐｐの電源端から制御ノードＮ１及びＮＭＯ
Ｓトランジスタ１０を通じて接地電圧Ｖｓｓへ流れる直
流電流が生成されてしまう。
してあるのは次の理由による。入力信号ＩＮが論理“ハ
イ”（電源電圧レベル＝３．３Ｖ）のとき、補助制御手
段２００内のＰＭＯＳトランジスタ７０のゲートに３．
３Ｖが提供されることになるが、このときもしダイオー
ド接続のＮＭＯＳトランジスタ６５がなければ、例えば
昇圧電圧Ｖｐｐが５Ｖとすると、ＰＭＯＳトランジスタ
７０のソースノードＮ４の電圧は５Ｖになり、Ｖｇｓ＝
Ｖｉｎ−Ｖｐｐ＝３．３−５．０＝−１．７Ｖで｜Ｖｇ
ｓ｜＞｜Ｖｔｐ｜になる。従って、ＰＭＯＳトランジス
タ７０が導通状態になる結果、補助制御手段２００内の
昇圧電圧Ｖｐｐの電源端から制御ノードＮ１及びＮＭＯ
Ｓトランジスタ１０を通じて接地電圧Ｖｓｓへ流れる直
流電流が生成されてしまう。
【００１４】これを防止するために、ＮＭＯＳトランジ
スタ６５を使用してノードＮ４の電圧をＶｐｐ−Ｖｔｎ
レベルに低め、入力信号ＩＮが論理“ハイ”の３．３Ｖ
の場合にＰＭＯＳトランジスタ７０のＶｇｓ＝Ｖｉｎ−
（Ｖｐｐ−Ｖｔｎ）＝３．３Ｖ−（５Ｖ−１．０Ｖ）＝
−０．７Ｖとし、｜Ｖｇｓ｜＜｜Ｖｔｐ｜に設定する。
これにより、ＰＭＯＳトランジスタ７０を確実に非導通
状態にすることができる。尚、｜Ｖｔｎ｜及び｜Ｖｔｐ
｜はＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの
しきい値電圧として１Ｖと仮定したものである。
スタ６５を使用してノードＮ４の電圧をＶｐｐ−Ｖｔｎ
レベルに低め、入力信号ＩＮが論理“ハイ”の３．３Ｖ
の場合にＰＭＯＳトランジスタ７０のＶｇｓ＝Ｖｉｎ−
（Ｖｐｐ−Ｖｔｎ）＝３．３Ｖ−（５Ｖ−１．０Ｖ）＝
−０．７Ｖとし、｜Ｖｇｓ｜＜｜Ｖｔｐ｜に設定する。
これにより、ＰＭＯＳトランジスタ７０を確実に非導通
状態にすることができる。尚、｜Ｖｔｎ｜及び｜Ｖｔｐ
｜はＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの
しきい値電圧として１Ｖと仮定したものである。
【００１５】入力信号ＩＮが論理“ロウ”の接地レベル
の場合も同様に、電圧降下素子がなければ補助制御手段
１００内のＰＭＯＳトランジスタ６０が導通状態になる
可能性があるので、上記補助制御手段２００のときと同
様に、ダイオード形ＮＭＯＳトランジスタ５５を設ける
ことで解決する。
の場合も同様に、電圧降下素子がなければ補助制御手段
１００内のＰＭＯＳトランジスタ６０が導通状態になる
可能性があるので、上記補助制御手段２００のときと同
様に、ダイオード形ＮＭＯＳトランジスタ５５を設ける
ことで解決する。
【００１６】このようなゲートノードＮ３，Ｎ４の電圧
を低めるためのダイオード形ＮＭＯＳトランジスタ５
５，６５は、所望の電圧設定のために１以上直列接続す
ることも可能で、また、通常の接合ダイオードやＰＭＯ
Ｓトランジスタのダイオード接続でもよい。即ち、適宜
直列接続した電圧降下素子を利用してノードＮ３，Ｎ４
の電圧レベルを調整することで、各種レベルの昇圧電圧
Ｖｐｐに対して補助制御手段１００，２００を正常動作
させられる。勿論、変換レベルの昇圧電圧Ｖｐｐなどが
低ければ電圧降下素子は必要ない。
を低めるためのダイオード形ＮＭＯＳトランジスタ５
５，６５は、所望の電圧設定のために１以上直列接続す
ることも可能で、また、通常の接合ダイオードやＰＭＯ
Ｓトランジスタのダイオード接続でもよい。即ち、適宜
直列接続した電圧降下素子を利用してノードＮ３，Ｎ４
の電圧レベルを調整することで、各種レベルの昇圧電圧
Ｖｐｐに対して補助制御手段１００，２００を正常動作
させられる。勿論、変換レベルの昇圧電圧Ｖｐｐなどが
低ければ電圧降下素子は必要ない。
【００１７】以上のような本実施形態の電圧変換回路は
次のように動作する。まず、入力信号ＩＮが論理“ハ
イ”になる場合、ＮＭＯＳトランジスタ１０は導通、イ
ンバータ２５による反転でＮＭＯＳトランジスタ２０は
非導通になる。そして、入力信号ＩＮをゲートに受ける
ＰＭＯＳトランジスタ７０は非導通、反転した入力信号
ＩＮをゲートに受けるＰＭＯＳトランジスタ６０は導通
になる。これにより、ＰＭＯＳトランジスタ１５による
制御ノードＮ２の充電に加えて補助制御手段１００のＶ
ｐｐによってノードＮ５が強力に充電される。このた
め、ゲート電圧のカップリング効果も影響が抑えられ、
これに従ってＰＭＯＳトランジスタ５は従来に比べ非常
に高速に非導通状態になり、制御ノードＮ１の高速放電
が行われて迅速に制御ノードＮ２の論理も確定し、昇圧
電圧Ｖｐｐレベルの出力信号ＯＵＴが出力される。つま
り、従来のような過渡的直流電流はほとんど抑制され、
駆動能力の低下もない。
次のように動作する。まず、入力信号ＩＮが論理“ハ
イ”になる場合、ＮＭＯＳトランジスタ１０は導通、イ
ンバータ２５による反転でＮＭＯＳトランジスタ２０は
非導通になる。そして、入力信号ＩＮをゲートに受ける
ＰＭＯＳトランジスタ７０は非導通、反転した入力信号
ＩＮをゲートに受けるＰＭＯＳトランジスタ６０は導通
になる。これにより、ＰＭＯＳトランジスタ１５による
制御ノードＮ２の充電に加えて補助制御手段１００のＶ
ｐｐによってノードＮ５が強力に充電される。このた
め、ゲート電圧のカップリング効果も影響が抑えられ、
これに従ってＰＭＯＳトランジスタ５は従来に比べ非常
に高速に非導通状態になり、制御ノードＮ１の高速放電
が行われて迅速に制御ノードＮ２の論理も確定し、昇圧
電圧Ｖｐｐレベルの出力信号ＯＵＴが出力される。つま
り、従来のような過渡的直流電流はほとんど抑制され、
駆動能力の低下もない。
【００１８】一方、入力信号ＩＮが論理“ロウ”になる
場合、ＮＭＯＳトランジスタ１０は非導通、ＮＭＯＳト
ランジスタ２０は導通になる。そして、入力信号ＩＮを
ゲートに受けるＰＭＯＳトランジスタ７０は導通、反転
した入力信号ＩＮをゲートに受けるＰＭＯＳトランジス
タ６０は非導通になる。従って上記同様の効果をもって
補助制御手段２００の補助作用によるゲートノードＮ６
の高速充電が行われ、接地レベルの出力信号ＯＵＴが出
力される。
場合、ＮＭＯＳトランジスタ１０は非導通、ＮＭＯＳト
ランジスタ２０は導通になる。そして、入力信号ＩＮを
ゲートに受けるＰＭＯＳトランジスタ７０は導通、反転
した入力信号ＩＮをゲートに受けるＰＭＯＳトランジス
タ６０は非導通になる。従って上記同様の効果をもって
補助制御手段２００の補助作用によるゲートノードＮ６
の高速充電が行われ、接地レベルの出力信号ＯＵＴが出
力される。
【００１９】図３は、この実施形態の回路による出力電
圧波形図（横軸：時間、縦軸：電圧）である。図中、点
線が本実施形態によるもの、一点鎖線が従来のものを示
す。図示のように、入力信号ＩＮに応じて出力される出
力信号ＯＵＴの出力速度はかなり速くなる。即ちこれ
は、補助制御手段１００，２００の補助作用によるもの
である。図４は、論理“ロウ”の状態から論理“ハイ”
の状態への遷移時における消費電流量を比較したグラフ
（横軸：時間、縦軸：電流）であって、実線が本実施形
態のも、点線が従来のものを示す。入力信号ＩＮが論理
“ロウ”から論理“ハイ”へ遷移する場合にＰＭＯＳト
ランジスタ５を通じる電流が抑制され、消費電流量を従
来より減少させられている。図５は、論理“ハイ”の状
態から論理“ロウ”の状態への遷移時における消費電流
量を比較したグラフであって、実線が本実施形態のも
の、点線が従来のものを示す。入力信号ＩＮが論理“ハ
イ”から論理“ロウ”へ遷移する場合にＰＭＯＳトラン
ジスタ１５を通じる電流が抑制され、消費電流量を従来
より減少させられている。
圧波形図（横軸：時間、縦軸：電圧）である。図中、点
線が本実施形態によるもの、一点鎖線が従来のものを示
す。図示のように、入力信号ＩＮに応じて出力される出
力信号ＯＵＴの出力速度はかなり速くなる。即ちこれ
は、補助制御手段１００，２００の補助作用によるもの
である。図４は、論理“ロウ”の状態から論理“ハイ”
の状態への遷移時における消費電流量を比較したグラフ
（横軸：時間、縦軸：電流）であって、実線が本実施形
態のも、点線が従来のものを示す。入力信号ＩＮが論理
“ロウ”から論理“ハイ”へ遷移する場合にＰＭＯＳト
ランジスタ５を通じる電流が抑制され、消費電流量を従
来より減少させられている。図５は、論理“ハイ”の状
態から論理“ロウ”の状態への遷移時における消費電流
量を比較したグラフであって、実線が本実施形態のも
の、点線が従来のものを示す。入力信号ＩＮが論理“ハ
イ”から論理“ロウ”へ遷移する場合にＰＭＯＳトラン
ジスタ１５を通じる電流が抑制され、消費電流量を従来
より減少させられている。
【００２０】
【発明の効果】本発明によれば、直流電流の生成時間を
最小化することにより過渡的電流を抑制することができ
るので、消費電力が減少し、また駆動能力が向上して高
速の応答特性を持たせられる。更には、電圧変換回路の
出力動作に伴い流れる電流によるノイズを抑えることが
でき、ひいては誤動作の発生を防止できる。
最小化することにより過渡的電流を抑制することができ
るので、消費電力が減少し、また駆動能力が向上して高
速の応答特性を持たせられる。更には、電圧変換回路の
出力動作に伴い流れる電流によるノイズを抑えることが
でき、ひいては誤動作の発生を防止できる。
【図１】従来の電圧変換回路を示す回路図。
【図２】本発明による電圧変換回路の実施形態を示す回
路図。
路図。
【図３】従来の回路と本発明による回路とで比較した出
力電圧の波形図。
力電圧の波形図。
【図４】論理“ロウ”から論理“ハイ”へ変化するとき
の消費電流量を従来と本発明とで比較したグラフ。
の消費電流量を従来と本発明とで比較したグラフ。
【図５】論理“ハイ”から論理“ロウ”へ変化するとき
の消費電流量を従来と本発明とで比較したグラフ。
の消費電流量を従来と本発明とで比較したグラフ。
５，１５ ＰＭＯＳトランジスタ（能動負荷） １０，２０ ＮＭＯＳトランジスタ（入力スイッチ） ５５，６５ ダイオード形ＮＭＯＳトランジスタ（電圧
降下素子） ６０，７０ ＰＭＯＳトランジスタ（補助スイッチ） １００，２００ 補助制御手段
降下素子） ６０，７０ ＰＭＯＳトランジスタ（補助スイッチ） １００，２００ 補助制御手段
Claims (6)
- 【請求項１】 入力信号に従い相補的に動作する入力ス
イッチと、この入力スイッチに直列接続され、相手方の
前記入力スイッチにより制御端子が制御される能動負荷
と、を備えてなる電圧変換回路において、 前記入力信号に従い動作し、前記能動負荷がつながれた
電圧をもって前記能動負荷の制御端子を制御する補助制
御手段を設けたことを特徴とする電圧変換回路。 - 【請求項２】 補助制御手段は、電圧降下素子と、入力
信号に従い動作する補助スイッチと、の直列接続で構成
される請求項１記載の電圧変換回路。 - 【請求項３】 電圧降下素子がダイオード接続のＭＯＳ
トランジスタで、補助スイッチがゲートに入力信号を受
けるＭＯＳトランジスタである請求項２記載の電圧変換
回路。 - 【請求項４】 電圧降下素子にＮＭＯＳトランジスタを
用い、補助スイッチにＰＭＯＳトランジスタを用いる請
求項３記載の電圧変換回路。 - 【請求項５】 能動負荷がゲートを交差接続したＰＭＯ
Ｓトランジスタである請求項３又は請求項４記載の電圧
変換回路。 - 【請求項６】 入力スイッチが入力信号をゲートに受け
るＮＭＯＳトランジスタである請求項５記載の電圧変換
回路。
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|---|---|---|---|
| KR1995P18976 | 1995-06-30 | ||
| KR1019950018976A KR0145851B1 (ko) | 1995-06-30 | 1995-06-30 | 반도체 메모리 장치의 전압 변환회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0923150A true JPH0923150A (ja) | 1997-01-21 |
| JP3652793B2 JP3652793B2 (ja) | 2005-05-25 |
Family
ID=19419379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17114696A Expired - Lifetime JP3652793B2 (ja) | 1995-06-30 | 1996-07-01 | 半導体装置の電圧変換回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5786723A (ja) |
| JP (1) | JP3652793B2 (ja) |
| KR (1) | KR0145851B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005229409A (ja) * | 2004-02-13 | 2005-08-25 | Kawasaki Microelectronics Kk | レベルシフト回路 |
| JP2007306207A (ja) * | 2006-05-10 | 2007-11-22 | Bridgestone Corp | レベルシフター |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100228529B1 (ko) * | 1996-12-20 | 1999-11-01 | 윤종용 | 반도체 메모리 장치용 스케일러블 레벨 시프터 |
| DE19814675A1 (de) * | 1997-04-03 | 1998-10-08 | Fuji Electric Co Ltd | Ausgabeschaltung für einen Leistungs-IC mit hoher Durchbruchsspannung |
| JP4074690B2 (ja) * | 1997-09-17 | 2008-04-09 | 株式会社ルネサステクノロジ | 電圧レベル変換回路 |
| DE69825755D1 (de) * | 1998-10-28 | 2004-09-23 | St Microelectronics Srl | Elektronische Potentialumsetzerschaltung mit sehr geringem Verbrauch |
| JP3657243B2 (ja) * | 2002-06-28 | 2005-06-08 | Ｎｅｃエレクトロニクス株式会社 | レベルシフタ、半導体集積回路及び情報処理システム |
| US7450454B1 (en) | 2007-05-09 | 2008-11-11 | Freescale Semiconductor, Inc. | Low voltage data path in memory array |
| US7859919B2 (en) * | 2008-08-27 | 2010-12-28 | Freescale Semiconductor, Inc. | Memory device and method thereof |
| US8531227B2 (en) * | 2010-07-16 | 2013-09-10 | Stmicroelectronics International N.V. | Level shifter |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0380095B1 (en) * | 1989-01-25 | 1995-11-08 | Hitachi, Ltd. | Logic circuit |
| JP3194636B2 (ja) * | 1993-01-12 | 2001-07-30 | 三菱電機株式会社 | レベル変換回路、レベル変換回路を内蔵したエミュレータ用マイクロコンピュータ、レベル変換回路を内蔵したピギーバックマイクロコンピュータ、レベル変換回路を内蔵したエミュレートシステム及びレベル変換回路を内蔵したｌｓｉテストシステム |
| KR960009953B1 (ko) * | 1994-01-27 | 1996-07-25 | 삼성전자 주식회사 | 반도체 메모리 장치의 센스앰프 제어회로 |
-
1995
- 1995-06-30 KR KR1019950018976A patent/KR0145851B1/ko not_active IP Right Cessation
-
1996
- 1996-07-01 JP JP17114696A patent/JP3652793B2/ja not_active Expired - Lifetime
- 1996-07-01 US US08/674,319 patent/US5786723A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005229409A (ja) * | 2004-02-13 | 2005-08-25 | Kawasaki Microelectronics Kk | レベルシフト回路 |
| JP2007306207A (ja) * | 2006-05-10 | 2007-11-22 | Bridgestone Corp | レベルシフター |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0145851B1 (ko) | 1998-11-02 |
| KR970003233A (ko) | 1997-01-28 |
| US5786723A (en) | 1998-07-28 |
| JP3652793B2 (ja) | 2005-05-25 |
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