JP2005229409A - レベルシフト回路 - Google Patents
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Abstract
【課題】 ＶＤＤＬ＝０Ｖのときに第１、第２の入力端子ＩＮ１，ＩＮ２が共に０Ｖになっても、出力端子ＯＵＴの論理を確定させる。
【解決手段】 トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２からなり高電源電圧ＶＤＤＨで動作するラッチ回路１と、そのラッチ回路１の入力端子ＩＮ１とＩＮ２の間に接続され低電源電圧ＶＤＤＬ（＜ＶＤＤＨ）で動作するインバータＩＮＶ１とを有する。出力端子ＯＵＴと接地間にトランジスタＮ３を接続し、入力端子ＩＮ１の電圧を高電源電圧ＶＤＤＨで動作するインバータＩＮＶ２で反転してトランジスタＮ３のゲートに印加する。
【選択図】 図１
【解決手段】 トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２からなり高電源電圧ＶＤＤＨで動作するラッチ回路１と、そのラッチ回路１の入力端子ＩＮ１とＩＮ２の間に接続され低電源電圧ＶＤＤＬ（＜ＶＤＤＨ）で動作するインバータＩＮＶ１とを有する。出力端子ＯＵＴと接地間にトランジスタＮ３を接続し、入力端子ＩＮ１の電圧を高電源電圧ＶＤＤＨで動作するインバータＩＮＶ２で反転してトランジスタＮ３のゲートに印加する。
【選択図】 図１
Description
本発明は、電源投入時に出力電圧を所望のレベルに初期化できるようにしたレベルシフト回路に関するものである。
図４に従来のレベルシフト回路を示す（例えば、特許文献１参照）。図４において、ＰＭＯＳトランジスタＰ１，Ｐ２とＮＭＯＳトランジスタＮ１，Ｎ２はラッチ回路１を構成し、高電源電圧ＶＤＤＨで動作する。そのラッチ回路１のトランジスタＮ１のゲート（第１の入力端子：ＩＮ１）には入力端子ＩＮの電圧が印加され、トランジスタＮ２のゲート（第２の入力端子：ＩＮ２）にはインバータＩＮＶ１を介して入力端子ＩＮの電圧がレベル反転されて印加されるようになっている。このインバータＩＮＶ１は低電源電圧ＶＤＤＬ（＜ＶＤＤＨ）で動作する。このレベルシフト回路の入力端子ＩＮの入力電圧は０〜ＶＤＤＬの電圧、出力端子ＯＵＴの出力電圧は０〜ＶＤＤＨである。
ここで、入力端子ＩＮ＝０Ｖのときは、トランジスタＮ１が遮断、トランジスタＮ２が導通となる。トランジスタＮ２が導通することにより出力端子ＯＵＴの電圧が低下し、トランジスタＰ１が導通して、出力端子ＯＵＴと反対論理のノードＡ１のレベルが高電源電圧ＶＤＤＨにまで上がり、トランジスタＰ２が遮断する。結局、トランジスタＮ２が導通しトランジスタＰ２が遮断することになり、出力端子ＯＵＴの電圧は０Ｖとなる。
一方、入力端子ＩＮ＝ＶＤＤＬのときは、トランジスタＮ１が導通、Ｎ２が遮断となる。トランジスタＮ１が導通することによりノードＡ１の電圧が低下し、トランジスタＰ２が導通して、出力端子ＯＵＴのレベルが高電源電圧ＶＤＤＨにまで上がり、トランジスタＰ１が遮断する。結局、トランジスタＰ２が導通しトランジスタＮ２が遮断することになり、出力端子ＯＵＴの電圧は高電源電圧ＶＤＤＨとなる。
以上のようにして、従来のレベルシフト回路では、貫通電流を流すことなく、入力端子ＩＮに入力する０Ｖ〜ＶＤＤＬの電圧を、出力端子ＯＵＴに０Ｖ〜ＶＤＤＨの電圧にレベル変換して出力する。
特開平１１−０２７１３７号
ところが、この従来のレベルシフト回路では、低電源電圧ＶＤＤＬよりも高電源電圧ＶＤＤＨの方が早く電源投入された場合、ラッチ回路１の両入力端子ＩＮ１，ＩＮ２が共に０Ｖになってしまうために、トランジスタＮ１，Ｎ２が共に遮断して、出力端子ＯＵＴの電圧が不定になってしまう問題があった。
本発明の目的は、ＶＤＤＬ＝０Ｖのときにラッチ回路１の両入力端子ＩＮ１，ＩＮ２が共に０Ｖになることがあっても、出力端子ＯＵＴの論理が確定するようにしたレベルシフト回路を提供することである。
請求項１にかかる発明のレベルシフト回路は、第１の入力端子、第２の入力端子および出力端子を有し高電源電圧で動作するラッチ回路と、前記第１の入力端子に入力側が接続され前記第２の入力端子に出力側が接続され低電源電圧で動作する第１のインバータとを具備し、前記第１の入力端子に入力する信号を前記低電源電圧のレベルから前記高電源電圧のレベルの信号にシフトして前記出力端子から出力するレベルシフト回路において、前記第１の入力端子に入力側が接続され前記高電源電圧で動作する第２のインバータと、前記出力端子と接地間に接続され前記第２のインバータの出力信号がハイレベルのとき導通しロウレベルのとき遮断するスイッチ手段とを設けたことを特徴とする。
請求項２にかかる発明のレベルシフト回路は、第１の入力端子、第２の入力端子、出力端子および該出力端子の論理と反対の論理電圧を生成するノードを有し高電源電圧で動作するラッチ回路と、前記第１の入力端子に入力側が接続され前記第２の入力端子に出力側が接続され低電源電圧で動作する第１のインバータとを具備し、前記第１の入力端子に入力する信号を前記低電源電圧のレベルから前記高電源電圧のレベルの信号にシフトして前記出力端子から出力するレベルシフト回路において、前記第２の入力端子に入力側が接続され前記高電源電圧で動作する第２のインバータと、前記ノードと接地間に接続され前記第２のインバータの出力信号がハイレベルのとき導通しロウレベルのとき遮断するスイッチ手段とを設けたことを特徴とする。
請求項３にかかる発明のレベルシフト回路は、請求項１又は２に記載の発明において、前記第２のインバータが、インバータ本体と、前記高電源電圧の電圧を少なくとも前記低電源電圧の電圧まで低下させて前記インバータ本体に印加させる電圧シフト手段とを有することを特徴とする。
本発明のレベルシフト回路によれば、低電源電圧ＶＤＤＬが高電源電圧ＶＤＤＨよりも遅れて電源投入された場合でも、出力端子の電圧のレベルを０Ｖ又はＶＤＤＨに初期化することが可能となり、不定論理を後段の論理回路に出力することがなくなる。
図１は本発明のレベルシフト回路の原理構成を示す回路図である。図１において、ＰＭＯＳトランジスタＰ１，Ｐ２とＮＭＯＳトランジスタＮ１，Ｎ２はラッチ回路１を構成し、高電源電圧ＶＤＤＨで動作する。そのラッチ回路１のトランジスタＮ１のゲート（第１の入力端子：ＩＮ１）には入力端子ＩＮの電圧が印加され、トランジスタＮ２のゲート（第２の入力端子：ＩＮ２）にはインバータＩＮＶ１を介して入力端子ＩＮの電圧がレベル反転されて印加されるようになっている。このインバータＩＮＶ１は低電源電圧ＶＤＤＬ（＜ＶＤＤＨ）で動作する。さらに、出力端子ＯＵＴとＧＮＤ間にはＮＭＯＳトランジスタＮ３（スイッチ手段）が接続され、そのゲートにはインバータＩＮＶ２を介して入力端子ＩＮの電圧がレベル反転して印加されるようになっている。このインバータＩＮＶ２は高電源電圧ＶＤＤＨで動作するが、入力電圧レベルが低電源電圧ＶＤＤＬであっても貫通電流を流さない構造のインバータである。
以上により、低電源電圧ＶＤＤＬよりも高電源電圧ＶＤＤＨの方が早く電源投入され、ＶＤＤＬ＝０Ｖとなっているときは、入力端子ＩＮが０Ｖであり且つインバータＩＮＶ２の高電源電圧ＶＤＤＨが早く立ち上がるところから、ノードＡ３はハイレベルとなり、トランジスタＮ３が導通して、出力端子ＯＵＴの電圧を０Ｖに確定する。
なお、通常のレベルシフト動作は図４で説明した場合と全く同様であるので、その説明は省略する。この通常動作時にトランジスタＮ３は、インバータＩＮＶ２の出力によって導通／遮断の動作を行うが、トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２からなるラッチ回路１によって制御される出力端子ＯＵＴが０Ｖのときは導通し、高電源電圧ＶＤＤＨのときは遮断するので、レベルシフト動作に影響を及ぼすことはない。
図２は図１の変形例のレベルシフト回路である。この図２のレベルシフト回路は、ＮＭＯＳトランジスタＮ４（スイッチ手段）をノードＡ１とＧＮＤの間に接続し、インバータＩＮＶ３をその入力側をノードＡ２に接続し、その出力側のノードＡ４をトランジスタＮ４のゲートに接続した点が図１のレベルシフト回路と異なる。
この図２のレベルシフト回路では、低電源電圧ＶＤＤＬよりも高電源電圧ＶＤＤＨの方が早く電源投入され、ＶＤＤＬ＝０Ｖのときは、ノードＡ２の電圧が０Ｖであるので、トランジスタＮ２は遮断する。また、インバータＩＮＶ３の高電源電圧ＶＤＤＨが早く立ち上がり、トランジスタＮ４が導通してノードＡ１は０Ｖとなり、トランジスタＰ２が導通して、出力端子ＯＵＴの電圧を高電源電圧ＶＤＤＨに確定する。
通常の動作では、トランジスタＮ４は、トランジスタＮ１，Ｎ２，Ｐ１，Ｐ２からなるラッチ回路１によって制御される出力端子ＯＵＴが０Ｖのときは遮断し、ＶＤＤＨのときは導通するので、レベルシフト動作に影響を及ぼすことはない。
図３は本発明の実施例１のレベルシフト回路の具体例を示す回路図であり、前記した図１のレベルシフト回路のインバータＩＮＶ２を具体化したものである。ここでは、インバータＩＮＶ２を、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ５からなるＣＭＯＳインバータ本体と、そのインバータ本体と高電源電圧ＶＤＤＨの端子との間にダイオード接続される３個のＮＭＯＳトランジスタＮ６，Ｎ７，Ｎ８からなる電圧シフト手段とから構成している。このインバータＩＮＶ２では、トランジスタＰ３のソース点（ノードＡ５）の電位を３個のダイオードによって高電源電圧ＶＤＤＨから低電源電圧ＶＤＤＬあるいはそれより低い電圧にシフトさせる。その電圧シフト量が３個のダイオードで不足する場合は、ダイオード接続トランジスタの数を増加させればよい。
このようにして、ノードＡ５の電圧を入力電圧のハイレベルである低電源電圧ＶＤＤＬと同じかそれより低い電圧に設定することにより、入力電圧が低電源電圧ＶＤＤＬになったときに、トランジスタＰ３が導通することはなく、貫通電流が流れることはない。
このような構造では出力インピーダンスが大きくなるので、インバータＩＮＶ２の動作速度が低下し、その出力電圧が低電源電圧ＶＤＤＬのレベルまで到達しない可能性もあるが、このインバータＩＮＶ２は初期値を決めるだけであるので、問題とはならない。
なお、図２に示したレベルシフト回路のインバータＩＮＶ３においても、図３に示したインバータＩＮＶ２と同様な構造にすれば、同様に動作する。
１：ラッチ回路
Ｐ１〜Ｐ３：ＰＭＯＳトランジスタ、Ｎ１〜Ｎ８：ＮＭＯＳトランジスタ、ＩＮＶ１〜ＩＮＶ３：インバータ、ＩＮ：入力端子、ＩＮ１：第１の入力端子、ＩＮ２：第２の入力端子、ＯＵＴ：出力端子
Ｐ１〜Ｐ３：ＰＭＯＳトランジスタ、Ｎ１〜Ｎ８：ＮＭＯＳトランジスタ、ＩＮＶ１〜ＩＮＶ３：インバータ、ＩＮ：入力端子、ＩＮ１：第１の入力端子、ＩＮ２：第２の入力端子、ＯＵＴ：出力端子
Claims (3)
- 第１の入力端子、第２の入力端子および出力端子を有し高電源電圧で動作するラッチ回路と、前記第１の入力端子に入力側が接続され前記第２の入力端子に出力側が接続され低電源電圧で動作する第１のインバータとを具備し、前記第１の入力端子に入力する信号を前記低電源電圧のレベルから前記高電源電圧のレベルの信号にシフトして前記出力端子から出力するレベルシフト回路において、
前記第１の入力端子に入力側が接続され前記高電源電圧で動作する第２のインバータと、前記出力端子と接地間に接続され前記第２のインバータの出力信号がハイレベルのとき導通しロウレベルのとき遮断するスイッチ手段とを設けたことを特徴とするレベルシフト回路。 - 第１の入力端子、第２の入力端子、出力端子および該出力端子の論理と反対の論理電圧を生成するノードを有し高電源電圧で動作するラッチ回路と、前記第１の入力端子に入力側が接続され前記第２の入力端子に出力側が接続され低電源電圧で動作する第１のインバータとを具備し、前記第１の入力端子に入力する信号を前記低電源電圧のレベルから前記高電源電圧のレベルの信号にシフトして前記出力端子から出力するレベルシフト回路において、
前記第２の入力端子に入力側が接続され前記高電源電圧で動作する第２のインバータと、前記ノードと接地間に接続され前記第２のインバータの出力信号がハイレベルのとき導通しロウレベルのとき遮断するスイッチ手段とを設けたことを特徴とするレベルシフト回路。 - 前記第２のインバータは、インバータ本体と、前記高電源電圧の電圧を少なくとも前記低電源電圧の電圧まで低下させて前記インバータ本体に印加させる電圧シフト手段とを有することを特徴とする請求項１又は２に記載のレベルシフト回路。
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