JP3532181B2 - 電圧トランスレータ - Google Patents
電圧トランスレータInfo
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- H03K—PULSE TECHNIQUE
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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- G—PHYSICS
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- G11C—STATIC STORES
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
に用いる電圧トランスレータに関し、より詳細には、フ
ラッシュＥＥＰＲＯＭのワードライン駆動用の電圧トラ
ンスレータに関する。 【０００２】 【従来の技術】半導体集積回路では、内部で複数の電圧
が使用される場合がある。特にフラッシュＥＥＰＲＯＭ
は、通常の論理制御電圧Ｖｄｄ及びアース電位以外に、
メモリ動作の各種モードによって、異なる電圧が必要と
なる。典型的には、ワード線に印加される電圧は、読み
出し動作では約５Ｖであり、書き込み動作では約１２Ｖ
であり、消去動作では約−９Ｖである。尚、これらは、
絶対的な値ではなく半導体製造プロセスの発展により変
化するであろう値である。 【０００３】ワード線に論理制御電圧Ｖｄｄ及びアース
電位以外の電圧を供給する機能を有する回路は、電圧ト
ランスレータと呼ばれている。特開平１０−１４９６９
３号公報に開示された回路は、その一例である。図２
に、上述の公報記載の電圧トランスレータの回路の概略
を示す。この電圧トランスレータ４００は、ワード線Ｗ
Ｌを、一方において、第１のＰ−ＭＯＳ型スイッチトラ
ンジスタＰ１を介して約５．５Ｖの動作電圧源ＶＸに接
続し、他方においては、第１のＮ−ＭＯＳ型スイッチト
ランジスタＮ１を介してアース電位である電圧源ＶＸＧ
ＮＤに接続した構成をとっている。 【０００４】更に、この電圧トランスレータ４００は、
ワード線ＷＬの電圧レベルによって直接的に駆動される
状態にされた第２のＰ−ＭＯＳ型帰還トランジスタＰ２
と、ワード線ＷＬの電圧レベルによって直接的に駆動さ
れる状態にされた第２のＮ−ＭＯＳ型帰還トランジスタ
Ｎ２−ｒを含んでいる。またＮＯＲ１で模式的に示され
たデコーダからの信号を反転出力するインバータＩＮＶ
１−ｒを含み、インバータＩＮＶ１−ｒの出力は、第１
のＮ−ＭＯＳ型スイッチトランジスタＮ１の制御電極に
接続されている。この構成において、上述の公報には、
第２のＮ−ＭＯＳ型帰還トランジスタＮ２−ｒのオン・
オフを利用して、ワード線の５．５Ｖの動作電位ＶＸと
０Ｖのアース電位との切り換えを高速にしていると記載
されている。 【０００５】 【発明が解決しようとする課題】しかしながら、フラッ
シュＥＥＰＲＯＭの動作電圧は、各動作モードによっ
て、５．５Ｖと０Ｖ以外の値をとりうる。図４に示され
た電圧トランスレータ４００では、電圧源ＶＸＧＮＤに
接続された多数の電圧トランスレータのワード線（図示
せず）から１本のワード線を選択して読み出し動作、及
び書き込み動作を行うことは可能である。 【０００６】しかしながら、１本のワード線を選択して
消去動作を行うことはできない。なぜならば、電圧源Ｖ
ＸＧＮＤに−９Ｖの電圧が印加された場合、第１のＮ−
ＭＯＳ型スイッチトランジスタは、制御電極が０Ｖ
（「Ｌ」レベル）であっても、第一主電極と制御電極間
には、第１のＮ−ＭＯＳ型スイッチトランジスタの閾値
電圧以上の電圧が印加されるのでオン状態となる。その
結果電圧源ＶＸＧＮＤに接続された全てのワード線の電
圧は、−９Ｖとなる。よって、電圧トランスレータ４０
０は、一括消去型のフラッシュＥＥＰＲＯＭにしか適用
できない。 【０００７】また、ワード線の電位が−９Ｖの状態で、
デコーダＮＯＲ１の入力ＩＮ１及びＩＮ２に共に「Ｌ」
レベルの入力をした場合、接続点６、即ち第１のＰＭＯ
Ｓ型スイッチトランジスタの制御電位は、０Ｖとなり、
当該トランジスタが導通したオン状態となる。 【０００８】即ち、第１のＰＭＯＳ型スイッチトランジ
スタＰ１と第１のＮ−ＭＯＳ型スイッチトランジスタＮ
１は、共にオン状態となり、電圧源ＶＸから電圧源ＶＸ
ＧＮＤに貫通電流が流れ続ける。 【０００９】よって、選択されたワード線にのみアース
電位以下の電圧を供給可能な電圧トランスレータが望ま
れていた。 【００１０】 【課題を解決するための手段】このために、この発明の
電圧トランスレータは、第一動作電圧源及び第二動作電
圧源に接続されている。デコーダの出力信号に応じてワ
ード線に正の第一動作電圧を第一動作電圧源から供給
し、アース電位以下の第二動作電圧を第二動作電圧源か
ら供給する電圧トランスレータであって、下記の特徴を
有している。すなわちこの発明の電圧トランスレータ
は、第１、第２、第３及び第４のＮＭＯＳ型トランジス
タと、第１、第２、第３及び第４のＰＭＯＳ型トランジ
スタと、デコーダの出力端子を入力端子とするインバー
タとを具えている。 【００１１】第１のＰＭＯＳ型トランジスタ（Ｐ１）
は、第一主電極が第一動作電圧源に接続され、及び第二
主電極がワード線に接続されている。 【００１２】第１のＮＭＯＳ型トランジスタ（Ｎ１）
は、第一主電極が第二動作電圧源に接続され、及び第二
主電極がワード線に接続されている。 【００１３】第２のＰＭＯＳ型トランジスタ（Ｐ２）
は、第一主電極が第一動作電圧源に接続され、第二主電
極が第１のＰＭＯＳ型トランジスタ（Ｐ１）の制御電極
に接続され、及び制御電極がワード線に接続されてい
る。 【００１４】第２のＮＭＯＳ型トランジスタ（Ｎ２）
は、第一主電極が第二動作電圧源に接続され、第二主電
極が第１のＮＭＯＳ型トランジスタ（Ｎ１）の制御電極
に接続され、及び制御電極がワード線に接続されてい
る。第３のＮＭＯＳ型トランジスタ（Ｎ３）は、第一主
電極が接地され、第二主電極が第１のＰＭＯＳ型トラン
ジスタ（Ｐ１）の制御電極に接続され、及び制御電極が
デコーダの出力端子に接続されている。第３のＰＭＯＳ
型トランジスタ（Ｐ３）は、第一主電極が論理制御電圧
源に接続され、第二主電極が第１のＮＭＯＳ型トランジ
スタ（Ｎ１）の制御電極に接続され、及び制御電極がデ
コーダの出力端子に接続されている。第４のＮＭＯＳ型
トランジスタ（Ｎ４）は、第一主電極が第１のＰＭＯＳ
型トランジスタ（Ｐ１）の制御電極に接続され、第二主
電極がインバータの出力端子に接続され、及び制御電極
がワード線に接続されている。第４のＰＭＯＳ型トラン
ジスタ（Ｐ４）は、第一主電極が第１のＮＭＯＳ型トラ
ンジスタ（Ｎ１）の制御電極に接続され、第二主電極が
インバータの出力端子に接続され、及び制御電極がワー
ド線に接続されている。 【００１５】尚、第２のＰＭＯＳ型トランジスタ（Ｐ
２）は、電圧トランスレータにおいて帰還トランジスタ
（フィードバック・トランジスタ）として機能し、第１
のＰＭＯＳ型トランジスタ（Ｐ１）を制御する。また第
２のＮＭＯＳ型トランジスタ（Ｎ２）も、電圧トランス
レータにおいて帰還トランジスタとして機能し、第１の
ＮＭＯＳ型トランジスタ（Ｎ１）を制御する。 【００１６】このような構成によれば、デコーダの出力
信号に応じて、選択されたワード線に正の第一動作電圧
を供給することができることに加えてアース電位以下の
第二動作電圧を供給することができる。 【００１７】 【発明の実施の形態】以下、図を参照して、この発明の
実施の形態について説明する。なお、図中、各構成成分
の配置関係は、この発明が理解できる程度に概略的に示
してあるにすぎず、また、以下に説明する数値的条件は
単なる例示にすぎない。 【００１８】尚、ＭＯＳ型トランジスタの第一主電極を
ソース電極、第二主電極をドレイン電極、及び制御電極
をゲート電極と称して説明する。 【００１９】また、論理制御電圧Ｖｄｄは、３．３Ｖで
あり、第一動作電圧ＶＸは、論理制御電圧Ｖｄｄ〜１２
Ｖの間の電圧であり、及び第二動作電圧ＶＸＧＮＤは、
−９Ｖ〜０Ｖの間の電圧（アース電位すなわち０Ｖを含
む。）である。 【００２０】 （構成） 図１は、この発明の電圧トランスレータの好適な構成例
を示す回路図である。電圧トランスレータ２００は、第
一動作電圧源ＶＸと第二動作電圧源ＶＸＧＮＤに接続さ
れており、いずれかの電圧をワード線ＷＬに供給する。 【００２１】第１のＰＭＯＳ型トランジスタ（以下、第
１Ｐ型トランジスタと称する。）Ｐ１は、ソース電極が
第一動作電圧源ＶＸに接続され、ドレイン電極がワード
線ＷＬに接続されている。 【００２２】第１のＮＭＯＳ型トランジスタ（以下、第
１Ｎ型トランジスタと称する。）Ｎ１は、ソース電極が
第二動作電圧源ＶＸＧＮＤに接続され、ドレイン電極が
ワード線ＷＬに接続されている。 【００２３】第２のＰＭＯＳ型トランジスタ（以下、第
２Ｐ型トランジスタと称する。）Ｐ２は、ソ−ス電極が
第一動作電圧源ＶＸに接続され、ドレイン電極が第１Ｐ
型トランジスタＰ１のゲート電極に接続され、かつゲー
ト電極がワード線ＷＬに接続されている。 【００２４】第２のＮＭＯＳ型トランジスタ（以下、第
２Ｎ型トランジスタと称する。）Ｎ２は、ソース電極が
第二動作電圧源ＶＸＧＮＤに接続され、ドレイン電極が
第１Ｎ型トランジスタＮ１のゲート電極に接続され、ゲ
ート電極がワード線ＷＬに接続されている。 【００２５】更に、第３のＮＭＯＳ型トランジスタ（以
下、第３Ｎ型トランジスタと称する。）Ｎ３は、ソース
電極が接地され（すなわちＧＮＤに接続され）、ドレイ
ン電極が第１Ｐ型トランジスタＰ１のゲート電極と第２
Ｐ型トランジスタＰ２のドレイン電極とに接続され（接
続点１６参照）、ゲート電極がデコーダＮＯＲ１の出力
端子に接続されている（接続点１０参照）。 【００２６】更に、第３のＰＭＯＳ型トランジスタ（以
下、第３Ｐ型トランジスタと称する。）Ｐ３は、ソース
電極が論理制御電圧源Ｖｄｄに接続され、ドレイン電極
が第１Ｎ型トランジスタＮ１のゲート電極と第２Ｎ型ト
ランジスタＮ２のドレイン電極に接続され（接続点１４
参照）、ゲート電極がデコーダＮＯＲ１の出力端子に接
続されている（接続点１０参照）。 【００２７】インバータＩＮＶ１の入力端子は、デコー
ダＮＯＲ１の出力端子に接続されている（接続点１０参
照）。 【００２８】第４のＮＭＯＳ型トランジスタ（以下、第
４Ｎ型トランジスタと称する。）Ｎ４は、ソース電極が
第２Ｐ型トランジスタＰ２のドレイン電極と第１Ｐ型ト
ランジスタＰ１のゲート電極に接続され（接続点２６参
照）、ドレイン電極がインバータＩＮＶ１の出力端子に
接続され、ゲート電極がワード線ＷＬに接続されてい
る。 【００２９】第４のＰＭＯＳ型トランジスタ（以下、第
４Ｐ型トランジスタと称する。）Ｐ４は、ソース電極が
第２Ｎ型トランジスタＮ２のドレイン電極と第１Ｎ型ト
ランジスタＮ１のゲート電極とに接続され（接続点２４
参照）、ドレイン電極がインバータＩＮＶ１の出力端子
に接続され、ゲート電極がワード線ＷＬに接続されてい
る。 【００３０】（動作） 上述したように、この発明の電圧トランスレータ２００
によれば、ワード線ＷＬには、第一動作電圧ＶＸまたは
第二動作電圧ＶＸＧＮＤのいずれかの電圧が供給され
る。 【００３１】（１：第一動作電圧ＶＸへの遷移動作） 初期状態でワード線ＷＬの電圧は、アース電位であると
する。遷移動作を開始するためにデコーダＮＯＲ１の入
力ＩＮ１、ＩＮ２の両方に「Ｌ」レベルを入力する。す
ると、接続点１０は「Ｈ」レベルとなる。この「Ｈ」レ
ベルにより、第３Ｐ型トランジスタＰ３は、オフ状態に
なり、第３Ｎ型トランジスタＮ３はオン状態となる。 【００３２】第３Ｎ型トランジスタＮ３がオン状態とな
ることによって、接続点２６は、アース電位に引き下げ
られる。その結果、第１Ｐ型トランジスタＰ１は、オン
状態になり、ワード線ＷＬは、電圧を上昇させてゆく。 【００３３】ワード線ＷＬの電圧が、第４Ｎ型トランジ
スタＮ４の閾値電圧を超えると、第４Ｎ型トランジスタ
Ｎ４は、オン状態となり、接続点２６は、ＩＮＶ１出力
と導通して、速くアース電位へ降下する。また 第１Ｐ
型トランジスタＰ１も、オン状態を強くする。 【００３４】一方、第３Ｐ型トランジスタＰ３は、オフ
状態にあり、ワード線ＷＬの電圧が上昇すると、第２Ｎ
型トランジスタＮ２は、オン状態となり、接続点２４の
電圧は、第二動作電圧ＶＸＧＮＤになる。 【００３５】第４Ｐ型トランジスタＰ４は、初期状態
（ワード線ＷＬがアース電位であるとき）でオン状態で
あり、接続点２４の電圧降下を補助するが、ワード線Ｗ
Ｌの電圧上昇にともないオフ状態に変化する。接続点２
４の電圧は、第二動作電圧ＶＸＧＮＤであるので、第１
Ｎ型トランジスタＮ１のソース電極とゲート電極の電圧
は等しいので第１Ｎ型トランジスタＮ１は、オフ状態に
ある。またワード線ＷＬの電圧が第一動作電圧ＶＸへ上
昇する過程で、第２Ｐ型トランジスタＰ２は、オフ状態
となる。 【００３６】これらの経過をたどった後ワード線ＷＬ
は、第一動作電圧ＶＸとなる。尚、第一動作電圧ＶＸ
は、論理制御電圧Ｖｄｄから１２Ｖの間で可変であり、
遷移動作の開始時に電圧値をＶｄｄ電位とし、遷移動作
終了時に１２Ｖとすることができる。 【００３７】尚、この状態では、第１Ｎ型、第２Ｐ型、
第３Ｐ型、第４Ｐ型の各トランジスタは、オフ状態にあ
り、第１Ｐ型、第２Ｎ型、第３Ｎ型、第４Ｎ型の各トラ
ンジスタは、オン状態にある。 【００３８】従って、第一動作電圧源ＶＸと第二動作電
圧源ＶＸＧＮＤ間の貫通電流、第一動作電圧源ＶＸと接
地ＧＮＤ間の貫通電流、及び論理制御電圧源Ｖｄｄと第
二動作電圧源ＶＸＧＮＤ間の貫通電流は存在しない。す
なわち、電圧トランスレータ２００の回路に貫通電流
は、存在しない。 【００３９】（２：第二動作電圧ＶＸＧＮＤへの遷移動
作） 初期状態でワード線ＷＬの電圧は、アース電位であると
する。遷移動作を開始するためデコーダＮＯＲ１に入力
ＩＮ１、ＩＮ２のいずれか一方または両方に「Ｈ」レベ
ルを入力する。すると、接続点１０は「Ｌ」レベルとな
る。この「Ｌ」レベルにより、第３Ｐ型トランジスタＰ
３は、オン状態になり、第３Ｎ型トランジスタＮ３はオ
フ状態となる。 【００４０】第３Ｐ型トランジスタＰ３がオン状態とな
ることによって、接続点２４の、電位は「Ｈ」レベルに
上昇してゆく。その上昇中に第１Ｎ型トランジスタＮ１
は、オン状態になり、ワード線ＷＬは、電圧を降下させ
てゆく。 【００４１】第４Ｐ型トランジスタＰ４の閾値電圧をＶ
ｔｐ４としたとき、ワード線ＷＬの電圧が、Ｖｄｄ−｜
Ｖｔｐ４｜より低くなると、第４Ｐ型トランジスタＰ４
は、オン状態となり、接続点２４は、論理制御電位Ｖｄ
ｄへ上昇する。また 第１Ｎ型トランジスタＮ１も、オ
ン状態を強くする。 【００４２】一方、第３Ｎ型トランジスタＮ３は、オフ
状態にあり、ワード線ＷＬの電圧が降下すると、第２Ｐ
型トランジスタＰ２は、オン状態となり、その結果、接
続点２６の電圧は、第一動作電圧ＶＸに上昇する。その
結果、第１Ｐ型トランジスタＰ１は、オフ状態になる。 【００４３】尚、第４Ｎ型トランジスタＮ４は、初期状
態からオフ状態のまま変化せず、第２Ｎ型トランジスタ
Ｎ２は、ワード線ＷＬが、第二動作電圧ＶＸＧＮＤにな
る過程でオフ状態になる。 【００４４】これらの経過後にワード線ＷＬは、第二動
作電圧ＶＸＧＮＤとなる。尚、第二動作電圧ＶＸＧＮＤ
は、アース電位から−９Ｖの間で可変であり、遷移動作
の開始時に電圧値をアース電位とし、遷移動作終了時に
−９Ｖとすることができる。 【００４５】尚、この状態では、第１Ｎ型、第２Ｐ型、
第３Ｐ型、第４Ｐ型の各トランジスタは、オン状態にあ
り、第１Ｐ型、第２Ｎ型、第３Ｎ型、第４Ｎ型の各トラ
ンジスタは、オフ状態にある。 【００４６】従って、第一動作電圧源ＶＸと第二動作電
圧源ＶＸＧＮＤ間の貫通電流、第一動作電圧源ＶＸと接
地ＧＮＤ間の貫通電流、及び．論理制御電圧源Ｖｄｄと
第二動作電圧源ＶＸＧＮＤ間の貫通電流は存在しない。
すなわち、電圧トランスレータ２００の回路に貫通電流
は、存在しない。 【００４７】 （効果） 以上説明したように、この実施の形態の電圧トランスレ
ータは、デコーダ信号に基づき第１Ｎ型トランジスタＮ
１をオン・オフさせることができる。このため選択され
たワード線ＷＬに第一動作電圧ＶＸだけでなく、第二動
作電圧ＶＸＧＮＤを供給することができる。 【００４８】また、帰還機能を有する第２Ｎ型トランジ
スタＮ２を設けたことにより、特にワード線電圧が第二
動作電圧ＶＸＧＮＤに遷移する速度が速い。 【００４９】また、従来の電圧トランスレータ４００
は、内部にインバータＩＮＶ１−ｒを有しデコーダ信号
が、反転されるまでの時間を要するため高速なスイッチ
ングの阻害要因となっていた。これに対しこの実施の形
態は、内部にインバータを設けていないため、従来の電
圧トランスレータ４００に比べて高速なスイッチングが
可能である。更に、第１Ｐ型トランジスタＰ１の「オ
ン」を加速させる第４Ｎ型トランジスタＮ４、及び第１
Ｎ型トランジスタＮ１の「オン」を加速させる第４Ｐ型
トランジスタＰ４を設けたことにより、従来の電圧トラ
ンスレータ４００に比べて高速なスイッチングが可能で
ある。 【００５０】以上の説明では、第一主電極をソース電極
とし、第二主電極をドレイン電極として説明したが、Ｍ
ＯＳ型トランジスタは、通常、構造的に対称であるた
め、可能ならば、ソース電極とドレイン電極を入れ替え
て使用することもできる。 【００５１】 【発明の効果】以上詳細に説明したように、この発明に
よれば、デコーダ信号に基づき、ワード線とアース電位
以下の電源に接続されたＮＭＯＳ型トランジスタをオン
・オフさせることができる。このため選択されたワード
線にのみ、アース電位以下の電圧を供給することが可能
である。 【００５２】また、この発明の電圧トランスレータは、
従来技術の電圧トランスレータよりスイッチング速度が
速い。特に、ワード線がアース電位以下に切り替わる速
度が速い効果を有する。
に用いる電圧トランスレータに関し、より詳細には、フ
ラッシュＥＥＰＲＯＭのワードライン駆動用の電圧トラ
ンスレータに関する。 【０００２】 【従来の技術】半導体集積回路では、内部で複数の電圧
が使用される場合がある。特にフラッシュＥＥＰＲＯＭ
は、通常の論理制御電圧Ｖｄｄ及びアース電位以外に、
メモリ動作の各種モードによって、異なる電圧が必要と
なる。典型的には、ワード線に印加される電圧は、読み
出し動作では約５Ｖであり、書き込み動作では約１２Ｖ
であり、消去動作では約−９Ｖである。尚、これらは、
絶対的な値ではなく半導体製造プロセスの発展により変
化するであろう値である。 【０００３】ワード線に論理制御電圧Ｖｄｄ及びアース
電位以外の電圧を供給する機能を有する回路は、電圧ト
ランスレータと呼ばれている。特開平１０−１４９６９
３号公報に開示された回路は、その一例である。図２
に、上述の公報記載の電圧トランスレータの回路の概略
を示す。この電圧トランスレータ４００は、ワード線Ｗ
Ｌを、一方において、第１のＰ−ＭＯＳ型スイッチトラ
ンジスタＰ１を介して約５．５Ｖの動作電圧源ＶＸに接
続し、他方においては、第１のＮ−ＭＯＳ型スイッチト
ランジスタＮ１を介してアース電位である電圧源ＶＸＧ
ＮＤに接続した構成をとっている。 【０００４】更に、この電圧トランスレータ４００は、
ワード線ＷＬの電圧レベルによって直接的に駆動される
状態にされた第２のＰ−ＭＯＳ型帰還トランジスタＰ２
と、ワード線ＷＬの電圧レベルによって直接的に駆動さ
れる状態にされた第２のＮ−ＭＯＳ型帰還トランジスタ
Ｎ２−ｒを含んでいる。またＮＯＲ１で模式的に示され
たデコーダからの信号を反転出力するインバータＩＮＶ
１−ｒを含み、インバータＩＮＶ１−ｒの出力は、第１
のＮ−ＭＯＳ型スイッチトランジスタＮ１の制御電極に
接続されている。この構成において、上述の公報には、
第２のＮ−ＭＯＳ型帰還トランジスタＮ２−ｒのオン・
オフを利用して、ワード線の５．５Ｖの動作電位ＶＸと
０Ｖのアース電位との切り換えを高速にしていると記載
されている。 【０００５】 【発明が解決しようとする課題】しかしながら、フラッ
シュＥＥＰＲＯＭの動作電圧は、各動作モードによっ
て、５．５Ｖと０Ｖ以外の値をとりうる。図４に示され
た電圧トランスレータ４００では、電圧源ＶＸＧＮＤに
接続された多数の電圧トランスレータのワード線（図示
せず）から１本のワード線を選択して読み出し動作、及
び書き込み動作を行うことは可能である。 【０００６】しかしながら、１本のワード線を選択して
消去動作を行うことはできない。なぜならば、電圧源Ｖ
ＸＧＮＤに−９Ｖの電圧が印加された場合、第１のＮ−
ＭＯＳ型スイッチトランジスタは、制御電極が０Ｖ
（「Ｌ」レベル）であっても、第一主電極と制御電極間
には、第１のＮ−ＭＯＳ型スイッチトランジスタの閾値
電圧以上の電圧が印加されるのでオン状態となる。その
結果電圧源ＶＸＧＮＤに接続された全てのワード線の電
圧は、−９Ｖとなる。よって、電圧トランスレータ４０
０は、一括消去型のフラッシュＥＥＰＲＯＭにしか適用
できない。 【０００７】また、ワード線の電位が−９Ｖの状態で、
デコーダＮＯＲ１の入力ＩＮ１及びＩＮ２に共に「Ｌ」
レベルの入力をした場合、接続点６、即ち第１のＰＭＯ
Ｓ型スイッチトランジスタの制御電位は、０Ｖとなり、
当該トランジスタが導通したオン状態となる。 【０００８】即ち、第１のＰＭＯＳ型スイッチトランジ
スタＰ１と第１のＮ−ＭＯＳ型スイッチトランジスタＮ
１は、共にオン状態となり、電圧源ＶＸから電圧源ＶＸ
ＧＮＤに貫通電流が流れ続ける。 【０００９】よって、選択されたワード線にのみアース
電位以下の電圧を供給可能な電圧トランスレータが望ま
れていた。 【００１０】 【課題を解決するための手段】このために、この発明の
電圧トランスレータは、第一動作電圧源及び第二動作電
圧源に接続されている。デコーダの出力信号に応じてワ
ード線に正の第一動作電圧を第一動作電圧源から供給
し、アース電位以下の第二動作電圧を第二動作電圧源か
ら供給する電圧トランスレータであって、下記の特徴を
有している。すなわちこの発明の電圧トランスレータ
は、第１、第２、第３及び第４のＮＭＯＳ型トランジス
タと、第１、第２、第３及び第４のＰＭＯＳ型トランジ
スタと、デコーダの出力端子を入力端子とするインバー
タとを具えている。 【００１１】第１のＰＭＯＳ型トランジスタ（Ｐ１）
は、第一主電極が第一動作電圧源に接続され、及び第二
主電極がワード線に接続されている。 【００１２】第１のＮＭＯＳ型トランジスタ（Ｎ１）
は、第一主電極が第二動作電圧源に接続され、及び第二
主電極がワード線に接続されている。 【００１３】第２のＰＭＯＳ型トランジスタ（Ｐ２）
は、第一主電極が第一動作電圧源に接続され、第二主電
極が第１のＰＭＯＳ型トランジスタ（Ｐ１）の制御電極
に接続され、及び制御電極がワード線に接続されてい
る。 【００１４】第２のＮＭＯＳ型トランジスタ（Ｎ２）
は、第一主電極が第二動作電圧源に接続され、第二主電
極が第１のＮＭＯＳ型トランジスタ（Ｎ１）の制御電極
に接続され、及び制御電極がワード線に接続されてい
る。第３のＮＭＯＳ型トランジスタ（Ｎ３）は、第一主
電極が接地され、第二主電極が第１のＰＭＯＳ型トラン
ジスタ（Ｐ１）の制御電極に接続され、及び制御電極が
デコーダの出力端子に接続されている。第３のＰＭＯＳ
型トランジスタ（Ｐ３）は、第一主電極が論理制御電圧
源に接続され、第二主電極が第１のＮＭＯＳ型トランジ
スタ（Ｎ１）の制御電極に接続され、及び制御電極がデ
コーダの出力端子に接続されている。第４のＮＭＯＳ型
トランジスタ（Ｎ４）は、第一主電極が第１のＰＭＯＳ
型トランジスタ（Ｐ１）の制御電極に接続され、第二主
電極がインバータの出力端子に接続され、及び制御電極
がワード線に接続されている。第４のＰＭＯＳ型トラン
ジスタ（Ｐ４）は、第一主電極が第１のＮＭＯＳ型トラ
ンジスタ（Ｎ１）の制御電極に接続され、第二主電極が
インバータの出力端子に接続され、及び制御電極がワー
ド線に接続されている。 【００１５】尚、第２のＰＭＯＳ型トランジスタ（Ｐ
２）は、電圧トランスレータにおいて帰還トランジスタ
（フィードバック・トランジスタ）として機能し、第１
のＰＭＯＳ型トランジスタ（Ｐ１）を制御する。また第
２のＮＭＯＳ型トランジスタ（Ｎ２）も、電圧トランス
レータにおいて帰還トランジスタとして機能し、第１の
ＮＭＯＳ型トランジスタ（Ｎ１）を制御する。 【００１６】このような構成によれば、デコーダの出力
信号に応じて、選択されたワード線に正の第一動作電圧
を供給することができることに加えてアース電位以下の
第二動作電圧を供給することができる。 【００１７】 【発明の実施の形態】以下、図を参照して、この発明の
実施の形態について説明する。なお、図中、各構成成分
の配置関係は、この発明が理解できる程度に概略的に示
してあるにすぎず、また、以下に説明する数値的条件は
単なる例示にすぎない。 【００１８】尚、ＭＯＳ型トランジスタの第一主電極を
ソース電極、第二主電極をドレイン電極、及び制御電極
をゲート電極と称して説明する。 【００１９】また、論理制御電圧Ｖｄｄは、３．３Ｖで
あり、第一動作電圧ＶＸは、論理制御電圧Ｖｄｄ〜１２
Ｖの間の電圧であり、及び第二動作電圧ＶＸＧＮＤは、
−９Ｖ〜０Ｖの間の電圧（アース電位すなわち０Ｖを含
む。）である。 【００２０】 （構成） 図１は、この発明の電圧トランスレータの好適な構成例
を示す回路図である。電圧トランスレータ２００は、第
一動作電圧源ＶＸと第二動作電圧源ＶＸＧＮＤに接続さ
れており、いずれかの電圧をワード線ＷＬに供給する。 【００２１】第１のＰＭＯＳ型トランジスタ（以下、第
１Ｐ型トランジスタと称する。）Ｐ１は、ソース電極が
第一動作電圧源ＶＸに接続され、ドレイン電極がワード
線ＷＬに接続されている。 【００２２】第１のＮＭＯＳ型トランジスタ（以下、第
１Ｎ型トランジスタと称する。）Ｎ１は、ソース電極が
第二動作電圧源ＶＸＧＮＤに接続され、ドレイン電極が
ワード線ＷＬに接続されている。 【００２３】第２のＰＭＯＳ型トランジスタ（以下、第
２Ｐ型トランジスタと称する。）Ｐ２は、ソ−ス電極が
第一動作電圧源ＶＸに接続され、ドレイン電極が第１Ｐ
型トランジスタＰ１のゲート電極に接続され、かつゲー
ト電極がワード線ＷＬに接続されている。 【００２４】第２のＮＭＯＳ型トランジスタ（以下、第
２Ｎ型トランジスタと称する。）Ｎ２は、ソース電極が
第二動作電圧源ＶＸＧＮＤに接続され、ドレイン電極が
第１Ｎ型トランジスタＮ１のゲート電極に接続され、ゲ
ート電極がワード線ＷＬに接続されている。 【００２５】更に、第３のＮＭＯＳ型トランジスタ（以
下、第３Ｎ型トランジスタと称する。）Ｎ３は、ソース
電極が接地され（すなわちＧＮＤに接続され）、ドレイ
ン電極が第１Ｐ型トランジスタＰ１のゲート電極と第２
Ｐ型トランジスタＰ２のドレイン電極とに接続され（接
続点１６参照）、ゲート電極がデコーダＮＯＲ１の出力
端子に接続されている（接続点１０参照）。 【００２６】更に、第３のＰＭＯＳ型トランジスタ（以
下、第３Ｐ型トランジスタと称する。）Ｐ３は、ソース
電極が論理制御電圧源Ｖｄｄに接続され、ドレイン電極
が第１Ｎ型トランジスタＮ１のゲート電極と第２Ｎ型ト
ランジスタＮ２のドレイン電極に接続され（接続点１４
参照）、ゲート電極がデコーダＮＯＲ１の出力端子に接
続されている（接続点１０参照）。 【００２７】インバータＩＮＶ１の入力端子は、デコー
ダＮＯＲ１の出力端子に接続されている（接続点１０参
照）。 【００２８】第４のＮＭＯＳ型トランジスタ（以下、第
４Ｎ型トランジスタと称する。）Ｎ４は、ソース電極が
第２Ｐ型トランジスタＰ２のドレイン電極と第１Ｐ型ト
ランジスタＰ１のゲート電極に接続され（接続点２６参
照）、ドレイン電極がインバータＩＮＶ１の出力端子に
接続され、ゲート電極がワード線ＷＬに接続されてい
る。 【００２９】第４のＰＭＯＳ型トランジスタ（以下、第
４Ｐ型トランジスタと称する。）Ｐ４は、ソース電極が
第２Ｎ型トランジスタＮ２のドレイン電極と第１Ｎ型ト
ランジスタＮ１のゲート電極とに接続され（接続点２４
参照）、ドレイン電極がインバータＩＮＶ１の出力端子
に接続され、ゲート電極がワード線ＷＬに接続されてい
る。 【００３０】（動作） 上述したように、この発明の電圧トランスレータ２００
によれば、ワード線ＷＬには、第一動作電圧ＶＸまたは
第二動作電圧ＶＸＧＮＤのいずれかの電圧が供給され
る。 【００３１】（１：第一動作電圧ＶＸへの遷移動作） 初期状態でワード線ＷＬの電圧は、アース電位であると
する。遷移動作を開始するためにデコーダＮＯＲ１の入
力ＩＮ１、ＩＮ２の両方に「Ｌ」レベルを入力する。す
ると、接続点１０は「Ｈ」レベルとなる。この「Ｈ」レ
ベルにより、第３Ｐ型トランジスタＰ３は、オフ状態に
なり、第３Ｎ型トランジスタＮ３はオン状態となる。 【００３２】第３Ｎ型トランジスタＮ３がオン状態とな
ることによって、接続点２６は、アース電位に引き下げ
られる。その結果、第１Ｐ型トランジスタＰ１は、オン
状態になり、ワード線ＷＬは、電圧を上昇させてゆく。 【００３３】ワード線ＷＬの電圧が、第４Ｎ型トランジ
スタＮ４の閾値電圧を超えると、第４Ｎ型トランジスタ
Ｎ４は、オン状態となり、接続点２６は、ＩＮＶ１出力
と導通して、速くアース電位へ降下する。また 第１Ｐ
型トランジスタＰ１も、オン状態を強くする。 【００３４】一方、第３Ｐ型トランジスタＰ３は、オフ
状態にあり、ワード線ＷＬの電圧が上昇すると、第２Ｎ
型トランジスタＮ２は、オン状態となり、接続点２４の
電圧は、第二動作電圧ＶＸＧＮＤになる。 【００３５】第４Ｐ型トランジスタＰ４は、初期状態
（ワード線ＷＬがアース電位であるとき）でオン状態で
あり、接続点２４の電圧降下を補助するが、ワード線Ｗ
Ｌの電圧上昇にともないオフ状態に変化する。接続点２
４の電圧は、第二動作電圧ＶＸＧＮＤであるので、第１
Ｎ型トランジスタＮ１のソース電極とゲート電極の電圧
は等しいので第１Ｎ型トランジスタＮ１は、オフ状態に
ある。またワード線ＷＬの電圧が第一動作電圧ＶＸへ上
昇する過程で、第２Ｐ型トランジスタＰ２は、オフ状態
となる。 【００３６】これらの経過をたどった後ワード線ＷＬ
は、第一動作電圧ＶＸとなる。尚、第一動作電圧ＶＸ
は、論理制御電圧Ｖｄｄから１２Ｖの間で可変であり、
遷移動作の開始時に電圧値をＶｄｄ電位とし、遷移動作
終了時に１２Ｖとすることができる。 【００３７】尚、この状態では、第１Ｎ型、第２Ｐ型、
第３Ｐ型、第４Ｐ型の各トランジスタは、オフ状態にあ
り、第１Ｐ型、第２Ｎ型、第３Ｎ型、第４Ｎ型の各トラ
ンジスタは、オン状態にある。 【００３８】従って、第一動作電圧源ＶＸと第二動作電
圧源ＶＸＧＮＤ間の貫通電流、第一動作電圧源ＶＸと接
地ＧＮＤ間の貫通電流、及び論理制御電圧源Ｖｄｄと第
二動作電圧源ＶＸＧＮＤ間の貫通電流は存在しない。す
なわち、電圧トランスレータ２００の回路に貫通電流
は、存在しない。 【００３９】（２：第二動作電圧ＶＸＧＮＤへの遷移動
作） 初期状態でワード線ＷＬの電圧は、アース電位であると
する。遷移動作を開始するためデコーダＮＯＲ１に入力
ＩＮ１、ＩＮ２のいずれか一方または両方に「Ｈ」レベ
ルを入力する。すると、接続点１０は「Ｌ」レベルとな
る。この「Ｌ」レベルにより、第３Ｐ型トランジスタＰ
３は、オン状態になり、第３Ｎ型トランジスタＮ３はオ
フ状態となる。 【００４０】第３Ｐ型トランジスタＰ３がオン状態とな
ることによって、接続点２４の、電位は「Ｈ」レベルに
上昇してゆく。その上昇中に第１Ｎ型トランジスタＮ１
は、オン状態になり、ワード線ＷＬは、電圧を降下させ
てゆく。 【００４１】第４Ｐ型トランジスタＰ４の閾値電圧をＶ
ｔｐ４としたとき、ワード線ＷＬの電圧が、Ｖｄｄ−｜
Ｖｔｐ４｜より低くなると、第４Ｐ型トランジスタＰ４
は、オン状態となり、接続点２４は、論理制御電位Ｖｄ
ｄへ上昇する。また 第１Ｎ型トランジスタＮ１も、オ
ン状態を強くする。 【００４２】一方、第３Ｎ型トランジスタＮ３は、オフ
状態にあり、ワード線ＷＬの電圧が降下すると、第２Ｐ
型トランジスタＰ２は、オン状態となり、その結果、接
続点２６の電圧は、第一動作電圧ＶＸに上昇する。その
結果、第１Ｐ型トランジスタＰ１は、オフ状態になる。 【００４３】尚、第４Ｎ型トランジスタＮ４は、初期状
態からオフ状態のまま変化せず、第２Ｎ型トランジスタ
Ｎ２は、ワード線ＷＬが、第二動作電圧ＶＸＧＮＤにな
る過程でオフ状態になる。 【００４４】これらの経過後にワード線ＷＬは、第二動
作電圧ＶＸＧＮＤとなる。尚、第二動作電圧ＶＸＧＮＤ
は、アース電位から−９Ｖの間で可変であり、遷移動作
の開始時に電圧値をアース電位とし、遷移動作終了時に
−９Ｖとすることができる。 【００４５】尚、この状態では、第１Ｎ型、第２Ｐ型、
第３Ｐ型、第４Ｐ型の各トランジスタは、オン状態にあ
り、第１Ｐ型、第２Ｎ型、第３Ｎ型、第４Ｎ型の各トラ
ンジスタは、オフ状態にある。 【００４６】従って、第一動作電圧源ＶＸと第二動作電
圧源ＶＸＧＮＤ間の貫通電流、第一動作電圧源ＶＸと接
地ＧＮＤ間の貫通電流、及び．論理制御電圧源Ｖｄｄと
第二動作電圧源ＶＸＧＮＤ間の貫通電流は存在しない。
すなわち、電圧トランスレータ２００の回路に貫通電流
は、存在しない。 【００４７】 （効果） 以上説明したように、この実施の形態の電圧トランスレ
ータは、デコーダ信号に基づき第１Ｎ型トランジスタＮ
１をオン・オフさせることができる。このため選択され
たワード線ＷＬに第一動作電圧ＶＸだけでなく、第二動
作電圧ＶＸＧＮＤを供給することができる。 【００４８】また、帰還機能を有する第２Ｎ型トランジ
スタＮ２を設けたことにより、特にワード線電圧が第二
動作電圧ＶＸＧＮＤに遷移する速度が速い。 【００４９】また、従来の電圧トランスレータ４００
は、内部にインバータＩＮＶ１−ｒを有しデコーダ信号
が、反転されるまでの時間を要するため高速なスイッチ
ングの阻害要因となっていた。これに対しこの実施の形
態は、内部にインバータを設けていないため、従来の電
圧トランスレータ４００に比べて高速なスイッチングが
可能である。更に、第１Ｐ型トランジスタＰ１の「オ
ン」を加速させる第４Ｎ型トランジスタＮ４、及び第１
Ｎ型トランジスタＮ１の「オン」を加速させる第４Ｐ型
トランジスタＰ４を設けたことにより、従来の電圧トラ
ンスレータ４００に比べて高速なスイッチングが可能で
ある。 【００５０】以上の説明では、第一主電極をソース電極
とし、第二主電極をドレイン電極として説明したが、Ｍ
ＯＳ型トランジスタは、通常、構造的に対称であるた
め、可能ならば、ソース電極とドレイン電極を入れ替え
て使用することもできる。 【００５１】 【発明の効果】以上詳細に説明したように、この発明に
よれば、デコーダ信号に基づき、ワード線とアース電位
以下の電源に接続されたＮＭＯＳ型トランジスタをオン
・オフさせることができる。このため選択されたワード
線にのみ、アース電位以下の電圧を供給することが可能
である。 【００５２】また、この発明の電圧トランスレータは、
従来技術の電圧トランスレータよりスイッチング速度が
速い。特に、ワード線がアース電位以下に切り替わる速
度が速い効果を有する。
【図面の簡単な説明】
【図１】この発明の電圧トランスレータの回路図であ
る。 【図２】従来技術の回路図である。 【符号の説明】 ２００、４００：電圧トランスレータ ＶＸ：第一動作電圧源 ＶＸＧＮＤ：第二動作電圧源 Ｖｄｄ：論理制御電圧源 ＧＮＤ：アース電位（接地） ＩＮ１、ＩＮ２：入力 ＮＯＲ１：デコーダ ＩＮＶ１：インバータ ＷＬ：ワード線 Ｎ１：第１のＮＭＯＳ型トランジスタ Ｎ２：第２のＮＭＯＳ型トランジスタ Ｎ３：第３のＮＭＯＳ型トランジスタ Ｎ４：第４のＮＭＯＳ型トランジスタ Ｐ１：第１のＰＭＯＳ型トランジスタ Ｐ２：第２のＰＭＯＳ型トランジスタ Ｐ３：第３のＰＭＯＳ型トランジスタ Ｐ４：第４のＰＭＯＳ型トランジスタ １０：デコーダの出力接続点 １４、１６、２４、２６：接続点
る。 【図２】従来技術の回路図である。 【符号の説明】 ２００、４００：電圧トランスレータ ＶＸ：第一動作電圧源 ＶＸＧＮＤ：第二動作電圧源 Ｖｄｄ：論理制御電圧源 ＧＮＤ：アース電位（接地） ＩＮ１、ＩＮ２：入力 ＮＯＲ１：デコーダ ＩＮＶ１：インバータ ＷＬ：ワード線 Ｎ１：第１のＮＭＯＳ型トランジスタ Ｎ２：第２のＮＭＯＳ型トランジスタ Ｎ３：第３のＮＭＯＳ型トランジスタ Ｎ４：第４のＮＭＯＳ型トランジスタ Ｐ１：第１のＰＭＯＳ型トランジスタ Ｐ２：第２のＰＭＯＳ型トランジスタ Ｐ３：第３のＰＭＯＳ型トランジスタ Ｐ４：第４のＰＭＯＳ型トランジスタ １０：デコーダの出力接続点 １４、１６、２４、２６：接続点
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 第一動作電圧源及び第二動作電圧源に接
続され、及びデコーダの出力信号に応じてワード線に対
し、該第一動作電圧源から正の第一動作電圧または該第
二動作電圧源からアース電位以下の第二動作電圧を供給
する電圧トランスレータにおいて、 第一主電極が前記第一動作電圧源に接続され、及び第二
主電極が前記ワード線に接続された第１のＰＭＯＳ型ト
ランジスタと、 第一主電極が前記第二動作電圧源に接続され、及び第二
主電極が前記ワード線に接続された第１のＮＭＯＳ型ト
ランジスタと、 第一主電極が前記第一動作電圧源に接続され、第二主電
極が前記第１のＰＭＯＳ型トランジスタの制御電極に接
続され、及び制御電極が前記ワード線に接続された第２
のＰＭＯＳ型トランジスタと、 第一主電極が前記第二動作電圧源に接続され、第二主電
極が前記第１のＮＭＯＳ型トランジスタの制御電極に接
続され、及び制御電極が前記ワード線に接続された第２
のＮＭＯＳ型トランジスタと、 第一主電極が接地され、第二主電極が前記第１のＰＭＯ
Ｓ型トランジスタの制御電極に接続され、及び制御電極
が前記デコーダの出力端子に接続された第３のＮＭＯＳ
型トランジスタと、 第一主電極が論理制御電圧源に接続され、第二主電極が
前記第１のＮＭＯＳ型トランジスタの制御電極に接続さ
れ、及び制御電極が前記デコーダの出力端子に接続され
た第３のＰＭＯＳ型トランジスタと、 前記デコーダの出力端子を入力端子とするインバータ
と、 第一主電極が前記第１のＰＭＯＳ型トランジスタの制御
電極に接続され、第二主電極が前記インバータの出力端
子に接続され、及び制御電極が前記ワード線に接続され
た第４のＮＭＯＳ型トランジスタと、 第一主電極が前記第１のＮＭＯＳ型トランジスタの制御
電極に接続され、第二主電極が前記インバータの出力端
子に接続され、及び制御電極が前記ワード線に接続され
た第４のＰＭＯＳ型トランジスタとを具えることを特徴
とする電圧トランスレータ。
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