JPS61290817A - Ｃｍｏｓ高電圧スイツチ - Google Patents

Ｃｍｏｓ高電圧スイツチ

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JPS61290817A
JPS61290817A JP61141204A JP14120486A JPS61290817A JP S61290817 A JPS61290817 A JP S61290817A JP 61141204 A JP61141204 A JP 61141204A JP 14120486 A JP14120486 A JP 14120486A JP S61290817 A JPS61290817 A JP S61290817A
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transistor
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channel mos
switch
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JP61141204A
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ウェイーティ・リュー
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits

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  • Electronic Switches (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の背景］ この発明は一般に、切換回路に関するものであって、特
に、デコーダの出力と、２つの分離した信号経路が設け
られているイレイザブルでプログラマブルなリードオン
リメモリ（ＥＰＲＯＭ）へ゛の入力の間をインターフェ
イスさせるための相補形金属酸化物半導体（ＣＭＯＳ）
高電圧スイッチに関するものである。
一般に既知のように、高電圧はＥＰＲＯＭセルをプログ
ラムしたり、または書込むことが所望されるとき典型的
に必要とされ、そして低電圧はＥＰＲＯＭセルを読出す
ことが所望されるとき、典型的に必要とされる。デコー
ダの出力とＥＰＲＯＭセルの間の接続に適合された従来
のＣＭＯＳ高電圧スイッチは第１図に例示され、「先行
技術」と示されている。この先行技術のスイッチは、低
電圧信号経路と高電圧信号経路の両方が同じトランジス
タを、すなわち、ＰチャネルＭＯＳトランジスタＰ４お
よびＮチャネルＭＯＳトランジスタＮ３を通過するとい
う不利な点がある。これらのトランジスタは直列に接続
されるため、それらのターン矛ン抵抗値は比較的高い。
その結果、スイッチの動作速度は比較的遅い。さらに、
低電圧動作の間、出力接続点４での電圧は電源電位ｖＣ
Ｃよりも１しきい値電圧降下分低いところにある。
それゆえ、本来のまたは空乏モード型のトランジスタを
含むようにスイッチの設計を修正することなく出力の接
続点で完全な電源電位を得ることはできないであろう。
しかしながら、そのようなトランジスタを製作するには
処理費用がかさむので、この設計を変えることは受は入
れ難い。
それゆえ、第１の、すなわちプログラム動作モードの間
、高電圧を収容するための第１の信号経路と、第２の、
すなわち読出し動作モードの間、低電圧を収容するため
の第２の信号経路を設けるために、すべてのＭＯＳ）−
ランジスタで実現された高電圧スイッチを設けることが
望ましく、それによって動作の速度は増加し、そしてラ
ッチアップの免疫性は改良される。
［発明の要約］ したがって、この発明の一般の目的は、動作の速度が増
加し、そしてラッチアップの免疫性が改良される、改良
されたＣＭＯＳ高電圧スイッチを提供することである。
この発明の目的は、デコーダの出力と、２つの分離した
信号経路を有するイレイザブルでプログラマブルなリー
ドオンリメモリへの入力との間をインターフェイスさせ
るためのＣＭＯＳ高電圧スイッチを提供することである
。
この発明の別の目的は、プログラムの動作モードの間、
高電圧を収容するための第１の信号経路と、読出しの動
作モードの間、低電圧を収容するための第２の信号経路
を有するＣＭＯＳ高電圧スイッチを提供することである
。
この発明のさらに別の目的は、出力接続点に接続された
切換素子を含み、第１の動作モードの間、出力接続点が
第１のより高い電圧まで汲み上げられることを可能にし
、そして第２の動作モードの間、出力接続点を第２のよ
り低い電圧に維持するためのＣＭＯＳ高電圧スイッチを
提供することである。
この発明のさらに別の目的は、ＰチャネルＭＯＳ切換ト
ランジスタおよびＰチャネルＭＯＳ電流制限トランジス
タから形成される、切換素子を含み、第１と第２の動作
モードの間の出力接続点を切換えるためのＣＭＯＳ’高
電圧スイッチを提供することである。
これらの狙いおよび目的に従えば、この発明はデコーダ
の出力と、デコーダの出力から入力信号を受取るための
入力手段を含むイレイザブルでプログラマブルなリード
オンリメモリへの入力との間をインターフェイスさせる
ためのＣＭＯＳ高電圧スイッチの提供に関する。導通経
路とゲート電極を有する制御素子が設けられる。導通経
路の一方の端部は入力手段の出力に接続される。導通経
路の他方の端部は出力接続点に接続される。ゲート電極
は電源電位に接続される。汲み上げ手段は導通経路の他
方の端部へ接続され、第１の動作モードの間、第１のよ
り高い電圧まで出力接続点を汲み上げる。切換手段もま
た導通経路の他方の端部に接続され、第２の動作モード
の間、第２のより低い電圧に出力接続点を切換える。
この発明のこれらおよびその他の目的および利点は、す
べてにわたって同じ参照番号が対応する部品を示してい
る添付図面に関連して以下の詳細な説明を読むと、より
一層明らかになるであろう。
［好ましい実施例の説明］ 図面を詳細に参照すると、第１図にはデコーダ１２の出
力とイレイザブルでプログラブルなリードオンリメモリ
（ＥＦＲＯＭ）１４の入力との間に相互接続された、先
行技術の従来のＣＭＯＳ高電圧スイッチ１０の略回路図
が例示される。接続点２のデコーダの出力は高電圧スイ
ッチ１０の入力に接続される。デコーダ１２が選択され
ているとき、その出力は零ボルトのオーダのローすなわ
ち「０」論理レベルである。デコーダが選択されでいな
いと門、その出力は約＋５Ｖのハイすなわち「１」論理
レベルである。接続点４の高電圧スイッチ１０の出力は
ＥＰＯＭ１４の入力に接続される。
・高電圧スイッチは入力手段１５と、制御素子１７と、
汲み上げ手段１９とを含む。入力手段１５はＰチャネル
ＭＯＳ）ランジスタＰ４およびＮチャネルＭＯＳ）ラン
ジスタＮ１から形成されるＣＭＯＳインバータ１６から
なり、それらのゲート電極は一緒に、そして入力接続点
２に接続され、デコーダ１２から入力信号を受取る。共
通のゲート電極はインバータ１６の入力を規定する。ト
ランジスタＰ４およびＮ１のドレイン電極もまた、−緒
に接続され、そしてインバータ１６の出力を規定する。
トランジスタＰ４のソースは典型的には＋５Ｖで動作さ
れる、第１のより低い電源電位ｖＣＣに接続され、そし
てトランジスタＮ１のソースは接地電位に接続される。
制御索子１７は導通経路とゲート電極とを有するＮチャ
ネルＭＯＳバストランジスタＮ３を含む。
トランジスタＮ３のドレインおよびソース電極は導通経
路のそれぞれの端部を規定する。トランジスタＮ３はそ
のゲートが第１のより低い電源電位ｖＣＣに接続され、
そのドレインがインバータ１６の出力に接続され、そし
てそのソースは出力接続点４に接続される。
汲み上げ手段１９はそのゲート電極がバストランジスタ
Ｎ３のソースに接続され、そしてそのドレイン電極が第
２のより高い電位ｖＰＰに接続されるＮチャネルＭＯＳ
）ランジスタＮ２を含む。
第２の電源電位ｖＰＰはプログラムまたは書込動作モー
ドの間、約＋１０Ｖで典型的に動作され、そして読出動
作モードの間、はぼ＋５Ｖで典型的に動作される。トラ
ンジスタＮ２は電流制限抵抗器としての働きをする。ト
ランジスタＮ２のソースは、ダイオードとして機能する
ＮチャネルＭＯＳ！荷転送トランジスタＮ５のドレイン
およびゲート電極と、コンデンサＣの一方の端部とに接
続される。コンデンサＣの他方の端部は入力接続点１８
に接続され、自走発振器２０からパルスＰＵＭＰＸを受
取る。電荷転送トランジスタＮ５のソースはバストラン
ジスタＮ３のソースに接続される。
プログラムすなわち第１の動作モードの間、第２の電源
電位ｖｐｐが約＋ｔＯＶで、デコーダ１２が選択されて
いると仮定するとき、ＰチャネルトランジスタＰ４はオ
ンにされ、そのためバストランジスタＮ３のドレインは
第１のより低い電源電位ＶＣＣのレベルになる。このよ
り低い電源電位ｖＣＣもまたバストランジスタＮ３のゲ
ートに与えられるので、それはオンになり、そして高電
圧スイッチの出力接続点４は最初は低い電源電位ｖＣＣ
よりも工しきい値電圧降下分低いところにある。さらに
、接続点３は低い電源電位ＶＣＣよりも２しきい値電圧
降下分低く、すなわち約＋３Ｖになるであろう。これは
各しきい値電圧降下刃（約＋１ｖであることを仮定して
いる。こうして、接続点３の電圧は約＋３ｖのこの電圧
からコンデンサＣを介して発振器２０によって汲み上げ
られ始める。接続点４の電圧は第２の電源電位ｖＰＰに
向かって汲み上げられ、そしてその最終状態でそこに到
達するであろう。
読出しすなわち第２の動作モードの間、第２のより高い
電源電位は約＋５Ｖで、デコーダ１２が接続されている
と仮定するとき、ＰチャネルトランジスタＰ４は再びオ
ンとなり、そのため）くストランジスタＮ３のドレイン
は第１の電源電位ｖＣＣとなる。再び、バストランジス
タＮ３はオンになり、そのため出力接続点４は電源電位
ｖＣＣよりも工しきい値電圧降下分低いところに留まっ
ているであろう。
こうして、デコーダ１２からの入力信号はプログラム動
作モードと読出動作モードの両方でＰチャネルトランジ
スタＰ４とＮチャネルバストランジスタＮ３の直列接続
を通って与えられなければならない。トランジスタＰ４
およびＮ３のターンオン抵抗値は比較的高いので、高電
圧スイッチ１０の動作速度は減じられる。さらに、読出
モードの間、出力接続点４の最終電圧はバストランジス
タＮ３のためのしきい値電圧降下の損失のため、完゛全
な第１６より低い電源電位ｖＣＣに達しない。
第２図はすべてのＣＭＯＳ）ランジスタで実現されるこ
の発明の高電圧スイッチ１１０の略回路図である。高電
圧スイッチ１１０は第１図のスイッチ１０を改良したも
ので、２つの分離した信号経路を設け、そこでは第１の
信号経路がプログラム動作モードの間用いられ、そして
第２の信号経路が読出動作モードの間用いられる。高電
圧スイッチ１１０は、スイッチ１０の入力手段１５、制
御素子１７および汲み上げ手段１９に含まれる回路要素
をすべて含み、さらに付加の構成要素として３つのＰチ
ャネルＭＯＳトランジスタＰＩ、Ｐ６およびＰ７と、１
つのＮチャネルＭＯＳ）ランジスタＮ８とを含む。第１
図と同じまたは同じように機能する構成要ｉは同じ参照
番号が与えられ、そして一般に１よ再び説明されない。
高電圧スイッチ１１０は第１図のスイッチ１０を利用し
翫切換手段２２とレベルシフト手段２４をさらに含む。
切換手段２２はＰチャネルＭＯＳ切換トランジスタＰ１
とＰチャネルＭＯＳ電流制限トランジスタＰ６によって
形成される。トランジスタＰ１はそのソースが第１のよ
り低い電源電位ＶＣＣに接続され、そのゲートは論理電
圧ＶＰＸＣに接続され、そしてそのドレインがトランジ
スタＰ６のソースに接続される。トランジスタＰ６のゲ
ートはデコーダ１２の出力に接続され、そしてトランジ
スタＰ６のドレインはトランジスタＮ２のゲートとトラ
ンジスタＮ３のソースに接続される出力接続点４に接続
される。
レベルシフト手段２４はＰチャネルＭＯＳ電流制限トラ
ンジスタＰ７とＮチャネルＭＯＳ％荷転送トランジスタ
Ｎ８より形成されろ。電流制限トランジスタＰ７はその
ソースが第１のより低い電源電位ｖＣＣに接続され、そ
してそのゲートがデコーダ１２の出力に接続される。ト
ランジスタＰ７のドレインはダイオードとして機能する
電荷転送トランジスタＮ８のゲートおよびドレイン電極
に接続される。トランジスタＮ８のソースはＮチャネル
電荷転送トランジスタＮ５（接続点３）のゲートおよび
ドレイン電極に接続される。
プログラムすなわち第１の動作モードの間、第２のより
高い電源電位ｖＰＰは１０ボルトで動作され、そして入
力端子２６の論理電圧ｖｐｘｃは切換トランジスタＰ１
をオフにするようにハイ論理レベルである。デコーダ１
２が選択される状態では、トランジスタＰ４はオンにさ
れ、そのためバストランジスタＮ３のドレインは第１の
より低い電源電位ｖＣＣになる。トランジスタＮ３のゲ
ートが電源電位ｖＣＣに接続されると、それはオンにな
り、そのため出力接続点４は電源電位ｖＣＣよりも工し
きい値電圧低いところにある。しかしながら、トランジ
スタＰ７とＮ８がオンとなるので、接続点３もまた、電
源電位ＶＣＣよりも１しきい値電圧降下低いところにあ
る。再びしきい値電圧降下が＋１ｖと仮定すると、接続
点３は約＋４Ｖとなる。その結果、接続点３の電圧は第
１図の＋３ボルトに代わって＋４ｖのこの電圧から汲み
上げられ始める。こうして、第２図の接続点３の電圧は
汲み上げられ、そして第１図よりも早く第２の電源電位
ｖＰＰに達し、より高い動作速度を達成する。
読出しすなわち第２の動作モードの間、第２の電源電位
ｖＰＰは＋５Ｖで動作され、そして入力端子２６の論理
電圧ｖｐｘｃはトランジスタＰ１をオンにさせるように
ロー論理レベルとなる。トランジスタＰ６もまたオンと
なるので、完全な電源電位ｖＣＣはしきい値電圧降下を
損失することなく出力接続点４に達する。ここでわかる
ように、この第２の動作モードの間、第１の信号経路を
規定するトランジスタＰ４およびバストランジスタＮ３
を通った入力信号は、デコーダ１２が選択されていない
ときは用いられず、デコーダが選択されていないときの
み用いられる。これに反して、デコーダが選択されてい
ると、第２の信号経路は切換トランジスタＰ１をオンに
するため用いられ、そのためラッチアップの免疫性を改
良すると同様動作の速度もより高くなる。
先の詳細な説明からこの発明はプログラム動作モードの
間、高電圧を収容するための第１の信号経路と、読出動
作モードの間、低電圧を収容するた−めの第２の信号経
路を含み、それによって動作の速度を増加し、そしてラ
ッチアップの免疫性を改良する改良されたＣＭＯＳ高電
圧スイッチを提供することがわかる。この発明の高電圧
スイッチは、出力接続点に接続される切換手段を含み、
第１の動作モードの間、出力接続点が第１のより高い電
圧にまで汲み上げられることを可能にし、第２の動作モ
ードの間、出力モードを第２のより低い電圧に切換える
。
この発明の現在の好ましい実施例が例示され説明されて
きたが、発明の範囲から逸脱することなく、種々の変化
や修正がなされてもよく、同等のものがそれの要素に代
用されてもよいことは当業者によって理解されるであろ
う。さらに、それの中心の範囲から逸脱することなく、
発明の教示に特定の状況または材料を適合させるように
多くの修正をしてもよい。それゆえ、この発明はこの発
明を実施するために考えられる最善の方法として開示さ
れた特定の実施例に限定されはしないが、この発明が添
付の特許請求の範囲の範囲内にある実施例のすべてを含
むことが意図される。
【図面の簡単な説明】
第１図は先行技術の従来の０ＭＯＳ高電圧スイッチの略
回路図である。 第２図はこの発明の原理に従って製造されたＣＭＯＳ高
電圧スイッチの略回路図である。 図において、３および４は接続点、１０は従来のＣＭＯ
Ｓ高電圧スイッチ、１２はデコーダ、１４はＥＦＲＯＭ
セル、１５は入力手段、１６はＣＭＯＳインバータ、１
７は制御素子、１８は入力接続点、１９は汲み上げ手段
、２０は自走発振器、１１０は０ＭＯＳ高電圧スイッチ
、２２は切換手段、２４はレベルシフト手段、２６は接
続点である。 特許出願人　アドバンスト・マイクロ・デイノくイシズ
・インコーホレーテッド

Claims (20)

    【特許請求の範囲】
  1. （１）デコーダ出力と、イレイザブルでプログラマブル
    なリードオンリメモリへの入力との間をインターフェイ
    スさせるためのＣＭＯＳ高電圧スイッチであって： デコーダの出力から入力信号を受取るための入力手段と
    ； 導通経路とゲート電極を有する制御素子とを含み、導通
    経路の一方の端部が前記入力手段の出力に接続され、導
    通経路の他方の端部が出力接続点に接続され、ゲート電
    極が第１のより低い電源電位に接続され； 導通経路の前記他方の端部に接続され、第１の動作モー
    ドの間、出力接続点を第１のより高い電圧にまで汲み上
    げるためのポンプ手段と； 導通経路の前記他方の端部にまた接続され、第２の動作
    モードの間、第２のより低い電圧に出力接続点を切換え
    るための切換手段とを含む、スイッチ。
  2. （２）前記入力手段が、ＰチャネルＭＯＳトランジスタ
    とＮチャネルＭＯＳトランジスタからなるインバータで
    形成され、それらのゲート電極は一緒に接続されてその
    入力を規定し、それらのドレイン電極は一緒に接続され
    てその出力を規定し、前記Ｐチャネルトランジスタのソ
    ースは第１のより低い電源電位に接続され、Ｎチャネル
    トランジスタのソースは接地電位に接続される、特許請
    求の範囲第１項に記載のスイッチ。
  3. （３）前記制御素子が、そのドレインが前記インバータ
    の出力に接続され、そのソースが出力接続点に接続され
    るＮチャネルＭＯＳバストランジスタを含む、特許請求
    の範囲第２項に記載のスイッチ。
  4. （４）前記ポンプ手段がＮチャンネルＭＯＳ電流制限ト
    ランジスタを含み、そのドレインは第２のより高い電源
    電位に接続され、そのゲートは前記バストランジスタの
    ソースに接続され、そのソースがダイオードとしての働
    きをする第１のＮチャネルＭＯＳ電荷転送トランジスタ
    のゲートおよびドレイン電極に、そしてコンデンサの一
    方の端部に接続されており、前記第１の電荷転送トラン
    ジスタのソースは前記バストランジスタのソースに接続
    され、コンデンサの他方の端部は自走発振器に接続され
    る、特許請求の範囲第３項に記載のスイッチ。
  5. （５）前記切換手段がＰチャネルＭＯＳ切換トランジス
    タと第１のＰチャネルＭＯＳ電流制限トランジスタを含
    み、前記切換トランジスタはそのソースが第１のより低
    い電源電位に接続され、そのゲートが論理電圧に接続さ
    れ、そしてそのドレインが前記第１のＰチャネル電流制
    限トランジスタのソースに接続され、前記第１のＰチャ
    ネル電流制限トランジスタはそのゲートが前記デコーダ
    の出力に接続され、そしてそのドレインは出力接続点に
    接続される、特許請求の範囲第４項に記載のスイッチ。
  6. （６）前記論理電圧がハイすなわち「１」論理レベルで
    第１の動作モードを生み出し、そして前記論理電圧がロ
    ーすなわち「０」論理レベルで第２の動作モードを生み
    出す、特許請求の範囲第５項に記載のスイッチ。
  7. （７）前記スイッチ手段が第２のＰチャネルＭＯＳ電流
    制限トラジスタとダイオードとして働く第２のＮチャネ
    ルＭＯＳ電荷転送トランジスタからなるレベルシフト手
    段をさらに含み、前記第２のＰチャネル電流制限トラン
    ジスタはそのソースが第１のより低い電源電位に接続さ
    れ、そのゲートがデコーダの出力に接続され、そしてそ
    のドレインが第２の電荷転送トランジスタのゲートとド
    レインに接続され、第２の電荷転送トランジスタのソー
    スは前記第１の電荷転送トランジスタのゲートとドレイ
    ンに接続される、特許請求の範囲第６項に記載のスイッ
    チ。
  8. （８）第１の電源電位が約＋５Ｖで、第２の電源電位が
    約＋１０Ｖである、特許請求の範囲第７項に記載のスイ
    ッチ。
  9. （９）第２の動作モードの間、出力接続点の第２のより
    低い電圧がしきい値電圧降下の損失なしに第１の電源電
    位に近い、特許請求の範囲第８項に記載のスイッチ。
  10. （１０）デコーダが選択されているとき、入力信号がロ
    ーすなわち「０」論理レベルである、特許請求の範囲第
    ９項に記載のスイッチ。
  11. （１１）デコーダの出力と、イレイザブルでプログラマ
    ブルなリードオンリメモリへの入力との間をインターフ
    ェイスさせるためのＣＭＯＳ高電圧スイッチであって： デコーダの出力から入力信号を受取るための入力手段と
    ； 導通経路とゲート電極を有する制御素子とを含み、導通
    経路の一方の端部が前記入力手段の出力に接続され、導
    通経路の他方の端部が出力接続点に接続され、ゲート電
    極が第１のより低い電源電位に接続され； 導通経路の前記他方の端部に接続され、第１の動作モー
    ドの間、出力接続点を第１のより高い電圧にまで汲み上
    げるための汲み上げ手段と；さらに 第２の動作モードの間、出力接続点を第２のより低い電
    圧に切換えるためのＰチャネルＭＯＳ切換トランジスタ
    を含む切換手段を含み、前記切換トランジスタは論理電
    圧に応答して第１の動作モードと第２の動作モードの間
    で切換わる、スイッチ。
  12. （１２）前記入力手段がＰチャネルＭＯＳトランジスタ
    とＮチャネルＭＯＳトランジスタからなるインバータで
    形成され、それらのゲート電極は一緒に接続されてその
    入力を規定し、そしてそれらのドレイン電極は一緒に接
    続されてその出力を規定し、前記Ｐチャネルトランジス
    タのソースは第１のより低い電源電位に接続され、Ｎチ
    ャネルトランジスタのソースは接地電位に接続される、
    特許請求の範囲第１１項に記載のスイッチ。
  13. （１３）前記制御素子が、そのドレインが前記インバー
    タの出力に接続され、そしてそのソースが出力接続点に
    接続されるＮチャネルＭＯＳバストランジスタを含む、
    特許請求の範囲第１１項に記載のスイッチ。
  14. （１４）前記ポンプ手段がＮチャネルＭＯＳ電流制限ト
    ランジスタを含み、そのドレインは第２のより高い電源
    電位に接続され、そのゲートは前記バストランジスタの
    ソースに接続され、そのソースがダイオードとしての働
    きをする第１のＮチャネルＭＯＳ電荷転送トランジスタ
    のゲートおよびドレイン電極に、そしてコンデンサの一
    方の端部に接続され、前記第１の電荷転送トランジスタ
    のソースは前記バストランジスタのソースに接続され、
    コンデンサの他方の端部は自走発振器に接続される、特
    許請求の範囲第１３項に記載のスイッチ。
  15. （１５）前記切換手段が第１のＰチャネルＭＯＳ電流制
    限トランジスタをさらに含み、前記Ｐチャネル切換トラ
    ンジスタは、そのソースが第１の電源電位に接続され、
    そのゲートが論理電圧に接続され、そしてそのドレイン
    が前記第１のＰチャネル電流制限トランジスタのソース
    に接続され、前記第１のＰチャネル電流制限トランジス
    タはそのゲートが前記デコーダの出力に接続され、そし
    てそのドレインが出力接続点に接続される、特許請求の
    範囲第１１項に記載のスイッチ。
  16. （１６）前記論理電圧がハイすなわち「１」論理レベル
    で第１の動作モードを生み出し、そして前記論理電圧が
    ローすなわち「０」論理レベルで第２の動作モードを生
    み出す、特許請求の範囲第１５項に記載のスイッチ。
  17. （１７）前記切換手段が第２のＰチャネルＭＯＳ電流制
    限トランジスタとダイオードとしての働きをする第２の
    ＮチャネルＭＯＳ電荷転送トランジスタからなるレベル
    シフト手段をさらに含み、前記第２のＰチャネル電流制
    限トランジスタはそのソースが第１のより低い電源電位
    に接続され、そのゲートがデコーダの出力に接続され、
    そしてそのドレインが第２の電荷転送トランジスタのゲ
    ートおよびドレインに接続され、第２の電荷転送トラン
    ジスタのソースは前記第１の電荷転送トランジスタのゲ
    ートおよびドレインに接続される、特許請求の範囲第１
    ６項に記載のスイッチ。
  18. （１８）第１の電源電位が約＋５Ｖで、第２の電源電位
    が約＋１０Ｖである、特許請求の範囲第１４項に記載の
    スイッチ。
  19. （１９）第２の動作モードの間、出力接続点の第２のよ
    り低い電圧がしきい値電圧降下の損失なく第１の電源電
    位に近い、特許請求の範囲第１８項に記載のスイッチ。
  20. （２０）デコーダが選択されているとき、入力信号がロ
    ーすなわち「０」論理レベルである、特許請求の範囲第
    １１項に記載のスイッチ。
JP61141204A 1985-06-17 1986-06-16 Ｃｍｏｓ高電圧スイツチ Pending JPS61290817A (ja)

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