JPS6252797A

JPS6252797A - 半導体記憶装置

Info

Publication number: JPS6252797A
Application number: JP60192808A
Authority: JP
Inventors: Yasushi Terada; 寺田　康; Takeshi Nakayama; 武志中山; Kazuo Kobayashi; 和男小林
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1985-08-30
Filing date: 1985-08-30
Publication date: 1987-03-07
Also published as: US4733371A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野］この発明は半導体記憶装置に関し、特に、電気的に書込
み、消去可能な不揮発性メモリ（ＥＥＰＲＯＭ）に関す
る。

［従来の技術］ＥＥＰＲＯＭのコラムラッチ回路としては、ＩＥＥＥ　
　Ｉ　５ＳＣＣＤｉｇｅｓｔ　ｏｒ　　Ｔｅｃｈｎｉｃ
ａｌＰａｐｅｒｓ　、　Ｐｌ　７０　（１９８５）に示
されている。

第４図は上述の従来のコラムラッチ回路を示す電気回路
図であり、第５図は同じくコラムラッチ回路と高圧スイ
ッチとを示す電気回路図である。

まず、第４図および第５図を参照して、従来のＥＥＰＲ
ＯＭにおけるコラムラッチ回路の構成について説明する
。高圧スイッチ１には第１の高電圧ＶＰＰＩが与えられ
る。高圧スイッチ１は、第５図に示すように、エンハン
ス型ＭＯＳトランジスタ（以下、トランジスタと称する
）１０１，１０２と容１１０３とから構成される。同様
にして、第２の高圧スイッチ２はトランジスタ２０１．
２０２と容１１２０３とから構成される。

第１の高圧スイッチ１にはビット線３が接続され、第２
の高圧スイッチ２にはコントロールゲート１１４が接続
される。ビット線３は８ピツトで１バイトを構成する場
合には８本設けられ、コントロールゲート線４は８本の
ビット線３に対して１本設けられる。ビットＪＩ３には
、トランジスタ５１とデプレッション型ＭｏＳトランジ
スタ５２とからなるインバータ５が接続される。すなわ
ち、トランジスタ５１のゲートはビット線３に接続され
、そのソースは接地され、そのドレインとデプレッショ
ン型ＭＯＳトランジスタ５２のソースとゲートとが共通
接続され、ざらにトランジスタ７のゲートに接続される
。このトランジスタ７のソースは接地され、ドレインは
ビット線３に接続される。

ビット線３には、選択ゲート１１のドレインが接続され
、選択ゲート１１のゲートにはワード線１０が接続され
る。選択ゲート１１のソースはメモリトランジスタ１８
のドレインに接続され、メモリトランジスタ１８のソー
スは接地される。さらに、ビット線３にはＹゲート１４
のソースが接続され、このＹゲート１４のゲートにはＹ
ゲート線１３が接続され、ドレインにはｌ１０４１１１
６が接続される。

コントロールゲート線４にはトランジスタ６１とデプレ
ッション型ＭＯＳトランジスタ６２とからなるインバー
タ６が接続される。すなわち、トランジスタ６１のゲー
トはコントロールゲート線４に接続され、そのエミッタ
は接地される。トランジスタ６１のドレインはデプレッ
ション型ＭＯＳトランジスタ６２のソースとゲートに接
続されるとともに、トランジスタ８のゲートにも接続さ
れる。デプレッション型ＭＯＳトランジスタ６２のドレ
インには第１のクロック信号９が与えられる。また、コ
ントロールゲート線４にはトランジスタ８のドレインが
接続され、このトランジスタ８のソースは接地される。

さらに、フンロールゲート線４には選択ゲート１２のド
レインが接続され、この選択ゲート１２のゲートにはワ
ード線１０が接続され、ソースは前述のメモリトランジ
スタ１８のゲートに接続される。さらに、コントロール
ゲート線４はＹゲート１５のソースに接続され、このＹ
ゲート１５のゲートにはＹゲート線１３が接続され、ド
レインにはＣＧＪ１１７が接続される。

なお、第１のりＯツク信号９とトランジスタ７゜５１と
デプレッション型ＭＯＳトランジスタ５２とによってビ
ット線ラッチが構成され、第１のクロック信号９とトラ
ンジスタ８．６１とデプレッション型ＭＯＳトランジス
タ６２とによってビット線ラッチが構成される。これら
のビット線ラッチとコントロールゲート線ラッチとを総
称してコッチの動作について説明する。一般に、ＥＥＰ
ＲＯＭのメモリセルへの書込みは、スタティックＲＡＭ
と興なり、非常に長い時Ｆｌ（数ミリないし１０ミリ秒
）を要する。そのために、数多くのバイトの書換えを行
ないたいときや、全チップの内容を更新したいときや、
集積度が高いときには、数秒から数十秒要する。そこで
、６４にビット以上のＥＥＰＲＯＭでは、複数のバイト
の書込みを同時に行なうベージモード書込みが標準的に
備えられるようになってきている。

この場合、書込むべきデータを各ビット線３゜コントロ
ールゲートＩｉ！４ごとにラッチする必要がある。第４
図に示したメモリトランジスタ１８のゲートは２層にな
っていて、下側のゲートは絶縁体で覆われており、フロ
ーティングゲートと呼ばれる。この７０−ティングゲー
トに正負の電荷を蓄積することより、メモリトランジス
タ１８のしきい値を変化させ、“０パ、“１゛の２値情
報を記憶する。７０−ティングゲートとドレインがオー
バーラツプしている部分の一部の酸化膜は非常に薄く形
成されていて、この薄い酸化膜中に電子をトンネルさせ
、７０−ティングゲートとドレインとの闇でやり取りを
行なう。

すなわち、フローティングゲートに電子を注入し、メモ
リトランジスタ１８のしきい値を高い方にシフトさせる
ことを消去と呼び、情報″１″を記憶する。メモリトラ
ンジスタ１８から電子を引き抜き、しきい値を低い方に
シフトさせることをプログラムと呼び、情報“Ｏ″を記
憶する。消去のときは、ワード１１１１０．コントロー
ルゲート線４に高圧を印加し、ビットｓ！３を接地電位
にする。

プログラムのときは、ワード１１０とビット線３とに高
圧を印加し、コントロールゲートＩ！４を接地する。

最近のＥＥＦＲＯＭは、消去、プログラムに要する高圧
をチップ上で発生し、その電流供給能力が限られている
ため、高圧のスイッチングは高圧スイッチ１．２により
行なわれる。ビット線３を高圧に立上げるためには、ビ
ット線３をほぼ電源電圧レベルに保ち、Ｙゲート線１３
を接地電位にし、Ｙゲート１４をオフにして、第１の高
電圧ＶＦＦ＋を高電圧にすることにより行なわれる。

コントロールゲート線４を高圧に立上げるには、コント
ロールゲート線４をほぼ電源電圧レベルに保ち、Ｙゲー
ト線１３を接地電位にし、Ｙゲート１５をオフにし、第
２の高電圧ＶＦ　ｐ　２を高電圧にすることにより行な
われる。

すなわち、コラムラッチの役目は、データを更新すべき
バイトのコントロールゲート線の電位をほぼ電源電圧レ
ベルに保ち、また、データＭＯ”を書込みたいビットの
ビット１３をほぼ電源電圧レベルに保つことである。

第４図に示した例についてさらに詳細に説明する。書込
モードになると、第１のクロック信＠９が？１！源電圧
レベルになり、インバータ５．６がそれぞれ活性化され
る。ＣＧＪ１１７にはＩｌ＋！電圧レベルの信号が印加
され、ｌ１０１１１１６には入力データの反転信号が印
加され、書込みたいバイトのＹグー１１１１３が“Ｈ”
となる。

コントロールゲート線４がＨ°′になると、トランジス
タ８のゲートには“Ｌ”レベルが印加され、このトラン
ジスタ８がオフになる。これにより、高電圧■ｒｒ、が
高圧スイッチ２に印加されると、コントロールゲート線
４も高電圧に立上がる。ビット［１３が“Ｈ１１である
と、高電圧ＶＰＰ、が立上がったときに、ビット線３も
高電圧に立上がるが、ビット線３が“Ｌ”レベルである
と、トランジスタ７のゲートに“Ｈ”が印加され、トラ
ンジスタフはオンしているので、高電圧ＶＰＰ、が立上
がっても、ビット線３は°゛Ｌ″Ｌ″レベル、メモリト
ランジスタ１８はプログラムされない。

［発明が解決しようとする問題点］従来のＥＥＰＲＯＭは上述のように構成されているため
、高電圧として２系統ＶＰ　Ｆ　Ｉ　、　Ｖｒ　ｐ２を
持たなければならず、また高圧スイッチ１゜２による出
力の切換えが必要であり、ざらにインバータ５．６が必
要であった。高圧出力を２系統持つことは、チップ面積
の増大を招き、＾圧スイッチ１．２による高圧出力の切
換えが簡単ではないという欠点がある。しかも、近年で
は、ＥＥＰＲＯＭのＭＯＳ化が進んでいるが、０ＭＯ８
でインバータを形成すると、ゲートに高圧が印加され、
ラッチアップのおそれがあった。

それゆえに、その発明の主たる目的は、高圧発生系を１
つにし、この高圧の切換えも必要とせず、さらにインバ
ータを不要にし得る半導体記憶装置を提供することであ
る。

［問題点を解決するための手段］この発明に係る半導体記憶装置は、第１の高圧スイッチ
を構成するＩＡｌのトランジスタと、第１のクロック信
号が与えられる第３のトランジスタを第１の容量によっ
て容量結合し、第２の高圧スイッチを構成する第４のト
ランジスタと第２のクロック信号が与えられる第６のト
ランジスタとを第２の容量によって容量結合し、第１の
クロック信号に基づいて第１のトランジスタをオンさせ
、この第１のトランジスタから第２のトランジスタを介
してビット線を高圧に保持し、第２のクロック信号に基
づいて、第４のトランジスタをオンさせて、この第４の
トランジスタから第５のトランジスタを介してコントロ
ールゲート線を高圧に保持するようにしたものである。

［作用〕この発明に係る半導体記憶Ｍｉｌｌでは、高圧スイッチ
としての第１＃３よび第４のトランジスタをそれぞれ異
なるクロック信号に基づいて駆動し、ビット線およびコ
ントロールゲート線を高圧に保持するようにしたので、
高圧源を１つだけ設ければよく、インバータも不要にで
きる。

［発明の実施例］第１図はこの発明の一実施例を示す電気回路図であり、
第２図は第１図に示した高圧スイッチを用いた半導体記
憶装置のコラムラッチを示す回路図である。

まず、第１図および第２図を参照して、この発明の一実
施例の構成について説明する。第１の高圧スイッチ２０
は第１のトランジスタを構成するトランジスタ２１と、
第２のトランジスタを構成するトランジスタ２２と、第
３のトランジスタを構成するトランジスタ２４と、第１
の容量２３とその他に容量２５とから構成される。トラ
ンジスタ２１のドレインには高電圧ＶＰＦが与えられる
。

このトランジスタ２１のゲートは第２図に示すように、
第７のトランジスタ２７のソースからドレインを介して
ビット１１！３に接続されるとともに、トランジスタ２
２のドレインと容１２５の一端と第９のトランジスタ２
６のドレインと、トンジスタ２４のゲートとに接続され
る。

また、トランジスタ２１のソースは容１２３の一端とト
ランジスタ２２のゲートおよびソースとに接続される。

容量２５の他端およびトランジスタ２６のソースは接地
される。トランジスタ２６のゲートには第１のリセット
信号が与えられる。

トランジスタ２４のソースには第１のクロック信号φ１
が与えられる。

第２の高圧スイッチ３０は１１１の高圧スイッチ２０ど
同様にして構成され、第４のトランジスタと、第５のト
ランジスタ３２と、第６のトランジスタ３４と、第８の
トランジスタ３７と、第１０のトランジスタ３６と、第
２の容ｆ１３３と、その他に容ｆｌ１３５とを含む。そ
して、第１１のトランジスタ３１のドレインには高電圧
ＶＦＦが与えられ、Ｉ・ランジスタ３４のソースには第
２のクロック信号φ２が与えられ、トランジスタ３６の
ゲートには第２の９０７８１３号が与えられ、トランジ
スタ３７のドレインにはコントロールゲートｓ＊　４が
接続される。

なお、ワード線１０と、選択ゲート１１．１２と、Ｙゲ
ート榛１３と、Ｙゲート１４．１５と、１１０１１６、
！：、ＣＧ１１７．！：、メモリトランジスタ１８は前
述の第４図と同様にして構成される。

１４３図はこの発明の一実施例の動作を説明するための
タイミングチャートである。

次に、第１図ないし第３図を参照して、この発明の一実
施例の具体的な動作について説明する。

電源投入時および書込サイクル終了時において、第１の
リセット信ｆ３ａがトランジスタ２６のゲートに与えら
れるとともに、第２のリセット信号すがトランジスタ３
６のゲートに与えられる。応じて、トランジスタ２６お
よび３６がそれぞれ導通し、容１２５および３５にそれ
ぞれ蓄積されていた電荷が放電され、コラムラッチがリ
セットされる。

外部書込サイクルが始まると、ＣＧＩ１１７は第３図Ｃ
に示すように、′Ｈ″レベルに保たれ、Ｉ１０纏１６の
電位は入力データの１″、“０″に応じて、”Ｌ”、”
Ｈ’と変化する。第３図においては、入力データとして
“０”が入力され、ｄに示すように１．１０１１６が′
Ｈ″になった状態を示している。成るＹアドレスの組合
わせに対して、１本のＹゲート線１３が第３図ｅに示す
ようにＨＩＩとなり、Ｙゲート１４．１５がそれぞれ導
通する。それによって、ｌ１０１１１１（３と選択され
たバイトのビット＄１！３とが接続されるとともに、Ｃ
Ｇ１１７とコントロー　ル’７’　−１−４１１４と／
Ｊｔ　接続される。

コントロールゲート榛４が第３図ｒに示すように、′Ｈ
゛°となり、ビット［１３が第３図りに示すように、入
力データが１゛０″のとき、ＩＩ　Ｈ″レベルなる。外
部書込サイクルの間、クロック（ｆｆ号は第３図りに示
すように、゛Ｈ″レベルに保たれ、その結果、トランジ
スタ２７．３７が導通する。

それによって、ビット１１３ａよびコントロールゲート
１４のそれぞれの電位は容！１２５．３５に蓄積される
。

外部書込サイクルが終了すると、消去サイクルに入る。

消去サイクルでは、高電圧Ｖｅｒが第３図ｉに示すよう
に、２０Ｖまで立上がり、第３図ｊに示すように、クロ
ック信号φ２の発振が始まる。また、クロック信号も第
３図ｋに示すように、２０Ｖまで立上がる。消去サイク
ルの間、ビット１ａ３は第３閲見に示すように、′Ｌ°
°に保たれる。

このビット線３を“Ｌ”に保つ方法については図示して
いない。選択されたバイトのコントロールゲート１ｌｉ
１４はトランジスタ３４のゲート電位がＩｔ　Ｈ”であ
るため導通し、クロック信号φ２が容量３３を介してト
ランジスタ３１のソースに与えられる。それによって、
トランジスタ３１が導通し、コントロールゲート線４は
第３図−に示すように、高電圧Ｖｒｒに立上がる。

消去サイクルが終了すると、第２のリセット信号が第３
図ｎに示すように、ＩＩ　Ｈ１ルベルとなり、それによ
ってトランジスタ３６が導通する。すると、容量３５に
蓄積されていた電荷が放電され、コントロールゲート線
４のラッチがリセットされ、次のプログラムサイクルの
間、コントロールゲート線４は第３図０に示すように、
゛Ｌ″レベルに保たれる。

プログラムサイクルでは、第３図ｐに示すように、クロ
ック信号φ、の発振が始まり、トランジスタ２４がオン
：ナノを繰返し、８１２３４！−介してトランジスタ２
１もオンする。その結果、′１ｊ４３図ｑに示すように
、高電圧ＶＰ？が立上がり、第２のクロック信号も第３
図「に示すように高電圧に立上がる。その結果、′Ｍ３
図Ｓに示すように、“０゛°を１込みたいビットのビッ
ト９１３が高電圧に立上がる。プログラムが終Ｉすると
、第３図ｔに示すように、第１のリセット信号がＨ”に
なり、トランジスタ２６が導通して、容１２５に蓄積さ
れていた電荷が放電され、コラムラッチがリセットされ
る。

［発明の効果］以上のように、この発明によれば、高圧スイッチを駆動
するためのクロック信号を、消去、プログラム用として
２系統設け、さらにそのクロック信号の高圧スイッチ・
＼の伝達を制御すること（より、バイトの選択、“０″
、１″の書込みを行なうように構成したので、素子数を
少なくでき、インバータが不要でコンパクトなコラムラ
ッチを有する半導体記憶装置を得ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の高圧スイッチを示す電気
回路図である。第２図はこの発明の一実施例の電気回路
図である。第３図はこの発明の一実施例の動作を説明す
るためのタイミングチャートである。第４図は従来のコ
ラムラッチを示す電気回路図である。第５図は従来の高
圧スイッチを示す電気回路図である。図において、３はビット線、４はコントロールゲート纏
、１０はワード線、１１．１２は選択ゲート、１３はＹ
ゲート纏、１４．１５はＹゲート、１６はＩ１０線、１
７はＣＧ線、１８はメモリトランジスタ、２０．３０は
高圧スイッチ、２１゜２２．２３，２４，２６．２７．
３１．３２．３４．３６．３７はエンハンス型ＭＯＳト
ランジスタ、２３．２５．３３．３５は容量を示す。児１図第５図手続補正書（自発）

Claims

【特許請求の範囲】

（１）ビット線とコントロールゲート線とを含む半導体
記憶装置であつて、そのドレインが高圧端子に接続され、そのゲートが前記
ビット線に接続される第１のトランジスタ、そのドレインが前記ビット線に接続され、そのゲートと
ソースが前記第１のトランジスタのソースに接続される
第２のトランジスタ、その一端が前記第１のトランジスタのソースと前記第２
のトランジスタのゲートとソースとに接続される第１の
容量、そのドレインが前記第１の容量の他端に接続され、その
ゲートが前記ビット線に接続され、そのソースに第１の
クロック信号が与えられる第３のトランジスタ、そのドレインが前記高圧端子に接続され、そのゲートが
前記コントロールゲート線に接続される第４のトランジ
スタ、そのドレインが前記コントロールゲート線に接続され、
そのゲートとソースが前記第４のトランジスタのソース
に接続される第５のトランジスタ、その一端が前記第４
のトランジスタのソースと前記第５のトランジスタのゲ
ートとソースとに接続される第２の容量、およびそのドレインが前記第２の容量の他端に接続され、その
ゲートが前記コントロールゲート線に接続され、そのソ
ースに第２のクロック信号が与えられる第６のをトラン
ジスタを備えた、半導体記憶装置。
（２）さらに、そのゲートに第３のクロック信号が与え
られる第７のトランジスタと、そのゲートに第４のクロ
ック信号が与えられる第８のトランジスタとを含み、前記第７のトランジスタのドレインには、前記ビツト線
が接続され、前記第７のトランジスタのソースには前記
第１のトランジスタのゲートと前記第２のトランジスタ
のドレインと前記第３のトランジスタのゲートが接続さ
れ、前記第８のトランジスタのドレインには、前記コントロ
ールゲート線が接続され、前記第８のトランジスタのソ
ースには、前記第５のトランジスタのゲートと前記第６
のトランジスのドレインと前記第７のトランジスタのゲ
ートとが接続される、特許請求の範囲第１項記載の半導
体記憶装置。（３）さらに、前記第３のトランジスタの
ゲートにドレインが接続され、ゲートに第１のリセット
信号が与えられ、ソースが接地される第９のトランジス
タ、および前記第７のトランジスタのゲートにドレインが接続され
、ゲートに第２のリセット信号が与えられ、ソースが接
地される第１０のトランジスタを含む、特許請求の範囲
第２項記載の半導体記憶装置。