JPS63251999A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体記憶装置に関し、特に例えば電気的に
ｍ込み・消去可能な不揮発性半導体記憶装置（以下ＥＥ
ＰＲＯＭという）のコラムラッチ回路の改良に関する。

〔従来の技術〕

第３図は従来の６４にビットＥＥＦＲＯＭのメモリセル
アレイおよびコラムラッチを部分的に示す回路図である
。図においてＭ、ＭＭ Ｏ，０１５，Ｏ’ ０．１は各々１バイトのメモリセルブロックであり、図
示しないがＭ２Ｓ、５１１までの計８１９２バイトのメ
モリセルブロックが設けられる。１バイトは８ビツトよ
り構成され、総計６４にビットとなる。

各１ビツトのメモリセルは選択ゲートトランジスタ１お
よびメモリトランジスタ２から成り、選択ゲートトラン
ジスタ１のドレインはビット線３に、ゲートはワード線
４に、ソースはメモリトランジスタ２のドレインにそれ
ぞれ接続される。メモリトランジスタ２のソースは接地
される。ワード線４はメモリセルブロックＭｏ、ｏ・・
・のアレイの列数に対応して全部で５１２本設けられ、
Ｘデコーダ５の出力によりいずれか１本が選択される。

各ビット線３はＹゲートトランジスタ６のソースに接続
され、このＹゲートトランジスタ６のゲートはＹゲート
線７に、ドインはＩ１０線８にそれぞれ接続される。Ｉ
１０線８は各メモリセルブロック”ｏ、ｏ・・・に対し
１バイトのデータを同時に入出力可能なように、Ｉｌｏ
。〜ｌ１０７の８本設けられる。Ｙゲート線７はメモリ
セルブロックＭｏ、ｏ・・・のアレイの行数に対応して
全部で１６６本設られ、Ｙデコーダ９の出力によりいず
れか１本が選択される。各Ｙゲート線７には、前述した
各々８個のＹゲートトランジスタ６とは別のＹゲートト
ランジスタ１０のゲートが接続され、このＹゲートトラ
ンジスタ１０のソースはコントロールゲート線１１に、
ドレインはＣＧ線１２にそれぞれ接続される。

また各ワード線４には、前述した各メモリセルの選択ゲ
ートトランジスタ１とは別の、各メモリセルブロックＭ
Ｏ，Ｏ・・・ごとに１つの、すなわち１バイトごとに１
つの選択ゲートトランジスタ１３のゲートが接続される
。各選択ゲートトランジスタ１３のドレインは対応のコ
ントロールゲート線１１に、ソースは対応のメモリセル
ブロック内の８個の各メモリトランジスタ２のコントロ
ールゲートにそれぞれ接続される。

各ビット線３の終端には、トランジスタ１４゜１５およ
び容量Ｃ１から成る高圧スイッチ１６、トランジスタ１
７および容量Ｃ２から成るビット線ラッチ１８、ならび
にビット線ランチ１８のラッチ内容に応答して導通、非
導通するトランジスタ１９がそれぞれ設けられる。トラ
ンジスタ１４のドレインには、図示しないチャージポン
プなどの高電圧発生源から高電圧Ｖ１．が与えられる。

トランジスタ１４のゲートはノードＮ１においてビット
線３およびトランジスタ１５のソースと接続され、その
ソースはノードＮ２において容量Ｃ１の一方電極および
トランジスタ１５のゲートおよびドレインと接続される
。容ｆｆ１ｃ１の他方電極には、トランジスタ１９を介
してチャージアップクロック信号φ１が与えられる。ト
ランジスタ１９のゲートには容量Ｃ２の一方電極および
トランジスタ１７のドレインが接続され、容ｌＣ２の前
記一方電極はざらにノードＮ１でビット線３と接続され
ている。容量Ｃ２の他方！ｉおよびトランジスタ１７の
ソースは接地され、トランジスタ１７のゲートにはリセ
ット信号Ｒ８Ｔｌが与えられる。

また各コントロールゲート１１１１の終端には、トラン
ジスタ２０．２１および容量Ｃ３から成る高圧スイッチ
２２、トランジスタ２３および容量Ｃ４から成るコント
ロールゲート線ラッチ２４、ならびにコントロールゲー
ト線ラッチ２４のラッチ内容に応答して導通、非導通す
るトランジスタ２５がそれぞれ設けられる。その構成は
前述した高圧スイッチ１６およびビット線ランチ１８と
同様であり、ビット線ラッチ１８およびコントロールゲ
ート線ラッチ２５を総称してコラムラッチという。

一方、第３図に示したメモリトランジスタ２のゲートは
２層になっていて、下側のゲートは絶縁体で覆われてお
り、フローティングゲートと呼ばれる。このフローティ
ングゲートに正負の電荷を蓄積することにより、メモリ
トランジスタ２のしきい値を変化させ、“０”、“１″
の２値情報を記憶する。７０−ティングゲートとドレイ
ンがオーバラップしている部分の一部の酸化膜は非常に
博く形成されていて、この薄い酸化膜中を電子をトンネ
ルさせ、フローティングゲートとドレインとの間でやり
取りする。すなわち、コントロールゲートに高圧を印加
してフローティングゲートに電子を注入し、メモリトラ
ンジスタ２のしきい値を八い方にシフトさせることを消
去と呼び、情報“１”が記憶される。またトレインに高
圧を印加してフローティングゲートから電子を引き抜き
、メモリトランジスタ２のしきい値を低い方にシフトさ
せることをプログラムと呼び、情報“０″が記憶される
。消去のときはワード線４およびコントロールゲート線
１１に高圧を印加し、ビット線３を接地電位にする。プ
ログラムのときはワード線４およびビットＩ！３に高圧
を印加し、コントロールゲート線１１を接地電位にする
。

第３図に示すように、１バイト中の８個のメモリセルの
メモリトランジスタ２のコントロールゲートは共通接続
されており、プログラムを行うときにはこの８ｇＡのメ
モリセルに対しまず一括消去が行なわれてすべて“１″
が書込まれた侵、当該８個のうち情報“０″を店込むべ
きビットのメモリセルに対し一括プログラム動作を行う
。消去およびプログラム時に印加される高圧パルスの時
間幅は通常１ミリ秒ないし数ミリ秒程度であるので、１
バイトのメモリセルにデータを書込むためには１０ミリ
秒程度の時間を要する。したがって、バイトごとに書込
みを行なっていたのでは、チップ全体にデータを書込む
ためには非常に長い時間を必要とする。

このため、６４にビット以上の高集積ＥＥＰＲＯＭでは
、同一ワードＩｉＪ上の複数バイト（第３図の例では１
６バイト）について一括書込みを行なうベージモードと
いう機能が備えられており、第４図はそのベージモード
書込みの簡単なブロック図を示す。ベージモード書込み
では、書込みサイクルは外部書込みサイクルＳ１と内部
書込みサイクルＳ２とに分けられる。外部書込みサイク
ルＳ１は、外部からデバイスにデータを書込むサイクル
であり、例えばスタティックＲＡＭに書込むのと同様な
方法でアドレス指定を行ない、データを入力する。しか
し、このサイクルでは、入力されたデータはメモリセル
に１込まれるのではなく、以下に述べるようにして各ビ
ット線３．コントロールゲート線１１に設けられたコラ
ムラッチ１９゜２５にとり込まれる。

すなわち電源投入時および書込みサイクル開始時におい
て、リセット信号Ｒ３Ｔ１．Ｒ８Ｔ２がまずコラムラッ
チ１８．２４にそれぞれ与えられ、これによりトランジ
スタ１７．２３が導通して容ｆｆ１ｃ、Ｃ４にそれぞれ
蓄積されていた電荷が放電され、コラムラッチ１８．２
４がリセットされる。次に外部書込みサイクルＳ１にな
ると、ＣＧ線１２には電源電圧レベル（５■）の信号が
印加され、Ｉ１０線８には入力データの反転信号が印加
される。またアドレス指定を受けたＹデコーダ９の働き
により、書込みたいバイトに対応する唯１本のＹゲート
線７のみが電源電圧レベル（“Ｈ”レベル）になり、当
該バイトのＹゲートトランジスタ６および１０が導通す
る。これにより当該バイトのコントロールゲートａ１１
がＣＧ線１２に接続されて“ＨＩＩレベルになるととも
に、当該バイトの８本のビット線３が対応のＩ１０線８
にそれぞれ接続されて、入力データの“０”に対応して
゛”　Ｈ”レベル、“１″に対応して“Ｌ　Ｉ＋レベル
になる。これにより、書込みたいバイトのビット線３お
よびコントロールゲート線１１のそれぞれの電位は、対
応のコラムラッチ１８．２４の８吊Ｃ２，Ｃ４に蓄積さ
れてラッチされる。

次に別のアドレス指定を行ない、データを入力すること
により、同一ワード線４上の別の書込みたいバイトに対
応するコラムラッチ１８．２４にその情報をラッチする
。このような動作を繰り返すことにより、１ペ一ジ分の
書込み情報をコラムラッチ１８．２４に蓄積する。すな
わちコラムラッチ１８．２４の役目は、データを更新す
べきバイトのコントロールゲート線１１の電位をほぼ電
源電圧レベルに保ち、またデータ“Ｏ”を書込みたいビ
ットのビットｌ１１３の電位をほぼ電源電圧レベルに保
つことである。この外部内込みサイクルＳ１の継続する
期間はタイマー王により制御されている。

外部書込みサイクルＳ１が終了すると自動的に内部書込
みサイクルＳ２に移る。このサイクルでは、内部でチャ
ージポンプなどを用いて高電圧Ｖ、Ｐが発生され、コラ
ムラッチ１８．２４にラッチされているデータをもとに
、高圧スイッチ１６゜２２によりビ、ット線３．コント
Ｏ−ルゲートｌ１１１１が高圧に昇圧され、１ペ一ジ分
のメモリセルの消去およびプログラムが一括して行なわ
れる。詳細は後述するが、まず消去サイクルにおいて消
去が、１ページのうち書換えたいバイトの全メモリセル
について一括して行なわれ、次にプログラムサイクルに
おいてプログラムが、前記書換えたいバイトのうちＯ″
を書込むべきビットのメモリセルに対して一括して行な
われる。

消去サイクルでは高電圧Ｖ１．が２０Ｖまで立上り、チ
ャージアップクロック信号φ２がＯＶ、５■に発振を始
める。このときビット線３は、例えばビット線３と接地
間に設けた図示しないトランジスタを導通させることに
より゛Ｌ″レベルに保たれる。外部書込みサイクル時に
ビット線３のコラムラッチ１８の容ｆｆ１ｃ、、　に”
Ｈ”　レベル（５Ｖ）がラッチされている場合には、ビ
ット線容量とラッチ容量Ｃ２の比を約１０＝１とした場
合、ビット１ｉ１３の電位は約０．２〜０．３Ｖの“Ｌ
”レベルフローティング状態となる。書換えを行なうべ
きバイトすなわち、外部書込みサイクル時にコントロー
ルゲート線１１のコラムラッチ２４の容はＣ４に“Ｈ”
レベルがラッチされているバイトでは、対応のトランジ
スタ２５が導通しており、したがってチャージアップク
ロック信号φ２は書換えを行なうべきバイトに対応する
高圧スイッチ２２の容ｆｆｔｃ３にのみ印加されて、次
のようにして当該バイトのコントロールゲート線１１の
電位を高電圧に立ち上げる。

すなわち、まずクロック信号φが５Ｖになったときに、
容量Ｃ３の容量結合によりノードＮ４がチャージアップ
する。このときそのノードＮ４の電位からトランジスタ
２１のしきい値電圧ｖＴｌｌだけ下った電位がノードＮ
３の電位となり、その電位になるとトランジスタ２０を
通じてノードＮ４が充電される。そしてクロック信号φ
２がＯＶになり、ある電位でノードＮ３．Ｎ４は安定す
る。

その侵りＯツク信号φ２が再び５Ｖになると、前と同様
にして容量Ｃ３の容量結合によりノードＮ４がさらにチ
ャージアップされ、ノードＮ３の電位が上昇する。以後
この動作を繰り返すことによリノードＮ３．Ｎ４の電位
は上昇していき、ノードＮ３すなわちコントロールゲー
ト線１１の電位は最終的にｖＰ、＋ｖＴＦｌまで上昇す
る。このようにａｌｆｆｉ圧■ＰＰを高圧スイッチ２２
でスイッチングしてコントロールゲート線１１の電位を
高圧に立ち上げるのは、高電圧ｖＰＰがチャージポンプ
等を用いてチップ上で発生され、その電流供給能力が限
られているためである。

一方、アドレス指定を受けたＸデコーダ５の働きにより
、書換えを行なうべきページに対応する唯１本のワード
線４のみが、消去サイクルおよび次のプログラムサイク
ルの同高電圧となっており、当該ワード線４上の選択ゲ
ートトランジスタ１および１３が導通している。これに
より上述したようにコントロールゲートＩＩａ１１が高
圧に立ち上がると、前記導通している選択ゲートトラン
ジスタ１３を介してメモリトランジスタ２のコントロー
ルゲートに高圧が印加され、書換えを行なうべきバイト
の全メモリセルの一括消去が行なわれる。

消去サイクルが終了すると、リセット信号Ｒ８Ｔ２が“
Ｈ”レベルとなり、それによってトランジスタ２３が導
通する。すると、容量Ｃ４に蓄積されていた電荷が放電
され、コントロールゲート線１１のラッチがリセットさ
れ、次のプログラムサイクルの間、コントロールゲート
線１１は“Ｌルベルに保たれる。

プログラムサイクルでは、消去サイクルと同様に高電圧
ｖＰＰが２０Ｖまで立上がり、またチャージアップクロ
ック信号φ１の発振が始まる。００パを書込みたいビッ
トに対応するビット線３の“ＨＩＩの電位は容量Ｃ２に
ラッチされているため、対応のトランジスタ１９は導通
しており、したがってりＯツク信号φ１は該導通してい
るトランジスタ１９を介して、“０″を書込みたいビッ
トに対応する高圧スイッチ１６の容量Ｃ１にのみ印加さ
れる。それによって、前述と同様に高圧スイッチ１６が
作動し、ビット線３は′Ｂ電正に立上がる。これにより
“０″を書込むべきメモリセルのメモリトランジスタ２
のドレインに高電圧が印加されてプログラムが行なわれ
る。

プログラムが終了すると、リセット信号Ｒ８Ｔ１が“Ｈ
″になり、トランジスタ１７が導通して容量Ｃ２に蓄積
されていた電荷が放電され、ビット線３のラッチはリセ
ットされる。

〔発明が解決しようとする問題点〕 従来の半導体記憶装置は以上のように構成されており、
コラムラッチ部分は、容量で形成されてダイナミックに
なっているので、ＰＮ接合の接合リーク等が多い時には
ラッチされていたデータが消失してしまうという問題点
があった。

この点を改良するため容量ｃ、ｃ４によるうッヂ部分を
、第５図に示すようにスタティックＲＡＭのメモリセル
などによく用いられるＣＭＯＳインバータで構成したも
のも提案されている。第５図はビット線３のコラムラッ
チ１８を、入出力をループに接続した２つのＣＭＯＳイ
ンバータ２６．２７で構成した場合を示し、ビット線３
はＣＭＯＳインバータ２７の入力に、該ＣＭＯＳインバ
ータ２７の出力はＣＭＯＳインバータ２６の入力に、該
ＣＭＯＳインバータ２６の出力はビット線３にそれぞ接
続されている。ＶＤＯは電源である。

また図示しないがコントロールゲート線１１のコラムラ
ッチ２４も同様に構成される。第５図の場合、例えばビ
ット線３の“１」”の電位は、ＣＭＯＳインバータ２７
の出力が“Ｌパ、これを受けてＣＭＯＳインバータ２６
の出力が“Ｈ”となることによりコラムランチ１８にラ
ッチされる。

ところが、上記の０ＭＯ８構成では、リーク等がなく動
作マージンが大きくなるものの、例えばｎチャネルＭＯ
Ｓトランジスタのみで構成する場合に比べてｐ形塁板上
にｎウェル領域を作らなければならず、かつこのｎウェ
ル領域とｎチャネルＭＯＳトランジスタの能動領域とは
ラッチアップの防止などの理由からある程度距離を保た
なければならないので、所要面積が大きく（２７００μ
ＴｒＬ２程度）なり、半導体記憶装置としてのチップサ
イズが増大してしまうという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、チップサイズの増大をおさえた、動作マージ
ンの大きな半導体記憶装置を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る半導体記憶装置では、情報書込み時に所
定の信号線の信号レベルをラッチするためのラッチ回路
を、ゲートおよびドレインが互いに交差接続されるとと
もにソースが接地されかつ一方の前記ドレインが所定の
信号線に接続された第１および第２のＭＯＳトランジス
タと、該第１および第２のＭＯＳトランジスタと同極性
で該第１および第２のＭＯＳトランジスタのそれぞれの
前記ドレインと電源端子との間に挿入された第３および
第４のＭＯＳトランジスタとで構成している。

〔作用〕

この発明におけるラッチ回路は同極性のＭＯＳトランジ
スタから成り、情報書込み時に所定の信号線の信号レベ
ルをスタティックにラッチする。

〔実施例〕

第１図はこの発明による半導体記憶装置の一実施例を示
す部分回路図であり、特にコラムラッチ回路およびその
周辺の回路部分を示すものである。

図において１６．２２はそれぞれビット′ａ３およびコ
ントロールゲート線１１の高圧スイッチ、１９．２５は
それぞれヂャージアップクロック信号φ１．φ２の通過
、遮断を制御するトランジスタであり、いずれも第３図
の従来回路と同様の構成を有している。１８はトランジ
スタ２６〜２９から成るビット線３のコラムラッチ、２
４はトランジスタ３０〜３３から成るコントロールゲー
ト線１１のコラムラッチである。ここでトランジスタ２
６〜３３は全てｎチャネルエンハンスメント型ＭＯ８ト
ランジスタである。

トランジスタ２７．２９のゲートおよびドレインは互い
に交差接続され、ソースは接地されている。トランジス
タ２６．２８はそれぞれトランジスタ２７．２９のドレ
インと電源Ｖ。０どの間に挿入され、それらのゲートに
は制御信号Ｃ０Ｎ１が与えられる。同様にトランジスタ
３１．３３のゲートおよびドレインは互いに交差接続さ
れ、ソースは接地されている。トランジスタ３０．３２
はそれぞれトランジスタ３１．３３のドレインと電源Ｖ
ＤＤとの間に挿入され、それらのゲートにはトランジス
タ２６．２８と同じ制御信号Ｃ０Ｎ１が与えられる。ビ
ット線３に挿入されたトランジスタ３４は、高圧スイッ
チ１６からビット線３に伝わる高電圧の波形を、そのゲ
ートに与えられる制御信号ＣＯＮ２に応じて波形整形す
るためのものであり、コントロールゲート線１１に挿入
されたトランジスタ３５は、高圧スイッチ２２からコン
トロールゲート線１１に伝わる高電圧の波形を、そのゲ
ートに与えられる制御信号Ｃ０Ｎ３に応じて波形整形す
るためのものである。またビット線３およびコントロー
ルゲート線１１と接地との間にそれぞれ接続された１−
ランジスタ３６．３７は、それらのゲートに与えられる
リセット信号Ｒ８Ｔ３、Ｒ８Ｔ４に応答して導通し、高
圧スイッチ１６．２２の働きにより立上っていたビット
線３およびコントロールゲート線１１の高圧を抜くため
のものである。

第２図は第１図の回路の動作を示すタイミングチャート
である。以下、第２図のタイミングチャートの他、第３
図の従来回路を参照しつつ、第１図の回路の動作を説明
する。

電源投入時および書込みサイクル開始時において、リセ
ット信号Ｒ８Ｔ３が第２図ａに示すように“ＨＩＩレベ
ルになりトランジスタ３６のゲートに与えられるととも
に、リセット信号Ｒ８Ｔ４が第２図すに示すようにＨＩ
Ｉレベルになりトランジスタ３７のゲートに与えられる
。応じて、トランジスタ３６および３７がそれぞれ導通
し、ビット線３およびコントロールゲート１１１１はと
もに“Ｌ　ＩＩレベルにリセットされる。また第２図Ｕ
に示すように、制御信号Ｃ０Ｎ１は外部書込みサイクル
、消去サイクルおよびプログラムサイクルの期間のみ“
Ｈ”レベルになり、応じてトランジスタ２６．２８．３
０．３２が導通してコラムラッチ１８．２４が活性化さ
れる。それ以外の期間はｔｉｌｊｔｌｌ信号Ｃ０Ｎ１は
“し”レベルであり、コラムラッチ１８．２４を非活性
にし、消Ｙ１電流をおさえるようにしている。

外部書込みサイクルが始まると、ＣＧ線１２は第２図Ｃ
に示すように“Ｈ”レベルに保たれ、■１０線８の電位
は入力データの“１　ｎ、“０”に応じて、それぞれ“
Ｌ″、“ト１”と変化する。第２図においては、入力デ
ータとして“ＯＨが入力され、ｄに示すようにＩ１０線
８が“Ｈ”になった状態を示している。成るＹアドレス
の組合せに対して、Ｙデコーダ９の働きにより唯１本の
ＹゲートＦｉ１７が第２図ｅに示すようにＨ”となり、
当該Ｙゲート＄１７上のＹゲートトランジスタ６゜１０
がそれぞれ導通する。それによってＩ１０線８と、前記
Ｙアドレスの組合せにより選択されたバイトの各ビット
線３とが接続され、当該ビット線３は入力データの“０
″に対応して第２図９に示すように“Ｈ″になるととも
に、図示しないが入力データの“１”に対応して“Ｌ”
になる。またＣＧ線１２と選択されたバイトのコントロ
ールゲート線１１とが接続され、コントロールゲート線
１１は第２図ｆに示すように゛Ｈ”になる。

外部書込みサイクルの間、制御信号ＣＯＮ２゜Ｃ０Ｎ３
は第２図り、ｉに示すように、′Ｉ−１″レベルに保た
れ、その結果、トランジスタ３４，３５が導通する。そ
れによって、前記選択されたバイトのビット線３および
コントロールゲート線１１のそれぞれの電位はコラムラ
ッチ１８．２４にそれぞれラッチされる。すなわち“Ｉ
」″レベルが与えられたときトランジスタ２９．３３が
導通、トランジスタ２７．３１が非導通して、ラッチの
ノードＮ１．Ｎ３は“Ｈ”レベルにスタティックにラッ
チされ、一方“Ｌ″レベル与えられたとぎトランジスタ
２７．３１が導通、トランジスタ２９．３３が非導通し
て、ラッチのノードＮｌ。

Ｎ３は“Ｌ　１１レベルにスタティックにラッチされる
。このような処理が同一ワード線４上の、すなわち同一
ページの書換えたいすべてのバイトに対して行なわれる
。

外部書込みサイクルが終了すると、消去サイクルに入る
。消去サイクルでは、制御信号ＣＯＮ２は第２図ｊに示
すように°°Ｌ”レベル、リセット化＠Ｒ８Ｔ３は第２
図ｋに示すように“１」°°レベルに保たれる。これに
よりトランジスタ３４は非導通、トランジスタ３６は導
通し、ビット線３はコラムランチ１６から切離され接地
されて、第２図１に示すように“Ｌ　ＩＴレベルに保た
れる。なおリセットＲ８Ｔ３を第２図にのように“Ｈ”
レベルにせずにトランジスタ３６を導通させず、ビット
線３をフローティング状態のままに維持しておくことも
できる。

また消去サイクルでは、高電圧ＶＰＰが第２図ｍに示す
ように、２０Ｖまで立上り、第２図ｍに示すように、チ
ャージアップクロック信号φ２の発振が始まる。また、
制御信号Ｃ０Ｎ３も第２図０に示すように、２０Ｖまで
立上がる。書換えたいバイトのコントロールゲート線１
１のラッチのノードＮ３はＨ１１レベルにラッチされて
いるため、トランジスタ２５は導通しており、クロック
信号φ２が該導通しているトランジスタ２５を介して容
ｆｆ１ｃ３に与えられる。それによって、高圧スイッチ
２２が作動し、書換えたいバイトのコントロールゲート
線１１は第２図ｍに示すように、高電圧に立上がる。ま
た第２図のタイミング図には図示しないが、成るＸアド
レスの組合せに対してＸデコーダ５の働きにより、書換
えたいページに相当する唯１本のワードｌ１１４が高電
圧となっており、当該ワード線４上の選択ゲートトラン
ジスタ１゜１３がそれぞれ導通している。これにより書
換えたいバイトの全メモリランジスタ２のコントロール
ゲートに高圧パルスが印加されて消去が行なわれる。

このとき、高圧スイッチ２２からコントロールゲート線
１１に伝わる高電圧は制御信号Ｃ０Ｎ３により制御され
たものとなっており、したがってチャージポンプ等の高
電圧発生源から各高圧スイッチ２２に至るまでのｖ３．
信号線の距離の大小による時定数の違いにかかわらず、
すべてのコントロールゲート線１１に対して均一な値お
よび波形の高電圧を伝えることが可能となる。すなわち
、トランジスタ３５のゲートに与えられる制御信号Ｃ０
Ｎ３を、ＶＰＰ信号線の最も長くなる所のくすなわち時
定数が最も大きく高電圧波形が最もなまる所の）高電圧
波形よりも早く立上がることがないようにしておけば、
コントロールゲート線１１に伝わる高電圧の値および波
形はずぺて制御信号Ｃ０Ｎ３により制御された均一なも
のとなる。これによりすべてのメモリトランジスタ２の
しきい値シフト量を均一にし、かつメモリトランジスタ
２に過度のストレスを与えないようにすることができる
。

消去サイクルが終了すると、リセット信号Ｒ８Ｔ４が第
２図ｑに示すように、“Ｈ″レベルなり、それによって
トランジスタ３７が導通する。

すると消去期間中に立上っていた高圧が抜け、コントロ
ールゲート線１１のラッチがリセットされ、次のプログ
ラムサイクルの間、コントロールゲート線１１は第２図
ｒに示すように、Ｌ　ＩＩレベルに保たれる。

プログラムサイクルでは、高電圧ＶＰＰが第２図Ｓに示
すように、２０Ｖまで立上り、第２図ｔに示すように、
クロック信号φ１の発振が始まる。

また、制御信号ＣＯＮ２も第２図■に示すように、２０
Ｖまで立上がる。制御信号Ｃ０Ｎ３は第２図Ｗに示すよ
うに、“Ｌ″レベルなり、応じてトランジスタ３５は非
専通となる。ＯＩＩを書込みたいビットに対応するビッ
ト線３のラッチのノードＮ１は“Ｈ”レベルにラッチさ
れているため、トランジスタ１９は導通しており、クロ
ック信号φ１がｖＡ）９通しているトランジスタ１９を
介して容量Ｃ１に与えられる。それによって、高圧スイ
ッチ１６が作動し、ビット線３は第２図Ｘに示すように
、高電圧に立上がる。また前述したように、書換えたい
ページに相当する唯１本のワード線４が高電圧となって
おり、該ワード線４上の選択ゲートトランジスタ１．１
３が導通している。これにより“０″を書込みたい全ビ
ットのメモリトランジスタ２のドレインに高圧パルスが
印加されてプログラムが行なわれる。このとき、高圧ス
イッチ１６からビット線３に伝わる高電圧は、前述した
コントロールゲート線１１の場合と同様、制御信号ＣＯ
Ｎ２により制御され均一化されたものとなっている。

プログラムが終了すると、第２図ｙに示すように、リセ
ット信号Ｒ８Ｔ３がＨ”になり、トランジスタ３６が導
通して、プログラム期間中に立上っていた高圧が抜け、
ビット線３のラッチはすセットされる。以上で一連の書
込みサイクルは終了し、第２図２に示すように制御信号
Ｃ０Ｎ１はＬ　ｌ？レベルに立下がり、トランジスタ２
６．２８．３０．３２は非導通となってコラムラッチ１
８．２４は非活性化される。

〔発明の効果〕

以上説明したように、この発明によれば、情報書込み時
に所定の信号線の信号レベルをラッチするためのラッチ
回路を、ゲートおよびドレインが互いに交差接続される
とともにソースが接地されかつ一方の前記トレインが所
定の信号線に接続された第１および第２のＭＯＳトラン
ジスタと、該第１および第２のＭＯＳトランジスタと同
極性で該第１および第２のＭＯＳトランジスタのそれぞ
れの前記ドレインと電源端子との間に挿入された第３お
よび第４のＭＯＳトランジスタとで構成したので、従来
の０ＭＯ８構成のコラムラッチでは２７００μｍ２程度
であった所要面積が１３５０μＴｒＬ２程度で済むこと
からチップサイズの減少が可能となり、さらにスタティ
ックにデータをラッチするものであるからラッチデータ
の消失のおそれはなく動作マージンも大きくなるという
効果が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図はそ
の動作のタイミングチャート、第３図は従来のＥＥＰＲ
ＯＭを示す回路図、第４図はベージモード書込みサイク
ルを示すブロック図、第５図は従来のコラムラッチを示
す回路図である。 図において３はビット線、１１はコントロールゲート線
、２６〜３３はｎチャネルエンハンスメント型ＭＯＳト
ランジスタである。 なお、各図中同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）情報書込み時に所定の信号線の信号レベルをラッ
   チするためのラッチ回路を、ゲートおよびドレインが互
   いに交差接続されるとともにソースが接地されかつ一方
   の前記ドレインが所定の信号線に接続された第１および
   第２のＭＯＳトランジスタと、該第１および第２のＭＯ
   Ｓトランジスタと同極性で該第１および第２のＭＯＳト
   ランジスタのそれぞれの前記ドレインと電源端子との間
   に挿入された第３および第４のＭＯＳトランジスタとに
   より構成したことを特徴とする半導体記憶装置。
2. （２）前記第１から第４のＭＯＳトランジスタはｎチャ
   ネルエンハンスメント型ＭＯＳトランジスタであり、前
   記第３および第４のＭＯＳトランジスタのゲートには情
   報書込み時にのみ該第３および第４のＭＯＳトランジス
   タを導通させるように制御信号を与える、特許請求の範
   囲第１項記載の半導体記憶装置。