KR20000005053A - 반도체 저장 장치 - Google Patents

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KR20000005053A
KR20000005053A KR1019980707680A KR19980707680A KR20000005053A KR 20000005053 A KR20000005053 A KR 20000005053A KR 1019980707680 A KR1019980707680 A KR 1019980707680A KR 19980707680 A KR19980707680 A KR 19980707680A KR 20000005053 A KR20000005053 A KR 20000005053A
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KR1019980707680A
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토마스 체틀러
Original Assignee
칼 하인쯔 호르닝어
지멘스 악티엔게젤샤프트
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Abstract

본 발명은 반도체 기판(5)상에 배열되고, 데이터 내용을 프로그래밍 가능하게 저장하기 위한 다수의 저장 셀(SZ)을 가지는 반도체 저장 장치에 관한 것이고, 상기 반도체 저장 장치는 두 개의 동작 상태에서 동작되고, 그중 하나는 저장 셀(SZ)로부터 데이터 내용을 소거하기 위하여 할당되고 다른 하나는 저장 셀(SZ)의 데이터 내용을 유지하기 위하여 할당되고, 상기 반도체 저장 장치는 저장 셀(SZ)의 관련 그룹을 선택하기 위한 선택 회로를 가지며, 저장 셀(SZ)의 선택된 그룹에 소거 전압 및 기준 전압을 선택적으로 인가하기 위하여 저장 셀(SZ)에 할당된 구동 라인(35)을 가진 적어도 하나의 구동 회로(11, 39, 40)를 가진다. 선택 회로에 의해 선택되고, 저장 셀(SZ)의 데이터 내용을 소거 및 유지하기 위한 동작 상태에 대해 저장 셀(SZ)의 그룹을 구동하기 위하여, 구동 회로(11, 39, 40)는 모든 저장 셀(SZ) 그룹에 대하여 공통으로 할당되고 선택된 그룹의 모든 저장 셀(SZ)에 결합하기 위한 단일 구동 라인(35)을 가지며, 상기 구동 라인(35)상에서, 소거 전압 및 기준 전압은 저장 셀(SZ)의 선택된 그룹에 선택적으로 및 능동적으로 접속된다.

Description

반도체 저장 장치
이런 형태의 반도체 저장 장치의 주요 응용 분야는 비휘발성 전기적 소거가능 프로그래밍 반도체 메모리이고, 상기 메모리는 소정 전압을 인가함으로써 목표될때마다 프로그래밍되고 다시 소거될 수 있는 저장 셀로 구성된다. 이런 경우 정보는 소위 플로팅 게이트 전극에 또는 플로팅 게이트 전극으로부터 전하를 공급 또는 제거함으로써 저장된다. 이것은 저장 장치의 워드 및 비트 라인에 적당한 전압을 인가함으로써 행해진다. 통상적으로 약 5 볼트의 저전압을 가진 판독 동작 조건의 경우에, 전하는 절연 전위 장벽을 극복할수없으므로, 일단 저장된 전하는 유지된다. 대조하여, 프로그래밍 및 소거의 경우에, 통상적으로 약 17 볼트의 보다 높은 전압이 제어 게이트 및 소스/드레인/기판 사이에 인가된다. 이들 전압은 이후 고전압으로 불린다. 왜냐하면 이들 전압이 크기 측면에서 공급 전압을 초과하기 때문이다. 높은 필드 세기 때문에, 전자는 절연 전위 장벽(폴러-노드하임 효과(Fowler-Nordheim))을 통하여 터널링하거나 드레인 근처로 향하는 핫 전자는 절연(채널 핫 전자 효과)을 극복할 수 있다. 저장 회로의 공급 전압이 통상적으로 약 5 볼트이기 때문에, 저장 셀(또는 워드 및 비트 라인)에 이들 전압을 선택적으로 스위칭할 수 있는 외부적으로 공급되거나 내부적으로 생성된 프로그래밍 및 소거 전압을 구동 회로에 제공하는 것이 필요하다. 회로 및 기술에 관련된 생각을 바탕으로, 공급 전압 값보다 작거나 같도록 적어도 하나의 구동 라인(비트 라인 또는 워드 라인)의 전압 범위를 제한하고, 다른 구동 라인상에만 고전압을 사용하는 것이 바람직하다. 결과적으로, 양쪽 양 및 음의 고전압은 프로그래밍 및 소거를 위하여 라인에 선택적으로 스위칭될 수 있다.
1985년 와이. 야츠다(Y. Yatsuda)등에 의한 IEEE J. 고체 상태 회로의 sc-20 제 1번, 페이지 144-151은 외부 클럭을 사용하는 양의 전압에 대한 고전압 구동 회로를 개시한다. 그러나, NMOS 트랜지스터에 의해 형성된 상기 회로는 음의 고전압을 스위칭할수없다. 게다가, 상기 회로는 로드가 50 내지 100㎲ 시간동안 충전되도록 충분히 큰 충전 전류를 전달하기 위하여 비교적 큰 커패시턴스(C)를 요구한다.
EP 320,916 B1은 청구항 1의 전제부에 따른 비휘발성 전기적 소거 가능하고 프로그래밍할 수 있는 반도체 메모리에 대한 구동 회로를 개시하였고, 상기 회로는 양쪽 양 및 음의 고전압을 스위칭할 수 있고 외부 클럭을 사용한다. 이 회로는 요구된 음의 고전압을 생성하는 그 자체 고전압 발생에 각각의 로드를 할당하는 원리를 바탕으로 한다. 그러나, 요구된 발생기 스테이지의 수는 고전압 크기에 따라 증가한다.
보다 높은 전압 값에 대하여, 이런 설계는 큰 영역을 요구한다. 다른 단점은 소거 동작시(음의 고전압), 공지된 회로는 선택되지 않은 경우에, 완전한 제로 볼트 레벨을 전달할수없다. 예비 단계에서, 사전 충전은 로드에 대해 소정 전압 값을 인가한다. 실제적인 소거 처리동안, 상기 레벨은 NMOS 트랜지스터 및 2보다 크거나 같은 다수의 PMOS 트랜지스터를 포함하는 직렬 회로에 의해 단순히 제한된다. 결과적으로, 공지된 회로는 혼선으로 인한 간섭에 영향을 받는다. 판독 모드(전압 + 5 볼트) 및 기입 모드(전압 + 15 볼트)에서, 제로 볼트 레벨은 확실하지 않다. 이 대신, 출력 전압은 PMOS 임계 전압의 크기와 같다. 제로 볼트의 임계 전압을 가지는 트랜지스터를 사용하는 것은 문제를 보다 복잡하게하고 그러므로 경제적인 기술이 아니다.
본 발명은 반도체 기판상에 배열되고 데이터 내용을 프로그래밍 가능하게 저장할 수 있는 다수의 저장 셀을 가진 반도체 저장 장치에 관한 것이고, 상기 반도체 저장 장치는 첫째 저장 셀로부터 데이터 내용을 소거하기 위하여 할당되고 둘째 저장 셀의 데이터 내용을 유지하기 위하여 할당된 적어도 두 개의 동작 상태로 동작될 수 있고, 저장 셀의 연관된 그룹을 선택하기 위한 선택 회로, 및 저장 셀에 할당되고 저장 셀의 선택된 그룹에 소거 전압 및 기준 전압을 선택적으로 응용하기 위한 구동 라인을 가진 적어도 하나의 구동 회로를 가진다.
도 1a 및 도 1b는 비휘발성 전기적 소거가능 프로그래밍 반도체 메모리의 저장 셀 개략 구조도.
도 2는 저장 셀의 배열 및 그것의 비트 및 워드 라인에 대한 결합을 도시한 도.
도 3은 크기 이배기를 가진 선택 회로를 구비한 구동 회로의 제 1 도시적인 실시예의 개략적인 회로도.
도 4는 양의 전압에 대한 구동기 회로의 개략적인 회로도.
도 5는 소거 전압 및 기준 전압을 워드 라인에 인가한후 시간의 함수로서 선택 입력 및 구동 라인에 인가된 전압을 가지는 시뮬레이션 결과의 개략도.
도 6은 소거 전압 및 기준 전압을 워드 라인에 인가한후, 시간의 함수로서 펌프 스위칭 트랜지스터의 선택 입력, 구동 라인, 제 2 내부 클럭 입력 및 제어 입력에 인가된 전압을 가지는 시뮬레이션 결과의 개략도.
도 7은 프로그래밍 전압 및 기준 전압을 워드 라인에 인가한후 시간의 함수로서 선택 입력, 구동기 회로의 출력, 및 구동 라인에 인가된 전압을 가지는 시뮬레이션 결과의 개략도.
도 8은 판독 전압 및 기준 전압을 워드 라인에 인가하는 동안, 시간의 함수로서 선택 입력, 구동기 회로의 출력 및 구동 라인에 인가된 전압을 가지는 시뮬레이션 결과의 개략도.
도 9는 크기 이배기없는 선택 회로를 가지는 구동 회로의 제 2 도시적인 실시예의 개략적인 회로도.
도 10은 크기 이배기없는 선택 회로를 가지는 구동 회로의 제 3 도시적인 실시예의 개략도.
본 발명의 목적은 상기된 일반적인 형태보다 회로 측면에서 보다 간단하고, 전체적으로 보다 작은 전력을 소비하며 최소한의 역류를 가지는 회로 장치를 제공하는 것이다.
본 발명의 목적은 청구항 1에 따른 회로 장치에 의해 달성된다.
본 발명에 따라, 선택 회로에 의해 선택되고, 저장 셀의 데이터 내용을 소거 및 유지하는 동작 상태에 대해 저장 셀 그룹을 구동하기 위하여, 구동 회로가 제공되고, 상기 구동 회로는 모든 저장 셀 그룹에 대해 공동으로 할당되고 모든 저장 셀중 선택된 그룹에 결합하기 위한 하나의 구동 라인을 가지며, 상기 구동 라인상에서, 소거 전압 및 기준 전압은 저장 셀의 선택된 그룹에 선택적으로 및 능동적으로 접속된다.
본 발명에 따른 회로 설계는 간단한 방식으로 상기된 문제를 해결하고 지금까지 공지된 해결책 이상의 장점을 제공한다. 모든 저장 셀 그룹에 공동으로 할당되고, 소거 전압(음의 고전압) 및 기준 전압(예를들어 정확하게 한정된 제로 볼트 전압) 양쪽을 능동적으로 구동하거나 스위칭하기 위한 하나의 구동 라인을 가지는 구동 회로를 제공함으로써, 고전압 생성 회로가 분리된 회로 구성요소로서 설계되고, 회로 측면에서 구동 회로로부터 분리되는 것이 가능하다. 종래 기술과 비교하여 로드를 요구된 소거 전압(음의 고전압)을 생성하는 자체 고전압 생성기에 각각 할당하는 것이 가능하고, 여기서 로드는 구동 회로 및 할당된 회로 구성요소(예를들어 워드 라인)에 의해 구동될 라인을 나타낸다. 고전압의 크기에 따라 증가하는 요구된 생성기 스테이지의 수 때문에, 이미 공지된 설계는 보다 높은 전압 값에서 영역이 불충분하다. 대조하여, 본 발명은 저장 셀의 그룹에 대해 공동으로 할당되고, 외부적으로 구동회로에 공급되거나 동일 반도체 기판상에 제조된 고전압 생성기 회로에 의해 구동 회로에서 이용할 수 있는 요구된 고전압의 글로벌 생성을 허용한다. 회로 측면에서 구동 회로 그 자체는 간단히 구성될 수 있고 단지 몇 개의 구성요소로 구성될 수 있다. 영역을 최대한으로 절약하기 위하여, 구동 회로는 일반적으로 셀 그리드에 제조되고, 가능한 가장 간단한 회로로 구성된 구동 회로를 가지는 것의 장점은 고집적 밀도 측면에서 바람직하다. 동시에, 구동 회로는 단지 작은 전력을 소비하며 필수적으로 전력 손실을 유발하는 역류를 가지지 않는다. 특히 n 웰 CMOS 기술을 사용하는 제조 방법에 대하여, 이들 장점은 모든 NMOS 트랜지스터가 공통 기판 단자(접지)를 가지기 때문에 매우 중요하고, 그러므로 음의 전압을 스위칭하기 위하여 PMOS 트랜지스터만을 사용하는 것이 가능하다.
본 발명에 따른 구동 회로는 예를들어 대응 신호의 기능 때문에 단일 구동 라인을 통하여 저장 셀에 손실없이 한정된 형태로 소거 전압(음의 고전압) 및 기준 전압(제로 전압 레벨)의 선택적인 응용을 달성한다. 저장 셀이 비교적 큰 용량의 로드를 형성하기 때문에, 최소의 시간 지연을 사용하는 본 발명에 따른 구동 회로에 의해 달성된 전압을 통하여 능동적으로 스위칭하는 것이 바람직하다.
저장 셀 그룹의 데이터 내용이 소거되는지 또는 유지되는지를 식별하기 위하여, 본 발명의 전개 단계에서, 구동 라인상에 연결된 소거 전압 및 기준 전압을 선택하기 위한 구동 회로는 구동 회로의 앞에 연결된 선택 신호 회로에서 생성된 선택 신호에 의해 제어되는 것이 제안되었다. 편의상, 선택 신호 회로는 반도체 메모리에 이미 존재하는 어드레스 디코더의 뒤에 연결되거나, 반도체 메모리에 집적되도록 설계된다. 이것은 반도체 메모리의 보다 큰 영역을 완전히 소거하는 것뿐 아니라, 보다 큰 소거 사이클내에서, 저상 셀의 개개의 선택된 그룹의 데이터 내용을 유지하게 하고, 그 결과 데이터 처리 프로그램의 구성 복잡성은 감소된다. 다른 장점은 기준 전압이 소거 전압보다 크기 측면에서 작기 때문에, 구동 회로는 소거 전압을 스위칭하는 것보다 기준 전압을 스위칭하기 위한 시간이 작다는 사실이다. 소거될 저장 셀의 선택에 의해, 소거 처리동안 요구된 시간은 감소된다.
본 발명의 특히 바람직한 구조에서, 소거 전압 및 기준 전압을 구동 라인에 능동적으로 스위칭하기 위한 구동 회로는 선택 신호의 기능 때문에 작동하고, 전압값을 실질적으로 변화시키지 않거나 이들 전압을 국부적으로 생성하지 않고 목표된 바와같은 소거 전압 및 기준 전압을 스위칭하는 펌프 회로를 가진다.
본 발명의 전개 단계에서, 반도체 저장 장치는 목표된 바와같이 저장 셀의 데이터 내용을 프로그래밍, 판독 및 유지하도록 할당된 제 3 동작 상태에서 동작될 수 있고, 상기 반도체 저장 장치는 저장 셀을 프로그래밍하기 위하여 소거 전압과 반대 부호를 가지며 공급 전압 값을 초과하는 프로그래밍 전압을 구동 회로에 공급하기 위하여 스위칭 장치를 통하여 구동 회로에 연결된 프로그래밍 전압 생성 회로를 가지며, 구동 회로에 인가될 프로그래밍 전압, 구동 회로에 인가될 판독 전압, 또는 구동 회로에 인가될 기준 전압의 선택적인 출력을 위하여 구동 회로에 할당된 상기 스위칭 장치는 저장 셀의 선택된 그룹에 대한 상태 선택 라인에 의해 제어된다.
프로그래밍 전압 생성 회로에 의해 공급된 전압, 또는 크기의 측면에서 보다 작은 동일 부호의 전압을 인가하기 위하여, 프로그래밍 전압 생성 회로의 뒤에 연결된 구동기 회로는 스위칭 장치의 앞에 연결되고 저장 셀의 데이터 내용을 프로그래밍, 판독 및 유지하기 위한 제 3 동작 상태에 할당된 전압 레벨을 스위칭 장치에 출력한다. 이것은 원칙적으로 소거 전압에 반대 부호를 가진 임의의 수의 전압을 인가하는 것이 가능하게 만든다. 이런 경우, 이들 전압 레벨의 안전성은 구동기 회로의 품질에 따른다.
구동기 회로를 구동 회로에 결합하기 위하여, 구동 회로는 스위칭 장치에 결합된 제 1 전압 입력을 가지며, 상기 스위칭 장치에 기준 전압이 제 1 및 제 2 동작 상태로 인가되고, 구동기 회로에 의한 전압 레벨 출력은 제 3 동작 상태로 인가된다.
구동 회로에 소거 전압 생성 회로를 결합하기 위하여, 구동 회로는 소거 전압 생성 회로에 결합된 제 2 전압 입력을 가지며, 상기 소거 전압 생성 회로에 소거 전압이 제 1 및 제 2 동작 상태로 인가되고, 소거 전압, 또는 크기의 측면에서 프로그래밍 전압보다 작거나 같은 전압은 제 3 동작 상태로 인가된다.
기준 전압을 능동적으로 스위칭하고 구동기 회로를 구동 라인에 결합하기 위하여, 구동 회로는 제 1 내부 클럭 입력을 통하여 활성화되고 제 1 전압 입력 및 구동 라인 사이에 연결된 제 1 펌프 회로를 가지며, 상기 펌프 회로는 제 1 동작 상태에서 제 1 전압 입력 및 구동 라인 사이를 차단하고, 제 2 동작 상태에서 제 1 전압 입력으로부터 구동 라인으로 펌프 회로로서 동작하고, 제 3 동작 상태에서 제 1 전압 입력에 결합된 구동기 회로, 및 구동 라인 사이의 펌프 회로서 동작한다. 제 1 펌프 회로는 목표된 바와같이 두 개의 다른 기능을 달성한다. 한편, 기준 전압은 한번 인가된 전하의 감소를 유발하는 누설 전류 또는 간섭 때문에 기준 전압의 감쇠를 방지하기 위하여 펌프 메카니즘을 사용하여 능동적으로 스위칭된다. 게다가, 제 1 펌프 회로는 소거 전압에 반대 부호를 가지는 구동기 회로에 공급된 전압을 구동 라인에 결합한다.
소거 전압의 능동적인 스위칭을 위하여, 구동 회로는 제 2 내부 클럭 입력을 통하여 활성화되고 제 2 전압 입력 및 구동 라인 사이에 접속되는 제 2 펌프 회로를 가지며, 상기 펌프 회로는 제 1 동작 상태에서 제 2 전압 입력으로부터 구동 라인으로 펌프 회로로서 동작하고, 제 2 및 제 3 동작 상태에서 제 2 전압 입력 및 구동 라인 사이의 블록킹 회로로서 동작한다. 이런 경우, 제 2 펌프 회로는 한번 인가된 전하의 감소를 유발하는 누설 전류 또는 간섭 때문에 소거 전압의 감쇠를 방지하기 위하여, 펌프 메카니즘을 능동적으로 사용하여 소거 전압을 스위칭하는 효과, 및 기준 전압을 능동적으로 스위칭하거나, 구동기 회로에 의해 공급된 전압을 결합하는 경우 소거 전압을 블록킹하는 효과를 가진다.
동작 신뢰성 때문에, 제 1 펌프 회로는 외부적으로 구동할 수 있는 리셋 입력에 결합된 리셋 스위치를 가지므로, 제 1 펌프 회로는 제 1 동작 상태에서 블록킹 회로로서 신뢰있게 동작한다. 어드레스 디코더에 의해 유발된 어드레스 변화의 경우, 제 1 상태에서 제 1 펌프 회로가 신뢰적으로 블록킹하도록 리셋 입력을 구동하는 것이 이루어진다.
제공된 다른 방법은 제 2 펌프 회로가 제 1 내부 클럭 입력을 통하여 구동될 수 있는 디액티베이션(deactivation) 스위치를 가지므로, 제 2 펌프 회로는 제 2 및 제 3 동작 상태에서 블록킹 회로로서 신뢰적으로 동작할수있다. 이것은 소거 전압이 기준 전압의 능동 스위칭인 경우 또는 구동 회로에 의해 공급된 전압을 결합하는 경우에 블록킹된다는 것을 보장한다.
전압 생성 회로에 대하여, 매트릭스 형태의 워드 라인 및 비트 라인 교차점에서 반도체 기판상에 배열된 저장 셀의 워드 라인 또는 비트 라인의 저장 셀중 적어도 하나의 관련된 그룹에 대한 반도체 저장 장치는 적어도 하나의 구동 회로에 할당된 하나의 소거 전압 생성 회로, 및 하나의 프로그래밍 전압 생성 회로를 가진다. 이것은 글로벌적으로 생성된 전압을 사용하게 하고, 반도체 기판상에서 모두 생성될 수 있고 외부적으로 공급될 수 있다. 양쪽의 경우, 이것은 상기 공지된 회로와 비교하여 영역이 절약되게 한다.
제 1 및 제 2 펌프 회로를 활성화하기 위하여, 선택 회로는 구동 회로에 할당되고 선택 입력에 인가된 선택 신호의 기능때문에 외부 클럭 입력에 인가된 외부 클럭 신호를 제 1 또는 제 2 외부 클럭 출력에 할당한다. 펌프 회로를 활성화하기 위하여, 클럭 신호는 제 1 펌프 회로 또는 제 2 펌프 회로에 선택적으로 공급되도록 제공된다.
이런 경우, 제 1 및 제 2 펌프 회로를 활성화하기 위하여, 선택 입력에서 논리적 제로에 대하여, 선택 회로는 제 1 내부 클럭 출력에 반대 위상의 외부 클럭 신호를 인가하고 제 2 내부 클럭 출력을 논리 1로 설정하고, 선택 입력에서 논리적 1에 대하여, 제 2 내부 클럭 출력에 반대 위상의 외부 클럭 신호를 인가하고 제 2 내부 클럭 출력을 논리 제로로 설정한다.
선택 회로를 구동 회로에 결합하는 것에 대하여, 제 1 및 제 2 동작 상태에서, 선택 회로의 제 1 내부 클럭 출력은 제 1 내부 클럭 입력에 결합되고, 선택 회로의 제 2 내부 클럭 출력은 제 2 내부 클럭 입력에 결합된다. 두 개의 펌프 회로중 하나는 제 1 및 제 2 동작 상태에서 활성화되고, 클럭 신호는 이들 동작 상태에서 제공될 수 있다.
구동 회로를 통하여 저장 셀에 구동기 회로를 결합하는 것에 대하여, 제 1 및 제 2 펌프 회로의 스위치, 및 제 2 펌프 회로에 할당된 디액티베이션 스위치는 공통의 외부적으로 구동할 수 있는 기판 단자를 가진 MOSFET 트랜지스터를 가진다. 결과적으로, 반도체 기판은 여러 전위이고, 상기 전위는 구동기 회로에 의해 공급된 전압을 결합하는 것이 가능하고, 소거 전압에 반대 부호를 가진다.
회로 측면에서 간단한 펌프 회로의 실시예에서, 제 1 캐패시터가 제 1 내부 클럭 입력의 뒤에 연결되고, 제 2 캐패시터가 제 2 내부 클럭 입력의 뒤에 연결된다.
구동기 회로에 의해 공급될 여러 전압 레벨의 선택을 위하여, 제 1 동작 모드에서, 구동기 회로는 제 1 동작 모드에서 구동기 선택 입력에 인가될 구동기 서택 신호의 기능때문에 요구된 바와같이 데이터 내용을 프로그래밍, 또는 유지하기 위한 전압 레벨을 출력하고, 제 2 동작 모드에서 판독용 전압 레벨을 출력한다. 이것은 임의의 특정 전기 전력을 가질 필요없이 신호의 기능때문에, 여러 부호의 전압을 하나의 구동 라인에 인가하는 것이 가능하도록 하고, 양쪽 부호의 전압이 공급 전압을 초과하는 것이 가능하게 한다.
발전된 구조에서, 기준 전압은 제 1 및 제 2 동작 상태에서 공통의 외부적으로 구동할 수 있는 기판 단자에 인가되고, 프로그래밍 전압은 제 3 동작 상태 및 제 1 동작 모드에서 인가되고 판독 전압은 제 3 동작 상태 및 제 2 동작 모드에서 인가된다.
스위칭 시간을 빠르게하기 위하여, 미리 결정된 시간 길이를 가진 클럭 신호는 제 3 동작 상태로 스위칭한후 바로 제 3 동작 상태에서 제 1 내부 클럭 입력에 인가된다. 제 3 동작 상태에서, 시작 단계에서만 클럭 신호를 인가하고 그후 제 1 펌프 회로의 펌프 스위치를 개방한 채로 유지하는 레벨로 유지하는 것은 바람직하다.
다른 바람직한 실시예에서, 선택 회로는 외부 클럭 신호로부터 분리된 제 2 외부 클럭 신호를 인가하기 위한 제 2 외부 클럭 입력, 및 제 2 내부 클럭 출력 및 두 개의 클럭 입력에 할당된 크기 이배기 회로를 가지며, 상기 크기 이배기 회로는 선택 입력에서 논리적 제로에 대하여, 제 1 내부 클럭 출력에 반대 위상의 외부 클럭 신호를 인가하고 제 2 내부 클럭 출력을 논리적 1로 설정하고, 선택 입력에서 논리적 1에 대하여, 외부 클럭 신호와 비교하여 증가된 크기를 가지며, 제 2 내부 클럭 출력과 반대 위상의 외부 클럭 신호를 인가하고 제 1 내부 클럭 출력을 논리적 제로로 설정한다. 다른 실시예에서, 특히 제 2 펌프 회로에서, 펌프 회로의 스위치를 신뢰적으로 구동하기 위하여 공급 전압을 초과하는 클럭 신호를 인가하는 것이 제안되었다.
사용된 기술 및 저장 셀의 물리적 구조를 고려하여, 기준 전압은 제로 전압을 나타내고, 공급 전압은 +5 볼트의 값을 가지며, 소거 전압은 약 -12 볼트의 값을 가지며, 프로그래밍 전압은 약 +18 볼트의 값을 가진다.
본 발명의 다른 특징, 장점 및 편리한 방법은 도면을 참조하여 도시적인 실시예의 다음 설명에 의해 제공된다.
도 1a 및 도 1b를 참조하여, 다수의 저장 셀(SZ)을 가지는 전기적 프로그래밍 및 소거 가능 반도체 메모리의 구조 및 동작 모드가 우선 설명된다. 각각의 저장 셀(SZ)은 제어 전극(1), 플로팅 전극(2), 소스 지역(3), 드레인 지역(4), 기판 지역(5) 및 절연체(6 및 7)로 구성된다. 절연체(6)는 제어 전극(1) 및 플로팅 전극(2) 사이에 배열되고, 절연체(7)는 플로팅 전극(2)과, 소스 지역(3), 드레인 지역(4) 및 기판 지역(5) 사이에 배열된다. 플로팅 전극(2)은 절연체(6 및 7)에 의해 둘러싸여지고, 제어 전극(1), 소스 지역(3) 및 드레인 지역(4) 사이에 배치된다. 정보의 저장 항목은 플로팅 전극(2)에 및 플로팅 전극(2)로부터 공급 및 제거 또는 변화에 대응한다. 이것은 제어 전극(1) 및 드레인 지역(4) 사이에 적당한 전압 인가에 의해 행해진다. 판독 동안, 양의 전압은 제어 전극(1)에 인가되고, 이 전압은 통상적으로 공급 전압 정도인 약 +2.5 볼트이므로 전자 또는 홀이 드레인 지역(4)에 진입하도록 절연을 극복할수없다. 프로그래밍 동안, 공급 전압을 초과하는 통상적으로 약 +18 볼트의 양의 고전압은 전자를 플로팅 전극(2)에 주입하기 위하여 제어 전극(1)에 인가된다. 소거 동안, 크기 측면에서 공급 전압을 초과하는 통상적으로 약 -12 볼트인 음의 고전압은 홀을 플로팅 전극(2)에 진입시키기 위하여 제어 전극(1)에 인가된다. 프로그래밍 및 소거 동안, 높은 필드 세기 때문에, 전자 또는 홀이 절연체(7)의 양의 장벽을 통하여 터널링하는 것(폴러-노르드하임 효과)이 가능하고, 또는 드레인 지역(4) 근처로 향하는 핫 전자는 절연체(7)를 극복할수있다("채널 핫 전자 효과").
도 2에 따른 통상적인 저장 장치에서, 저장된 데이터 내용이 저장 셀(SZ)로부터 판독될 때, 비트 라인(8)은 셀의 소스 단자로 스위칭되거나 절연된채로 남는다. 비트 라인(8)에 할당된 것은 저장 셀(SZ)을 통한 전류 흐름 또는 각각의 비트 라인(8)상에 전위 시프트시 셀 상태를 검출하는 감지 증폭기(더 상세히 도시되지 않음)이다. 참조 번호(9)는 저장 셀(SZ)을 어드레싱하기 위하여, 어드레스 디코더 회로(더 상세히 도시되지 않음)에 연결된 워드 라인을 나타낸다. 이런 형태의 메모리 동작 장치 및 모드는 당업자에게 자명하고 그러므로 여기서 더 상세히 기술되지 않는다.
도 3은 선택 회로(10) 및 구동 회로(11)를 가진 본 발명에 따른 회로 장치의 제 1 실시예를 도시한다. 선택 회로(10)는 선택 입력(12), 제 1 외부 클럭 입력(13), 제 2 외부 클럭 입력(14), 제 1 내부 클럭 출력(15) 및 제 2 내부 클럭 출력(16)을 가진다. 게다가, 선택 회로(10)는 부정 AND 게이트(17) 및 부정 OR 게이트(18)로 구성된다. 두 개의 게이트(17 및 18)의 각각의 제 1 입력은 선택 입력(12)에 결합되고, 두 개의 게이트(17 및 18)의 각각의 제 2 입력은 제 1 외부 클럭 입력(13)에 결합된다. 부정 AND 게이트(17)의 출력은 선택 회로(10)의 제 1 내부 클럭 출력(15)과 일치한다. 부정 OR 게이트(18)의 출력은 캐패시터(21)를 통하여 선택 회로(10)의 제 2 내부 클럭 출력(16)에 접속된다. 이와 같이 제 2 내부 클럭 출력(16)에 직렬로 연결된 두 개의 트랜지스터(20)의 결합 포인트가 있다. 공급 전압(VPP)은 두 개의 트랜지스터(20)로 구성된 직렬 회로에 인가된다. 트랜지스터(20)중 하나의 제어 입력은 클럭 입력(14)에 직접적으로 연결되는 반면, 두 개의 트랜지스터(20)중 다른 하나의 제어 입력은 NOT 게이트(19)를 통하여 제 2 외부 클럭 입력(14)에 연결된다. 수동으로 인버트된 디지털 신호는 항상 두 개의 트랜지스터(20)의 제어 입력에 인가된다. 구성요소(19 내지 21)는 크기 이배기 회로를 형성한다. 구동 회로(11)는 5개의 입력(22, 23, 26, 33, 34) 및 하나의 출력(35)을 가진다. 입력(22 및 23)은 선택 회로(10)의 내부 클럭 출력(15, 16)에 결합된 구동 회로(11)의 내부 클럭 입력을 나타낸다. 입력(26)은 외부적으로 구동할 수 있는 리셋 입력이다. 스위칭 장치(36)의 기능 때문에, 제 1 전압 입력(33)은 제 1 및 제 2 동작 상태에서 기준 전압의 전위를 나타내는 접지에 결합되거나, 제 3 동작 상태에서, 양의 전압을 공급하는 구동기 회로(37)에 결합된다. 제 2 전압 입력(34)은 음의 고전압을 생성하는 소거 전압 생성 회로에 결합된다. 저장 셀(SZ)의 제어 전극(1)은 구동 라인(35) 및 대응 워드 라인(9)을 통하여 구동된다(도 2). 제 1 내부 클럭 입력(22)은 캐패시터(24)를 통하여 펌프 스위치로서 동작하는 트랜지스터(31)의 제어 입력에 접속된다. 리셋 스위치로서 동작하고 제어 입력이 접지된 트랜지스터(27)는 트랜지스터(31)의 제어 입력 및 리셋 입력(26) 사이에 상호접속된다. 제 2 내부 클럭 입력(23)은 캐패시터(25)를 통하여 펌프 스위치로서 동작하는 트랜지스터(32)의 제어 입력에 접속된다. 디액티베이션 스위치로서 동작하고 트랜지스터(31)와 공통으로 제어 입력을 가지는 트랜지스터(28)는 제 1 전압 입력(33) 및 트랜지스터(31)의 제어 입력 사이에 연결된다. 피드백 스위치로서 작동하고 제어 입력이 구동 라인(35)에 결합되는 트랜지스터(30)는 구동 라인(35) 및 트랜지스터(32)의 제어 입력 사이에 접속된다. 트랜지스터(28, 30, 31 및 32)는 공통의 외부적으로 구동할 수 있는 기판 단자(29)를 가진다. 모든 도시적인 실시예에서, 구동기 회로(37)에 의해 공급된 양의 전압은 제 3 동작 상태에서 제 1 전압 입력(33)에 인가되고, 제로 볼트 레벨은 제 1 및 제 2 동작 상태에서 인가된다. 이와 같이, 모든 도시적인 실시예에서, 소거 전압 생성 회로에 의해 공급된 음의 고전압은 제 1 및 제 2 동작 상태에서 입력(34)에 인가되고, 소거 전압 생성 회로에 의해 공급된 음의 고전압, 또는 크기 측면에서 프로그래밍 전압보다 작거나 같은 전압은 제 3 동작 상태에서 인가된다. 이들 전압은 외부 또는 반도체 기판(5)상에 배치된 전압 생성 회로에 의해 공급되고 도면에서 더 상세히 도시되지 않는다. 이런 경우, 원칙적으로 단지 두 개의 전압 생성 회로가 요구되고, 그중 하나는 판독용 양의 전압 및 프로그래밍용 양의 고전압이고, 다른 하나는 소거용 음의 고전압이다.
동작 모드는 도 3에 도시된 제 1 실시예의 도움으로 설명된다. 구동 회로(11)는 상기된 3가지 동작 상태에서 동작한다. 제 1 및 제 2 동작 상태에서, 제 1 전압 입력(33)은 스위칭 장치(36)에 의해 접지에 접속된다. 만약 제 1 동작 상태에 대응하는 신호가 선택 입력(12)에 인가되면, 제 2 전압 입력(34)에 인가되는 약 -12 볼트의 음의 고전압은 소거를 위하여 홀을 저장 셀(SZ)의 플로팅 전극(2)에 주입시키도록 대응하는 저장 셀(SZ)에 할당된 구동 라인(35) 및 워드 라인(9)을 통하여 제어 전극(1)에 인가된다. 만약 제 2 동작 상태에 대응하는 신호가 선택 입력(12)에 인가되면, 제 1 전압 입력(33)에 인가된 접지 전위는 대응하는 저장 셀(SZ)에 할당된 구동 라인(35) 및 워드 라인(9)을 통하여 대응 저장 셀(SZ)의 대응 전극(1)으로 스위칭된다. 제 3 동작 상태에서, 제 1 전압 입력(33)에 인가되고 스위칭 장치(36)를 통하여 구동기 회로(37)에 의해 공급되는 양의 전압은 구동 라인(35)쪽으로 스위칭된다. 제 1 동작 상태에서, 제로 전압은 선택 입력(12)에 인가되고, 그 결과 제 1 외부 클럭 입력(13)에 인가된 클럭 신호는 두배의 크기(U23,max)로 제 2 내부 클럭 출력(16) 및 제 2 내부 클럭 입력(23)에 스위칭된다. NOT 게이트(19), 두 개의 트랜지스터(20) 및 캐패시터(21)로 구성된 크기 이배기 회로는 트랜지스터(32)의 신뢰적인 구동을 위하여 요구된다. 제 2 내부 클럭 입력(23)에서, 이런 목적을 위하여 두 개의 요소에 의해 트랜지스터(32)의 임계 전압(U23,min)을 초과하는 크기(U23,max)를 가지는 클럭 신호(U23)를 가지는 것이 필요하다. 크기 이배기 회로(19, 20, 21)를 제공하기 위하여, 5 볼트의 상부 전압 레벨 및 0볼트의 하부 전압 레벨을 가지는 두 개의 분리된 클럭 신호가 두 개의 외부 클럭 입력(13, 14)에 인가된다. 제 2 내부 클럭 입력(23)에 인가된 클럭 신호(U23) 때문에, 캐패시터(25) 및 트랜지스터(32)로 구성된 제 2 펌프 회로는 활성화되고 제 2 전압 입력(34)에 인가된 음의 고전압을 패킷 스위칭한다. 트랜지스터(32)의 제어 입력에 인가된 전압(U32)은 구동 라인(35)에 인가된 전압(U35) 및 트랜지스터(32)의 임계 전압(U32,min)의 크기로 처음에 구성되고(U32= U35+ ｜U32,min｜), 제 2 내부 클럭 입력(23)에서 크기(U23,max)를 가지는 클럭 신호(U23)를 사용할 때, 제 2 내부 클럭 입력(23)에 인가된 클럭 신호 크기(U23,max) 및 트랜지스터(32)의 임계 전압(U32,min)의 두배 크기 사이의 차(dU = U23,max- 2*｜U32,min｜)에 의해 감소된다 :
U35→ U35- dU.
그러나, 상기 방정식은 만약 캐패시터(25)의 캐패시턴스(C25)가 트랜지스터(30 및 32)의 스트레이(stray) 캐패시턴스 및 캐패시턴스(C30, C32)와 비교하여 클때만 유효하다. 제 1 내부 클럭 출력(15), 결국 제 1 내부 클럭 입력(22)은 제 1 펌프 회로의 펌프 스위치(31)가 전압 입력(33) 및 구동 라인(35)사이에서 차단되는 효과로 디액티베이트된다. 어드레스 변화동안을 제외하고, 리셋 입력(26)은 연속적으로 접지된다. 어드레스 변화동안, 공급 전압은 트랜지스터(28)의 제어 입력을 설정하기 위하여 리셋 입력(26)에 음이 아닌 전위로 인가된다. 그렇지 않다면, 연결을 통하여, 트랜지스터(28 및 31)의 제어 입력은 음의 전위를 요구하고, 그 결과 트랜지스터(28 및 31)는 영구적으로 개방된다. 제 2 동작 상태에서, 5 볼트 레벨은 선택 입력(12)에 인가되고, 그 결과 제 1 외부 클럭 입력(13)에 인가된 클럭 신호는 제 1 내부 클럭 출력(15)으로 그래서 제 1 내부 클럭 입력(15)으로 스위칭 및 반전된다. 캐패시터(24) 및 트랜지스터(31)로 구성된 제 1 펌프 회로는 클럭 신호에 의해 활성화되고 제 1 전압 입력(33)에 인가된 제로 전압을 능동적으로 스위칭한다. 역으로, 제 2 내부 클럭 출력(16), 결국 제 2 내부 클럭 입력(23)은 디액티베이트되고, 그 결과 제 2 펌프회로의 펌프 스위치(32)는 제 2 전압 입력(34) 및 구동 라인(35) 사이를 차단한다. 제 3 동작 상태에서, 5 볼트 레벨은 선택 입력(12)에 인가되고, 그 결과 제 1 외부 클럭 입력(13)에 인가된 클럭 신호는 제 1 내부 클럭 입력(22)으로 스위칭된다. 캐패시터(24) 및 트랜지스터(31)로 구성된 제 1 펌프 회로는 클럭 신호에 의해 활성화되고 제 1 전압 입력(33)에 인가되고 스위칭 장치(36)을 통하여 구동기 회로(37)에 의해 공급된 양의 전압을 통하여 능동적으로 스위칭한다. 이와 같이, 제 3 동작 상태에서, 동일 전압은 구동기 회로(37)에 의해 제 1 전압 입력(33)에 대해 외부적으로 구동할 수 있는 기판 단자(29)에 인가된다. 보다 빠른 스위칭 시간을 허용하기 위하여, 시작 단계에서만 클럭을 스위칭하고, 보다 낮은 레벨에서 상기 클럭을 유지하는 것이 감지될 수 있다. 결과적으로, 트랜지스터(31)의 제어 입력은 음의 전위로 유지되고, 그 결과 트랜지스터(31)는 개방된다. 제 2 내부 클럭 출력(16), 결국 제 2 내부 클럭 입력(23)은 디액티베이트되고, 그 결과 제 2 펌프 회로의 펌프 스위치(32)는 제 2 전압 입력(34) 및 구동 라인(35) 사이에서 차단된다.
도 4는 프로그램 가능 전압 생성 회로의 뒤에 연결되고, 스위칭 장치(36)를 통하여 구동 회로(11, 39, 40)에 결합되고, 양의 전압을 구동 회로(11, 39, 40)에 공급하는 구동기 회로(37)를 보다 상세히 도시한다. 회로(37)는 3개의 입력(42, 43, 44) 및 하나의 출력(45)을 가진다. 출력(45)은 스위칭 장치(36)를 통하여 구동회로(11)의 제 1 전압 입력(33)에 결합된다. 구동기 회로(37)는 4개의 트랜지스터, 두 개의 p-채널 FET 트랜지스터(46, 47), 및 두 개의 n-채널 FET 트랜지스터(48, 49)로 구성된다. 입력(42)은 프로그래밍 전압 생성 회로를 결합하거나 통상적으로 약 +18 볼트인 양의 고전압을 인가하기 위한 전압 입력이다. 입력(43 및 44)은 구동기 선택 입력이다. 구동기 선택 입력(43, 44)에 인가된 신호 기능 때문에, 구동기 회로는 출력(45), 결국 구동 회로(11, 39, 40)의 제 1 전압 입력(33)에, 입력(42)에 인가된 프로그래밍용 양의 고전압, 또는 데이터 내용을 유지하기 위한 판독용, 통상적으로 약 +2.5 볼트의 감소된 고전압, 또는 제로 볼트 레벨을 스위칭한다.
도 5 내지 도 8은 도 3에 도시된 회로의 다양한 선택 포인트에 인가된 전압의 일시적 프로파일을 나타낸다.
도 5는 선택 입력(12)에 인가된 신호(50) 및 구동 라인(35)에 인가된 신호(51)의 일시적 전압 프로파일을 도시한다. 선택 입력(12)을 구동하는 것은 제 1 및 제 2 동작 상태 사이를 스위칭시킨다. 선택 입력(12)에서 제로 볼트 레벨은 제 1 동작 상태와 대응하고, 5 볼트 레벨은 제 2 동작 상태와 대응한다. 만약 5 볼트 레벨이 선택 입력(12)에 인가되면, 스위칭 장치(36)를 통하여 접지에 결합된 제 1 전압 입력(33)에 인가된 제로 볼트 레벨은 구동 라인(35)으로 스위칭된다. 선택 입력(12)에서 제로 볼트 레벨의 경우, 제 2 전압 입력(34)에 인가되고 여기서 약 -12 볼트와 같은 소거 전압은 구동 라인으로 스위칭된다. 소정 전압이 달성되기 전에 펌프 프로세스는 약 5㎲간 지속된다. 대조하여, 선택 입력에서 스위칭 오버후, 기준 전압이 구동 라인에 인가되기 전에 약 2㎲만 지속된다.
도 6에 도시된 전압 프로파일(52, 53, 54, 55)은 도 5와 같은 처리로 생성된다. 도 6에 도시된 다이어그램(52 및 53)은 도 5의 다이어그램(50 및 53)과 대응한다. 게다가, 도 6은 제 2 내부 클럭 입력(23)에서 전압(54)의 프로파일 및 제 2 펌프 스위치(32)의 제어 입력에서 전압(55)의 프로파일을 나타낸다. 양쪽 포인트에서, 전압은 클럭 신호의 주파수 비율로 진동한다. 제 1 동작 상태의 경우, 양쪽 신호(54, 55)의 크기는 약 7 볼트이고, 반면 제 2 동작 상태에서, 양쪽 신호의 크기는 약 4 볼트이다. 제 2 펌프 스위치(32)의 제어 입력에 인가된 신호(55)는 구동 라인(35)에 인가되고 제 2 클럭 입력(23)에서 신호(53)로 크기 변조된 신호(53)와 대응한다.
도 7은 선택 입력(12)에서 전압 프로파일(56), 제 1 전압 입력(33)에서 전압 프로파일(57) 및 제 3 동작 형태의 구동 라인(38)에서 전압 프로파일(58)을 나타내는 다이어그램(56, 56, 58)을 도시한다. 선택 입력(12)은 거기에 인가된 신호(56)가 제 1 두가지 동작 형태를 위해서만 적당하기 때문에 영구적으로 5 볼트이다. 제 1 전압 입력(33)에서의 전압 프로파일(57)과 구동 라인(35)에서의 전압 프로파일(57)을 비교하는 것은 구동 회로(11)가 실제적으로 지연없이, 구동기 회로(37)에 의해 공급된 양의 고전압을 통하여 스위칭한다는 것을 도시한다. 지연 시간은 약 1㎲보다 작다.
도 7과 유사한 방식으로, 도 8은 제 3 동작 상태에서 선택 입력(12)에서의 전압 프로파일(59), 제 1 전압 입력(33)에서의 전압 프로파일(60) 및 구동 라인(38)에서의 전압 프로파일(61)을 나타낸, 구동기 회로(37)에 의해 공급된 양의 전압 스위칭을 나타낸다. 약 +18 볼트인 프로그래밍 전압 대신, 약 +2.5 볼트의 판독 전압이 인가된다. 이런 경우뿐 아니라, 지연 시간은 프로그래밍 전압을 인가할때와 같은 약 1㎲ 이하이다.
도 9에 나타난 본 발명에 따른 구동 회로(39)의 제 2 도시적인 실시예는 제 1 도시적인 실시예의 구동 회로(11)와 유사한 구조를 가진다. 이런 경우, 선택 회로(38)는 크기 이배기 회로(19, 20, 21) 및 제 2 외부 클럭 입력(14)만큼 감소된 선택 회로(10)의 변형을 나타낸다. 선택 회로(38)는 선택 입력(12), 제 1 외부 클럭 입력(13), 부정 AND 게이트(17), 부정 OR 게이트(18) 및 내부 클럭 출력(15 및 16)으로 구성된다. 제 2 도시적인 실시예의 구동 회로(39)는 제 1 도시적인 실시예에 따른 대응 회로(11)의 감소된 변형을 나타낸다. 디액티베이션 스위치로서 동작하는 트랜지스터(28)는 생략되고, 트랜지스터(32)를 고려하여, 제어 입력은 구동 회로(11)와 비교하여 구동 라인(35)에 결합된 전극이 교환된다. 트랜지스터(30, 31 및 32)는 공통의 외부적으로 구동할 수 있는 기판 단자(29)를 가진다.
크기 이배기 회로(19, 20, 21)는 제 2 내부 클럭 입력(23)에서 임의적으로 작은 전압 레벨(U23,max)이 트랜지스터(32)를 구동하기에 충분하기 때문에 구동 회로(39)에 대하여 요구되지 않는다. 제 2 내부 클럭 입력(23)에 인가된 클럭 신호(U23,max)의 각각의 주기동안, 캐패시터(25)에 저장된 전하는 캐패시터(25) 및 용량성 로드(CSZ)로서 동작하는 구동 저장 셀(SZ) 사이에 균일하게 분배되고, 캐패시터(25)에 저장된 전하는 제 2 내부 클럭 입력(23)에 인가된 클럭 신호의 크기(U23,max) 및 캐패시터(25)의 캐패시턴스(C25)의 적에 비례한다.
U32= U35→ U32= U35- (C25* U23,max)/(C25+CSZ)
구동 회로(39)에 대하여, 한편 작은 크기(U23,max)를 가진 클럭 신호는 제 2 내부 클럭 입력(23)에서 충분하고, 다른 한편, 캐패시터(25)의 캐패시턴스(C25)가 구동 저장 셀(SZ)의 캐패시턴스(CSZ)와 비교하여 작은 바람직하지 못한 캐패시턴스 비율의 경우, 단지 작은 전류만이 비교적 길게 지속하는 펌프 처리를 수반하는 구동 라인(35)을 통하여 흐른다. 이런 단점은 반도체 기판(5)상에 높은 캐패시턴스(C25)를 가진 캐패시터(25) 및 동시에 큰 영역 요구에 의해서만 제거될 수 있다.
도 10에 나타난 제 3 도시적인 실시예는 제 2 도시적인 실시예와 같이 구동 회로(40) 및 동일 선택 회로(38)로 구성된다. 구동 회로(40)는 제 1 두 개의 도시적인 실시예로부터의 구동 회로(11 및 39) 엘리먼트를 가진다. 제 2 도시적인 실시예의 구동 회로(39)와 비교하여, 제 3 도시적인 실시예의 구동 회로(40)는 트랜지스터(41)와 직렬로 접속되고 추후에 공통 제어 입력을 가지는 트랜지스터(32)를 더 가진다. 차례로 연결된 두 개의 트랜지스터(32 및 41)의 결합 포인트는 제 2 전압 입력(34)에 연결된다. 트랜지스터(32)로부터 떨어진 트랜지스터(41)는 캐패시터(25)에 결합된다. 제 2 도시적인 실시예로부터의 구동 회로(39)와 달리, 피드백 구성요소로서 동작하는 트랜지스터(30)는 트랜지스터(32 및 41)의 공통 제어 단자 및 트랜지스터(41)과 캐패시터(25)의 결합 포인트 사이에 연결된다. 트랜지스터(28, 30, 31, 32 및 41)는 공통의 외부적으로 구동할 수 있는 기판 단자(29)를 가진다.
구동 회로(11, 39)와 비교하여, 구동 회로(40)는 다음과 같은 제 1 동작 상태에서 동작한다. 구동 회로(39)의 경우에서 처럼, 크기 이배기 회로(19, 20, 21)는 제 2 펌프 회로(25, 32, 41)를 활성화하기 위하여 구동 회로(40)가 요구되지 않는다. 두 개의 트랜지스터(32 및 41) 때문에, 출력 로드 작용은 구동 회로(39)와 비교하여 개선된다. 제 2 내부 클럭 입력(23)에 인가된 클럭 신호(U23)의 각각의 주기 동안, 캐패시터(25)에 저장된 전하는 용량성 로드(C32,41)로서 동작하는 트랜지스터(32 및 41)의 캐패시터(25) 및 제어 입력 사이에 균일하게 분배되고, 그것의 효과는 구동 라인(35)에 인가된 전압(U35)에 대한 다음 변화를 유발한다 :
U35→U35-(C25*U23,max)/(C25+C32,41)≅U35-U23,max
트랜지스터(32 및 41)의 결합된 제어 입력의 비교적 작은 캐패시턴스(C32, C41) 때문에, 캐패시터(25)는 너무 큰 캐패시턴스(C25)를 요구하지 않으므로 결국 반도체 기판(5)상에 매우 큰 영역을 요구하지 않는다. 빠른 펌프 처리는 작은 캐패시터(25)로 달성된다. 제 2 및 제 3 동작 상태에서, 구동 회로(40)는 구동 회로(13 및 39)와 같이 동작한다. 전체적으로, 구동 회로(40)는 구동 회로(13 및 39)의 통합을 나타낸다.

Claims (23)

  1. 반도체 기판(5)상에 배열되고 데이터 내용을 프로그래밍 가능하게 저장하기 위한 다수의 저장 셀(SZ)을 가지며, 첫 번째 동작 상태가 저장 셀(SZ)로부터 데이터 내용을 소거하기 위하여 할당되고 두 번째 동작 상태가 저장 셀(SZ)의 데이터 내용을 유지하기 위하여 할당된 적어도 두 개의 동작 상태에서 동작될 수 있고, 저장 셀(SZ)의 관련된 그룹을 선택하기 위한 선택 회로를 가지며, 저장 셀(SZ)에 할당되고 저장 셀(SZ)중 선택된 그룹에 소거 전압 및 기준 전압의 선택적인 인가를 위한 구동 라인(35)을 가지는 적어도 하나의 구동 회로(11, 39, 40)를 가지는 반도체 저장 장치에 있어서,
    상기 선택 회로에 의해 선택되고, 저장 셀(SZ)의 데이터 내용을 소거 및 유지하는 동작 상태에 대해 저장 셀(SZ) 그룹을 구동하기 위하여, 구동 회로(11, 39, 40)는 모든 저장 셀(SZ)의 그룹에 대해 공통으로 할당되고 선택된 그룹의 모든 저장 셀(SZ)에 결합하기 위한 하나의 구동 라인(35)을 가지며, 상기 구동 라인(35)상에서, 소거 전압 및 기준 전압은 저장 셀(SZ)의 선택된 그룹에 선택적 및 능동적으로 접속되는 것을 특징으로 하는 반도체 저장 장치.
  2. 제 1 항에 있어서, 상기 구동 라인(35)에 접속된 소거 전압 및 기준 전압을 선택하기 위한 구동 회로(11, 39, 40)는 구동 회로(11, 39, 40)의 앞에 접속된 선택 신호 회로에서 생성된 선택 신호에 의해 제어되는 것을 특징으로 하는 반도체 저장 장치.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 구동 라인(35)에 소거 전압 및 기준 전압을 능동적으로 스위칭하기 위한 구동 회로(11, 39, 40)는 선택 신호의 기능 때문에 작동하고, 목표된 바와같이 소거 및 기준 전압을 스위칭하는 펌프 회로를 가지는 것을 특징으로 하는 반도체 저장 장치.
  4. 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 상기 저장 셀(SZ)의 관련 그룹은 매트릭스 형태의 워드 라인(9) 및 비트 라인(8) 교차점에서 반도체 기판(5)상에 배열된 저장 셀(SZ)의 워드 라인(9)에 대응하는 것을 특징으로 하는 반도체 저장 장치.
  5. 제 1 항 내지 제 4 항중 어느 한 항에 있어서, 상기 반도체 저장 장치는 목표된 바와같이, 저장 셀(SZ)의 데이터 내용을 프로그래밍, 판독 및 유지하기 위하여 할당된 제 3 동작 상태에서 동작될 수 있고, 상기 반도체 저장 장치는 스위칭 장치(36)를 통하여 구동 회로(11, 39, 40)에 결합되고, 저장 셀(SZ)을 프로그래밍하기 위하여, 소거 전압에 반대 부호를 가지며 공급 전압의 값을 초과하는 프로그래밍 전압을 구동 회로(11, 39, 40)에 공급하기 위한 프로그래밍 전압 생성 회로를 가지며, 구동 회로(11, 39, 40)에 할당되고, 구동 회로(11, 39, 40)에 인가될 프로그래밍 전압, 구동 회로(11, 39, 40)에 인가될 판독 전압, 구동 회로(11, 39, 40)에 인가될 기준 전압의 선택적인 출력을 위한 상기 스위칭 장치(36)는 저장 셀(SZ)의 선택된 그룹에 대한 상태 선택 라인에 의해 제어되는 것을 특징으로 하는 반도체 저장 장치.
  6. 제 5 항에 있어서, 프로그래밍 전압 생성 회로의 뒤에 접속된 구동기 회로(37)는 스위칭 장치(36)의 앞에 접속되고 저장 셀(SZ)의 데이터 내용을 프로그래밍, 판독 및 유지하기 위한 3가지 동작 상태에 할당된 전압 레벨을 스위칭 장치(36)에 출력하는 것을 특징으로 하는 반도체 저장 장치.
  7. 제 5 항 또는 제 6 항에 있어서, 상기 구동 회로(11, 39, 40)는 스위칭 장치(36)에 결합되고, 기준 전압이 제 1 및 제 2 동작 상태로 인가되고, 구동기 회로(37)에 의한 전압 레벨 출력이 제 3 동작 상태로 인가되는 제 1 전압 입력(33)을 가지는 것을 특징으로 하는 반도체 저장 장치.
  8. 제 1 항 내지 제 7 항중 어느 한 항에 있어서, 상기 구동 회로(11, 39, 40)는 소거 전압 생성 회로에 결합되고, 소거 전압이 제 1 및 제 2 동작 상태로 인가되고 크기 측면에서 프로그래밍 전압보다 작거나 같은 소거 전압, 또는 전압이 제 3 동작 상태로 인가되는 제 2 전압 입력(34)을 가지는 것을 특징으로 하는 반도체 저장 장치.
  9. 제 1 항 내지 제 8 항에 있어서, 상기 구동 회로(11, 39, 40)는 제 1 내부 클럭 입력(22)을 통하여 활성화되고 제 1 전압 입력(33) 및 구동 라인(35) 사이에 접속되고, 제 1 동작 상태에서 제 1 전압 입력(33) 및 구동 라인(35) 사이를 차단하고, 제 2 동작 상태에서 제 1 전압 입력(33)으로부터 구동 라인(35)으로 펌프 회로로서 동작하고, 제 3 동작 상태에서 제 1 전압 입력(33)에 결합된 구동기 회로(37) 및 구동 라인(35) 사이의 펌프 회로로서 동작하는 제 1 펌프 회로(24, 31)를 가지는 것을 특징으로 하는 반도체 저장 장치.
  10. 제 1 항 내지 제 9 항중 어느 한 항에 있어서, 상기 구동 회로(11, 39, 40)는 제 2 내부 클럭 입력(23)을 통하여 활성화되고 제 2 전압 입력(34) 및 구동 라인(35) 사이에 접속되고, 제 1 동작 상태에서 제 2 전압 입력(34)으로부터 구동 라인(35)으로 펌프 회로로서 동작하고, 제 2 및 제 3 동작 상태에서 제 2 전압 입력(34) 및 구동 라인(35) 사이의 블록킹 회로로서 동작하는 제 2 펌프 회로(25, 32)를 가지는 것을 특징으로 하는 반도체 저장 장치.
  11. 제 1 항 내지 제 10 항중 어느 한 항에 있어서, 상기 제 1 펌프 회로(24, 31)는 외부적으로 구동할 수 있는 리셋 입력(26)에 결합된 리셋 스위치(27)를 가지는 것을 특징으로 하는 반도체 저장 장치.
  12. 제 1 항 내지 제 11 항중 어느 한 항에 있어서, 상기 제 2 펌프 회로(25, 32)는 제 1 내부 클럭 입력(22)을 통하여 구동될 수 있는 디액티베이션 스위치(28)를 가지는 것을 특징으로 하는 반도체 저장 장치.
  13. 제 1 항 내지 제 12 항중 어느 한 항에 있어서, 매트릭스 형태의 워드 라인(9) 및 비트 라인(8) 교차점에서 반도체 기판(5)상에 배열된 저장 셀(SZ)의 워드 라인(9) 또는 비트 라인(8)의 적어도 하나의 연관된 저장 셀(SZ) 그룹에 대한 반도체 저장 장치는 적어도 하나의 구동 회로(11, 39, 40)에 할당된 하나의 소거 전압 생성 회로 및 하나의 프로그래밍 전압 생성 회로를 가지는 것을 특징으로 하는 반도체 저장 장치.
  14. 제 1 항 내지 제 13 항중 어느 한 항에 있어서, 상기 선택 회로(10, 38)는 구동 회로(11, 39, 40)에 할당되고, 선택 입력(12)에 인가된 선택 신호의 기능 때문에 외부 클럭 입력(13)에 인가된 외부 클럭 신호를 제 1 또는 제 2 내부 클럭 출력(15 또는 16)에 할당하는 것을 특징으로 하는 반도체 저장 장치.
  15. 제 1 항 내지 제 14 항중 어느 한 항에 있어서, 상기 선택 입력(12)에서 논리적 제로에 대하여, 상기 선택 회로(10, 38)는 제 1 내부 클럭 출력(15)과 반대 위상의 외부 클럭 신호를 인가하고 제 2 내부 클럭 출력(16)을 논리적 1로 설정하고, 선택 입력(12)에서 논리적 1에 대하여, 제 2 내부 클럭 출력(16)에 반대 위상의 외부 클럭 신호를 인가하고 제 1 내부 클럭 출력(15)을 논리적 제로로 설정하는 것을 특징으로 하는 반도체 저장 장치.
  16. 제 1 항 내지 제 15 항중 어느 한 항에 있어서, 제 1 및 제 2 동작 상태에서, 선택 회로(10, 38)의 제 1 내부 클럭 출력(15)은 제 1 내부 클럭 입력(22)에 결합되고, 선택 회로(10, 38)의 제 2 내부 클럭 출력(16)은 제 2 내부 클럭 입력(23)에 결합되는 것을 특징으로 하는 반도체 저장 장치.
  17. 제 1 항 내지 제 16 항중 어느 한 항에 있어서, 제 1 및 제 2 펌프 회로(30, 31, 32, 41)의 스위치 및 제 2 펌프 회로에 할당된 디액티베이션 스위치(28)는 공통의 외부적으로 구동할 수 있는 기판 단자(29)를 가지는 MOSFET 트랜지스터를 가지는 것을 특징으로 하는 반도체 저장 장치.
  18. 제 1 항 내지 제 17 항중 어느 한 항에 있어서, 제 1 캐패시터(24)는 제 1 내부 클럭 입력(22)의 뒤에 접속되고, 제 2 캐패시터(25)는 제 2 내부 클럭 입력(23)의 뒤에 접속되는 것을 특징으로 하는 반도체 저장 장치.
  19. 제 1 항 내지 제 18 항중 어느 한 항에 있어서, 구동기 선택 입력(43, 44)에 인가된 구동기 선택 신호의 기능 때문에, 구동기 회로(37)는 목표된 바와같이 데이터 내용을 프로그래밍, 판독 또는 유지하기 위한 전압을 출력하는 것을 특징으로 하는 반도체 저장 장치.
  20. 제 1 항 내지 제 19 항중 어느 한 항에 있어서, 상기 기준 전압은 제 1 및 제 2 동작 상태에서 공통의 외부적으로 구동할 수 있는 기판 단자(29)에 인가되고, 상기 프로그래밍 전압은 제 3 동작 상태 및 제 1 동작 모드에서 인가되고, 상기 판독 전압은 제 3 동작 상태 및 제 2 동작 모드에서 인가되는 것을 특징으로 하는 반도체 저장 장치.
  21. 제 1 항 내지 제 20 항중 어느 한 항에 있어서, 미리 결정된 시간을 가진 클럭 신호는 제 3 동작 상태로 스위칭한 직후 제 3 동작 상태에서 제 1 내부 클럭 입력(22)에 인가되는 것을 특징으로 하는 반도체 저장 장치.
  22. 제 1 항 내지 제 21 항중 어느 한 항에 있어서, 상기 선택 회로(10)는 외부 클럭 신호로부터 분리된 제 2 외부 클럭 신호를 인가하기 위한 제 2 외부 클럭 입력(14), 및 제 2 내부 클럭 출력(16) 및 두 개의 클럭 입력(13, 14)에 할당된 크기 이배기 회로(19 내지 21)를 가지며, 선택 입력(12)에서 논리적 제로에 대하여, 제 1 내부 클럭 출력(15)과 반대 위상의 외부 클럭 신호를 인가하고 제 2 내부 클럭 출력(16)을 논리적 1로 설정하고, 선택 입력(12)에서 논리적 1에 대하여, 외부 클럭 신호와 비교하여 증가된 크기를 가지며 제 2 내부 클럭 출력(16)과 반대 위상의 외부 클럭 신호를 인가하고 제 1 내부 클럭 출력(15)을 논리적 제로로 설정하는 것을 특징으로 하는 반도체 저장 장치.
  23. 제 1 항 내지 제 22 항에 있어서, 상기 기준 전압은 제로 전압을 나타내고, 상기 공급 전압은 + 5 볼트의 값을 가지며, 소거 전압은 -12 볼트의 값을 가지며, 프로그래밍 전압은 +18 볼트의 값을 가지는 것을 특징으로 하는 반도체 저장 장치.
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