KR100616720B1 - 고정 메모리 셀 장치를 프로그래밍하는 방법 - Google Patents

고정 메모리 셀 장치를 프로그래밍하는 방법 Download PDF

Info

Publication number
KR100616720B1
KR100616720B1 KR1019990009783A KR19990009783A KR100616720B1 KR 100616720 B1 KR100616720 B1 KR 100616720B1 KR 1019990009783 A KR1019990009783 A KR 1019990009783A KR 19990009783 A KR19990009783 A KR 19990009783A KR 100616720 B1 KR100616720 B1 KR 100616720B1
Authority
KR
South Korea
Prior art keywords
decoder
bit
word
programming
information value
Prior art date
Application number
KR1019990009783A
Other languages
English (en)
Other versions
KR19990078135A (ko
Inventor
파울-베르너 바쎄
롤란트 테베스
도리스 슈미트-란트지델
미하엘 볼루
Original Assignee
지멘스 악티엔게젤샤프트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 지멘스 악티엔게젤샤프트 filed Critical 지멘스 악티엔게젤샤프트
Publication of KR19990078135A publication Critical patent/KR19990078135A/ko
Application granted granted Critical
Publication of KR100616720B1 publication Critical patent/KR100616720B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은 고정 메모리 셀 장치를 프로그래밍하는 방법에 관한 것이며, 상기 고정 메모리 셀 장치의 메모리 셀은 셀 필드에 매트릭스 형태의 워드 라인 및 비트 라인으로 편성되고, 비트 라인은 접지 전위(VM)를 제공하기 위한 비트 디코더 및 비트 라인에 블록킹 전위(blocking potential)를 제공하기 위한 블록킹 디코더에 의해 트리거링되고, 워드 라인은 워드 라인에 프로그래밍 전압(VP) 또는 보호 전압(VS)을 제공하기 위한 워드 디코더에 의해 트리거링된다. 프로그래밍될 정보값은 셀 필드에 사전 저장된다.

Description

고정 메모리 셀 장치를 프로그래밍하는 방법 {METHOD FOR PROGRAMMING A CONSTANT-MEMORY CELL ARRANGEMENT}
도 1은 OTP-메모리 셀의 개략도.
도 2A는 셀을 프로그래밍할 때 셀 필드의 전압을 설명하기 위한 디코더 회로를 갖는 셀 필드의 개략도.
도 2B는 도 2A의 셀의 평면도.
도 3A는 (1 내지 8)-디코더, NAND-디코더 또는 직렬 디코더의 개략도.
도 3B는 (7 내지 8)-디코더, NOR-디코더 또는 병렬 디코더의 개략도.
도 4A는 디코딩되어 트리거되는 개별 회로의 개략도.
도 4B는 트리거되는 연결 스위치의 개략도.
도 5는 MOS-트랜지스터를 갖는 메모리 필드의 기본적인 구조의 개략도.
도 6은 도 5에 따른 메모리 필드에서 프로그래밍 진행을 설명하기 위한 개략도.
도 7은 블록킹 전위의 중간 저장 시 분할된 메모리 내의 프로그래밍 사이클에서 프로그래밍된 셀 갯수를 도시함.
도 8은 세그먼트 당 1 비트의 중간 저장 시 분할된 메모리 내의 프로그래밍 사이클에서 프로그래밍된 셀의 갯수를 도시함.
도 9는 세그먼트 당 1 셀의 중간 저장 시 분할된 메모리 내의 프로그래밍 사이클에서 프로그래밍된 메모리의 갯수를 도시함.
본 발명은 고정 메모리 셀 장치의 메모리 셀이 셀 필드에서 매트릭스 형태로 워드 라인 및 비트 라인으로 편성되고, 접지 전위를 공급하기 위한 비트 디코더 및 비트 라인에 블록킹 전위를 공급하기 위한 블록킹 디코더에 의해 비트 라인이 트리거링 되고, 워드 라인에 프로그래밍 전압 또는 보호 전압을 공급하기 위한 워드 디코더에 의해 워드 라인이 트리거링 되는, 고정 메모리 셀 장치를 프로그래밍 하기 위한 방법에 관한 것이다.
판독-전용-메모리(Read-Only-Memory)로 표시된 고정 메모리는 많은 전자 시스템에서 데이터를 저장하기 위해 사용된다. 데이터가 디지털 형태로 영구적으로 기록 입력되는 이러한 메모리는 반도체, 특히 실리콘을 기초로 집적하여 형성된 실리콘 회로로 구현되며, 상기 실리콘 회로에서는 메모리 셀로서 바람직하게 MOS-트랜지스터가 사용된다. 판독 시 개별 메모리 셀이 워드 라인과 접속되는 MOS-트랜지스터의 게이트 전극에 의해 선택된다. 각 MOS-트랜지스터의 입력은 기준 라인에 접속되고, 출력은 비트 라인에 접속된다. 판독 과정 시에, 전류가 트랜지스터에 흐르는지 흐르지 않는지가 평가된다. 이에 따라, 저장된 데이터에 논리값 0 및 1이 설정된다. 상기 고정 메모리에서 0 및 1의 저장은 기술적으로, "트랜지스터에 전류가 흐르지 않는" 상태에 설정된 논리값이 저장된 메모리 셀에서 MOS-트랜지스터가 제조되지 않거나 비트 라인으로의 도전 접속이 구현되지 않는 것에 의해 이루어진다. 대안적으로, 2개의 논리값에 대해 해당 MOS-트랜지스터가 구현될 수 있으며, 상기 MOS-트랜지스터는 채널 영역에서의 상이한 주입에 의해 상이한 차단 전압을 갖는다. 상기 방식의 실리콘 메모리는, 메모리 셀 당 최소 필요 면적을 갖는 평탄한 구조를 가지며, 상기 구조는 현재의 1-㎛-기술에서 약 0.14 비트/㎛의 통상적인 메모리 두께를 갖는다.
본 발명은 우선, 전기적으로 1회 프로그래밍할 수 있는 고정 메모리, 즉 게이트 유전체가 일반적으로, 특히 ONO-활성화 물질을 포함하는 소위 OTP-메모리 = One-Time-Programmable-Memory를 제조하기 위한 것이다. 그러나 본 발명은 원리적으로 다중 프로그래밍될 수 있는 고정-메모리, 즉 게이트 유전체가 특히 게이트 산화물(도 1)을 포함하는 소위 MTP-ROM-메모리에도 사용될 수 있다.
매우 높은 전압에 의해(예를 들어 공지된 Fowler-Nordheim-Mechanism에 의해) 메모리 셀을 제조하는 동안 해당 셀에 이웃한, 셀 필드에서 매트릭스 형태로 편성된 셀은 보호되어야 한다. 이것은 통상적으로 보호될 셀의 비트 라인에 블록킹 전압을 인가함으로써 그리고 보호 전압을 워드 라인에 인가함으로써 이루어지며, 그 결과 이웃한 셀에서의 전압이 충분히 낮게 유지될 수 있다. 전압의 공급은 해당 고전압 스위치가 장착된 디코더에 의해 이루어진다. 워드 디코더는 통상적으로 프로그래밍 과정 동안 (n개 중 1)-디코더로 작용한다. 이 경우 워드 디코더는 한 라인을 더 높은 프로그래밍 전압에 접속하며, 모든 나머지 디코더 출력은 그대로 보호 전압이 유지된다. 비트 디코더는 프로그래밍 과정 동안 역시 (n개 중 1)-디코더로 작용한다. 상기 비트 디코더는 한 라인을 접지 전위에 접속하며, 나머지 비트 라인은 그대로 블록킹 전위가 된다. 블록킹 디코더는 통상적으로 (n개 중 n-1)-디코더로 작용하고 정보값이 프로그래밍 되어서는 안 되는 모든 비트 라인을 블록킹 전위에 접속한다. 나머지 한 라인은 비트 디코더에 의해 접지 전위로 유지된다. 지금까지 공지된 OTP-메모리를 프로그래밍하는 방법은 비교적 비싼 디코더 회로를 요구하며 상대적으로 속도가 느리다.
미국 특허 제 4 858 194에는, 비트 라인 및 워드 라인이 기록 전에 일정한 블록킹 전압으로 사전 충전되고, 기록 시에만 해당 비트 라인 및 워드 라인이 기록될 정보에 따라 각각의 전위가 되는, 비휘발성 반도체 메모리가 공지되어 있다.
본 발명의 목적은 반도체를 기초로 한 고정 메모리 셀 장치, 특히 OTP-고정 메모리를 제조 또는 프로그래밍하는 방법을 제공하는 것이며, 상기 방법은 회로 기술적으로 디코더를 간단화하는 동시에 프로그래밍 과정을 촉진한다.
상기 목적은, 프로그래밍될 정보값이 셀 필드에서 사전 저장되는 것을 특징으로 하며, 고정 메모리 셀 장치의 메모리 셀이 셀 필드에 매트릭스 형태로 워드 라인 및 비트 라인으로 편성되고, 접지 전위(VM)를 공급하기 위한 비트 디코더 및 비트 라인에 블록킹 전위(VB)를 공급하기 위한 블록킹 디코더에 의해 비트 라인이 트리거링 되고, 워드 라인에 프로그래밍 전압(VP) 또는 보호 전압(VS)을 공급하기 위한 워드 디코더에 의해 워드 라인이 트리거링 되는, 고정 메모리 셀 장치의 프로그래밍 방법에 의해 달성된다.
본 발명에 따라 프로그래밍될 정보값이 메모리의 셀 필드 내에 동적으로 사전 저장되거나 중간 저장된다. 본 발명에 따른 동적 중간 저장 방법은 프로그래밍에 관여하는 디코더 회로를 간소화하는 동시에 프로그래밍 과정을 뚜렷이 촉진시킨다.
본 발명의 매우 바람직한 실시예에서 하기의 단계가 하기와 같은 순서로 실행된다:
a) 블록킹 디코더를 통해 모든 비트 라인이 블록킹 전위(VB)로 사전 충전되고,
b) 워드 디코더의 모든 출력에 보호 전압(VS)이 인가되고, 그 결과 셀 필드의 모든 메모리 셀이 도전성을 갖게 되고 블록킹 전위가 셀 필드 전체로 전송되며,
c) 블록킹 디코더가 셀 필드로부터 완전히 분리되고, 그 결과 블록킹 전위(VB)가 비트 라인(BL)의 전체 용량까지 저장되어 유지되고,
d) 비트 디코더가 온 되며 비트 라인을 프로그래밍될 정보값을 갖는 라인에 접속하며, 상기 정보값이 비트 라인에 전송되며,
e) 워드 디코더를 통해 워드 라인이 선택되고 프로그래밍 전위(VP)에 접속되며, 상기 워드 라인과 이전에 선택된 비트 라인과의 교차점에서 메모리 셀이 프로그래밍 되며,
f) 끝으로 워드 디코더 및 비트 디코더가 오프된다.
본 발명의 바람직한 개선예는 종속항에서 다루어진다.
첨부한 도면을 참고로 본 발명의 실시예를 자세히 살펴보면 하기와 같다.
전기적으로 프로그래밍될 수 있고 프로그래밍이 해제될 수 있는 반도체 메모리에 본 발명에 따른 테스트 회로가 매우 바람직하게 사용될 수 있기 때문에, 하기에 더 자세히 설명된 실시예 전체가, 전기적으로 프로그래밍될 수 있고 프로그래밍이 해제될 수 있으며 OTP-(1회 프로그래밍될 수 있는) 또는 MTP-(다중 프로그래밍될 수 있는) 메모리 셀을 갖는 반도체 메모리와 관련된다.
도 1에서는 고정 메모리의 개별 메모리 셀(7)이 개략적으로 도시되며, 상기 메모리 셀(7)은 제어 전극(1), 전위와 차단된 전극(2), 드레인 전극(3) 및 소스 전극(4)을 포함한다. 전위가 차단된 전극(2)은 절연체(5)로 둘러싸인다. 제어 전극(1)은 메모리 셀(7) 위에 놓인 행에 할당된 워드 라인(WL)에 커플링되고, 드레인 전극(3)은 메모리 셀(7) 위에 있는 열에 할당된 비트 라인(BL)에 전기적으로 커플링된다. 메모리 셀의 소스 접속부(4)는 서로 커플링되고 일정하게 입력될 수 있는 공동의 전위에 접속된다. 상기 메모리 셀은 하기와 같은 공지된 방식으로 작용한다. 전위가 차단된 전극(2)의 충전된 및 충전되지 않은 상태는 메모리 셀(7)의 2개의 상태에 상응한다. 프로그래밍을 위해, 제어 전극(1)에 드레인 전극(3)에 대한 양의 고전압이 인가됨으로써, 전위가 차단된 전극(2)에 전하가 주입된다. 양의 고전압값은 통상적으로 약 + 12 볼트이다. 프로그래밍을 해제하기 위해서 전위가 차단된 전극(2)의 전자는 분리되며, 통상적으로 약 - 12 볼트인 음의 고전압값이 드레인 전극(3)에 대한 제어 전극(1)에 인가됨으로써, 예를 들어 홀(hole)이 전위가 차단된 전극(2)에 주입된다. 절연체(5)에 의해 구성된 전위 베리어를 극복하기 위해 상기 공급 전압을 초과하는 전압값이 필수적이다. 높은 전기장 세기 때문에 전자는 절연체의 전위 베리어를 관통("Fowler-Nordheim-Effect")하거나 드레인 전극 가까이에서 생긴 뜨거운 전자가 절연체를 관통할 수 있다("Channel-Hot-Electron-Effect"). 판독을 위해 약 4 볼트의 양의 전압이 제어 전극(1)과 드레인 전극(3) 사이에 인가되지만, 상기 전압은 전위가 차단된 전극(2)의 전하 상태를 변경하기에는 불충분하다.
본 발명에 따른 방법의 개선된 특성을 위해, 하기에 본 발명의 기본적인 기술적인 문제가 지금까지 어떻게 해결되었는지가 설명된다. 도 2A는 이를 위해 셀 필드의 기본적인 트리거링을 도시하며, 셀 필드의 전압은 셀의 프로그래밍 시 하기와 같다:
VL = 판독 선택-전위(4 볼트)
VP = 프로그래밍-전위(12 볼트)
VM = 접지-전위(0 볼트)
VS = 보호-전위(8 볼트)
VB = 블록킹-전위(4 볼트)
다양하게 도시된 셀은 도 2B에 다음과 같이 기재된다:
Z0 = 프로그래밍될 셀(12V - 0V = 12V)
Z1 = 높은 전위로 스트레스가 가해진 셀(12V -4V = 8V)
Z2 = 낮은 전위로 스트레스가 가해진 셀(8V - 0V = 8V)
Z3 = 스트레스가 가해지지 않은 셀(8V - 4V = 4V)
통상적으로 워드 디코더는 셀 필드의 외부에 있다. 이 경우, 제어된 역변환(inversion)에 의해 함수(n개 중 1)는 EXOR-그리드를 통해 (n개 중 n-1)-함수로 변환될 수 있다:
INV(n개 중 1) = (n-1개 중 1)
제어된 역변환 시에 하기의 조건이 적용된다:
y = EXOR(W, x)
y = /x (W = 1에 대해)
Y = x (W = 0에 대해)
비트 디코더 및 블록킹 디코더는 일반적으로 셀 필드 내에 위치한다. 이 경우, NAND-디코더(직렬 스위치)(도 3A에 개략적으로 도시됨)를 포함한 함수(n개 중 1)와 NOR-디코더(병렬 스위치)(도 3B에 개략적으로 도시됨)를 포함한 함수(n개 중 n-1) 중 하나만이 구현될 수 있다. 전술한 비트 디코더 및 블록킹 디코더와 같이 2개의 함수가 필요하면 2개의 디코더 중 하나는 디코딩된 신호에 의해 제어되는 개별 스위치로 대체되어야 한다(도 4 참조). 상기 개별 스위치는 매우 많은 공간을 필요로 한다.
본 발명에 따른 셀 필드 내의 프로그래밍 전 동적 중간 메모리 방식에 대해 하기 조건이 유리하다:
a) 셀 필드의 워드 라인(WL)과 비트 라인(BL) 사이의 적은 용량적 커플링.
b) 셀 필드의 디코더 어드레스 라인과 비트 라인 사이의 적은 용량적 커플링.
c) 셀 필드 내의 셀의 프로그래밍에 대한 적은 전하 수요.
d) 비트 라인간의 그리고 기판으로의 적은 누출 전류.
상기 조건을 충족시킴으로써 디코더 트리거링에 의해 생기는 비트 라인에서의 장애가 셀 필드의 비트 라인에 저장된 레벨을 현저히 변화시키는 것이 방지된다.
상기 조건은 예를 들어 MOS-트랜지스터(T)의 다양한 임계 전압에 의해 정보가 저장되며 도 5에 따른 셀로서 MOS-트랜지스터(T)를 갖는 메모리에 의해 충족된다. 다양한 임계 전압은 터널 전류에 의한 게이트-절연체(예를 들어 ONO)에서의 전하의 충전에 의해 얻어진다.
동적인 중간 저장 방법의 가장 간단한 형태는 블록킹 전위(VB)가 비트 라인(BL)까지 용량적으로 저장되는 형태이며, 상기 비트 라인(BL)에서는 어떤 셀도 프로그래밍 되어서는 안 된다. 이 과정은 도 6을 참고로 하기와 같이 진행된다.
a) 모든 비트 라인(BL)이 블록킹 디코더를 통해 블록킹 전위로 사전 충전된다. 이 시간 동안 비트 디코더는 완전히, 즉 셀 필드의 모든 라인(BL)에서 차단된다.
b) 워드 디코더의 모든 출력이 보호 전압(VS)에 인가되고, 그 결과 셀 필드 내의 모든 메모리 셀이 전도성을 갖고 블록킹 전위가 셀 필드 전체에 전송된다.
c) 블록킹 디코더는 셀 필드로부터 완전히 분리된다. 그러면 블록킹 전위(VB)는 비트 라인(BL)의 모든 커패시턴스에 저장된다.
d) 비트 디코더가 온되고, 비트 라인을 프로그래밍될 정보값을 갖는 라인과 접속한다. 상기 정보값은 비트 라인에 전송된다("1" = VB, "0: = VM).
e) 워드 디코더를 통해 워드 라인(WL)이 선택되고 프로그래밍 전위(VP)가 인가된다. 상기 워드 라인(WL)과 이전에 선택된 비트 라인(BL)과의 교차점에서 셀이 프로그래밍 된다.
f) 끝으로 워드 디코더 및 비트 디코더가 오프된다.
프로그래밍 과정에서 정보는 셀 필드에 정적으로(static) 공급되고 블록킹 전위만이 비트 라인에 저장된다. 상기 방법에서 블록킹 디코더가 모든 비트 라인의 사전 충전을 위해서만 사용되고, 이 이상의 디코더 기능은 더 이상 필요치 않기 때문에, 블록킹 디코더는 도 4B에 따른 일련의 간단한 회로에 의해 사용될 수 있고, 이것은 공간 절약을 가져온다.
프로그램 과정의 촉진 및 프로그래밍 되지 않을 셀의 스트레스의 감소는 이러한 조치에 의해서도 얻어지지 않으며, 셀 필드가 도 7의 개략도에 따라 분할될 때에도 얻어지지 않는다.
프로그래밍 시간 및 스트레스 사이클의 추가 감소는, 블록킹 전위 외에 프로그래밍될 정보값이 도 8의 개략도에 상응하게 비트 라인(BL)에 중간 저장될 때 얻어진다. 상기 과정은 하기와 같이 진행된다.
처음에는 전술한 a) 내지 d)와 동일한 단계가 이루어진다.
e) 비트 디코더는 각각의 트랙(track)에 액세스한다. 정보를 트랙의 세그먼트로 전송한 후 비트 디코더는 다시 분리된다. 상기 트랙의 세그먼트는 블록킹 전압(VB)을 용량적으로 저장할 뿐만 아니라, 트랙의 정보 또한 저장한다.
f) 메모리에 다음 트랙의 정보가 공급된다. 또한, 상기 트랙의 비트 디코더가 온된다. 상기 트랙에 정보가 도달하고 그곳에 임시 저장된다. 그 다음 비트 디코더는 다시 분리된다.
g) 모든 세그먼트의 모든 트랙에서 비트 라인에 각각 프로그래밍될 정보가 중간 저장될 때까지 상기 f) 단계가 반복된다.
h) 그 다음 워드 디코더를 통해 워드 라인이 선택되고 프로그램 전위(VP)에 접속된다. 워드 라인은 모든 트랙에 도달하여, 트랙의 모든 세그먼트에서 비트가 프로그래밍 된다.
i) 프로그래밍 시간이 지난 후 워드 디코더가 다시 오프된다.
병렬로 프로그램된 많은 수의 셀에 의해 프로그램 사이클의 수가 세그먼트 당 셀의 수로 감소한다. 프로그래밍 되지 않은 셀에 대한 스트레스 사이클의 수는 열의 수에 세그먼트 내의 셀의 수를 합한 수로 감소된다(이에 반해 지금까지의 해결 방법에서는 스트레스 사이클의 수 = 프로그래밍될 셀의 수이다).
메모리 전체에 대한 프로그래밍 시간을 감소시키기 위한 추가 단계는, 프로그래밍될 정보값의 셀 전체를 세그먼트의 비트 라인에 사전 저장하는 것이다. 이것은 도 9에 개략적으로 도시된다. 상기 과정은 하기와 같이 진행된다:
처음에는 a) 내지 g)와 동일한 단계가 진행된다.
i) 모든 트랙의 모든 세그먼트에 비트가 저장되자마자, 비트 어드레스가 변경되고 다시 제 1 트랙에 제 2 비트를 저장하기 시작한다.
j) 상기 과정은, 모든 트랙의 모든 세그먼트에서 프로그래밍될 정보의 각각의 셀이 사전 저장될 때까지 반복된다.
k) 그 다음, 워드 디코더를 통해 워드 라인이 선택되고 프로그래밍 전위(VP)에 접속된다. 상기 워드 라인은 모든 트랙에 도달하여, 모든 트랙의 모든 세그먼트에서 셀이 프로그래밍 된다.
l) 프로그래밍 시간이 지난 후 워드 디코더는 다시 오프된다.
그 결과, 병렬로 프로그래밍된 셀의 수는 계속해서 상승한다. 이와 상응하게 프로그래밍 사이클의 수가 세그먼트의 셀의 수로 감소한다. 프로그래밍 되지 않은 셀에 대한 스트레스 사이클의 수도 마찬가지로 세그먼트 내의 셀의 수로 감소한다.
본 발명에 따른 고정 메모리 셀 장치의 프로그래밍 방법에 의하면, 프로그래밍 될 정보값이 메모리의 셀 필드에 사전 저장된다. 이에 따라, 저장된 정보가 메모리 셀에서 병렬로 판독되므로 메모리의 충전 시간이 감소할 수 있어 프로그래밍 시간을 단축할 수 있다.
또한, 본 발명의 고정 메모리 셀 장치의 프로그래밍 방법에서, 블로킹 디코더는 모든 비트 라인의 사전 충전에만 사용되고 이 이상의 디코더 기능은 불필요하기 때문에 프로그래밍에 관여하는 디코더 회로의 레이아웃을 간단히 할 수 있다.

Claims (5)

  1. 셀 필드에 매트릭스 형태의 워드 라인 및 비트 라인으로 고정 메모리(constant memory) 셀 장치의 메모리 셀을 편성하여, 상기 비트 라인에 접지 전위(VM)를 공급하기 위한 비트 디코더 및 상기 비트 라인에 블록킹 전위(VB)를 공급하기 위한 블록킹 디코더에 의해 상기 비트 라인을 트리거링하고, 상기 워드 라인에 프로그래밍 전압(VP) 또는 보호 전압(VS)을 공급하기 위한 워드 디코더에 의해 상기 워드 라인을 트리거링하는, 고정 메모리 셀 장치를 프로그래밍 하는 방법으로서,
    프로그래밍 될 정보값이 상기 셀 필드에 사전 저장되는, 고정 메모리 셀 장치 프로그래밍 방법.
  2. 제 1항에 있어서,
    a) 상기 블록킹 디코더를 통해 모든 비트 라인을 상기 블록킹 전위(VB)로 사전 충전하는 단계,
    b) 상기 셀 필드의 모든 메모리 셀이 전도성으로 되고 상기 셀 필드 전체가 상기 블록킹 전위가 되도록 상기 워드 디코더의 모든 출력에 상기 보호 전압(VS)을 인가하는 단계,
    c) 상기 블록킹 디코더를 상기 셀 필드로부터 완전히 분리하여, 상기 비트 라인(BL)의 전체 용량에 상기 블록킹 전위(VB)를 유지하는 단계,
    d) 상기 비트 디코더를 온(on) 시키고, 상기 프로그래밍 될 정보값을 포함하는 라인을 비트 라인과 접속하여, 상기 비트 라인에 상기 정보값을 전송하는 단계,
    e) 상기 워드 디코더를 통해 워드 라인을 선택하고 상기 프로그래밍 전위(VP)를 인가하여, 상기 워드 라인과 상기 이전에 선택된 비트 라인과의 교차점에서 상기 메모리 셀을 프로그래밍하는 단계,
    f) 상기 워드 디코더 및 상기 비트 디코더를 오프하는 단계를 포함하는 것을 특징으로 하는, 고정 메모리 셀 장치 프로그래밍 방법.
  3. 제 2항에 있어서,
    g) 상기 정보값을 상기 셀 필드 트랙의 세그먼트로 전송한 후 상기 비트 디코더를 다시 분리하여, 상기 트랙의 세그먼트가 상기 블록킹 전압(VB)뿐만 아니라 상기 전송된 정보값도 용량성으로 저장하는 단계,
    h) 상기 셀 필드에 다음 트랙의 정보값을 전달하고, 그 후에 다음 트랙의 비트 디코더를 온 시킴으로써, 상기 정보값이 상기 다음 트랙에 도달하여 상기 정보값이 상기 다음 트랙에 중간 저장되며, 그 후에 상기 비트 디코더를 다시 분리하는 단계,
    i) 각각의 비트 라인 상에 있는, 상기 셀 필드의 모든 세그먼트의 트랙마다 상기 프로그래밍 될 정보값이 중간 저장될 때까지 상기 h) 단계를 반복하는 단계,
    j) 그 후에, 상기 워드 디코더를 통해 워드 라인을 선택하고 상기 프로그래밍 전위(VP)를 인가하는 단계를 포함하는 것을 특징으로 하는, 고정 메모리 셀 장치 프로그래밍 방법.
  4. 제 3항에 있어서,
    a) 프로그래밍 시간이 지난 후 상기 워드 디코더를 다시 오프하는 것을 특징으로 하는, 고정 메모리 셀 장치 프로그래밍 방법.
  5. 제 3항에 있어서,
    b) 상기 셀 필드의 모든 트랙의 모든 세그먼트에 상기 정보값이 저장된 후 비트 어드레스를 바꾸고, 제 1 트랙에 다음 정보값의 저장을 다시 시작하는 단계,
    c) 상기 셀 필드의 모든 트랙의 각 세그먼트에 상기 프로그래밍 될 정보값이 각각의 워드 라인에 사전 저장될 때까지 상기 b) 단계에 따른 과정을 반복하는 단계,
    d) 그 후에 상기 워드 디코더를 통해 워드 라인을 선택하고 프로그래밍 전위(VP)를 인가하는 단계,
    e) 프로그래밍 시간이 지난 후 상기 워드 디코더를 다시 오프하는 단계를 더 포함하는 것을 특징으로 하는, 고정 메모리 셀 장치 프로그래밍 방법.
KR1019990009783A 1998-03-23 1999-03-23 고정 메모리 셀 장치를 프로그래밍하는 방법 KR100616720B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19812640.9 1998-03-23
DE19812640 1998-03-23

Publications (2)

Publication Number Publication Date
KR19990078135A KR19990078135A (ko) 1999-10-25
KR100616720B1 true KR100616720B1 (ko) 2006-08-28

Family

ID=7861942

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990009783A KR100616720B1 (ko) 1998-03-23 1999-03-23 고정 메모리 셀 장치를 프로그래밍하는 방법

Country Status (7)

Country Link
US (1) US6044006A (ko)
EP (1) EP0945872B1 (ko)
JP (1) JP3795249B2 (ko)
KR (1) KR100616720B1 (ko)
CN (1) CN1199196C (ko)
DE (1) DE59913479D1 (ko)
TW (1) TW498328B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6327178B1 (en) 2000-07-18 2001-12-04 Micron Technology, Inc. Programmable circuit and its method of operation
US6522580B2 (en) * 2001-06-27 2003-02-18 Sandisk Corporation Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states
US7330369B2 (en) 2004-04-06 2008-02-12 Bao Tran NANO-electronic memory array
JP4158788B2 (ja) * 2005-06-30 2008-10-01 セイコーエプソン株式会社 集積回路装置及び電子機器

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5629900A (en) * 1993-07-08 1997-05-13 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device operable to write data accurately at high speed

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4725986A (en) * 1983-09-20 1988-02-16 International Business Machines Corporation FET read only memory cell with word line augmented precharging of the bit lines
JPS6425394A (en) * 1987-07-21 1989-01-27 Mitsubishi Electric Corp Nonvolatile semiconductor memory device
US5623444A (en) * 1994-08-25 1997-04-22 Nippon Kokan Kk Electrically-erasable ROM with pulse-driven memory cell transistors
US5553019A (en) * 1995-01-23 1996-09-03 Motorola, Inc. Write-once read-many memory using EEPROM cells
US5715194A (en) * 1996-07-24 1998-02-03 Advanced Micro Devices, Inc. Bias scheme of program inhibit for random programming in a nand flash memory
US5831894A (en) * 1998-04-27 1998-11-03 United Microelectronics Corp. Methods of programming and reading one time programmable read only memory

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5629900A (en) * 1993-07-08 1997-05-13 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device operable to write data accurately at high speed

Also Published As

Publication number Publication date
EP0945872A2 (de) 1999-09-29
CN1229993A (zh) 1999-09-29
CN1199196C (zh) 2005-04-27
KR19990078135A (ko) 1999-10-25
JP3795249B2 (ja) 2006-07-12
US6044006A (en) 2000-03-28
EP0945872B1 (de) 2006-05-31
TW498328B (en) 2002-08-11
JPH11328983A (ja) 1999-11-30
DE59913479D1 (de) 2006-07-06
EP0945872A3 (de) 2000-05-31

Similar Documents

Publication Publication Date Title
US4377857A (en) Electrically erasable programmable read-only memory
US5917753A (en) Sensing circuitry for reading and verifying the contents of electrically programmable/erasable non-volatile memory cells
KR960002006B1 (ko) 2개의 기준 레벨을 사용하는 기록 검증 제어기를 갖는 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 메모리 장치
EP0175102B1 (en) Semiconductor memory device
US5097449A (en) Non-volatile memory structure
US20080117686A1 (en) Method and system for selectively limiting peak power consumption during programming or erase of non-volatile memory devices
US4837744A (en) Integrated circuit of the logic circuit type comprising an electrically programmable non-volatile memory
US4543647A (en) Electrically programmable non-volatile semiconductor memory device
KR20020071714A (ko) 불휘발성 기억 장치의 기입 방법
JP3625383B2 (ja) 不揮発性半導体メモリ装置
KR19990008133A (ko) 비휘발성 메모리 블로킹 구조
EP0459794B1 (en) Read only memory device
US5347486A (en) Nonvolatile memory device having self-refresh function
US4864541A (en) Integrated circuit of the logic circuit type comprising an electrically programmable non-volatile memory
KR950008674B1 (ko) 불휘발성 반도체 기억장치 및 그의 데이타소거방법
KR100277600B1 (ko) 비휘발성 반도체 기억 장치
US5153854A (en) EEPROM memory system having selectable programming voltage for low power readability
US4527258A (en) E2 PROM having bulk storage
KR20030009294A (ko) Ｅｅｐｒｏｍ 응용을 위한 1-트랜지스터 셀
KR100616720B1 (ko) 고정 메모리 셀 장치를 프로그래밍하는 방법
US5978263A (en) Negative voltage switch architecture for a nonvolatile memory
US7212438B2 (en) Semiconductor device and method of operating a semiconductor device
US5012132A (en) Dual mode high voltage coupler
WO1997022971A9 (en) A negative voltage switch architecture for a nonvolatile memory
US20080186753A1 (en) High density one time programmable memory

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee