JPH11328983A - 固定値メモリセルのプログラミング方法 - Google Patents
固定値メモリセルのプログラミング方法Info
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- JPH11328983A JPH11328983A JP7785999A JP7785999A JPH11328983A JP H11328983 A JPH11328983 A JP H11328983A JP 7785999 A JP7785999 A JP 7785999A JP 7785999 A JP7785999 A JP 7785999A JP H11328983 A JPH11328983 A JP H11328983A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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Abstract
(57)【要約】
【課題】 デコーダを回路技術上簡単に構成し、それと
同時に、プログラミング過程を速くすることができる、
固定値メモリセルを半導体ベース上に製造乃至プログラ
ミングする方法を提供すること。 【解決手段】 固定値メモリセルのプログラミング方法
であって、固定値メモリセルのメモリセルは、セルフィ
ールド内でマトリックス状にワード線及びビット線内に
生成され、ビット線は、アース電位印加用のビットデコ
ーダ、ビット線にブロッキング電位を印加するためのブ
ロッキングデコーダ、ワード線にプログラミング電圧乃
至保護電圧を印加するためのワードデコーダを用いて制
御される。プログラミングすべき情報値が、セルフィー
ルド内に予め記憶される。
同時に、プログラミング過程を速くすることができる、
固定値メモリセルを半導体ベース上に製造乃至プログラ
ミングする方法を提供すること。 【解決手段】 固定値メモリセルのプログラミング方法
であって、固定値メモリセルのメモリセルは、セルフィ
ールド内でマトリックス状にワード線及びビット線内に
生成され、ビット線は、アース電位印加用のビットデコ
ーダ、ビット線にブロッキング電位を印加するためのブ
ロッキングデコーダ、ワード線にプログラミング電圧乃
至保護電圧を印加するためのワードデコーダを用いて制
御される。プログラミングすべき情報値が、セルフィー
ルド内に予め記憶される。
Description
【０００１】
【発明の属する技術分野】本発明は、固定値メモリセル
のプログラミング方法であって、前記固定値メモリセル
のメモリセルは、セルフィールド内でマトリックス状に
ワード線及びビット線内に生成され、該生成時に、前記
ビット線は、アース電位印加用のビットデコーダを用い
て、及び、前記ビット線にブロッキング電位を印加する
ためのブロッキングデコーダを用いて、及び前記ワード
線にプログラミング電圧乃至保護電圧を印加するための
ワードデコーダを用いて制御される方法に関する。
のプログラミング方法であって、前記固定値メモリセル
のメモリセルは、セルフィールド内でマトリックス状に
ワード線及びビット線内に生成され、該生成時に、前記
ビット線は、アース電位印加用のビットデコーダを用い
て、及び、前記ビット線にブロッキング電位を印加する
ためのブロッキングデコーダを用いて、及び前記ワード
線にプログラミング電圧乃至保護電圧を印加するための
ワードデコーダを用いて制御される方法に関する。
【０００２】
【従来の技術】読み出し専用メモリ又はリードオンリメ
モリとも呼ばれる固定値メモリは、データの記憶のため
に、多数の電子システム内で使用されている。データが
デジタル形式で固定的に書き込まれるようなメモリは、
半導体材料、例えば、シリコンをベースに集積化されて
構成されたシリコン回路（メモリセルとして有利にはＭ
ＯＳトランジスタが使用されている）として構成されて
いる。読み出しの際には、個別メモリセルは、ワード線
と接続されたＭＯＳトランジスタのゲート電極を介して
選択される。各ＭＯＳトランジスタの入力側は、基準線
と接続されており、出力側は、ビット線と接続されてい
る。読み出し過程の際、トランジスタに電流が流れてい
るかどうか評価される。それに応じて、記憶されるデー
タに、論理値１及び０が配属される。技術的には、この
固定値メモリでの０及び１の記憶は、「トランジスタに
電流が流れていない」状態に配属された論理値が記憶さ
れるメモリセル内で、ＭＯＳトランジスタが形成されな
いか、又は、ビット線への導電接続が形成されないよう
にして行われる。択一選択的に、両論理値に相応する各
ＭＯＳトランジスタに対して、このＭＯＳトランジスタ
が、チャネル領域内に種々異なって不純物注入すること
によって種々の設定電圧を有するように構成してもよ
い。その種のシリコンメモリは、メモリセル毎に最小所
要面で、ほぼ平坦な構成を有しており、この最小所要面
は、今日のμｍ技術では、約０．１４ビット／μｍ２の
典型的なメモリ密度が得られている。
モリとも呼ばれる固定値メモリは、データの記憶のため
に、多数の電子システム内で使用されている。データが
デジタル形式で固定的に書き込まれるようなメモリは、
半導体材料、例えば、シリコンをベースに集積化されて
構成されたシリコン回路（メモリセルとして有利にはＭ
ＯＳトランジスタが使用されている）として構成されて
いる。読み出しの際には、個別メモリセルは、ワード線
と接続されたＭＯＳトランジスタのゲート電極を介して
選択される。各ＭＯＳトランジスタの入力側は、基準線
と接続されており、出力側は、ビット線と接続されてい
る。読み出し過程の際、トランジスタに電流が流れてい
るかどうか評価される。それに応じて、記憶されるデー
タに、論理値１及び０が配属される。技術的には、この
固定値メモリでの０及び１の記憶は、「トランジスタに
電流が流れていない」状態に配属された論理値が記憶さ
れるメモリセル内で、ＭＯＳトランジスタが形成されな
いか、又は、ビット線への導電接続が形成されないよう
にして行われる。択一選択的に、両論理値に相応する各
ＭＯＳトランジスタに対して、このＭＯＳトランジスタ
が、チャネル領域内に種々異なって不純物注入すること
によって種々の設定電圧を有するように構成してもよ
い。その種のシリコンメモリは、メモリセル毎に最小所
要面で、ほぼ平坦な構成を有しており、この最小所要面
は、今日のμｍ技術では、約０．１４ビット／μｍ２の
典型的なメモリ密度が得られている。
【０００３】本発明は、第１に、１回の電気プログラミ
ング可能な固定値メモリ、所謂ＯＴＰ−メモリ＝Ｏｎｅ
−Ｔｉｍｅ−Ｐｒｏｇｒａｍｍａｂｌｅ−Ｍｅｍｏｒｙ
の製造に関しており、この固定値メモリでは、ゲート誘
電体は、一般的に、特別なＯＮＯ成形材料を有している
が、原理的には、多数回のプログラミング可能固定値メ
モリ、所謂ＭＴＰ−ＲＯＭ−メモリ（ゲート誘電体が例
えばゲート酸化物（図１）を有している）を用いてもよ
い。
ング可能な固定値メモリ、所謂ＯＴＰ−メモリ＝Ｏｎｅ
−Ｔｉｍｅ−Ｐｒｏｇｒａｍｍａｂｌｅ−Ｍｅｍｏｒｙ
の製造に関しており、この固定値メモリでは、ゲート誘
電体は、一般的に、特別なＯＮＯ成形材料を有している
が、原理的には、多数回のプログラミング可能固定値メ
モリ、所謂ＭＴＰ−ＲＯＭ−メモリ（ゲート誘電体が例
えばゲート酸化物（図１）を有している）を用いてもよ
い。
【０００４】非常に高い電圧（例えば、公知のＦｏｗｌ
ｅｒ−Ｎｏｒｄｈｅｉｍ−メカニズムを用いて）によっ
てメモリセルをプログラミングする過程中、セルフィー
ルド内でマトリックス状に生成される当該セルの隣接セ
ルを保護する必要がある。通常のやり方では、これは、
ブロッキング電圧をビット線に印加し、保護電圧を、保
護すべきセルのワード線に印加することによって行わ
れ、そうすることによって、この隣接セルの電圧を十分
に小さく保持することができる。電圧の供給は、相応の
高電圧スイッチを用いて構成されるデコーダを用いて行
われる。通常のように、ワードデコーダは、プログラミ
ング過程中、（１：ｎ）デコーダとして作動する。この
際、線は、比較的高いプログラミング電圧と接続されて
おり、その際、残りの全てのデコーダ出力側は、保護電
圧のままである。ビットデコーダは、プログラミング過
程中同様に（１：ｎ）デコーダとして作動する。これ
は、１本の線をアース電位に接続し、その際、残りの各
ビット線は、ブロッキング電位のままである。ブロッキ
ングデコーダは、典型的には、（ｎ−１：ｎ）デコーダ
として作動し、情報値がプログラミングされるべきでは
ない全ビット線は、ブロッキング電位に接続されてい
る。残りの線は、ビットデコーダによってアース電位に
保持される。従来公知の、ＯＴＰメモリのプログラミン
グ方法は、比較的コスト高なデコーダ回路を必要とし、
それにも拘わらず比較的低速である。
ｅｒ−Ｎｏｒｄｈｅｉｍ−メカニズムを用いて）によっ
てメモリセルをプログラミングする過程中、セルフィー
ルド内でマトリックス状に生成される当該セルの隣接セ
ルを保護する必要がある。通常のやり方では、これは、
ブロッキング電圧をビット線に印加し、保護電圧を、保
護すべきセルのワード線に印加することによって行わ
れ、そうすることによって、この隣接セルの電圧を十分
に小さく保持することができる。電圧の供給は、相応の
高電圧スイッチを用いて構成されるデコーダを用いて行
われる。通常のように、ワードデコーダは、プログラミ
ング過程中、（１：ｎ）デコーダとして作動する。この
際、線は、比較的高いプログラミング電圧と接続されて
おり、その際、残りの全てのデコーダ出力側は、保護電
圧のままである。ビットデコーダは、プログラミング過
程中同様に（１：ｎ）デコーダとして作動する。これ
は、１本の線をアース電位に接続し、その際、残りの各
ビット線は、ブロッキング電位のままである。ブロッキ
ングデコーダは、典型的には、（ｎ−１：ｎ）デコーダ
として作動し、情報値がプログラミングされるべきでは
ない全ビット線は、ブロッキング電位に接続されてい
る。残りの線は、ビットデコーダによってアース電位に
保持される。従来公知の、ＯＴＰメモリのプログラミン
グ方法は、比較的コスト高なデコーダ回路を必要とし、
それにも拘わらず比較的低速である。
【０００５】米国特許明細書第４８５８１９４号公報か
らは、非揮発性半導体メモリが公知であり、その際、各
ビット線と各ワード線は、書込の前に固定ブロッキング
電圧にプリチャージされ、書込の際初めて、所属のビッ
ト線と所属のワード線が、書き込まれるべき情報に依存
する、それぞれの電位にされる。
らは、非揮発性半導体メモリが公知であり、その際、各
ビット線と各ワード線は、書込の前に固定ブロッキング
電圧にプリチャージされ、書込の際初めて、所属のビッ
ト線と所属のワード線が、書き込まれるべき情報に依存
する、それぞれの電位にされる。
【０００６】
【発明が解決しようとする課題】本発明の課題は、デコ
ーダを回路技術上簡単に構成し、それと同時に、プログ
ラミング過程を速くすることができる、固定値メモリセ
ル、殊にＯＴＰ固定値メモリを半導体ベース上に製造乃
至プログラミングする方法を提供することにある。
ーダを回路技術上簡単に構成し、それと同時に、プログ
ラミング過程を速くすることができる、固定値メモリセ
ル、殊にＯＴＰ固定値メモリを半導体ベース上に製造乃
至プログラミングする方法を提供することにある。
【０００７】
【課題を解決するための手段】この課題は、本発明によ
ると、プログラミングすべき情報値をセルフィールド内
に予め記憶することによって解決される。
ると、プログラミングすべき情報値をセルフィールド内
に予め記憶することによって解決される。
【０００８】
【発明の実施の形態】本発明の有利で合目的的な構成
は、従属請求項に記載されている。
は、従属請求項に記載されている。
【０００９】本発明の特に有利な方法では、後続の列シ
ーケンスで、以下のステップが実行される： ａ）ブロッキングデコーダを介して、全ビット線をブロ
ッキング電位（ＶＢ）にプリチャージするステップ、 ｂ）ワードデコーダの全出力側に、保護電圧（ＶＳ）を
印加し、該印加により、セルフィールドの全メモリセル
を導通状態にし、前記ブロッキング電位を全セルフィー
ルド内に転送するステップ、 ｃ）前記ブロッキングデコーダを、完全に前記セルフィ
ールドから減結合し、該減結合により、前記ブロッキン
グ電位（ＶＢ）を、前記各ビット線（ＢＬ）の全キャパ
シタンスに蓄積し続けるステップ、 ｄ）ビットデコーダをスイッチオンし、前記全ビット線
の内の１本のビット線を、プログラミングすべき情報値
を含む線と接続し、該接続により、前記１本のビット線
に前記情報値を伝送するステップ、 ｅ）前記ワードデコーダを介して、１本のワード線を選
択して、プログラミング電位（ＶＰ）を印加し、前記１
本のワード線と予め選択された前記１本のビット線との
交点で、前記メモリセルをプログラミングするステッ
プ、 ｆ）続いて、前記ワードデコーダ及び前記ビットデコー
ダを遮断するステップが実行される。
ーケンスで、以下のステップが実行される： ａ）ブロッキングデコーダを介して、全ビット線をブロ
ッキング電位（ＶＢ）にプリチャージするステップ、 ｂ）ワードデコーダの全出力側に、保護電圧（ＶＳ）を
印加し、該印加により、セルフィールドの全メモリセル
を導通状態にし、前記ブロッキング電位を全セルフィー
ルド内に転送するステップ、 ｃ）前記ブロッキングデコーダを、完全に前記セルフィ
ールドから減結合し、該減結合により、前記ブロッキン
グ電位（ＶＢ）を、前記各ビット線（ＢＬ）の全キャパ
シタンスに蓄積し続けるステップ、 ｄ）ビットデコーダをスイッチオンし、前記全ビット線
の内の１本のビット線を、プログラミングすべき情報値
を含む線と接続し、該接続により、前記１本のビット線
に前記情報値を伝送するステップ、 ｅ）前記ワードデコーダを介して、１本のワード線を選
択して、プログラミング電位（ＶＰ）を印加し、前記１
本のワード線と予め選択された前記１本のビット線との
交点で、前記メモリセルをプログラミングするステッ
プ、 ｆ）続いて、前記ワードデコーダ及び前記ビットデコー
ダを遮断するステップが実行される。
【００１０】
【実施例】以下、図示の実施例を用いて、本発明を詳細
に説明する。
に説明する。
【００１１】電気的にプログラミング可能、及び消去可
能な半導体メモリでは、本発明のテスト回路を特に有利
に用いることができるので、以下、詳細に説明する実施
例は、全て、ＯＴＰ−（１回プログラミング可能）又は
ＭＴＰ−（複数回プログラミング可能）メモリセルを有
する、電気的にプログラミング可能、及び消去可能な半
導体メモリに関する。
能な半導体メモリでは、本発明のテスト回路を特に有利
に用いることができるので、以下、詳細に説明する実施
例は、全て、ＯＴＰ−（１回プログラミング可能）又は
ＭＴＰ−（複数回プログラミング可能）メモリセルを有
する、電気的にプログラミング可能、及び消去可能な半
導体メモリに関する。
【００１２】図１には、固定値メモリの個別メモリセル
７が図示されており、個別メモリセル７は、制御電極
１、電位が印加されていない電極２、ドレイン電極３及
びソース電極４を有している。電位なしの電極２は、ア
イソレータ５によって囲まれている。制御電極１は、メ
モリセル７の上位に設けられている行に配属されている
ワード線ＷＬに接続されており、ドレイン電極３は、メ
モリセル７の上位に設けられている行に配属されたビッ
ト線ＢＬに電気的に接続されている。メモリセルのソー
ス端子４は、相互に接続されており、共通の、固定的に
設定可能な電位に接続されている。このメモリセルは、
以下のような公知の形式で機能する。メモリセル７の両
状態は、電位が印加されていない電極２のチャージ状態
及び非チャージ状態に相応する。プログラミングのため
に、電荷が、電位が印加されていない電極２に注入さ
れ、その際、制御電極１に、ドレイン電極３に比して高
い正の高電圧が印加されるようにして注入される。この
正の高電圧の値は、典型的には、ほぼ＋１２ボルトであ
る。消去のためには、電極が、電位が印加されていない
電極２から離されるか、乃至、ホールが、電位が印加さ
れていない電極２内に注入され、その際、ドレイン電極
３に比して高い負の高電圧が、制御電極１に印加され、
この値は、典型的には、ほぼ−１２ボルトである。この
値としては、アイソレータ５によって形成された電位障
壁を越えるためには、給電電圧を越える電圧が不可欠で
ある。高い電界強度のために、電子は、アイソレータの
電位障壁をトンネル効果で通り抜ける、つまり、トンネ
リング（”Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ−効果”）
するか、又は、ドレイン電極の近傍に形成されるホット
エレクトロンによりアイソレータの電位障壁を越えるこ
とができる（”チェネルホットエレクトロン（Ｃｈａｎ
ｎｅｌ−Ｈｏｔ−Ｅｌｅｃｔｒｏｎ−）効果”）。書込
のためには、制御電極１とドレイン電極３との間にほぼ
４ボルトの正の電圧が印加されるが、この電圧は、電位
が印加されていない電極２の荷電状態を変えるのには十
分な大きさではない。
７が図示されており、個別メモリセル７は、制御電極
１、電位が印加されていない電極２、ドレイン電極３及
びソース電極４を有している。電位なしの電極２は、ア
イソレータ５によって囲まれている。制御電極１は、メ
モリセル７の上位に設けられている行に配属されている
ワード線ＷＬに接続されており、ドレイン電極３は、メ
モリセル７の上位に設けられている行に配属されたビッ
ト線ＢＬに電気的に接続されている。メモリセルのソー
ス端子４は、相互に接続されており、共通の、固定的に
設定可能な電位に接続されている。このメモリセルは、
以下のような公知の形式で機能する。メモリセル７の両
状態は、電位が印加されていない電極２のチャージ状態
及び非チャージ状態に相応する。プログラミングのため
に、電荷が、電位が印加されていない電極２に注入さ
れ、その際、制御電極１に、ドレイン電極３に比して高
い正の高電圧が印加されるようにして注入される。この
正の高電圧の値は、典型的には、ほぼ＋１２ボルトであ
る。消去のためには、電極が、電位が印加されていない
電極２から離されるか、乃至、ホールが、電位が印加さ
れていない電極２内に注入され、その際、ドレイン電極
３に比して高い負の高電圧が、制御電極１に印加され、
この値は、典型的には、ほぼ−１２ボルトである。この
値としては、アイソレータ５によって形成された電位障
壁を越えるためには、給電電圧を越える電圧が不可欠で
ある。高い電界強度のために、電子は、アイソレータの
電位障壁をトンネル効果で通り抜ける、つまり、トンネ
リング（”Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ−効果”）
するか、又は、ドレイン電極の近傍に形成されるホット
エレクトロンによりアイソレータの電位障壁を越えるこ
とができる（”チェネルホットエレクトロン（Ｃｈａｎ
ｎｅｌ−Ｈｏｔ−Ｅｌｅｃｔｒｏｎ−）効果”）。書込
のためには、制御電極１とドレイン電極３との間にほぼ
４ボルトの正の電圧が印加されるが、この電圧は、電位
が印加されていない電極２の荷電状態を変えるのには十
分な大きさではない。
【００１３】本発明の方法を更に良く理解するために、
先ず、本発明が基礎とする技術的な問題点について、従
来技術では、どのようにして解決されていたか、につい
て説明する。図２には、このために、セルフィールドの
原理的な制御方法について図示されており、その際、セ
ルのプログラミング時のセルフィールド内の各電圧は、
以下のことを意味する： ＶＬ＝読み出し選択電位（４ボルト） ＶＰ＝プログラミング電位（１２ボルト） ＶＭ＝アース電位（０ボルト） ＶＳ＝保護電位（８ボルト） ＶＢ＝ブロッキング電位（４ボルト） 図３に、種々異なって図示されたセルは、以下のことを
意味する： Ｚ０＝プログラミングすべきセル（１２Ｖ−０Ｖ＝１２
Ｖ） Ｚ１＝高電位にストレスが加えられたセル（１２Ｖ−４
Ｖ＝８Ｖ） Ｚ２＝低電位にストレスが加えられたセル（８Ｖ−０Ｖ
＝８Ｖ） Ｚ３＝ストレスが加えられていないセル（８Ｖ−４Ｖ＝
４Ｖ） 通常のように、ワードデコーダは、セルフィールドの外
側に設けられている。この際、機能（１：ｎ）は、ＥＸ
ＯＲ−ゲートを介しての制御された反転によって（（ｎ
−１）：ｎ）機能に変換することができる： ＩＮＶ（１：ｎ）＝（（ｎ−１）：ｎ） 制御された反転の場合には： ｙ＝ＥＸＯＲ（Ｗ，ｘ） ｙ＝／ｘ（但し、Ｗ＝１） Ｙ＝ｘ（但し、Ｗ＝０） ビットデコーダ及びブロッキングデコーダは、大抵の場
合、セルフィールド内に設けられている。ここでは、１
つの機能しか構成することができず、つまり、ＮＡＮＤ
デコーダを有する機能（１：ｎ）（直列スイッチ）（図
４に略示されている）か、又は、ＮＯＲデコーダを有す
る機能（（ｎ−１）：ｎ）（並列スイッチ）（図５に略
示されている）のどちらしか構成することができない。
上述のビット及びブロッキングデコーダの場合のよう
に、両機能が必要である場合、両デコーダの一方を、デ
コーディングされた信号によって制御される個別スイッ
チによって置き換える必要がある（図６）。この個別ス
イッチは、極めてスペースコストが高い。
先ず、本発明が基礎とする技術的な問題点について、従
来技術では、どのようにして解決されていたか、につい
て説明する。図２には、このために、セルフィールドの
原理的な制御方法について図示されており、その際、セ
ルのプログラミング時のセルフィールド内の各電圧は、
以下のことを意味する： ＶＬ＝読み出し選択電位（４ボルト） ＶＰ＝プログラミング電位（１２ボルト） ＶＭ＝アース電位（０ボルト） ＶＳ＝保護電位（８ボルト） ＶＢ＝ブロッキング電位（４ボルト） 図３に、種々異なって図示されたセルは、以下のことを
意味する： Ｚ０＝プログラミングすべきセル（１２Ｖ−０Ｖ＝１２
Ｖ） Ｚ１＝高電位にストレスが加えられたセル（１２Ｖ−４
Ｖ＝８Ｖ） Ｚ２＝低電位にストレスが加えられたセル（８Ｖ−０Ｖ
＝８Ｖ） Ｚ３＝ストレスが加えられていないセル（８Ｖ−４Ｖ＝
４Ｖ） 通常のように、ワードデコーダは、セルフィールドの外
側に設けられている。この際、機能（１：ｎ）は、ＥＸ
ＯＲ−ゲートを介しての制御された反転によって（（ｎ
−１）：ｎ）機能に変換することができる： ＩＮＶ（１：ｎ）＝（（ｎ−１）：ｎ） 制御された反転の場合には： ｙ＝ＥＸＯＲ（Ｗ，ｘ） ｙ＝／ｘ（但し、Ｗ＝１） Ｙ＝ｘ（但し、Ｗ＝０） ビットデコーダ及びブロッキングデコーダは、大抵の場
合、セルフィールド内に設けられている。ここでは、１
つの機能しか構成することができず、つまり、ＮＡＮＤ
デコーダを有する機能（１：ｎ）（直列スイッチ）（図
４に略示されている）か、又は、ＮＯＲデコーダを有す
る機能（（ｎ−１）：ｎ）（並列スイッチ）（図５に略
示されている）のどちらしか構成することができない。
上述のビット及びブロッキングデコーダの場合のよう
に、両機能が必要である場合、両デコーダの一方を、デ
コーディングされた信号によって制御される個別スイッ
チによって置き換える必要がある（図６）。この個別ス
イッチは、極めてスペースコストが高い。
【００１４】本発明によるプログラミング前のセルフィ
ールド内のダイナミックな一時記憶メモリ方法にとっ
て、以下の点が有利である： ａ）セルフィールド内での、ワード線ＷＬとビット線Ｂ
Ｌとの間の小さな容量結合 ｂ）セルフィールド内での、デコーダのアドレス線とビ
ット線との間の小さな容量結合 ｃ）セルフィールド内での、セルのプログラミング用の
小さな所要電荷 ｄ）ビット線相互且つ基板に対する小さな漏れ電流（即
ち、各ビット線間にメモリセルがないこと） この各前提条件を維持することによって、デコーダの制
御によって発生する各ビット線上での障害によって、セ
ルフィールドの各ビット線上に蓄積されたレベルが著し
く変わるのを阻止することができる。
ールド内のダイナミックな一時記憶メモリ方法にとっ
て、以下の点が有利である： ａ）セルフィールド内での、ワード線ＷＬとビット線Ｂ
Ｌとの間の小さな容量結合 ｂ）セルフィールド内での、デコーダのアドレス線とビ
ット線との間の小さな容量結合 ｃ）セルフィールド内での、セルのプログラミング用の
小さな所要電荷 ｄ）ビット線相互且つ基板に対する小さな漏れ電流（即
ち、各ビット線間にメモリセルがないこと） この各前提条件を維持することによって、デコーダの制
御によって発生する各ビット線上での障害によって、セ
ルフィールドの各ビット線上に蓄積されたレベルが著し
く変わるのを阻止することができる。
【００１５】この各前提条件は、例えば、図８のセルと
してＭＯＳトランジスタＴを用いたメモリによって充足
され、その際、情報は、ＭＯＳトランジスタの種々異な
る閾値電圧によって記憶される。この種々異なる閾値電
圧は、トンネル電流によるゲートアイソレータ（例え
ば、ＯＮＯ）内での電荷の蓄積によって達成される。
してＭＯＳトランジスタＴを用いたメモリによって充足
され、その際、情報は、ＭＯＳトランジスタの種々異な
る閾値電圧によって記憶される。この種々異なる閾値電
圧は、トンネル電流によるゲートアイソレータ（例え
ば、ＯＮＯ）内での電荷の蓄積によって達成される。
【００１６】ダイナミック一時記憶の最も簡単な形式
は、ビット線ＢＬ上のブロッキング電位ＶＢを容量的に
蓄積することにあり、このビット線上では、セルをプロ
グラミングする必要はない。この過程は、図９に示され
ているように以下のように経過する： ａ）ブロッキングデコーダを介して、全てのビット線Ｂ
Ｌがブロッキング電位にプリチャージされる。この時間
中、ビットデコーダは、完全に遮断されており、即ち、
セルフィールドの全ての線ＢＬは遮断されている。
は、ビット線ＢＬ上のブロッキング電位ＶＢを容量的に
蓄積することにあり、このビット線上では、セルをプロ
グラミングする必要はない。この過程は、図９に示され
ているように以下のように経過する： ａ）ブロッキングデコーダを介して、全てのビット線Ｂ
Ｌがブロッキング電位にプリチャージされる。この時間
中、ビットデコーダは、完全に遮断されており、即ち、
セルフィールドの全ての線ＢＬは遮断されている。
【００１７】ｂ）ワードデコーダの全ての出力側には、
保護電圧（ＶＳ）が印加され、従って、セルフィールド
内の全てのメモリセルは導通状態となり、ブロッキング
電位は、全セルフィールド内に転送される。
保護電圧（ＶＳ）が印加され、従って、セルフィールド
内の全てのメモリセルは導通状態となり、ブロッキング
電位は、全セルフィールド内に転送される。
【００１８】ｃ）ブロッキングデコーダは、完全にセル
フィールドから切り離される。ブロッキング電位（Ｖ
Ｂ）が、ビット線（ＢＬ）の全てのキャパシタンスに蓄
積され続ける。
フィールドから切り離される。ブロッキング電位（Ｖ
Ｂ）が、ビット線（ＢＬ）の全てのキャパシタンスに蓄
積され続ける。
【００１９】ｄ）ビットデコーダは、スイッチオンさ
れ、ビット線を、プログラミングすべき情報値を含む線
と接続する。このビット線上で、この情報値は伝送され
る（”１”＝ＶＢ，”０”＝ＶＭ）。
れ、ビット線を、プログラミングすべき情報値を含む線
と接続する。このビット線上で、この情報値は伝送され
る（”１”＝ＶＢ，”０”＝ＶＭ）。
【００２０】ｅ）最終的には、ワードデコーダを介し
て、ワード線ＷＬが選択され、プログラミング電位ＶＰ
が印加される。このワード線ＷＬと予め選択されたビッ
ト線ＢＬとの交差点で、セルがプログラミングされる。
て、ワード線ＷＬが選択され、プログラミング電位ＶＰ
が印加される。このワード線ＷＬと予め選択されたビッ
ト線ＢＬとの交差点で、セルがプログラミングされる。
【００２１】ｆ）最後に、ワードデコーダとビットデコ
ーダが遮断される。
ーダが遮断される。
【００２２】プログラミング過程で、情報は、セルフィ
ールドにスタティックに供給され、ブロッキング電位だ
けがビット線内に蓄積される。この方法では、ブロッキ
ングデコーダは、全てのビット線のプリチャージのため
だけに利用され、デコーダ機能は最早必要でないので、
このブロッキングデコーダは、図７の簡単なスイッチ列
によって替えることができ、それにより、スペースを著
しく節約することができる。
ールドにスタティックに供給され、ブロッキング電位だ
けがビット線内に蓄積される。この方法では、ブロッキ
ングデコーダは、全てのビット線のプリチャージのため
だけに利用され、デコーダ機能は最早必要でないので、
このブロッキングデコーダは、図７の簡単なスイッチ列
によって替えることができ、それにより、スペースを著
しく節約することができる。
【００２３】プログラミング過程を速くすること、及
び、プログラミングされないセルにストレスが加わるの
を低減することは、この手段によっては達成されず、図
１０に略示したセルフィールドをセグメント化した場合
にも達成されない。
び、プログラミングされないセルにストレスが加わるの
を低減することは、この手段によっては達成されず、図
１０に略示したセルフィールドをセグメント化した場合
にも達成されない。
【００２４】プログラミング時間及びストレスサイクル
を更に短縮するために、ブロッキング電位の他に、更
に、ビット線上のプログラミングすべき情報値も、図１
１の略示に相応して一時記憶される。この過程は、以下
のように経過する：先ず、ステップａ）〜ｄ）は、前述
同様である。
を更に短縮するために、ブロッキング電位の他に、更
に、ビット線上のプログラミングすべき情報値も、図１
１の略示に相応して一時記憶される。この過程は、以下
のように経過する：先ず、ステップａ）〜ｄ）は、前述
同様である。
【００２５】ｅ）ビットデコーダは、それぞれ１トラッ
クに対してしかアクセスしない。
クに対してしかアクセスしない。
【００２６】情報を１トラックのセグメント内に伝送し
た後、ビットデコーダは、再度遮断される。このトラッ
クのセグメントは、ブロッキング電圧ＶＢを容量的に蓄
積するのみならず、情報も記憶する。
た後、ビットデコーダは、再度遮断される。このトラッ
クのセグメントは、ブロッキング電圧ＶＢを容量的に蓄
積するのみならず、情報も記憶する。
【００２７】ｆ）メモリには、直ぐ次のトラックの情報
が供給される。それに続いて、このトラックのビットデ
コーダがスイッチオンされる。情報は、このトラック内
に供給され、そこに一時記憶される。続いて、ビットデ
コーダが再度遮断される。
が供給される。それに続いて、このトラックのビットデ
コーダがスイッチオンされる。情報は、このトラック内
に供給され、そこに一時記憶される。続いて、ビットデ
コーダが再度遮断される。
【００２８】ｇ）ステップｆ）は、それぞれ１ビット線
の全てのセグメント内の全てのトラック内に、プログラ
ミングすべき情報が一時記憶される迄繰り返される。
の全てのセグメント内の全てのトラック内に、プログラ
ミングすべき情報が一時記憶される迄繰り返される。
【００２９】ｈ）この時点で初めて、ワードデコーダを
介して、ワード線が選択され、このワード線に、プログ
ラミング電位（ＶＰ）が印加される。この電位は、全て
のトラックに供給され、その結果、全てのトラックの各
セグメント内に、１ビットがプログラミングされる。
介して、ワード線が選択され、このワード線に、プログ
ラミング電位（ＶＰ）が印加される。この電位は、全て
のトラックに供給され、その結果、全てのトラックの各
セグメント内に、１ビットがプログラミングされる。
【００３０】ｉ）プログラミング時間の終了後、ワード
デコーダは、再度遮断される。
デコーダは、再度遮断される。
【００３１】並列にプログラミングされる多数のセルに
よって、プログラミングサイクルの回数が、セグメント
当たりのセルの数に低減される。プログラミングされな
いセルのストレスサイクルの回数は、列の数プラス１セ
グメント中の行の数に低減される（それに対して、従来
技術での解決手段では、ストレスサイクルの数＝プログ
ラミングすべきセルの数だった）。
よって、プログラミングサイクルの回数が、セグメント
当たりのセルの数に低減される。プログラミングされな
いセルのストレスサイクルの回数は、列の数プラス１セ
グメント中の行の数に低減される（それに対して、従来
技術での解決手段では、ストレスサイクルの数＝プログ
ラミングすべきセルの数だった）。
【００３２】全メモリのプログラミング時間の短縮用の
別のステップは、プログラミングすべき情報値の全行を
セグメントのビット線内に予め記憶する点にある。これ
は、図１２に略示されている。この過程は、以下のよう
に経過する：先ず、ステップａ）〜ｇ）は、上述と同様
である。
別のステップは、プログラミングすべき情報値の全行を
セグメントのビット線内に予め記憶する点にある。これ
は、図１２に略示されている。この過程は、以下のよう
に経過する：先ず、ステップａ）〜ｇ）は、上述と同様
である。
【００３３】ｉ）全てのトラックの全てのセグメント内
に、１ビットが記憶されると直ぐに、ビットアドレスが
切り換えられ、再度第１のトラック内に第２のビットを
記憶し始める。
に、１ビットが記憶されると直ぐに、ビットアドレスが
切り換えられ、再度第１のトラック内に第２のビットを
記憶し始める。
【００３４】ｊ）この過程は、全てのトラック内の各セ
グメント内に、１行のプログラミングすべき情報が予め
記憶される迄繰り返される。
グメント内に、１行のプログラミングすべき情報が予め
記憶される迄繰り返される。
【００３５】ｋ）その後初めて、ワードデコーダを介し
て、ワード線が選択され、このワード線にプログラミン
グ電位（ＶＰ）が印加される。この電位は、全てのトラ
ックに供給され、その結果、全てのトラックの各セグメ
ント内に１行がプログラミングされる。
て、ワード線が選択され、このワード線にプログラミン
グ電位（ＶＰ）が印加される。この電位は、全てのトラ
ックに供給され、その結果、全てのトラックの各セグメ
ント内に１行がプログラミングされる。
【００３６】ｌ）プログラミング時間の終了後、ワード
デコーダは、再度遮断される。
デコーダは、再度遮断される。
【００３７】並行プログラミングされるセルの数は、更
に増大されている。それに相応して、プログラミングサ
イクルの数は、セグメント内の行の数に減少される。プ
ログラミングされないセルのストレスサイクルの数は、
同様に、セグメント内の行の数に低減される。
に増大されている。それに相応して、プログラミングサ
イクルの数は、セグメント内の行の数に減少される。プ
ログラミングされないセルのストレスサイクルの数は、
同様に、セグメント内の行の数に低減される。
【００３８】
【発明の効果】本発明によると、プログラミングすべき
情報値をメモリのセルフィールド内にダイナミックに予
め記憶乃至一時記憶することができるという効果を奏す
る。本発明のダイナミックな一時記憶方法によって、プ
ログラミングに拘わるデコーダ回路を著しく簡単にする
ことができ、それと同時に、プログラミング過程を著し
く速くすることができるという効果を奏する。
情報値をメモリのセルフィールド内にダイナミックに予
め記憶乃至一時記憶することができるという効果を奏す
る。本発明のダイナミックな一時記憶方法によって、プ
ログラミングに拘わるデコーダ回路を著しく簡単にする
ことができ、それと同時に、プログラミング過程を著し
く速くすることができるという効果を奏する。
【図１】ＯＴＰメモリセルの略図
【図２】セルのプログラミングの際、セルフィールド内
の電圧の説明に供するデコーダ回路を有するセルフィー
ルドの略図
の電圧の説明に供するデコーダ回路を有するセルフィー
ルドの略図
【図３】図２のセルの平面図
【図４】（１：８）デコーダ、ＮＡＮＤ又は直列デコー
ダの略図
ダの略図
【図５】（７：８）デコーダ、ＮＯＲ又は並列デコーダ
の略図
の略図
【図６】デコーディング制御部を有する個別スイッチの
略図
略図
【図７】制御部を有する集線スイッチの略図
【図８】ＭＯＳトランジスタを有するメモリフィールド
の原理的構造の略図
の原理的構造の略図
【図９】図８のメモリフィールドでのプログラミング経
過の説明に供する特性曲線の略図
過の説明に供する特性曲線の略図
【図１０】ブロッキング電位の一時記憶の際のセグメン
ト化されたメモリ内の、１プログラミングサイクル内で
プログラミングされる幾つかのセルを示す図
ト化されたメモリ内の、１プログラミングサイクル内で
プログラミングされる幾つかのセルを示す図
【図１１】セグメント当たり１ビットの一時記憶の際の
セグメント化されたメモリ内の、１プログラミングサイ
クル内でプログラミングされる幾つかのセルを示す図
セグメント化されたメモリ内の、１プログラミングサイ
クル内でプログラミングされる幾つかのセルを示す図
【図１２】セグメント当たり１ラインの一時記憶の際の
セグメント化されたメモリ内の、１プログラミングサイ
クル内でプログラミングされる幾つかのセルを示す図
セグメント化されたメモリ内の、１プログラミングサイ
クル内でプログラミングされる幾つかのセルを示す図
１ 制御電極 ２ 電位が印加されていない電極 ３ ドレイン電極 ４ ソース電極 ５ アイソレータ ７ メモリセル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ドリス シュミット−ラントジーデル ドイツ連邦共和国 オットブルン ルート ヴィヒ−トーマ−シュトラーセ ４ (72)発明者 ミヒャエル ボル ドイツ連邦共和国 ミュンヘン ヘヒトゼ ーシュトラーセ 13 ベー
Claims (5)
- 【請求項１】 固定値メモリセルのプログラミング方法
であって、前記固定値メモリセルのメモリセルは、セル
フィールド内でマトリックス状にワード線及びビット線
内に生成され、該生成時に、前記ビット線は、アース電
位（ＶＭ）印加用のビットデコーダを用いて、及び、前
記ビット線にブロッキング電位（ＶＢ）を印加するため
のブロッキングデコーダを用いて、及び前記ワード線に
プログラミング電圧（ＶＰ）乃至保護電圧（ＶＳ）を印
加するためのワードデコーダを用いて制御される方法に
おいて、プログラミングすべき情報値をセルフィールド
内に予め記憶することを特徴とする固定値メモリセルの
プログラミング方法。 - 【請求項２】 請求項１記載の方法において、 ａ）ブロッキングデコーダを介して、全ビット線をブロ
ッキング電位（ＶＢ）にプリチャージするステップ、 ｂ）ワードデコーダの全出力側に、保護電圧（ＶＳ）を
印加し、該印加により、セルフィールドの全メモリセル
を導通状態にし、前記ブロッキング電位を全セルフィー
ルド内に転送するステップ、 ｃ）前記ブロッキングデコーダを、完全に前記セルフィ
ールドから減結合し、該減結合により、前記ブロッキン
グ電位（ＶＢ）を、前記各ビット線（ＢＬ）の全キャパ
シタンスに蓄積し続けるステップ、 ｄ）ビットデコーダをスイッチオンし、前記全ビット線
の内の１本のビット線を、プログラミングすべき情報値
を含む線と接続し、該接続により、前記１本のビット線
に前記情報値を伝送するステップ、 ｅ）前記ワードデコーダを介して、１本のワード線を選
択して、プログラミング電位（ＶＰ）を印加し、前記１
本のワード線と予め選択された前記１本のビット線との
交点で、前記メモリセルをプログラミングするステッ
プ、 ｆ）続いて、前記ワードデコーダ及び前記ビットデコー
ダを遮断するステップを有する方法。 - 【請求項３】 請求項２記載の方法において、 ｇ）情報値を、セルフィールドの１トラックの各セグメ
ント内に伝送した後、ビットデコーダを再度切り離し、
該切り離しにより、前記トラックの前記セグメントに、
ブロッキング電圧（ＶＢ）が容量的に蓄積されるのみな
らず、前記伝送された情報値も記憶するステップ、 ｈ）前記セルフィールドに、直ぐ次のトラックの情報値
を供給し、続いて、前記直ぐ次のトラックの前記ビット
デコーダをスイッチオンし、該スイッチオンにより、前
記情報値を前記直ぐ次のトラック内に供給して、前記直
ぐ次のトラック内に一時記憶し、続いて、前記ビットデ
コーダを再度切り離すステップ、 ｉ）前記セルフィールドの全セグメント内の全てのトラ
ック内で、それぞれ１ビット線に、プログラミングすべ
き情報値が一時記憶される迄ステップｈ）を繰り返すス
テップ、 ｊ）それに続いて、ワードデコーダを介して、１本のワ
ード線を選択し、該ワード線に、プログラミング電位
（ＶＰ）を印加するステップを有する方法。 - 【請求項４】 請求項３記載の方法において、 ａ）プログラミング時間の終了後、ワードデコーダを再
度遮断するステップを有する方法。 - 【請求項５】 請求項３記載の方法において、更に以下
のステップ、即ち、 ｂ）セルフィールドの全てのトラックの全てのセグメン
ト内に情報値が記憶されると直ぐに、ビットアドレスを
切換え、再度、第１のトラックに、直ぐ次の情報値を記
憶し始めるステップ、 ｃ）前記セルフィールドの前記全てのトラック内の前記
各セグメント内に、それぞれ、プログラミングすべき情
報値の１本のワード線が予め記憶される迄、ステップ
ｌ）の過程を繰り返すステップ、 ｄ）その後、ワードデコーダを介して、１本のワード線
を選択して、該ワード線にプログラミング電位（ＶＰ）
を印加するステップ ｅ）プログラミング時間の終了後、前記ワードデコーダ
を再度遮断するステップを有する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19812640.9 | 1998-03-23 | ||
| DE19812640 | 1998-03-23 |
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| Publication Number | Publication Date |
|---|---|
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| Application Number | Title | Priority Date | Filing Date |
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| US6522580B2 (en) * | 2001-06-27 | 2003-02-18 | Sandisk Corporation | Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states |
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| US5831894A (en) * | 1998-04-27 | 1998-11-03 | United Microelectronics Corp. | Methods of programming and reading one time programmable read only memory |
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- 1999-03-23 US US09/273,648 patent/US6044006A/en not_active Expired - Lifetime
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