JP4057221B2 - セグメントに分割された列メモリ・デバイスの電圧操作技術 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、電子的にプログラムすることができるメモリ、特に、フラッシュＥＥＰＲＯＭメモリに関する。
【０００２】
【従来の技術、及び、発明が解決しようとする課題】
＜関連出願＞
本出願は、本出願の譲受人と同じ譲受人に譲渡された、現在の米国特許第＿＿＿＿＿号である米国特許出願第０９／２４７，３０２号の一部継続出願である。
【０００３】
本明細書においては、「高電圧」という用語は、公称５ボルトを超える電圧を意味する。「低電圧」という用語は、５ボルトまたはそれ以下（通常、３．３ボルトまたはそれ以下）の電圧を意味する。「高電圧トランジスタ」という用語は、（例えば、厚型酸化物トランジスタのような）高電圧で動作した場合の劣化が、最も少なくなるように設計したトランジスタを意味する。「電圧トランジスタ」という用語は、低電圧で動作するように設計したトランジスタ（例えば、低電圧ＣＭＯＳトランジスタ）を意味する。
【０００４】
セルラーホン、留守番電話、コードレスホン、およびその他のシリコン集積回路を含むデバイスで、埋設型フラッシュＥＥＰＲＯＭメモリ（電子的に消去可能な、プログラムすることができる読出し専用メモリ）が、ますます盛んに使用されるようになってきている。現在の世代のフラッシュＥＥＰＲＯＭは、フラッシュ・メモリセルを消去したり、プログラム（書込み）したりするために、クリティカル読出し列予備充電経路で、高電圧（例えば、通常は、７ボルト）を処理することができる回路と厚型酸化物トランジスタとを必要とする。何故なら、消去動作およびプログラミング動作（以下、まとめて、「高電圧メモリ動作」と呼ぶ）中、列電圧を高電圧に上げてやらなければならないからである。しかし、ＥＥＰＲＯＭ中に高電圧トランジスタを使用すると、性能に悪い影響がある。例えば、高電圧で動作する高電圧トランジスタは、パラメータの劣化を起こし、本来、もっと低い電圧（例えば、５ボルト以下、通常は、３ボルト）で動作する低電圧コアＣＭＯＳトランジスタよりも信頼性が低い。利得が有意に低いので、（通常、低電圧コアＣＭＯＳトランジスタの利得の半分以下）、クリティカル読出し列予備充電経路内で高電圧トランジスタを使用すると、読出し予備充電時間およびサイクル時間も長くなる。
【０００５】
図１は、従来技術の通常のＥＥＰＲＯＭ回路１０である。図１は、Ｎ本の列（Ｃ₁、Ｃ₂、．．．、Ｃ_N）およびＭ本の行（Ｒ₁、Ｒ₂、．．．、Ｒ_M）、関連オンピッチ・センス・アンプ・ブロック３０、列選択トランジスタ・ブロック４０、高電圧列予備充電トランジスタ・ブロック５０、および書込み／消去データ移送ゲート・ブロック６０を持つフラッシュＥＥＰＲＯＭメモリ・アレー２０である。
【０００６】
メモリ・アレー２０の各メモリセルは、その内部でドレイン・ターミナルが、関連列に接続していて、ゲート・ターミナルが、関連行に接続していて、ソース・ターミナルが、ソースに接続しているフローティング・ゲート・トランジスタを含む。本質的には、フローティング・ゲート・トランジスタは、第一のゲートと、トランジスタの電流チャネルの上に位置していて、上記チャネルから絶縁層（例えば、酸化物）で分離しているフローティング・ゲートと、第二のゲート、第一のゲートの上に位置していて、このゲートから絶縁層により分離している固定ゲートを備える。固定ゲートは、トランジスタのゲート・ターミナルに直接接続している。積層ゲート設計も、分割ゲート設計も、当業者にとっては周知のものである。
【０００７】
列予備充電トランジスタ・ブロック５０は、各列にそれぞれ接続している、厚型酸化物、高電圧トランジスタ５１（１）、５１（２）、．．．、５１（Ｎ）を備える。
【０００８】
当業者であれば周知のように、フラッシュ・メモリセルを読み出すためには、そのセルに関連する列を、例えば、１ボルトのような特定の電圧に予め充電しなければならない。そのセルにすでに書込みが行われている場合には、すなわち、そのセルが論理１を記憶している場合であって、対応する行が分かっていて、予備充電トランジスタを通して、その列上の電圧が放電されない場合には、そのセルを含むトランジスタは、オフの状態に維持される。一方、メモリセルが消去される場合、すなわち、上記メモリセルがデジタル０を記憶している場合であって、対応する行が分かっている場合には、上記セルはオンになり、メモリセル・トランジスタのソース−ドレイン経路を通して上記列はアースされる。
【０００９】
センス・アンプ３０（１）、３０（２）、．．．、３０（ｍ）は、出力を発生するために、現在読み出し中の上記列上のセルにより設定された列電圧を増幅する。当業者であれば周知のように、フラッシュＥＥＰＲＯＭメモリ・アレーを消去している場合には、列（メモリセルのドレイン・ターミナル）の電圧は、高電圧となり、通常７ボルトになる。一方、行（ゲート・ターミナル）Ｒ₁、Ｒ₂、．．．、Ｒ_Mは、アース電位（０ボルト）に維持されるか、０ボルト以下の負の電位に下がる。ソースは、通常は、いつでも消去することができる。ドレイン電圧よりゲート電圧の方が高いので、電子は、トランジスタのドレインからフローティング・ゲートにトンネル効果で移動し、フローティング・ゲートの公称電圧を上昇する。電子のトンネル効果が十分高いので、対応する行が分かっている場合（すなわち、固定ゲートの電圧が、３．３ボルトのような、論理的にハイのレベルに上昇している場合）、フローティング・ゲートの公称電位は、それがトランジスタのしきい値電流以上に上昇する点まで上昇することができる。この場合、対応する行が（そのセルを読出すために）分かっている場合には、トランジスタは導通状態になり、対応する列をアース電位に下げる。
【００１０】
フラッシュＥＥＰＲＯＭメモリ・アレー２０に書込みを行っている場合には、書込み対象のセル（すなわち、デジタル１を記憶するためのセル）に関連する列（ゲート）は、書込み対象の行（ドレイン）のように、通常、７ボルトである高い電位に上昇する。ソース・ターミナルはアースされる。書込みを行っていない同じ行に沿ったセルに関連する他の列はアース電位に維持される。この状態になると、電流チャネルから、フローティング・ゲートへ、ホット電子が注入され、フローティング・ゲートの公称電位が下がる。ゲート・ターミナルの電圧が３ボルトに上がっている場合でも、すなわち、対応する行が分かっている場合でも、十分な電子注入を行うことができるので、トランジスタが導通しないように、フローティング・ゲートの電圧が依然としてしきい値電圧以下になる点に、ゲート・ターミナルのフローティング・ゲートの公称電位が下がる。従って、上記列は放電しないし、上記セルは論理１として読み出される。
【００１１】
それ故、セルの消去または書込みを行っている場合には、関連列の電圧を高電圧レベルに上昇させる必要があることを理解することができるだろう。従って、上記列に接続しているドレイン・ターミナルを持つ列予備充電トランジスタは、高電圧を扱うために、高電圧厚型酸化物トランジスタでなければならない。消去動作および書込み動作中、予備充電トランジスタ５１（１）、５１（２）、．．．、５１（Ｎ）のゲートは、予備充電入力５２に沿ってアースされる（０ボルトになる）。それにより、各トランジスタのゲートとドレイン間の電位が、（例えば、７ボルトのように）高くなり、高電圧トランジスタならこの電圧に容易に耐えることができるが、低電圧コアＣＭＯＳトランジスタは破壊されてしまう。
【００１２】
図１の第一の列Ｃ₁を参照しながら、従来技術の方法および回路について説明する。消去動作および書込み動作の場合、入力Ｄ₁およびＲＣ₁に高電圧を掛ける前に、予備充電ブロック５０内の予備充電トランジスタ５１（１）を通して導通状態になるのを防止するために、予備充電入力５２をアースしなければならない。また、書込み／消去を行うために、第一の列Ｃ₁へ高電圧を掛ける準備をしている場合に、通常は７ボルトである高電圧が、書込み／消去データ移送ゲート・ブロック６０の、データ入力Ｄ₁および読出し制御入力ＲＣ₁に印加される。これによりデータはセットアップされるが、デバイスＭ７およびＭ８を通しての導通は阻止される。
【００１３】
メモリ全体を消去中である場合には、すべてのデータ入力ターミナルＤ₁、．．．、Ｄ_nに高電圧が印加される。しかし、プログラミングの場合には、プログラム中の一つのセルまたは複数のセルを含む列だけが充電される。その後で、読出し制御入力ＲＣ₁の電圧を下げることにより、書込みまたは消去がスタートし、データ入力Ｄ₁に掛けられている高電圧を列Ｃ１に送ることができる。より詳細に説明すると、読出し制御入力ＲＣ₁の電圧を下げると、デバイスＭ７およびＭ８がオンになり、高電圧が、データ入力Ｄ₁から上記列に送られる。
【００１４】
動作が、書込み対象でないセルに関連しているが、書込みが行われている他のセルと同じ行に沿っているこれらの列に対する書込み動作である場合には、そのデータ入力（すなわち、Ｄ₁、Ｄ₂、．．．、Ｄ_N）の電位をアース電位に維持することにより、これらの電圧はアース電位に維持される。
【００１５】
列選択トランジスタ・ブロック４０、およびセンス・アンプ・ブロック３０は、フラッシュ・メモリを読み出すために使用される。より詳細に説明すると、トランジスタ４１（１）、４１（２）、．．．、４１（Ｎ）のゲートに接続している列イネーブル信号は分かっているので、これらのトランジスタはオンになり、その結果、センス・アンプ・ブロック３０により列電圧を感知することができる。センス・アンプ３０（１）、３０（２）、．．．、３０（Ｎ）は、上記列の電圧が１ボルトである場合には、列電圧をこの回路（例えば、以後「ＶＤＤ」と呼ぶ）３．３ボルト）に対するロジック・ハイ・レベルに増幅する。メモリセル・トランジスタを通して、列がアースしている場合には、センス・アンプの出力もアースされる。
【００１６】
書込み動作または消去動作中に、トランジスタ４１（１）、４１（２）、．．．、４１（Ｎ）に対する過大な電圧に注意されたい。列選択トランジスタ・ブロック４０内の列選択トランジスタ４１（１）、４１（２）、．．．、４１（Ｎ）が、低電圧トランジスタである場合には、列電圧をＶＤＤ以上に上昇させる前に、そのゲート電圧（ＣＯＬＥＮ入力４２）をＶＤＤレベル（例えば、３．３ボルト）に設定しなければならない。そうしないと、ゲートとドレイン間の電圧が高圧になり、トランジスタのゲート酸化物が破壊される恐れがある。そのゲート電圧をＶＤＤに設定し、列の電圧を高圧に上昇させた状態で、センス・アンプ（Ｎ₁、Ｎ₂、．．．、Ｎ_n）への入力は、ＶＤＤ−Ｖｔになる。この電圧であれば、センス・アンプ内のすべてのトランジスタに過大な電圧が印加されることはない。別の方法としては、列選択トランジスタ・ブロック４０内の列選択トランジスタ４１（１）、４１（２）、．．．、４１（Ｎ）として、高電圧トランジスタを使用することもできる。この場合、ＣＯＬＥＮ入力４２をアース電位に設定して、これらのデバイスを通しての導通を阻止することができる。
【００１７】
予備充電トランジスタ５１（１）、５１（２）、．．．、５１（Ｎ）は、高いレベルの書込みおよび消去電圧を処理するための、高電圧、厚型酸化物トランジスタである。厚型酸化物のために、高電圧トランジスタの利得は低い。予備充電ブロック５０にこれらの低利得トランジスタを使用すると、予備充電時間およびサイクル時間が長くなるために、回路の性能が制限される。高電圧で動作すると、時間が経過するにつれて、高電圧トランジスタの特性も劣化する。時間の経過と共に進むこの劣化は、さらに、予備充電時間を長くする恐れがある。
【００１８】
書込み／消去データ入力Ｄ₁、Ｄ₂、．．．、Ｄ_N、および書込み／消去データ移送ゲート・ブロック６０の読出し制御信号入力ＲＣ₁は、高電圧レベルでなければならないので、書込みおよび消去機能を実行することが分かっている場合には、書込み／消去データ移送ゲート・ブロック６０（例えば、トランジスタＭ₇およびＭ₈）内のトランジスタの電圧が高電圧でなければならないばかりでなく、ラインＤ₁、Ｄ₂、．．．、Ｄ_N上で高電圧信号を発生するために必要なオフピッチ回路（図示せず）も高電圧トランジスタを含んでいなければならない。高電圧トランジスタは、通常、低電圧トランジスタより信頼性が低いので、あまり多くの高電圧トランジスタを使用した場合も、ＥＥＰＲＯＭ動作の信頼性が低下する恐れがある。
【００１９】
さらに、各列に関連するキャパシタンスはかなり大きい。より詳細に説明すると、各メモリセルは、関連キャパシタンスを持つ。一つの列上のキャパシタンスが大きければ大きいほど、読出し動作に対する列の予備充電および放電にはますます時間が掛かるようになる。
【００２０】
実効キャパシタンスを小さくするために、各列を、読出しのために、個々に予備充電および放電することができるもっと小さなセグメントに分割する方法は、当業者であれば周知である。図２は、セグメントに分割した列を含む、従来技術のフラッシュＥＥＰＲＯＭの回路図である。図３は、図２の回路の個々の列セグメントのより詳細な図面である。センス・アンプ・ブロック１３０、列選択ブロック１４０、列予備充電トランジスタ・ブロック１６０、および書込み／消去ブロック１６０は、本質的には、図１の回路の各ブロック３０、４０、５０および６０と同じものである。
【００２１】
例えば、１２０（１）のようなグローバル列が、２５６個のセルを含んでいる場合には、この列を、四つの列セグメント、すなわち、ＣＯＬＳＥＧ＿１＿１、ＣＯＬＳＥＧ＿２＿１、．．．、ＣＯＬＳＥＧ＿４＿１に分割することができる。この場合、各セグメントは６４のセルを含む。このようにして、読出し動作中の実効キャパシタンスを係数４で割ることができる。図３に示すように、各列セグメントは、メモリ・セグメント１０２（１）、１０２（２）、．．．、１０２（Ｎ）を含む。すでに説明したように、セルの制御ゲートは、個々に行に接続していて、セルのソース・ターミナルは、すべて一緒に電圧源に接続していて、セルのドレインは、すべて列セグメントに接続している。列セグメントは、列セグメント選択スイッチ１０４を通してグローバル列に接続している。図２を見れば分かるように、各列セグメントは、スイッチ１０４のようなスイッチを通して、グローバル列に接続している。セグメント選択信号ライン１１０およびそのインバータは、それぞれ、列セグメント選択スイッチ１０４の、対応するトランジスタに接続している。
【００２２】
スイッチ１０４は、二つの相補高電圧厚型酸化物トランジスタ１０６および１０８を備える。上記トランジスタは、高電圧トランジスタである。何故なら、これらのトランジスタは、書込み動作中に、１／４ミリアンペアの電流を含む７ボルトの電圧を列に印加しなければならないからである。二つの相補トランジスタを使用することが望ましい。何故なら、当業者であれば周知のように、ｎ−チャネル・トランジスタは電圧上昇は効果的に行うが、電圧降下は効果的に行わないからである。一方、ｐ−チャネル・トランジスタは、電圧上昇は効果的に行うが、電圧降下は効果的に行わない。列セグメント選択スイッチ１０４は、（アクセスしたセルが０を記憶している場合に）、読出しのために、センス・アンプの入力をアースの方向に最も効果的に変動するために、ｎ−チャネル・デバイスを持ち、セルに対して、プログラミング（例えば、書込み）を行い、または消去を行うために、セルのドレイン・ターミナル上に必要な高電圧レベルまで、列の電圧を最も効果的に上昇させるために、高電圧メモリ動作（消去およびプログラム）用のｐ−チャネル・デバイスを持つ。
【００２３】
セグメントに分割された列アレー・アーキテクチャは、高速、低電力読出し動作によく適している。何故なら、読出しサイクル中に、一つの列について、一つの列セグメントだけが予備充電され、放電されるからである。一つの列セグメントのキャパシタンスは、グローバル列のキャパシタンスの一部にしか過ぎないので、予備充電および／または放電時間および電力は、グローバル列の予備充電／放電の際に必要な時間および電力の一部だけで行うことができる。
【００２４】
しかし、性能の改善は幾分低減する。何故なら、スイッチ１０４のトランジスタ１０６および１０８のような高電圧トランジスタは、寄生キャパシタンスが比較的大きく、利得が低いからである。従って、スイッチ１０４は、望ましくない寄生キャパシタンスを列セグメントに追加し、感知経路および列予備充電経路内の利得が低いので、読出し動作速度が低下する。
【００２５】
さらに、列予備充電ブロック５０内、および書込み／消去データ移送ゲート・ブロック６０内の高電圧、低利得トランジスタは、回路内において、依然としてその元来の欠点を持ったままである。
【００２６】
【課題を解決するための手段】
本発明は、メモリを消去し、プログラム（書込み）を行うために必要な高い列電圧を印加するための新しい方法および関連回路、特に、セグメントに分割された列フラッシュＥＥＰＲＯＭメモリに関する。従来技術の読出し列予備充電経路、データ経路および列セグメント選択スイッチで使用する低利得厚型酸化物高電圧トランジスタとは対照的に、本発明は、低電圧トランジスタを使用する。
【００２７】
本発明によれば、フラッシュＥＥＰＲＯＭメモリでの高電圧メモリ動作に必要な高電圧は、データ経路および列セグメント予備充電経路から分離している高電圧経路を通して供給されるので、データ感知経路および列予備充電経路、および列セグメント選択スイッチのトランジスタ数および電圧／電流定格を低減することができる。
【００２８】
【発明の実施の形態】
図４は、その内部において、個々の列セグメントが図５の回路からなる、本発明のフラッシュＥＥＰＲＯＭの回路図である。図４に示すように、本発明のフラッシュＥＥＰＲＯＭ２００の好適な実施形態は、グローバル列、ＧＣＯＬＵＭＮ＿１、ＧＣＯＬＵＭＮ＿２、．．．、ＧＣＯＬＵＭＮ＿Ｌを含むメモリ・アレー２２０を含む。各列は、Ｍ個の列セグメントを含む。例えば、ＧＣＬＵＭＮ＿１は、列セグメント、ＣＯＬＳＥＧ＿１＿１、ＣＯＬＳＥＧ＿２＿１、．．．、ＣＯＬＳＥＧ＿Ｍ＿１を含む。各列セグメントは、Ｎ個の行を含む。例えば、ＣＯＬＳＥＧ＿１＿１は、行＿１＿１、行＿１＿２、．．．、行＿１＿Ｎを含む。従って、１列当りＭｘＮ個の行があり、列はＬ本ある。それ故、例示としてのアレーの場合には、ＭｘＮｘＬ個のメモリセルが存在する。フラッシュＥＥＰＲＯＭ２００は、さらに、オンピッチ・センス・アンプ・ブロック２３０、および列選択トランジスタ・ブロック２４０を含む。オンピッチ・センス・アンプ・ブロック２３０、および列選択トランジスタ・ブロック２４０は、従来のものであり、その内部においてもそれ自身においても、新規なものではない。予備充電／書込み／移送ブロック２５０は、本発明の低電圧ＣＭＯＳトランジスタ２５０（１）、２５０（２）、．．．、２５０（Ｌ）を使用する、予備充電トランジスタ機能、および書込み／消去データトランジスタ機能を以下に詳細に説明するように結合する。各列セグメントは、ターミナルＧＣＯＬのところに示すように、グローバル列に接続していて、さらに、高電圧源ＶＰＰに接続している。また、各列セグメントは、セグメント選択信号（ＳＥＧＳＥＬ＿１、ＳＥＧＳＥＬ＿２、．．．、ＳＥＧＳＥＬ＿Ｍ）を受信する。これら列選択信号は、分かっている場合、すべてのグローバル列の対応する列セグメントを選択する。それ故、例えば、ＳＥＧＳＥＬ＿１は、ＣＯＬＳＥＧ＿１＿１、ＣＯＬＳＥＧ＿１＿２、．．．、ＣＯＬＳＥＧ＿１＿Ｍを選択する。
【００２９】
図５は、例示としての列セグメントＣＯＬＳＥＧ＿１＿１の、非常に詳細な図面である。好適には、すべての列セグメントは、本質的に同じものであることが好ましい。図５に示すように、各メモリセルは、分割ゲート・メモリセル・トランジスタを含む。しかし、これは単に好適な実施形態であって、本発明は、積層ゲート・メモリセル、および他のタイプの電子的にプログラムすることができる、メモリセルにも適用することができることを理解されたい。従来技術の場合のように、すべてのセルのドレイン・ターミナルは、列セグメントに接続していて、ゲート・ターミナルは、行に接続していて、ソース・ターミナルは、すべて一緒にソース・ノードに接続している。セグメント選択信号ＣＯＬＳＥＧ＿１＿１は、列セグメント選択トランジスタに送られる。
【００３０】
各列セグメントは、消去／プログラム列セグメント・ブースト・ラッチ２８０を含む。消去／プログラム列セグメント・ブースト・ラッチ２８０は、列を電圧源ＶＰＰに接続し、そこを通って、メモリセルを消去および／または書込み（すなわち、プログラミング）するために必要な高電圧（通常、７ボルト）が、列セグメントに供給される経路になる。消去／プログラム列セグメント・ブースト・ラッチ２８０は、ｎ−チャネル高電圧厚型酸化物トランジスタ２８４に直列に接続しているｐ−チャネル高電圧厚型酸化物トランジスタ２８２を含む。これら二つのトランジスタのゲートは、列セグメントに接続している。トランジスタ２８２のソースは、高電圧源ＶＰＰ（例えば、７ボルト）に接続している。トランジスタ２８４のドレインは、メモリ・アレーの読出し制御ライン２９０に接続している。相互にｐ−チャネル厚型酸化物トランジスタである第三のトランジスタ２８６は、トランジスタ２８２と２８４の接合部に接続しているゲートを持つ。そのソース・ターミナルは、ＶＰＰに接続していて、そのドレイン・ターミナルは、列セグメントに接続している。
【００３１】
列セグメント選択スイッチ２７０は、一つの低電圧ｎ−チャネル・トランジスタ２７２を含むが、このトランジスタのゲート・ターミナルは、対応するＳＥＧＳＥＬ信号ラインに接続している。
【００３２】
発明の背景のところですでに説明したように、フラッシュ・メモリをプログラミングしている際には、メモリ・アレーは、その内部に記憶しているすべての数値を消すために最初消去される。通常、消去されたセル自身は、論理的に低いレベル（アース電位）になる。従って、メモリの書込みまたは（プログラミング）は、通常、論理０を記憶するためのこれらのセルを消去状態にしておいたまま、論理１の数値を記憶するためのこれらのセルだけに「書込み」を行うことを意味する。当業者であれば、数値論理０および論理１は任意のものであること、およびこれらの数値は単に二つの異なる電圧であることを理解されたい。この仕様の場合、および大部分ではないにしても、多くの実際のメモリ・デバイスの場合には、論理０はアース電位、すなわち、０ボルトで表わされ、論理１は、例えば、３．３ボルトのような、もっと高い電位で表わされる。
【００３３】
すでに説明したように、セルの消去動作は、フローティング・ゲートの公称電圧を特定の数値に設定するために、トンネル効果により、電子をドレインからフローティング・ゲートに移動させる目的で、ゲートとドレインとの間の経路に、十分高い電圧を掛けるステップを含む。上記数値は、読出しを行うために、公称の高電圧（例えば、３．３ボルト）が、（対応する行ターミナルを通して）トランジスタの固定ゲートに掛けられた場合に、フローティング・ゲートの電圧はしきい値電圧Ｖｔを超え、その結果、トランジスタはオンになり、セルは列セグメントをアースする。セルの書込み動作は、ホット電子を電流経路からフローティング・ゲートに移動させるために、セルのドレイン・ターミナルおよび固定ゲート・ターミナルの両方に、高電圧を掛けるステップを含む。そのセルに対応する行が、読出しのために分かっている場合、（すなわち、固定ゲート電圧が３．３ボルトに上昇した場合）、フローティング・ゲートの電圧が、セルがオンしないように、また列セグメントをアースしないように、またしきい値電位以下にとどまるように、またフローティング・ゲートの公称電位をある数値に下げることができるように、十分な電子を注入することができる。従って、列セグメントに掛けられた予備充電電圧は、そのままの状態に維持され、センス・アンプは、論理１を含んでいるセルを読み出す。
【００３４】
図４および図５の本発明の例示としての実施形態、特に、特定の列セグメントＣＯＬＳＥＧ＿１＿１を参照しながら、本発明のメモリ・デバイスのメモリセルの消去および書込み動作について説明する。書込みまたは消去動作中、列セグメントの電圧をＶＰＰ（７ボルト）に上げるために、高電圧電源ターミナルＶＰＰは、最初、低電圧電源ターミナル電圧ＶＤＤ（例えば、３．３ボルト）に等しく設定される。また、（１）読出し制御入力２９０は、アース電位に設定され、（２）電圧がＶＤＤに等しいデータが、データ入力、ＤＡＴＡ＿１に送られ、（３）「書込み−予備充電」入力１５２の電圧が、ＶＤＤに上げられ、（４）ＳＥＧＳＥＬ＿１は、列セグメント選択トランジスタ２７２（図５）上でオンになったと見なされる。これにより、列セグメント上の電圧は、ＶＤＤ−Ｖｔに設定される。この場合、Ｖｔは、デバイス２５０（１）のｎ−チャネルしきい値電圧である。Ｖｔの通常の数値は１ボルトである。それ故、列の電圧は、２ボルト（すなわち、３ボルトから１ボルト引いた電圧、２ボルト）に「上昇」する。ラッチ２８０においては、トランジスタ２８２および２８４は、トランジスタ２８６のオンまたはオフを制御するインバータを形成する。両方のインバータ・トランジスタ２８２および２８４は導通してもよいが、トランジスタ２８４の利得は、（通常、５倍高い）トランジスタ２８２の利得より遥かに大きい。それ故、列セグメント上の電圧が２ボルトであり、ＶＰＰが３ボルトである場合、インバータの接合部２８８はアース電位に近くなり、パス・トランジスタ２８６をオンにする。トランジスタ２８６がオンになると、列の電圧は、２ボルトである中間列電圧からＶＰＰに上昇する。何故なら、トランジスタ２８６のゲートの電圧が、ドレイン電位ＶＰＰから、そのドレイン電位（ＶＰＰ−Ｖ_tp）以下のあるしきい値以下に下がった場合には、トランジスタがオンになり、そのソース（列）電圧をそのドレイン電位（ＶＰＰ）まで上昇させる。これにより、トランジスタ２８２は完全にオフになり、接合部２８８の電位はアース電位になる。この時点で、ＶＰＰは、ＶＤＤから書込み動作または消去動作に必要な高電圧レベル、７ボルトに上昇する。この高電圧は、トランジスタ２８６を通して列に送られ、セルのゲート・ターミナルに掛けられている電圧に従って、（すなわち、対応する行入力に従って）、書込み動作または消去動作が行われる。
【００３５】
書込み動作または消去動作の終わりに、列をアース電位に戻してやる必要がある。このプロセスは、最初に、ＶＰＰをＶＤＤに下げ、また列電圧をＶＤＤに下げることにより行われる。次に、読出し制御入力２９０の電圧が、ＶＤＤレベルに上昇し、ノード２８８の電圧が、ＶＰＰより低いあるｎ−チャネルしきい値まで上昇する。これにより、トランジスタ２８６の導通は少なくなるが、通常、完全にはなくならない。トランジスタ２８６が若干導通している状態で、データ入力、ＤＡＴＡ＿１の電位はアース電位に下がり、それにより、列は完全に放電してアース電位になり、ノード２８８の電位をＶＰＰ（現在では、ＶＤＤに等しい）に上昇し、トランジスタ２８６を完全にオフにする。トランジスタ２５０（１）が、トランジスタ２８６の任意の残留導通状態に打ち勝たなければならないことを理解することができるだろう。このことは難しいことではない。何故なら、トランジスタ２８６は、そのしきい値電圧より若干高いトランジスタ２８６のゲートとソースとの間の電圧により低利得状態にバイアスされているからである。
【００３６】
すでに説明したように、ある列の書込みまたは消去を禁止するためには、能動状態にある行に沿った他の列上のセルに書込みを行いながら、または消去を行いながら、これらの列をアース電位に維持する必要がある。そうするために、書込み対象の列に対応するデータ入力を書込み動作または消去動作を行っている間、アース電位に維持する以外は、列を高電圧に上昇させる場合に、上記手順と全く同じ手順が行われる。これにより、これらの列の電圧は、アース電位に維持され、上記列がＶＤＤ−Ｖｔ電位に上昇するのを防止する。従って、ラッチ２８０の接合部２８８の電圧はＶＰＰに維持され、トランジスタ２８６を通しての導通が阻止される。
【００３７】
上記書込み動作および消去動作が行われている間、ＶＰＰ供給ターミナルの電圧は、最初、低いＶＤＤレベルから高電圧ＶＰＰに上昇し、書込み動作または消去動作が終了すると、ＶＤＤのレベルにまで下がる。ＶＰＰがチップ以外の場所から供給される場合には、上記プロセスは、チップ以外の電圧源をより高い電圧ＶＰＰに切り替えることにより行われる。別の方法としては、ＶＰＰをチップ上で、ＶＤＤから外部供給または内部充電ポンプ高電圧源に切り替えることができる。これらの方法は、当業者であれば周知である。
【００３８】
好適な実施形態ではないが、常時ＶＰＰを高電圧に固定した状態で、書込み動作および消去動作を行うことができる。ＶＰＰが、例えば、７ボルトのようなもっと高い電圧レベルに固定されているという点を除けば、上記と同じ手順が実行される。二つの理由から、この動作は好適な動作モードではない。第一の理由は、列の電圧がＶＤＤ−Ｖｔに上昇した後では、ラッチ・インバータ（トランジスタ２８２および２８４）が、ノード２８８のところの出力を低減するのがさらに困難になるからである。何故なら、ゲートとソースとの間の電圧がもっと高いために、ｐ−チャネル・トランジスタ２８４の方がより多くので電流を流すからである。この問題を解決するために、すでに説明したように、トランジスタ２８２および２８４の利得差を大きくする。その結果、トランジスタ２８４の利得は、トランジスタ２８２の利得より大きくなる。第二の理由は、書込み動作または消去動作が終了している間、列の電圧は、トランジスタ２５０（１）により、ＶＤＤからアース電位へではなく、高電圧からアース電位へと低下するからである。この時点で、ＤＡＴＡ＿１の電位はアース電位であり、トランジスタ２５０（１）の両端の、ドレイン−ソース間の電圧は高電位である。トランジスタ２５０（１）のパンチスルーおよび信頼性の低下を防止するためには、そのチャネルの長さを増大しなければならない。そうすることにより、トランジスタ２５０（１）の利得は低下し、そのことは、予備充電時間およびサイクル時間の延長に悪影響を与える。しかし、設計者は、この実施形態はある種の用途にとって役に立つと考えている。
【００３９】
高電圧メモリ動作用の高電圧が、消去／プログラム列セグメント・ブースト・ラッチ２８０を通して、列に供給されているので、データ経路トランジスタは、そのゲート−ソース・ターミナル間、またはゲート−ドレイン・ターミナル間に、高電圧を供給する必要はなく、それ故、低電圧デバイスを使用することができる。同様に、予備充電トランジスタとしては、低電圧デバイスを使用することができる。このようなことができるのは、高電圧が列に印加されている場合、列予備充電トランジスタのゲート電圧は、従来技術のアース電位にではなく、ＶＤＤレベルにあるからである。それ故、酸化物の電位（ドレイン−ゲート電位およびソース−ゲート間電位）は、高電圧レベルとＶＤＤ（例えば、７ボルト−３ボルト＝４ボルト）との間の差にまで低減する。低電圧トランジスタを使用すると、予備充電時間およびサイクル時間が短縮し、高電圧トランジスタの劣化による、時間の延長がなくなる。実際、図４に示すように、各列用の従来技術のデータ経路トランジスタ、および予備充電トランジスタを一緒に結合して、一つのｎ−チャネル低電圧トランジスタ２５０（１）、２５０（２）、．．．、２５０（Ｎ）にすることができる。
【００４０】
さらに、列セグメント選択スイッチとして、二つの相補高電圧トランジスタの代わりに、一つの低電圧トランジスタ２７２を使用することができる。何故なら、ゲート−ドレイン間またはゲート−ソース間に、高電圧を維持する必要はもはやないからである。すでに説明したように、高電圧メモリ動作中は、列セグメント選択トランジスタ２７２はオンになり、低電圧は、列セグメント選択トランジスタ２７２を通して、グローバル列から列セグメントに供給される。この低電圧により、消去／プログラム列セグメント・ブースト・ラッチ２８０が作動し、高電圧メモリ動作を行うために、上記電圧を高電圧源ＶＰＰから、列セグメントに供給する。列セグメント選択トランジスタとしては、低電圧トランジスタを使用することができる。何故なら、高電圧が列セグメント・ブースト・ラッチ２８０を通して、列セグメントに供給されている場合には、列セグメント選択トランジスタ２７２のゲートの電圧は、公称Ｖ_DD電圧（例えば、３．３ボルト）であるからである。ゲート・ターミナル電圧とドレイン・ターミナル電圧との間の差が、列セグメント選択トランジスタの電圧定格を超えない限りは、また、列セグメント選択トランジスタのチャネルの長さが、高電圧ドレインをソース電位に維持するのに十分の長さである場合には、列選択トランジスタは損傷しない。
【００４１】
低電圧列セグメント選択トランジスタ２７２は、従来技術の高電圧列セグメント選択トランジスタより、より高い利得と、より小さな寄生容量性列ローディングを持つ。その結果、列予備充電時間が短縮する。このトランジスタはもっと高い利得を持っているので、読出しアクセス時間が短縮する。そのうえ、列セグメント選択スイッチの大型の高電圧ｐ−チャネルトランジスタを使用しなくてもすむようになるので、さらに、グローバル列のキャパシタンスが有意に減少し、その結果、読出しアクセス時間および列予備充電時間が短縮する。
【００４２】
さらに、書込み／消去データ入力、ＤＡＴＡ＿１、ＤＡＴＡ＿２、．．．、ＤＡＴＡ＿Ｌ、および読出し制御信号２９０は、分かっている場合、ＶＤＤレベルにある。それ故、これらの信号を発生する回路は、高電圧トランジスタを必要としないし、そのため、チップの信頼性はさらに向上し、列セグメント寄生キャパシタンスはさらに少なくなる。
【００４３】
タイミング臨界データ感知経路および列予備充電経路が、すべての高電圧で、信頼できない、潜在的に不安定なデバイスを必要としなくなるので、メモリ・アレーの信頼性が向上する。
【００４４】
今まで本発明の原理について説明してきたが、当業者であれば、上記説明は例示としてのものであって、本発明の範囲を制限するものでないことを理解されたい。例えば、図５の実施形態は、書込み／消去トランジスタおよび列予備充電トランジスタの両方として使用するために、一つの列当り一つのトランジスタを使用しているが、これら機能を分離するために、二つの個々の低電圧トランジスタを使用するものも、本発明の範囲内に含まれる。また、他の機能用の異なる経路を設ける一方で、プログラミングのためだけ、または消去のためだけに、列セグメントに高電圧を供給するための、列セグメント・ラッチおよび関連経路を使用することもできる。すなわち、ほとんどの場合、消去動作およびプログラム動作の両方に、列セグメント・ブースト・ラッチを使用することは、明らかに有利であるが、上記ラッチをこれら機能の中の一方だけのために使用することができる。添付の特許請求の範囲は、本発明の真の精神および範囲内に含まれる、本発明のすべての修正をカバーする。
【図面の簡単な説明】
【図１】従来技術のフラッシュＥＥＰＲＯＭの回路図である。
【図２】従来技術のセグメントに分割された列を持つフラッシュＥＥＰＲＯＭの回路図である。
【図３】図２の回路の個々の列セグメントのより詳細な回路図である。
【図４】本発明のセグメントに分割された列フラッシュＥＥＰＲＯＭの回路図である。
【図５】本発明のセグメントに分割された列フラッシュＥＥＰＲＯＭの列セグメントの回路図である。

Claims (36)

1. セグメントに分割された列の電子的にプログラム可能なメモリを持つ集積回路であって、
   列セグメントに接続している複数のメモリセルと、
   前記列セグメントと前記メモリのグローバル列との間に接続している列セグメント選択トランジスタと、
   前記メモリセルに関連する高電圧メモリ動作を行うために、高電圧源と前記列セグメントとの間を接続するための列セグメント・ラッチを設け、この列セグメント・ラッチを通して前記列セグメントに高電圧が印加され、
   前記列セグメント選択トランジスタが、低電圧トランジスタであり、および
   前記プログラム列セグメント・ラッチが、前記高電圧源と前記列セグメントとの間に接続している電流ターミナルを持つ第一の高電圧トランジスタと、
   高電圧メモリ動作中に、導通させる目的で、前記の第一の高電圧トランジスタを制御するために接続している制御トランジスタとを備える集積回路。
2. 請求項１に記載の集積回路において、前記制御トランジスタが、インバータを備える集積回路。
3. 請求項１に記載の集積回路において、前記制御トランジスタが、前記の第一の高電圧トランジスタを制御するために、インバータとして接続している第二および第三の高電圧トランジスタを備える集積回路。
4. 請求項３に記載の集積回路において、前記の第二の高電圧トランジスタが、前記高電圧源に接続している第一の電流ターミナルと、前記列セグメントに接続している制御ターミナルと、前記の第一の高電圧トランジスタの制御ターミナルに接続している第二の電流ターミナルとを持ち、前記の第三の高電圧トランジスタが、前記の第一の高電圧トランジスタの前記制御ターミナルに接続している第一の電流ターミナルと、前記列セグメントに接続している制御ターミナルと、前記メモリが高電圧メモリ動作モードで動作しているかどうかを示す信号に接続している第二の電流供給ターミナルとを持つ集積回路。
5. 請求項４に記載の集積回路において、前記第一の高電圧トランジスタが、ｐ−チャネル・トランジスタであり、前記第二の高電圧トランジスタが、ｐ−チャネル・トランジスタであり、前記第三の高電圧トランジスタが、ｎ−チャネル・トランジスタである集積回路。
6. 請求項１に記載の集積回路において、低電圧トランジスタである前記列セグメント選択トランジスタが、一つのトランジスタを備える集積回路。
7. 請求項６に記載の集積回路において、低電圧トランジスタである前記セグメント選択トランジスタが、ｎ−チャネル・トランジスタを備える集積回路。
8. 請求項３に記載の集積回路において、低電圧トランジスタである前記列セグメント選択トランジスタが、一つのトランジスタを備える集積回路。
9. 請求項８に記載の集積回路において、低電圧トランジスタである前記セグメント選択トランジスタが、ｎ−チャネル・トランジスタを備える集積回路。
10. 請求項１に記載の集積回路において、前記メモリがＥＥＰＲＯＭである集積回路。
11. 請求項１０に記載の集積回路において、前記ＥＥＰＲＯＭが、フラッシュＥＥＰＲＯＭである集積回路。
12. セグメントに分割された列の電子的にプログラムすることができるメモリを有する集積回路であって、
    行および列の形で配列されている複数のメモリであって、前記各列が、グローバル列に接続しているより小さな列セグメントに分割されている複数のメモリと、
    前記メモリセルに関連する高電圧メモリ動作を行うために、そこを通して前記列セグメントに高電圧が印加されると共に、高電圧源と前記列セグメントとの間を接続するための列セグメント・ラッチと、
    前記各グローバル列に接続している低電圧予備充電および消去／プログラミング・トランジスタとを備え、
    前記低電圧予備充電および消去／プログラミング・トランジスタが、読出し動作のために前記列を予備充電する目的と、プログラミング中に前記列のメモリセルにデータを書き込む目的との両方に使用される一つのトランジスタを備える集積回路。
13. 請求項１２に記載のセグメントに分割された列の電子的にプログラム可能なメモリを持つ集積回路であって、さらに、
    対応するグローバル列と前記各列セグメントとの間に接続している低電圧列セグメント選択トランジスタを備える集積回路。
14. 請求項１３に記載のセグメントに分割された列の電子的にプログラム可能なメモリを持つ集積回路であって、前記列セグメント選択トランジスタが、一つのトランジスタを備える集積回路。
15. 請求項１４に記載のセグメントに分割された列の電子的にプログラム可能なメモリを持つ集積回路であって、前記列セグメント選択トランジスタが、ｎ−チャネル・トランジスタを備える集積回路。
16. 請求項１３に記載のセグメントに分割された列の電子的にプログラム可能なメモリを持つ集積回路であって、前記メモリがＥＥＰＲＯＭである集積回路。
17. 請求項１６に記載のセグメントに分割された列の電子的にプログラム可能なメモリを持つ集積回路であって、前記ＥＥＰＲＯＭがフラッシュＥＥＰＲＯＭである集積回路。
18. 請求項１２に記載のセグメントに分割された列の電子的にプログラム可能なメモリを持つ集積回路であって、前記列セグメント・ラッチが、
    一つの出力を持つインバータを形成するように接続している第一および第二のラッチ・トランジスタを備え、第二のラッチ・トランジスタが、前記第一のトランジスタの利得より大きな利得を持ち、前記列セグメント・ラッチが、さらに、
    パス・トランジスタを形成するように接続していると共に、前記インバータの出力に接続しているゲートと、電源に接続しているソースと、前記メモリ・アレーの一つの列に接続しているドレインとを持つ第三のラッチ・トランジスタとを備える集積回路。
19. 請求項１８に記載のセグメントに分割された列メモリを持つ集積回路において、前記列セグメント・ラッチを通して前記列セグメントに印加される電圧が、前記列セグメント上の初期電圧の関数として制御される集積回路。
20. セグメントに分割された列の電子的にプログラム可能なメモリ・デバイスの高電圧メモリ動作のための高電圧を前記メモリ・デバイスの列セグメントに供給する方法であって、前記メモリ・デバイスが、前記セグメントに分割された前記列を有する列および行の形に配列された複数のメモリセルと、予備充電電圧を前記列セグメントに接続するための読出し予備充電経路と、前記メモリセルにデータを書込むためのデータ経路を備え、
    前記列セグメントに接続されると共に、前記読出し予備充電経路および前記データ経路の外側に位置するラッチに高電圧を印加するステップと、
    列セグメントの電圧を高電圧に上げるために、最初は、低電圧を前記列とセグメントに印加して前記ラッチをオンにするステップとを含む方法。
21. 請求項２０に記載の方法において、前記列セグメントへの前記読出し予備充電経路および前記データ経路が結合していて、低電圧を印加する前記ステップが、前記結合経路を通して前記低電圧を前記列セグメントに印加するステップを含む方法。
22. 請求項２１に記載の方法において、前記メモリ・デバイスが、前記列セグメントと前記結合経路との間に接続している列セグメント選択トランジスタを含み、前記低電圧を印加するステップが、前記結合経路および前記列セグメント選択トランジスタを通して前記列セグメントに前記低電圧を印加するステップを含む方法。
23. セグメントに分割された列の電子的にプログラム可能なメモリ・デバイスで高電圧メモリ動作を行う方法であって、前記メモリ・デバイスが、前記列が列セグメントに分割された状態で行および列の形に配列されている複数のメモリ・セルと、予備充電電圧を前記列セグメントに接続するための読出し予備充電経路と、前記メモリ・セルにデータを書込むためのデータ経路と、前記メモリ・セルに関連する高電圧メモリ動作のために、高電圧を前記列セグメントに接続すると共に前記読出し予備充電経路および前記データ経路の外側にある高電圧経路とを備え、前記高電圧経路が、ラッチと、前記ラッチに接続していると共に、前記メモリ・デバイスが読出しモードであるのか高電圧メモリ動作モードにあるのかを示す読出し制御ラインとを備えている方法であって、
    （１）前記ラッチに高電圧源を接続するステップと、
    （２）高電圧メモリ動作モードを示すように、前記読出し制御ラインを設定するステップと、
    （３）前記読出し予備充電経路または前記データ経路を通して、前記列に公称電圧を印加するステップと、
    （４）そのメモリ値を必要な数値に設定するために、前記列セグメント上のメモリセルに適当な電圧を供給するステップとを含む方法。
24. 請求項２３に記載の方法において、前記読出し予備充電経路および前記データ経路が同じ経路であると共に、予備充電および書込みのために公称電圧まで上昇する書込み−予備充電信号に接続している制御ターミナルと、前記データ経路に接続している第一の電流ターミナルと、前記列セグメントに接続している第二の電流ターミナルとを持つトランジスタを備えていて、ステップ（３）が、
    （３．１）前記トランジスタの前記制御ターミナルに公称電圧を印加するステップと、
    （３．２）前記トランジスタの前記第一の電流ターミナルに公称電圧を印加するステップとを含む方法。
25. 請求項２４に記載の方法において、ステップ（１）が、
    （１．１）ステップに先だって、最初に、前記ラッチに公称電圧を印加するステップと、
    （１．２）ステップ（３）とステップ（４）との間に、前記公称電圧を高電圧に上昇させるステップとを含む方法。
26. 請求項２５に記載の方法において、ステップ（２）が、前記読出し制御ラインを公称電圧に設定するステップを含む方法。
27. 請求項２６に記載の方法において、前記公称電圧が５ボルト以下である方法。
28. 請求項２６に記載の方法において、前記公称電圧が３ボルトである方法。
29. 請求項２７に記載の方法において、前記公称電圧が３．３ボルト以上である方法。
30. 請求項２６に記載の方法において、前記高電圧が５ボルトを超える方法。
31. 請求項２５に記載の方法において、さらに、
    （５）前記列セグメント上の電圧をアース電位に戻すステップを含む方法。
32. 請求項３１に記載の方法において、ステップ（５）が、
    （５．１）読出しモードであることを示すために、前記読出し制御ラインに電圧を印加するステップと、
    （５．２）前記読出し予備充電経路または前記データ経路を通して、前記列にアース電位を供給するステップとを含む方法。
33. 請求項３２に記載の方法において、ステップ（５．１）が、前記読出し制御ラインに公称電圧を印加するステップを含む方法。
34. 請求項２７に記載の方法において、さらに、
    （５）前記列セグメント上の電圧をアース電位に戻すステップを含む方法。
35. 請求項３４に記載の方法において、ステップ（５）が、
    （５．１）読出しモードであることを示すために、前記読出し制御ラインに電圧を供給するステップと、
    （５．２）前記読出し予備充電経路または前記データ経路を通して、前記列にアース電位を供給するステップとを含む方法。
36. 請求項３５に記載の方法において、ステップ（５．１）が、前記読出し制御ラインに公称電圧を印加するステップを含む方法。

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