JPH10199283A - 不揮発性メモリデバイスのための分散チャージポンプ - Google Patents
不揮発性メモリデバイスのための分散チャージポンプInfo
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- JPH10199283A JPH10199283A JP29560497A JP29560497A JPH10199283A JP H10199283 A JPH10199283 A JP H10199283A JP 29560497 A JP29560497 A JP 29560497A JP 29560497 A JP29560497 A JP 29560497A JP H10199283 A JPH10199283 A JP H10199283A
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- transistor
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- clock signal
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Read Only Memory (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】
【課題】 ＥＥＰＲＯＭに高電圧を供給する分散チャー
ジポンプを提供する。 【解決手段】 １対の常時オンのパストランジスタ（Ｔ
ｒ）の一方の高出力は、ソースがＭＯＳキャパシタ
（Ｃ）の一方に接続された内部ノードと、第４Ｔｒのゲ
ートに接続された第３Ｔｒを導通させる。Ｃの他端子に
はクロック信号が印加され、第４Ｔｒのソースはチャー
ジポンプ出力に、ドレインは高電圧電源ノードに接続さ
れている。Ｃはクロック信号が高になると内部ノードに
電荷を蓄積し、低になると放電する。放電による内部ノ
ードの電圧の降下が第３Ｔｒを導通させ、正クロック相
中に蓄積された電荷の完全放電を防ぐ。その後のクロッ
クで内部ノードの電圧が上昇してしきい値より高くなる
と第４Ｔｒが導通し、ポンプ出力が内部ノード上の電圧
を追跡する。第４ＴｒのドレインはＶＰＰに接続されて
いるので、ポンプ出力がＶＰＰより高くなることはでき
ない。
ジポンプを提供する。 【解決手段】 １対の常時オンのパストランジスタ（Ｔ
ｒ）の一方の高出力は、ソースがＭＯＳキャパシタ
（Ｃ）の一方に接続された内部ノードと、第４Ｔｒのゲ
ートに接続された第３Ｔｒを導通させる。Ｃの他端子に
はクロック信号が印加され、第４Ｔｒのソースはチャー
ジポンプ出力に、ドレインは高電圧電源ノードに接続さ
れている。Ｃはクロック信号が高になると内部ノードに
電荷を蓄積し、低になると放電する。放電による内部ノ
ードの電圧の降下が第３Ｔｒを導通させ、正クロック相
中に蓄積された電荷の完全放電を防ぐ。その後のクロッ
クで内部ノードの電圧が上昇してしきい値より高くなる
と第４Ｔｒが導通し、ポンプ出力が内部ノード上の電圧
を追跡する。第４ＴｒのドレインはＶＰＰに接続されて
いるので、ポンプ出力がＶＰＰより高くなることはでき
ない。
Description
【０００１】
【発明の属する技術分野】本発明は一般的には、ＥＥＰ
ＲＯＭのような不揮発性半導体メモリシステムに関し、
より詳しく述べれば、不揮発性メモリのためのオンチッ
プ分散チャージポンプに関する。
ＲＯＭのような不揮発性半導体メモリシステムに関し、
より詳しく述べれば、不揮発性メモリのためのオンチッ
プ分散チャージポンプに関する。
【０００２】
【従来の技術】当分野においてはＥＥＰＲＯＭメモリは
公知である。個々のＥＥＰＲＯＭメモリセルは、サブス
トレート上に製造された離間したドレイン及びソースを
有し、それらの間にチャンネル領域を限定している金属
酸化物半導体（“ＭＯＳ”）を含んでいる。薄いゲート
酸化物の層が、チャンネル領域と、外部には接続されず
に浮いている電荷保持蓄積ゲートとの間に存在してい
る。極めて薄いトンネル用酸化物がドレイン領域の一部
を部分的に覆っており、制御ゲートは少なくとも部分的
に浮動ゲート（ＦＧ）を覆い、該ゲートから絶縁されて
いる。実際には、多数のこのようなメモリセルがアドレ
ス可能な行及び列に配列されてメモリアレイを形成して
いる。アレイ内の個々のセルは、書き込み、読み出し、
または消去の目的から、行及び列情報をデコードするこ
とによってアクセスされる。
公知である。個々のＥＥＰＲＯＭメモリセルは、サブス
トレート上に製造された離間したドレイン及びソースを
有し、それらの間にチャンネル領域を限定している金属
酸化物半導体（“ＭＯＳ”）を含んでいる。薄いゲート
酸化物の層が、チャンネル領域と、外部には接続されず
に浮いている電荷保持蓄積ゲートとの間に存在してい
る。極めて薄いトンネル用酸化物がドレイン領域の一部
を部分的に覆っており、制御ゲートは少なくとも部分的
に浮動ゲート（ＦＧ）を覆い、該ゲートから絶縁されて
いる。実際には、多数のこのようなメモリセルがアドレ
ス可能な行及び列に配列されてメモリアレイを形成して
いる。アレイ内の個々のセルは、書き込み、読み出し、
または消去の目的から、行及び列情報をデコードするこ
とによってアクセスされる。
【０００３】典型的には、所与の行内のセルのグループ
の制御ゲートは、導電性材料の連続ストリップで形成さ
れている。典型的な行は、例えば、まとまって１バイト
を記憶する８つのセルからなる１グループからなること
ができる。セルの各行は、対応するワード線（“Ｗ
Ｌ”）が表明された時に限ってアクセスできるようにな
っている。アレイ内の所与の列に関しては、その列内の
全てのセルのドレインリードがいわゆるビット線（“Ｂ
Ｌ”）に接続され、該線を通してセルが読み出され、消
去される。種々のセルのソースリードは、アレイ内のセ
ルをプログラム／消去するのか、または読み出すのかに
依存して、幾つかの電位レベルの１つを表す仮想接地に
まとめてスイッチできるように接続される。メモリアレ
イにおいては、読み出すために、またはプログラム（例
えば、書き込みまたは消去）するために、その行（また
はワード線）をｘ軸座標として、またその列（またはビ
ット線）をｙ座標として指定することによって、個々の
セルがアドレスされ、選択される。例えば 16 ｋビット
メモリは、128 本のｘ軸ワード線と、128 本のｙ軸ビッ
ト線とが存在する 128×128 ビットのアレイからなるこ
とができる。一般的には、メモリセルのブロックは、ワ
ード、ブロック、またはセクタにまとめてグループ化さ
れる。セルアドレス指定は、出力がアレイ内のワード線
及びビット線に接続されているプリコーディングＸデコ
ーダ及びプリコーディングＹデコーダにアドレスビット
を印加することによって達成される。
の制御ゲートは、導電性材料の連続ストリップで形成さ
れている。典型的な行は、例えば、まとまって１バイト
を記憶する８つのセルからなる１グループからなること
ができる。セルの各行は、対応するワード線（“Ｗ
Ｌ”）が表明された時に限ってアクセスできるようにな
っている。アレイ内の所与の列に関しては、その列内の
全てのセルのドレインリードがいわゆるビット線（“Ｂ
Ｌ”）に接続され、該線を通してセルが読み出され、消
去される。種々のセルのソースリードは、アレイ内のセ
ルをプログラム／消去するのか、または読み出すのかに
依存して、幾つかの電位レベルの１つを表す仮想接地に
まとめてスイッチできるように接続される。メモリアレ
イにおいては、読み出すために、またはプログラム（例
えば、書き込みまたは消去）するために、その行（また
はワード線）をｘ軸座標として、またその列（またはビ
ット線）をｙ座標として指定することによって、個々の
セルがアドレスされ、選択される。例えば 16 ｋビット
メモリは、128 本のｘ軸ワード線と、128 本のｙ軸ビッ
ト線とが存在する 128×128 ビットのアレイからなるこ
とができる。一般的には、メモリセルのブロックは、ワ
ード、ブロック、またはセクタにまとめてグループ化さ
れる。セルアドレス指定は、出力がアレイ内のワード線
及びビット線に接続されているプリコーディングＸデコ
ーダ及びプリコーディングＹデコーダにアドレスビット
を印加することによって達成される。
【０００４】アドレスされたＭＯＳメモリセルへの書き
込みは、制御ゲートが接地され、ドレインが＋15Ｖのよ
うな高い正電位に接続される書き込みモードにおいて行
われる。これにより、電子は浮動ゲートからトンネル用
酸化物を横切ってドレインへトンネルするので、正電荷
が浮動ゲートに残される。その結果、トランジスタが導
通する（即ち、読み出しモード中の重要な電流の流れを
維持する）。典型的には、ＥＥＰＲＯＭセルは、セルの
制御ゲートを＋15Ｖのような高い正電位に接続し、ドレ
イン、ソース、及びサブストレートを０ＶＤＣに接続
し、それによって負電荷をドレイン延長部から浮動ゲー
トへトンネルせしめることによって消去される。読み出
しモードにおいては、制御ゲートを＋５Ｖのような電位
に接続し、ドレイン・ソース電流を読むことによって、
アドレスされたＭＯＳメモリセルの浮動ゲート上に記憶
された電荷が読み出される。記憶されたゲート上の電荷
の存否が、アドレスされたメモリセルからビット線に接
続されているセンス増幅器によって読み出されるバイナ
リ“１”または“０”を限定する。
込みは、制御ゲートが接地され、ドレインが＋15Ｖのよ
うな高い正電位に接続される書き込みモードにおいて行
われる。これにより、電子は浮動ゲートからトンネル用
酸化物を横切ってドレインへトンネルするので、正電荷
が浮動ゲートに残される。その結果、トランジスタが導
通する（即ち、読み出しモード中の重要な電流の流れを
維持する）。典型的には、ＥＥＰＲＯＭセルは、セルの
制御ゲートを＋15Ｖのような高い正電位に接続し、ドレ
イン、ソース、及びサブストレートを０ＶＤＣに接続
し、それによって負電荷をドレイン延長部から浮動ゲー
トへトンネルせしめることによって消去される。読み出
しモードにおいては、制御ゲートを＋５Ｖのような電位
に接続し、ドレイン・ソース電流を読むことによって、
アドレスされたＭＯＳメモリセルの浮動ゲート上に記憶
された電荷が読み出される。記憶されたゲート上の電荷
の存否が、アドレスされたメモリセルからビット線に接
続されているセンス増幅器によって読み出されるバイナ
リ“１”または“０”を限定する。
【０００５】読み出し、プログラム、または消去モード
においては、ゲート、ドレイン、及びソース電圧は、ワ
ード線、ビット線、及び多分他の制御線のそれぞれの組
合わせの電圧によって決定される。若干の不揮発性メモ
リシステムでは、ＥＥＰＲＯＭセルの書き込み及び消去
に必要な高いゲート及びドレイン電圧を得るために分離
した高電圧電源を設け、これらの線を高い正電位（例え
ば、15ＶＤＣ）に駆動している。単一の２ＶＤＣ乃至５
ＶＤＣの電源だけが設けられている他のＥＥＰＲＯＭメ
モリシステムでは、２乃至５Ｖ信号を高電圧（例えば、
＋15ＶＤＣ）信号まで「ポンプ」する主チャージポンプ
を通して必要高電圧を得ており、それらをＥＥＰＲＯＭ
セルの書き込み、または消去するために使用することが
できる。メモリシステムには、０Ｖ及びＶＣＣの通常の
論理信号を、それぞれ０Ｖまたは高電圧状態に変換する
分散チャージポンプも設けられている。
においては、ゲート、ドレイン、及びソース電圧は、ワ
ード線、ビット線、及び多分他の制御線のそれぞれの組
合わせの電圧によって決定される。若干の不揮発性メモ
リシステムでは、ＥＥＰＲＯＭセルの書き込み及び消去
に必要な高いゲート及びドレイン電圧を得るために分離
した高電圧電源を設け、これらの線を高い正電位（例え
ば、15ＶＤＣ）に駆動している。単一の２ＶＤＣ乃至５
ＶＤＣの電源だけが設けられている他のＥＥＰＲＯＭメ
モリシステムでは、２乃至５Ｖ信号を高電圧（例えば、
＋15ＶＤＣ）信号まで「ポンプ」する主チャージポンプ
を通して必要高電圧を得ており、それらをＥＥＰＲＯＭ
セルの書き込み、または消去するために使用することが
できる。メモリシステムには、０Ｖ及びＶＣＣの通常の
論理信号を、それぞれ０Ｖまたは高電圧状態に変換する
分散チャージポンプも設けられている。
【０００６】図２に、単一電源のＥＥＰＲＯＭに使用さ
れる上述したような従来技術の分散チャージポンプの回
路図を示す。この回路は２乃至５Ｖ入力信号（入力）が
「高」から「低」へ移行することによって動作可能にさ
れ、０ＶＤＣから高い正電位へ上昇する出力信号（出
力）を生成する。得られた出力信号はＸデコーダによっ
て適切なワード線（ＷＬ）に印加されるので、適切なセ
ルをプログラムすることができる。図２に示すチャージ
ポンプは、入力バッファＩ１、０Ｖと 0.9Ｖとの間のし
きい値電圧（Ｖt MI2 ）を有するＮＭＯＳエンハンスメ
ントモード・パストランジスタＭＩ２、ＭＯＳキャパシ
タＭＣ、及びＮＭＯＳエンハンスメントモード・ポンプ
トランジスタＭＰ１及びＭＰ２を含んでいる。同じ回路
の代替バージョンでは、トランジスタＭＰ１及びＭＰ２
はＮＭＯＳネイティブモード・トランジスタであること
もできる。ポンピングに必要な入力信号（入力）は、バ
ッファＩ１の入力から分散チャージポンプに入力され
る。入力バッファＩ１の出力（ノードＸ）はトランジス
タＭＩ２のドレインに接続され、トランジスタＭＩ２の
ゲート及びソースはそれぞれＶＣＣ（例えば、＋５ＶＤ
Ｃ）及びノードＣに接続されている。またノードＣは、
チャージポンプの出力（出力）と、トランジスタＭＰ１
のソースと、トランジスタＭＰ２のゲートとに接続され
ている。トランジスタＭＰ２のドレインはＶＰＰノード
（典型的には、単一の電源の２乃至５Ｖ出力から主チャ
ージポンプによって生成される例えば、＋15ＶＤＣ）に
接続され、ソースはノードＢに接続されている。ノード
Ｂは、ＭＯＳキャパシタＭＣの一方の端子、及びトラン
ジスタＭＰ１のゲート及びドレインにも接続されてい
る。キャパシタＭＣの他方の端子（ノードＡ）にはクロ
ック信号φが印加されている。従って、キャパシタＭＣ
は、クロック信号が「低」から「高」へ移行するとノー
ドＢに電荷を蓄積し、クロック信号が「高」から「低」
へ移行すると放電する。
れる上述したような従来技術の分散チャージポンプの回
路図を示す。この回路は２乃至５Ｖ入力信号（入力）が
「高」から「低」へ移行することによって動作可能にさ
れ、０ＶＤＣから高い正電位へ上昇する出力信号（出
力）を生成する。得られた出力信号はＸデコーダによっ
て適切なワード線（ＷＬ）に印加されるので、適切なセ
ルをプログラムすることができる。図２に示すチャージ
ポンプは、入力バッファＩ１、０Ｖと 0.9Ｖとの間のし
きい値電圧（Ｖt MI2 ）を有するＮＭＯＳエンハンスメ
ントモード・パストランジスタＭＩ２、ＭＯＳキャパシ
タＭＣ、及びＮＭＯＳエンハンスメントモード・ポンプ
トランジスタＭＰ１及びＭＰ２を含んでいる。同じ回路
の代替バージョンでは、トランジスタＭＰ１及びＭＰ２
はＮＭＯＳネイティブモード・トランジスタであること
もできる。ポンピングに必要な入力信号（入力）は、バ
ッファＩ１の入力から分散チャージポンプに入力され
る。入力バッファＩ１の出力（ノードＸ）はトランジス
タＭＩ２のドレインに接続され、トランジスタＭＩ２の
ゲート及びソースはそれぞれＶＣＣ（例えば、＋５ＶＤ
Ｃ）及びノードＣに接続されている。またノードＣは、
チャージポンプの出力（出力）と、トランジスタＭＰ１
のソースと、トランジスタＭＰ２のゲートとに接続され
ている。トランジスタＭＰ２のドレインはＶＰＰノード
（典型的には、単一の電源の２乃至５Ｖ出力から主チャ
ージポンプによって生成される例えば、＋15ＶＤＣ）に
接続され、ソースはノードＢに接続されている。ノード
Ｂは、ＭＯＳキャパシタＭＣの一方の端子、及びトラン
ジスタＭＰ１のゲート及びドレインにも接続されてい
る。キャパシタＭＣの他方の端子（ノードＡ）にはクロ
ック信号φが印加されている。従って、キャパシタＭＣ
は、クロック信号が「低」から「高」へ移行するとノー
ドＢに電荷を蓄積し、クロック信号が「高」から「低」
へ移行すると放電する。
【０００７】図３の（Ａ）、（Ｂ）、及び（Ｃ）は、そ
れぞれ、クロック信号φ、ノードＢにおける信号、及び
ノードＣにおける出力信号を、電圧対時間プロットで示
している。図２に示す従来技術の回路の動作を、これら
の図を参照して以下に説明する。始めに（時刻２−
０）、入力信号（図示してない）が「高」から「低」へ
移行すると、それに応答して入力バッファＩ１は「低」
から「高」への信号（図示してない）を出力し、ノード
Ｘに印加する。トランジスタＭＩ２のゲートはＶＣＣに
接続されているから、ノードＸの「高」信号は常にトラ
ンジスタＭＩ２を通過してノードＣに印加され、チャー
ジポンプの出力（出力）に供給される。これは、時刻２
−０に入力信号が「低」から「高」へ移行すると、ノー
ドＣの電圧がＶＣＣ−Ｖt MI2 になることを意味してい
る（ここにＶt MI2 は、パストランジスタＭＩ２のしき
い値電圧である）。トランジスタＭＰ２は、ゲート（ノ
ードＣ）とソース（ノードＢ）との電圧差がそのしきい
値（Ｖt MP2 ）を超えると導通するので、ノードＣが
「高」になると直ちにトランジスタＭＰ２が導通し、ノ
ードＢの電圧（ＶB ）をＶＣＣ−Ｖt MI2 −Ｖt MP2 に
引上げる。このＶB レベルは、ソースが未だにそのゲー
ト（ノードＢ）よりも正であるトランジスタＭＰ１を直
ちに導通させることはない。
れぞれ、クロック信号φ、ノードＢにおける信号、及び
ノードＣにおける出力信号を、電圧対時間プロットで示
している。図２に示す従来技術の回路の動作を、これら
の図を参照して以下に説明する。始めに（時刻２−
０）、入力信号（図示してない）が「高」から「低」へ
移行すると、それに応答して入力バッファＩ１は「低」
から「高」への信号（図示してない）を出力し、ノード
Ｘに印加する。トランジスタＭＩ２のゲートはＶＣＣに
接続されているから、ノードＸの「高」信号は常にトラ
ンジスタＭＩ２を通過してノードＣに印加され、チャー
ジポンプの出力（出力）に供給される。これは、時刻２
−０に入力信号が「低」から「高」へ移行すると、ノー
ドＣの電圧がＶＣＣ−Ｖt MI2 になることを意味してい
る（ここにＶt MI2 は、パストランジスタＭＩ２のしき
い値電圧である）。トランジスタＭＰ２は、ゲート（ノ
ードＣ）とソース（ノードＢ）との電圧差がそのしきい
値（Ｖt MP2 ）を超えると導通するので、ノードＣが
「高」になると直ちにトランジスタＭＰ２が導通し、ノ
ードＢの電圧（ＶB ）をＶＣＣ−Ｖt MI2 −Ｖt MP2 に
引上げる。このＶB レベルは、ソースが未だにそのゲー
ト（ノードＢ）よりも正であるトランジスタＭＰ１を直
ちに導通させることはない。
【０００８】時刻２−１に、クロック信号φがＶＣＣに
上昇し、キャパシタＭＣを電荷蓄積モードにする。同時
に、既にオンしているトランジスタＭＰ２が電流及び電
荷をＶＰＰノードからノードＢへ供給し、ＶＰＰから供
給される電荷はキャパシタＭＣによって蓄積される。こ
の累積された電荷がノードＢの電圧（ＶB ）を上昇さ
せ、結局はトランジスタＭＰ１を導通させる。一旦導通
すると、トランジスタＭＰ１は出力信号（ノードＣ）が
ＶB のしきい値降下（トランジスタＭＰ１の）に到達す
るまで出力信号の電圧を引き上げる（プルアップす
る）。ノードＣが引上げられる結果として、クロックφ
が「高」から「低」へ移行した時にＭＰ２はより強くオ
ンになってＶB を更に増加させ、クロックφが「低」か
ら「高」へ移行する次の時間にＭＰ１をよりハードに導
通させる（即ち、ノードＢ及びＣは互いにブートストラ
ップし合う）。回路要素ＭＣ、ＭＰ１、及びＭＰ２のこ
のような構成のために、クロック信号が「高」である間
はＶB 及び出力信号は先行レベルよりも高めで安定し、
ＶB は出力電圧のＶt MP2 内にある。それ以後のポンピ
ングサイクルの最高ＶB レベル間の差を“Δ”で示して
ある。
上昇し、キャパシタＭＣを電荷蓄積モードにする。同時
に、既にオンしているトランジスタＭＰ２が電流及び電
荷をＶＰＰノードからノードＢへ供給し、ＶＰＰから供
給される電荷はキャパシタＭＣによって蓄積される。こ
の累積された電荷がノードＢの電圧（ＶB ）を上昇さ
せ、結局はトランジスタＭＰ１を導通させる。一旦導通
すると、トランジスタＭＰ１は出力信号（ノードＣ）が
ＶB のしきい値降下（トランジスタＭＰ１の）に到達す
るまで出力信号の電圧を引き上げる（プルアップす
る）。ノードＣが引上げられる結果として、クロックφ
が「高」から「低」へ移行した時にＭＰ２はより強くオ
ンになってＶB を更に増加させ、クロックφが「低」か
ら「高」へ移行する次の時間にＭＰ１をよりハードに導
通させる（即ち、ノードＢ及びＣは互いにブートストラ
ップし合う）。回路要素ＭＣ、ＭＰ１、及びＭＰ２のこ
のような構成のために、クロック信号が「高」である間
はＶB 及び出力信号は先行レベルよりも高めで安定し、
ＶB は出力電圧のＶt MP2 内にある。それ以後のポンピ
ングサイクルの最高ＶB レベル間の差を“Δ”で示して
ある。
【０００９】クロック信号が「低」になると（例えば、
時刻２−２に）、ノードＢはキャパシタＭＣを通して放
電し、ノードＢの電圧（ＶB ）は降下し始める。この放
電は（今はオフである）トランジスタＭＰ１によってノ
ードＢから分離されている出力信号には影響しない。ク
ロック信号が「低」である間のある点に、ノードＢの電
圧は出力電圧からＶt MP2 より大きく低下し、トランジ
スタＭＰ２を強く導通させる。一旦トランジスタＭＰ２
が導通すると、それはキャパシタＭＣによって放電させ
られるよりも遙かに多くの電荷をＶＰＰノードからノー
ドＢに供給してＶB を安定させる。図２の回路要素は、
何れかのポンピングサイクルの低相中のＶB の降下（図
３の（Ｂ）に“−ΔＢ”で示されている）が常に電圧利
得Δよりも小さくなるように選択されている。これは、
各サイクルが上述したように進行すると、その後の複数
のポンピングサイクルでチャージポンプの出力がＶＰＰ
＋Ｖt MP2 に到達するまで（図３の（Ｃ））上昇し続け
ることができることを意味している。
時刻２−２に）、ノードＢはキャパシタＭＣを通して放
電し、ノードＢの電圧（ＶB ）は降下し始める。この放
電は（今はオフである）トランジスタＭＰ１によってノ
ードＢから分離されている出力信号には影響しない。ク
ロック信号が「低」である間のある点に、ノードＢの電
圧は出力電圧からＶt MP2 より大きく低下し、トランジ
スタＭＰ２を強く導通させる。一旦トランジスタＭＰ２
が導通すると、それはキャパシタＭＣによって放電させ
られるよりも遙かに多くの電荷をＶＰＰノードからノー
ドＢに供給してＶB を安定させる。図２の回路要素は、
何れかのポンピングサイクルの低相中のＶB の降下（図
３の（Ｂ）に“−ΔＢ”で示されている）が常に電圧利
得Δよりも小さくなるように選択されている。これは、
各サイクルが上述したように進行すると、その後の複数
のポンピングサイクルでチャージポンプの出力がＶＰＰ
＋Ｖt MP2 に到達するまで（図３の（Ｃ））上昇し続け
ることができることを意味している。
【００１０】以上のように、従来技術は、論理‘１’入
力信号に応答して正の高電圧出力信号を供給する分散チ
ャージポンプを提供している。しかしながら、正の高電
圧出力信号がプログラミングのための最適レベル（即
ち、ＶＰＰ）よりも高い電圧レベルであるＶＰＰ＋Ｖt
MP2 まで到達するので、プログラムされるフラッシュセ
ルに、高電圧に関係する問題をもたらし得る。これらの
高電圧に関係する問題には、降伏、パンチスルー、及び
フィールドトランジスタ導通が含まれる。これらの高電
圧に関係する問題を防ぐために、高電圧電源（ＶＰＰ）
のレベルを超えない高電圧ポンピング信号を供給する、
不揮発性メモリに使用するための分散チャージポンプに
対する要望が存在している。また、チャージポンプが動
作していない場合にエネルギ消費を制限するような手法
で、上述した要望を満たすチャージポンプに対する要望
も存在している。
力信号に応答して正の高電圧出力信号を供給する分散チ
ャージポンプを提供している。しかしながら、正の高電
圧出力信号がプログラミングのための最適レベル（即
ち、ＶＰＰ）よりも高い電圧レベルであるＶＰＰ＋Ｖt
MP2 まで到達するので、プログラムされるフラッシュセ
ルに、高電圧に関係する問題をもたらし得る。これらの
高電圧に関係する問題には、降伏、パンチスルー、及び
フィールドトランジスタ導通が含まれる。これらの高電
圧に関係する問題を防ぐために、高電圧電源（ＶＰＰ）
のレベルを超えない高電圧ポンピング信号を供給する、
不揮発性メモリに使用するための分散チャージポンプに
対する要望が存在している。また、チャージポンプが動
作していない場合にエネルギ消費を制限するような手法
で、上述した要望を満たすチャージポンプに対する要望
も存在している。
【００１１】
【発明の概要】本発明は、高電圧電源（ＶＰＰ）のレベ
ルを超えることがない高電圧ポンピング信号を供給す
る、ＥＰＲＯＭ／フラッシュメモリに使用される分散チ
ャージポンプに関する。図４を参照して詳しく説明す
る。本発明は、ホストデバイスによってプログラムし、
消去し、そして読み出すことができる複数のメモリセル
を含むＥＥＰＲＯＭに使用するための分散チャージポン
プに関する。本発明の分散チャージポンプは、入力バッ
ファ、４つのｎチャンネルトランジスタ、及びキャパシ
タを含む。入力バッファは、０ＶとＶＣＣとの間の入力
信号範囲を有する入力信号をノードＸに供給する。第１
の、常時オンのｎチャンネルトランジスタＭＩ２のドレ
インは入力バッファの出力（ノードＸ）に接続され、ゲ
ートはＶＣＣ’に接続され、そしてソースは分散チャー
ジポンプの出力（ノードＣ）に接続されている。入力信
号がＶＣＣにある場合には第１のトランジスタの出力は
ＶＣＣ’−Ｖt MI2 ’になり、それ以外の場合には第１
のトランジスタの出力は０Ｖになる。第２の、常時オン
のｎチャンネルトランジスタＭＩ１のドレインは入力バ
ッファの出力に接続され、ゲートはＶＣＣ’に接続さ
れ、そしてソースは第１の回路ノード（ノードＢ）に接
続されている。第２のトランジスタＭＩ１は常時オンで
あるから、入力信号（ノードＸ）がＶＣＣになると第２
のトランジスタの出力（ノードＢ）はＶＣＣ’−Ｖt
MI1 ’になる。
ルを超えることがない高電圧ポンピング信号を供給す
る、ＥＰＲＯＭ／フラッシュメモリに使用される分散チ
ャージポンプに関する。図４を参照して詳しく説明す
る。本発明は、ホストデバイスによってプログラムし、
消去し、そして読み出すことができる複数のメモリセル
を含むＥＥＰＲＯＭに使用するための分散チャージポン
プに関する。本発明の分散チャージポンプは、入力バッ
ファ、４つのｎチャンネルトランジスタ、及びキャパシ
タを含む。入力バッファは、０ＶとＶＣＣとの間の入力
信号範囲を有する入力信号をノードＸに供給する。第１
の、常時オンのｎチャンネルトランジスタＭＩ２のドレ
インは入力バッファの出力（ノードＸ）に接続され、ゲ
ートはＶＣＣ’に接続され、そしてソースは分散チャー
ジポンプの出力（ノードＣ）に接続されている。入力信
号がＶＣＣにある場合には第１のトランジスタの出力は
ＶＣＣ’−Ｖt MI2 ’になり、それ以外の場合には第１
のトランジスタの出力は０Ｖになる。第２の、常時オン
のｎチャンネルトランジスタＭＩ１のドレインは入力バ
ッファの出力に接続され、ゲートはＶＣＣ’に接続さ
れ、そしてソースは第１の回路ノード（ノードＢ）に接
続されている。第２のトランジスタＭＩ１は常時オンで
あるから、入力信号（ノードＸ）がＶＣＣになると第２
のトランジスタの出力（ノードＢ）はＶＣＣ’−Ｖt
MI1 ’になる。
【００１２】キャパシタの一方の端子は第１のノード
（Ｂ）に接続され、他方の端子はクロックに接続されて
いる。クロックは、キャパシタにクロック信号を供給す
る。キャパシタは、クロック信号が「高」である場合に
はノードＢに電荷を蓄積し、クロック信号が「低」であ
る場合には放電する。第３のｎチャンネルトランジスタ
ＭＰ２のドレインはＶＰＰノードに接続され、ゲートは
分散チャージポンプ出力（Ｃ）に接続され、そしてソー
スはノード（Ｂ）に接続されている。この第３のトラン
ジスタＭＰ２は、入力信号（Ｘ）が「高」であり、ＭＰ
２のゲート（ノードＣ）とソース（ノードＢ）との電圧
差がＭＰのしきい値電圧よりも大きい場合に、電荷をＶ
ＰＰから第１のノードへ供給する。これは、クロックが
「高」であっても、または「低」であっても発生し得
る。第４のｎチャンネルトランジスタＭＰ１のドレイン
はＶＰＰノードに接続され、ゲートは第１のノード
（Ｂ）に接続され、そしてソースは分散チャージポンプ
出力（Ｃ）に接続されているので、第１のノード電圧が
より高い場合にはこの第４のトランジスタＭＰ１はより
強く導通し、分散ポンプ出力をＶＰＰに向かって引き上
げるが、決してＶＰＰより高くすることはない。
（Ｂ）に接続され、他方の端子はクロックに接続されて
いる。クロックは、キャパシタにクロック信号を供給す
る。キャパシタは、クロック信号が「高」である場合に
はノードＢに電荷を蓄積し、クロック信号が「低」であ
る場合には放電する。第３のｎチャンネルトランジスタ
ＭＰ２のドレインはＶＰＰノードに接続され、ゲートは
分散チャージポンプ出力（Ｃ）に接続され、そしてソー
スはノード（Ｂ）に接続されている。この第３のトラン
ジスタＭＰ２は、入力信号（Ｘ）が「高」であり、ＭＰ
２のゲート（ノードＣ）とソース（ノードＢ）との電圧
差がＭＰのしきい値電圧よりも大きい場合に、電荷をＶ
ＰＰから第１のノードへ供給する。これは、クロックが
「高」であっても、または「低」であっても発生し得
る。第４のｎチャンネルトランジスタＭＰ１のドレイン
はＶＰＰノードに接続され、ゲートは第１のノード
（Ｂ）に接続され、そしてソースは分散チャージポンプ
出力（Ｃ）に接続されているので、第１のノード電圧が
より高い場合にはこの第４のトランジスタＭＰ１はより
強く導通し、分散ポンプ出力をＶＰＰに向かって引き上
げるが、決してＶＰＰより高くすることはない。
【００１３】キャパシタ、第３及び第４のトランジスタ
は、クロックが「高」である時に第３のトランジスタＭ
Ｐ２が電荷を第１のノード（Ｂ）へ結合し、第４のトラ
ンジスタＭＰ１を導通せしめてチャージポンプ出力
（Ｃ）を引き上げる。またこれらの同じ要素は、クロッ
クが「低」の時にキャパシタが放電して第１のノード
（Ｂ）の電圧を引下げ（プルダウンし）、第３のトラン
ジスタＭＰ２が導通してある電荷をＶＰＰノードから第
１のノード（Ｂ）へ結合し、それによって第１のノード
（Ｂ）の電圧が、先にクロックが「高」であった間に増
加した程大きく降下するのを阻止するように構成されて
いる。この構成により、その後のクロックサイクル中
に、出力電圧（Ｃ）はそれがＶＰＰに到達するまで、そ
してＶＰＰを超えることなく上昇する。
は、クロックが「高」である時に第３のトランジスタＭ
Ｐ２が電荷を第１のノード（Ｂ）へ結合し、第４のトラ
ンジスタＭＰ１を導通せしめてチャージポンプ出力
（Ｃ）を引き上げる。またこれらの同じ要素は、クロッ
クが「低」の時にキャパシタが放電して第１のノード
（Ｂ）の電圧を引下げ（プルダウンし）、第３のトラン
ジスタＭＰ２が導通してある電荷をＶＰＰノードから第
１のノード（Ｂ）へ結合し、それによって第１のノード
（Ｂ）の電圧が、先にクロックが「高」であった間に増
加した程大きく降下するのを阻止するように構成されて
いる。この構成により、その後のクロックサイクル中
に、出力電圧（Ｃ）はそれがＶＰＰに到達するまで、そ
してＶＰＰを超えることなく上昇する。
【００１４】本発明の別の実施例においては、上述した
分散チャージポンプは、２入力ＮＡＮＤゲートを更に含
み、このＮＡＮＤゲートの第１の入力は入力バッファの
出力に接続され、第２の入力はクロック信号と同一周期
のマスタクロック信号を供給するマスタクロックノード
に接続されている。ＮＡＮＤゲートの出力はクロックノ
ードに接続されている。このＮＡＮＤゲートは、入力信
号が「高」である場合に限ってキャパシタにクロック信
号を供給するようし、入力信号が「低」である時のキャ
パシタからの漏洩を排除し、動作可能でない時のチャー
ジポンプによるエネルギ消費を減少させる。
分散チャージポンプは、２入力ＮＡＮＤゲートを更に含
み、このＮＡＮＤゲートの第１の入力は入力バッファの
出力に接続され、第２の入力はクロック信号と同一周期
のマスタクロック信号を供給するマスタクロックノード
に接続されている。ＮＡＮＤゲートの出力はクロックノ
ードに接続されている。このＮＡＮＤゲートは、入力信
号が「高」である場合に限ってキャパシタにクロック信
号を供給するようし、入力信号が「低」である時のキャ
パシタからの漏洩を排除し、動作可能でない時のチャー
ジポンプによるエネルギ消費を減少させる。
【００１５】
【実施例】図１は、本発明を実現することが可能なＥＥ
ＰＲＯＭ、またはフラッシュメモリセルアーキテクチャ
のブロック線図である。このアーキテクチャは、メモリ
アレイ１０、及びメモリアレイ１０と相互作用する種々
の構成要素を含んでいる。これらの構成要素は、Ｘデコ
ーダ２０、Ｙデコーダ５０、プリデコーダ４０、センス
増幅器６０、出力バッファ７０、Ｉ／Ｏパッド８０、入
力バッファ９０、プログラミングデータインタフェース
１００、及びセンス線ＳＬを含む。Ｘデコーダ２０、Ｙ
デコーダ５０、インタフェース１００、及びセンス線Ｓ
Ｌは各々、本発明によって実現することができるチャー
ジポンプ１１０を含んでいる。メモリアレイ１０は、セ
ルＭX0,Y0 及びＭX0,Y7 のような複数のＭＯＳメモリセ
ルＭX,Y を含んでいる。各セルは、ソース及びドレイン
領域、浮動ゲート（ＦＧで示す）、及び制御ゲート（Ｃ
Ｇで示す）を有している。所与の水平（即ち、ｘ軸）行
内の複数のこれらのセルの制御ゲートは全て導体１１に
接続され、導体１１の一方の端はＴW0のようなデプレッ
ションモード、エンハンスメントモード、またはネイテ
ィブｎチャンネルセンス線選択用トランジスタのソース
に接続されている。ＴW0は、−３Ｖ乃至 0.9Ｖのしきい
値電圧を有することができる。各セルのドレインはビッ
ト線スイッチングトランジスタＴBi（下添字“Ｂｉ”
は、ビット線スイッチングトランジスタＴBiが接続され
ているメモリセルのビット指標を表している）のソース
に接続され、各セルのソースは仮想接地ノード（ＶＧＮ
Ｄ）に接続されている。この仮想接地ノードは、ドレイ
ンがこのＶＧＮＤノードに接続されているトランジスタ
Ｔ１０を通して、いろいろなモード従属電圧レベルにセ
ットすることができるようになっている。ワード線スイ
ッチングトランジスタＴW0のゲートはＸデコーダ２０に
よって制御されるワード線（例えば、ＷＬ０）に接続さ
れ、ドレインはセンス線ジェネレータ（図示してない）
によって制御されるセンス線（ＳＬ）に接続されてい
る。ビット線スイッチングトランジスタＴBiのゲートは
同一ワード線に接続され、ドレインはＹデコーダ５０に
よって対応するビット線（ＢＬｉ）出力に接続される。
特定のセルＭX,Y をプログラムするのか、消去するの
か、または読み出すのかは、そのセルに接続されている
ビット線及びワード線スイッチングトランジスタへのＳ
Ｌ、ＷＬ、及びＢＬi 信号入力の電圧レベルに依存す
る。
ＰＲＯＭ、またはフラッシュメモリセルアーキテクチャ
のブロック線図である。このアーキテクチャは、メモリ
アレイ１０、及びメモリアレイ１０と相互作用する種々
の構成要素を含んでいる。これらの構成要素は、Ｘデコ
ーダ２０、Ｙデコーダ５０、プリデコーダ４０、センス
増幅器６０、出力バッファ７０、Ｉ／Ｏパッド８０、入
力バッファ９０、プログラミングデータインタフェース
１００、及びセンス線ＳＬを含む。Ｘデコーダ２０、Ｙ
デコーダ５０、インタフェース１００、及びセンス線Ｓ
Ｌは各々、本発明によって実現することができるチャー
ジポンプ１１０を含んでいる。メモリアレイ１０は、セ
ルＭX0,Y0 及びＭX0,Y7 のような複数のＭＯＳメモリセ
ルＭX,Y を含んでいる。各セルは、ソース及びドレイン
領域、浮動ゲート（ＦＧで示す）、及び制御ゲート（Ｃ
Ｇで示す）を有している。所与の水平（即ち、ｘ軸）行
内の複数のこれらのセルの制御ゲートは全て導体１１に
接続され、導体１１の一方の端はＴW0のようなデプレッ
ションモード、エンハンスメントモード、またはネイテ
ィブｎチャンネルセンス線選択用トランジスタのソース
に接続されている。ＴW0は、−３Ｖ乃至 0.9Ｖのしきい
値電圧を有することができる。各セルのドレインはビッ
ト線スイッチングトランジスタＴBi（下添字“Ｂｉ”
は、ビット線スイッチングトランジスタＴBiが接続され
ているメモリセルのビット指標を表している）のソース
に接続され、各セルのソースは仮想接地ノード（ＶＧＮ
Ｄ）に接続されている。この仮想接地ノードは、ドレイ
ンがこのＶＧＮＤノードに接続されているトランジスタ
Ｔ１０を通して、いろいろなモード従属電圧レベルにセ
ットすることができるようになっている。ワード線スイ
ッチングトランジスタＴW0のゲートはＸデコーダ２０に
よって制御されるワード線（例えば、ＷＬ０）に接続さ
れ、ドレインはセンス線ジェネレータ（図示してない）
によって制御されるセンス線（ＳＬ）に接続されてい
る。ビット線スイッチングトランジスタＴBiのゲートは
同一ワード線に接続され、ドレインはＹデコーダ５０に
よって対応するビット線（ＢＬｉ）出力に接続される。
特定のセルＭX,Y をプログラムするのか、消去するの
か、または読み出すのかは、そのセルに接続されている
ビット線及びワード線スイッチングトランジスタへのＳ
Ｌ、ＷＬ、及びＢＬi 信号入力の電圧レベルに依存す
る。
【００１６】例えば、図１に示すメモリアーキテクチャ
では、メモリセルＭX0,Y0 は、その関連ワード線及びビ
ット線選択を正の高電圧レベル（ 15 ＶＤＣ）にセット
し、同時にセンス線を０ＶＤＣにセットし、ＶＧＮＤノ
ードを浮かし、そしてプログラミングデータ回路１００
が高電位（ 15 ＶＤＣ）を送出することによって、書き
込まれる。これらの条件の下では、ビット線スイッチン
グトランジスタＴB0が導通して 15 Ｖ−Ｖt をその関連
メモリセルＭX0,Y0 のドレインへ送る。同時にワード線
スイッチングトランジスタＴW0も導通して０ＶＤＣ信号
を、メモリセルＭX0,Y0 の制御ゲートへのセンス線へ印
加する。その結果、ドレイントンネル用酸化物領域がゲ
ートを高い正電位（ 15 Ｖ−Ｖt ）に制御し、浮動ゲー
トＦＧから電子を引出し、書き込みが完了した後にはＦ
Ｇ上に正の電荷が残される。この書き込みプロセス中、
ＶＧＮＤノードは浮くことができるので、セル内をドレ
イン・ソース直流電流が流れることはない。
では、メモリセルＭX0,Y0 は、その関連ワード線及びビ
ット線選択を正の高電圧レベル（ 15 ＶＤＣ）にセット
し、同時にセンス線を０ＶＤＣにセットし、ＶＧＮＤノ
ードを浮かし、そしてプログラミングデータ回路１００
が高電位（ 15 ＶＤＣ）を送出することによって、書き
込まれる。これらの条件の下では、ビット線スイッチン
グトランジスタＴB0が導通して 15 Ｖ−Ｖt をその関連
メモリセルＭX0,Y0 のドレインへ送る。同時にワード線
スイッチングトランジスタＴW0も導通して０ＶＤＣ信号
を、メモリセルＭX0,Y0 の制御ゲートへのセンス線へ印
加する。その結果、ドレイントンネル用酸化物領域がゲ
ートを高い正電位（ 15 Ｖ−Ｖt ）に制御し、浮動ゲー
トＦＧから電子を引出し、書き込みが完了した後にはＦ
Ｇ上に正の電荷が残される。この書き込みプロセス中、
ＶＧＮＤノードは浮くことができるので、セル内をドレ
イン・ソース直流電流が流れることはない。
【００１７】同様に、セルＭX0,Y0 は、その関連ワード
線を正の高電圧レベルに保持し、センス線を０ＶＤＣに
セットし、ＶＧＮＤを 15 ＶＤＣにセットし、そしてビ
ット線ＢＬ０を０に接地することによって、インタフェ
ース１００からのデータを消去することができる。この
ようにすると、高い制御ゲートがドレイントンネル用酸
化物領域を高め、浮動ゲート内へ電子をトンネルさせる
ので、消去手順が完了した後には負の電荷が残される。
各ワード線は、ｘ軸高電圧デコーダによって選択的に、
プログラム、読み出し、または消去電圧レベルに引上げ
られるか、または引下げられる。例えば、図１におい
て、ワード線ＷＬ０及びＷＬ１はそれぞれデコーダ２０
及び２０’によって制御される。各デコーダ２０は、チ
ャージポンプ１１０ａも含んでおり、これらは上述した
ように、ＥＥＰＲＯＭセルをプログラム及び消去するの
に必要な正の高電圧信号を供給する。好ましい実施例の
チャージポンプ１１０ａに関しては図４及び５を参照し
て後述する。
線を正の高電圧レベルに保持し、センス線を０ＶＤＣに
セットし、ＶＧＮＤを 15 ＶＤＣにセットし、そしてビ
ット線ＢＬ０を０に接地することによって、インタフェ
ース１００からのデータを消去することができる。この
ようにすると、高い制御ゲートがドレイントンネル用酸
化物領域を高め、浮動ゲート内へ電子をトンネルさせる
ので、消去手順が完了した後には負の電荷が残される。
各ワード線は、ｘ軸高電圧デコーダによって選択的に、
プログラム、読み出し、または消去電圧レベルに引上げ
られるか、または引下げられる。例えば、図１におい
て、ワード線ＷＬ０及びＷＬ１はそれぞれデコーダ２０
及び２０’によって制御される。各デコーダ２０は、チ
ャージポンプ１１０ａも含んでおり、これらは上述した
ように、ＥＥＰＲＯＭセルをプログラム及び消去するの
に必要な正の高電圧信号を供給する。好ましい実施例の
チャージポンプ１１０ａに関しては図４及び５を参照し
て後述する。
【００１８】図１のメモリは、プリデコーダ４０をも含
んでいる。プリデコーダ４０は、マイクロプロセッサ計
算システム（図示してない）のようなホストデバイスか
ら入力アドレス情報を受信し、デコードされた信号をＸ
デコーダ２０へ出力する。それに応答して適切なＸデコ
ーダ２０は、上述したように関連ワード線を必要電圧レ
ベルに引き上げる。詳しく述べると、正の高電圧Ｘデコ
ーダ２０は、メモリアレイ１０内の選択されたワード線
ＷＬを、プログラム／書き込みモードでは約＋15 ＶＤ
Ｃ（即ち、ＶＰＰ）に引上げ、読み出しモードではＶＣ
Ｃ（例えば、≒＋５ＶＤＣ）に引上げる。もしプログラ
ム／書き込みモード中にワード線３０が選択されなけれ
ば、デコーダ２０はそのワード線を０ＶＤＣに引下げ
る。Ｙデコーダ５０も、ホストデバイスからアドレス情
報を受信する。普通の手法で、アレイ内のある列内の複
数のセルのソース領域は一緒に接続されていて、ビット
線（ＢＬ）を形成している。Ｙデコーダ５０からの出力
は、例えばＭY0のようなｙ軸選択トランジスタを導通さ
せる。ｙ軸選択トランジスタは、ビット線信号をセンス
増幅器６０の入力に印加し、アドレス選択されたセルＭ
X0,Y0 内に記憶されている情報のビットを読み出させ
る。代わりに、もしセルＭX0,Y7 を読み出すのであれ
ば、Ｙデコーダ５０は選択トランジスタＭY7を導通させ
る。図面を簡易化する目的で、図１には２本のビット線
ＢＬ０及びＢＬ７だけしか示されていないが、実際のア
レイ１０は極めて多くのビット線を含んでいよう。Ｘデ
コーダと同様に、各Ｙデコーダもチャージポンプ１１０
ｂを含んでいるが、その好ましい実施例を図４及び５を
参照して後述する。
んでいる。プリデコーダ４０は、マイクロプロセッサ計
算システム（図示してない）のようなホストデバイスか
ら入力アドレス情報を受信し、デコードされた信号をＸ
デコーダ２０へ出力する。それに応答して適切なＸデコ
ーダ２０は、上述したように関連ワード線を必要電圧レ
ベルに引き上げる。詳しく述べると、正の高電圧Ｘデコ
ーダ２０は、メモリアレイ１０内の選択されたワード線
ＷＬを、プログラム／書き込みモードでは約＋15 ＶＤ
Ｃ（即ち、ＶＰＰ）に引上げ、読み出しモードではＶＣ
Ｃ（例えば、≒＋５ＶＤＣ）に引上げる。もしプログラ
ム／書き込みモード中にワード線３０が選択されなけれ
ば、デコーダ２０はそのワード線を０ＶＤＣに引下げ
る。Ｙデコーダ５０も、ホストデバイスからアドレス情
報を受信する。普通の手法で、アレイ内のある列内の複
数のセルのソース領域は一緒に接続されていて、ビット
線（ＢＬ）を形成している。Ｙデコーダ５０からの出力
は、例えばＭY0のようなｙ軸選択トランジスタを導通さ
せる。ｙ軸選択トランジスタは、ビット線信号をセンス
増幅器６０の入力に印加し、アドレス選択されたセルＭ
X0,Y0 内に記憶されている情報のビットを読み出させ
る。代わりに、もしセルＭX0,Y7 を読み出すのであれ
ば、Ｙデコーダ５０は選択トランジスタＭY7を導通させ
る。図面を簡易化する目的で、図１には２本のビット線
ＢＬ０及びＢＬ７だけしか示されていないが、実際のア
レイ１０は極めて多くのビット線を含んでいよう。Ｘデ
コーダと同様に、各Ｙデコーダもチャージポンプ１１０
ｂを含んでいるが、その好ましい実施例を図４及び５を
参照して後述する。
【００１９】読み出し動作モードでは、センス増幅器出
力は、出力バッファ７０を通して供給される。アドレス
されたセルＭX,Y に記憶されている“０”または“１”
信号は入力／出力パッド８０へ供給され、ホストデバイ
スはそこから情報にアクセスすることができる。アレイ
１０内に記憶させるデータは、ホストデバイスによって
入力／出力パッド８０へ供給され、データはそこから入
力バッファ９０へ供給される。バッファ９０の出力はイ
ンタフェース１００へ送られ、インタフェース１００は
アレイに適当なプログラミングデータを供給する。メモ
リセルに書き込むには、対応するビット線上に高電圧
（例えば、15Ｖ）が現れることが必要であるから、イン
タフェース１００は５Ｖ入力を必要レベルまでポンプす
る分散チャージポンプ１１０ｃも含んでいる。
力は、出力バッファ７０を通して供給される。アドレス
されたセルＭX,Y に記憶されている“０”または“１”
信号は入力／出力パッド８０へ供給され、ホストデバイ
スはそこから情報にアクセスすることができる。アレイ
１０内に記憶させるデータは、ホストデバイスによって
入力／出力パッド８０へ供給され、データはそこから入
力バッファ９０へ供給される。バッファ９０の出力はイ
ンタフェース１００へ送られ、インタフェース１００は
アレイに適当なプログラミングデータを供給する。メモ
リセルに書き込むには、対応するビット線上に高電圧
（例えば、15Ｖ）が現れることが必要であるから、イン
タフェース１００は５Ｖ入力を必要レベルまでポンプす
る分散チャージポンプ１１０ｃも含んでいる。
【００２０】図１に示すシステムは、プログラム／書き
込みモード、消去モード、または読み出しモードの何れ
かを命令するモード信号もホストデバイスから受信す
る。図４に上述したメモリ内、特にＸ及びＹデコーダ２
０、５０、プログラミングデータインタフェース１０
０、及びセンス線ＳＬ内に組み込むことができる本発明
の分散チャージポンプの回路図を示す。回路１１０は入
力信号（入力）の「高」から「低」への移行によって動
作可能にされ、０ＶＤＣからＶＰＰまで上昇する出力信
号（出力）を生成する。これは、図２及び３を参照して
説明したＶＰＰを超える出力信号を供給する従来技術の
チャージポンプとは対照的である。得られた出力信号
は、正の高電圧Ｘデコーダ（図１）によって適切なワー
ド線（ＷＬ）へ供給されるので、適切なセルをプログラ
ムすることができる。
込みモード、消去モード、または読み出しモードの何れ
かを命令するモード信号もホストデバイスから受信す
る。図４に上述したメモリ内、特にＸ及びＹデコーダ２
０、５０、プログラミングデータインタフェース１０
０、及びセンス線ＳＬ内に組み込むことができる本発明
の分散チャージポンプの回路図を示す。回路１１０は入
力信号（入力）の「高」から「低」への移行によって動
作可能にされ、０ＶＤＣからＶＰＰまで上昇する出力信
号（出力）を生成する。これは、図２及び３を参照して
説明したＶＰＰを超える出力信号を供給する従来技術の
チャージポンプとは対照的である。得られた出力信号
は、正の高電圧Ｘデコーダ（図１）によって適切なワー
ド線（ＷＬ）へ供給されるので、適切なセルをプログラ
ムすることができる。
【００２１】図４のチャージポンプは、入力バッファＩ
１、ＮＭＯＳエンハンスメントモード・パストランジス
タＭＩ１及びＭＩ２、ＭＯＳキャパシタＭＣ、及び２つ
のＮＭＯＳエンハンスメントモード・ポンプトランジス
タＭＰ１及びＭＰ２を含む。好ましい実施例では、これ
らのデバイスは 0.2乃至 0.8ＶＤＣのしきい値電圧を有
している。入力バッファＩ１は反転用バッファであり、
その出力ノードＸはトランジスタＭＩ１及びＭＩ２のド
レイン、即ち入力に接続されている。トランジスタＭＩ
１のソース、即ち出力（ノードＢ）は、ＭＯＳキャパシ
タＭＣのゲートと、トランジスタＭＰ１のゲートと、ト
ランジスタＭＰ２のソースとに接続されている。トラン
ジスタＭＰ１のソース、即ち出力はノードＣに接続さ
れ、ノードＣは分散チャージポンプの出力（出力）及び
トランジスタＭＰ２のゲートにも接続されている。チャ
ージポンプへの他方の入力は、ノードＡにおいてＭＯＳ
キャパシタの他方の端子に印加されているクロック信号
φ（図５の（Ａ）に示す）、トランジスタＭＩ１及びＭ
Ｉ２のゲートに印加されているＶＣＣ’、及び出力チャ
ージポンプ（図示してない）によって生成されたＶＰＰ
を含む。ＶＣＣ’はＶＣＣに一定に保持することも、ま
たは好ましい実施例におけるように、書き込み及び消去
モードではＶＣＣに、そして読み出しモードでは全ＶＣ
Ｃ信号が出力ノードに現れるようにＶＣＣ＋Ｖt に保持
することもできる。
１、ＮＭＯＳエンハンスメントモード・パストランジス
タＭＩ１及びＭＩ２、ＭＯＳキャパシタＭＣ、及び２つ
のＮＭＯＳエンハンスメントモード・ポンプトランジス
タＭＰ１及びＭＰ２を含む。好ましい実施例では、これ
らのデバイスは 0.2乃至 0.8ＶＤＣのしきい値電圧を有
している。入力バッファＩ１は反転用バッファであり、
その出力ノードＸはトランジスタＭＩ１及びＭＩ２のド
レイン、即ち入力に接続されている。トランジスタＭＩ
１のソース、即ち出力（ノードＢ）は、ＭＯＳキャパシ
タＭＣのゲートと、トランジスタＭＰ１のゲートと、ト
ランジスタＭＰ２のソースとに接続されている。トラン
ジスタＭＰ１のソース、即ち出力はノードＣに接続さ
れ、ノードＣは分散チャージポンプの出力（出力）及び
トランジスタＭＰ２のゲートにも接続されている。チャ
ージポンプへの他方の入力は、ノードＡにおいてＭＯＳ
キャパシタの他方の端子に印加されているクロック信号
φ（図５の（Ａ）に示す）、トランジスタＭＩ１及びＭ
Ｉ２のゲートに印加されているＶＣＣ’、及び出力チャ
ージポンプ（図示してない）によって生成されたＶＰＰ
を含む。ＶＣＣ’はＶＣＣに一定に保持することも、ま
たは好ましい実施例におけるように、書き込み及び消去
モードではＶＣＣに、そして読み出しモードでは全ＶＣ
Ｃ信号が出力ノードに現れるようにＶＣＣ＋Ｖt に保持
することもできる。
【００２２】図５の（Ａ）、（Ｂ）、及び（Ｃ）は、そ
れぞれ、クロック信号φ、ノードＢの信号、及びノード
Ｃの出力信号の、電圧対時間プロットを示している。図
４の好ましい実施例の動作を、これらの図を参照して以
下に説明する。時刻３−０に入力信号が「高」から
「低」へ移ると、入力バッファＩ１はノードＸに「低」
から「高」へ移る信号を生成し、この信号はトランジス
タＭＩ２及びＭＩ１へ供給される。トランジスタＭＩ１
のゲートは常にＶＣＣ’にあるから、トランジスタＭＩ
１はノードＸからの入力論理‘１’に対応する電圧をノ
ードＢと、キャパシタＭＣのゲートとに供給する。勿
論、キャパシタＭＣがノードＢに接続されているため
に、ノードＢの電圧は入力信号が移行しても徐々にしか
上昇しない。トランジスタＭＩ２のゲートもＶＣＣ’に
接続されているので、ＭＩ２はノードＸからの入力論理
‘１’に対応する電圧をノードＣに供給する。ノードＣ
にはキャパシタは接続されていないから、入力信号の移
行と共にノードＣの電圧は急速にＶＣＣ’−Ｖt MI2 ま
で上昇する（ここに、Ｖt MI2 はパストランジスタＭＩ
２のしきい値電圧である）。ノードＣが、少なくともＶ
t だけノードＢよりも高い場合にはトランジスタＭＰ２
が導通し、電流がＶＰＰからノードＢへ流れる。この電
流の流れは、ノードＢ上に電荷の蓄積を可能にする。そ
の結果クロック信号が「低」から「高」へ移行すると、
ノードＢの電位はキャパシタＭＣによって上昇せしめら
れる。トランジスタＭＰ１は、ノードＢの電圧が、少な
くともＶt MP1 （トランジスタＭＰ１のしきい値）だけ
出力電圧を超えるまでは導通しない。これは、第１のポ
ンピングサイクルの高クロック相中のある時点までは発
生し得ない。
れぞれ、クロック信号φ、ノードＢの信号、及びノード
Ｃの出力信号の、電圧対時間プロットを示している。図
４の好ましい実施例の動作を、これらの図を参照して以
下に説明する。時刻３−０に入力信号が「高」から
「低」へ移ると、入力バッファＩ１はノードＸに「低」
から「高」へ移る信号を生成し、この信号はトランジス
タＭＩ２及びＭＩ１へ供給される。トランジスタＭＩ１
のゲートは常にＶＣＣ’にあるから、トランジスタＭＩ
１はノードＸからの入力論理‘１’に対応する電圧をノ
ードＢと、キャパシタＭＣのゲートとに供給する。勿
論、キャパシタＭＣがノードＢに接続されているため
に、ノードＢの電圧は入力信号が移行しても徐々にしか
上昇しない。トランジスタＭＩ２のゲートもＶＣＣ’に
接続されているので、ＭＩ２はノードＸからの入力論理
‘１’に対応する電圧をノードＣに供給する。ノードＣ
にはキャパシタは接続されていないから、入力信号の移
行と共にノードＣの電圧は急速にＶＣＣ’−Ｖt MI2 ま
で上昇する（ここに、Ｖt MI2 はパストランジスタＭＩ
２のしきい値電圧である）。ノードＣが、少なくともＶ
t だけノードＢよりも高い場合にはトランジスタＭＰ２
が導通し、電流がＶＰＰからノードＢへ流れる。この電
流の流れは、ノードＢ上に電荷の蓄積を可能にする。そ
の結果クロック信号が「低」から「高」へ移行すると、
ノードＢの電位はキャパシタＭＣによって上昇せしめら
れる。トランジスタＭＰ１は、ノードＢの電圧が、少な
くともＶt MP1 （トランジスタＭＰ１のしきい値）だけ
出力電圧を超えるまでは導通しない。これは、第１のポ
ンピングサイクルの高クロック相中のある時点までは発
生し得ない。
【００２３】図５の（Ｂ）に示すように、クロック信号
φ（図５の（Ａ））のその後のサイクル中に、ノードＢ
の電圧はほぼＶＣＣから、一連の正及び負のステップを
経て正の高電圧レベル（ＶＰＰ）まで上昇する。ノード
Ｃの出力電圧（図５の（Ｃ）に示す）を、０ＶＤＣから
電圧レベルＶＰＰまでポンプするように増加させ続けさ
せるためには、正のステップサイズは負のステップサイ
ズよりもある正の量（Δ）だけ大きくなければならな
い。好ましい実施例では、ΔはノードＢにおける結合比
（Ｙ）の関数である。この結合比は、キャパシタＭＣが
蓄積した電荷とノードＢの電圧（ＶB ）との間の関係、
クロック信号の振幅（Ｖφ）、及び２つのトランジスタ
ＭＰ１及びＭＰ２のしきい値（それぞれ、Ｖt MP1 及び
Ｖt MP2 ）を定量化したものである。この関数は以下の
式（１）によって表される。
φ（図５の（Ａ））のその後のサイクル中に、ノードＢ
の電圧はほぼＶＣＣから、一連の正及び負のステップを
経て正の高電圧レベル（ＶＰＰ）まで上昇する。ノード
Ｃの出力電圧（図５の（Ｃ）に示す）を、０ＶＤＣから
電圧レベルＶＰＰまでポンプするように増加させ続けさ
せるためには、正のステップサイズは負のステップサイ
ズよりもある正の量（Δ）だけ大きくなければならな
い。好ましい実施例では、ΔはノードＢにおける結合比
（Ｙ）の関数である。この結合比は、キャパシタＭＣが
蓄積した電荷とノードＢの電圧（ＶB ）との間の関係、
クロック信号の振幅（Ｖφ）、及び２つのトランジスタ
ＭＰ１及びＭＰ２のしきい値（それぞれ、Ｖt MP1 及び
Ｖt MP2 ）を定量化したものである。この関数は以下の
式（１）によって表される。
【００２４】 Δ＝Ｙ×Ｖφ−Ｖt MP1 −Ｖt MP2 （１） 上昇傾向を維持するためには、Δは０より大きいか、ま
たは等しくなければならないので、式（１）は以下の式
（２）のように書き直すことができる。 Ｙ×Ｖφ≧Ｖt MP1 ＋Ｖt MP2 （２） 従って、好ましい実施例では、トランジスタＭＰ１及び
ＭＰ２、及びキャパシタＭＣは、式（２）を常に満足す
るように製造されている。換言すれば、ノードＢ上の電
圧の増加を、ＭＰ１及びＭＰ２の組合わされたしきい値
よりも大きくし、クロックサイクルの負の部分中にＭＰ
２が導通してノードＢ内へ電荷を漏洩させるようにしな
ければならない。例えば図５の（Ｂ）の時刻３−１にＶ
ＣＣまで上昇するクロック信号φは、キャパシタＭＣを
電荷蓄積モードにする効果を有している。同時に、既に
オンであるトランジスタＭＰ２がＶＰＰノードからノー
ドＢへ電流及び電荷を供給し、ＶＰＰから供給された電
荷はキャパシタＭＣによって蓄積される。この累積され
た電荷はノードＢの電圧（ＶB ）を上昇させ、トランジ
スタＭＰ１を導通させる。一旦導通すると、トランジス
タＭＰ１は出力信号（ノードＣ）の電圧を、それがＶB
のしきい値（即ち、Ｖt MP1 ）内に到達するまで引上げ
る。換言すれば、トランジスタＭＰ１は、ノードＢの増
加する電圧を出力信号が追跡できるようにしているので
ある。ノードＣが引上げられる結果として、ＭＰ２がよ
り強く導通してＶB を更に増加させるので、ＭＰ１は更
にハードに導通する（即ち、ノードＢ及びＣは互いにブ
ートストラップし合う）。回路の構成要素ＭＣ、ＭＰ
１、及びＭＰ２がこのように構成されているので、クロ
ック信号が「高」である間にＶB及び出力信号は先行レ
ベルよりも高めで安定し、ＶB は出力電圧のＶt MP2 内
にある。その後のポンピングサイクルにおけるＶB の差
は、前述したようにΔで表されている。
たは等しくなければならないので、式（１）は以下の式
（２）のように書き直すことができる。 Ｙ×Ｖφ≧Ｖt MP1 ＋Ｖt MP2 （２） 従って、好ましい実施例では、トランジスタＭＰ１及び
ＭＰ２、及びキャパシタＭＣは、式（２）を常に満足す
るように製造されている。換言すれば、ノードＢ上の電
圧の増加を、ＭＰ１及びＭＰ２の組合わされたしきい値
よりも大きくし、クロックサイクルの負の部分中にＭＰ
２が導通してノードＢ内へ電荷を漏洩させるようにしな
ければならない。例えば図５の（Ｂ）の時刻３−１にＶ
ＣＣまで上昇するクロック信号φは、キャパシタＭＣを
電荷蓄積モードにする効果を有している。同時に、既に
オンであるトランジスタＭＰ２がＶＰＰノードからノー
ドＢへ電流及び電荷を供給し、ＶＰＰから供給された電
荷はキャパシタＭＣによって蓄積される。この累積され
た電荷はノードＢの電圧（ＶB ）を上昇させ、トランジ
スタＭＰ１を導通させる。一旦導通すると、トランジス
タＭＰ１は出力信号（ノードＣ）の電圧を、それがＶB
のしきい値（即ち、Ｖt MP1 ）内に到達するまで引上げ
る。換言すれば、トランジスタＭＰ１は、ノードＢの増
加する電圧を出力信号が追跡できるようにしているので
ある。ノードＣが引上げられる結果として、ＭＰ２がよ
り強く導通してＶB を更に増加させるので、ＭＰ１は更
にハードに導通する（即ち、ノードＢ及びＣは互いにブ
ートストラップし合う）。回路の構成要素ＭＣ、ＭＰ
１、及びＭＰ２がこのように構成されているので、クロ
ック信号が「高」である間にＶB及び出力信号は先行レ
ベルよりも高めで安定し、ＶB は出力電圧のＶt MP2 内
にある。その後のポンピングサイクルにおけるＶB の差
は、前述したようにΔで表されている。
【００２５】クロック信号が（例えば、時刻３−２にお
いて）「低」に移ると、ノードＢはキャパシタＭＣを通
して放電し、ノードＢの電圧（ＶB ）は降下し始める。
この放電は、（今はオフである）トランジスタＭＰ１に
よってノードＢから切り離されている出力信号（図５の
（Ｃ））には影響を与えない。クロック信号が「低」で
ある間にＶB は出力電圧からＶt MP2 より大きく低下
し、トランジスタＭＰ２を強く導通させる。一旦トラン
ジスタＭＰ２が導通すると、それはキャパシタＭＣが放
電させるよりも多くの電荷をＶＰＰからノードＢへ供給
し、ＶB を安定させる。これは、その後のポンピングサ
イクルでチャージポンプの出力をＶＰＰに到達するまで
上昇させ続けることができるが、それ以上にはさせない
ことを意味している。これが従来の技術に優る主要な長
所である。ノードＢの電圧が上昇すると、トランジスタ
ＭＰ１のゲートはノードＢと同一の電圧に維持され、こ
れは図２の従来技術と同様にＶＰＰを超え得る。しかし
ながら、トランジスタＭＰ１のドレインがＶＰＰに接続
されているために、そのゲート電圧がどれ程高くなろう
とも、そのトランジスタのソース電圧は決してＶＰＰを
超えることはできない。従って、出力は本発明の分散チ
ャージポンプによってＶＰＰに確立され、過大なワード
線ポンピング電圧によるフラッシュメモリ問題は排除さ
れる。
いて）「低」に移ると、ノードＢはキャパシタＭＣを通
して放電し、ノードＢの電圧（ＶB ）は降下し始める。
この放電は、（今はオフである）トランジスタＭＰ１に
よってノードＢから切り離されている出力信号（図５の
（Ｃ））には影響を与えない。クロック信号が「低」で
ある間にＶB は出力電圧からＶt MP2 より大きく低下
し、トランジスタＭＰ２を強く導通させる。一旦トラン
ジスタＭＰ２が導通すると、それはキャパシタＭＣが放
電させるよりも多くの電荷をＶＰＰからノードＢへ供給
し、ＶB を安定させる。これは、その後のポンピングサ
イクルでチャージポンプの出力をＶＰＰに到達するまで
上昇させ続けることができるが、それ以上にはさせない
ことを意味している。これが従来の技術に優る主要な長
所である。ノードＢの電圧が上昇すると、トランジスタ
ＭＰ１のゲートはノードＢと同一の電圧に維持され、こ
れは図２の従来技術と同様にＶＰＰを超え得る。しかし
ながら、トランジスタＭＰ１のドレインがＶＰＰに接続
されているために、そのゲート電圧がどれ程高くなろう
とも、そのトランジスタのソース電圧は決してＶＰＰを
超えることはできない。従って、出力は本発明の分散チ
ャージポンプによってＶＰＰに確立され、過大なワード
線ポンピング電圧によるフラッシュメモリ問題は排除さ
れる。
【００２６】好ましい実施例は、ＶＰＰを超えることが
ない高電圧信号を供給するチャージポンプに対する要望
に答えている。しかしながら、トランジスタＭＰ２及び
キャパシタＭＣのしきい値が極めて低いので、入力信号
が「低」の時（即ち、ポンプが動作可能ではない時）で
あっても、クロック信号が「低」である時に少量の電流
がＶＰＰノードからキャパシタＭＣへ流れることがで
き、チャージポンプは不要な、且つ望ましくない電力を
消費するようになる。図６に示す代替実施例は、このよ
うな不要な電力消費を防いでいる。図６に示す代替実施
例では、ＮＡＮＤゲートを設けて電力消費を減少させて
いる。ＮＡＮＤゲートの一方の入力にはクロック信号φ
が印加され、他方の入力は入力バッファＩ１の出力に接
続されている。ＮＡＮＤゲートの出力φ’は、ノードＡ
においてキャパシタＭＣの一方の端子に接続されてい
る。従って、チャージポンプが動作不能にされている限
り（即ち、入力が「高」であれば）、ＮＡＮＤゲートは
クロック信号φをブロックして「高」信号φ’を供給す
るために、キャパシタＭＣからの漏洩が阻止される。チ
ャージポンプが動作可能になると（即ち、入力が「低」
になると）、ＮＡＮＤゲートは入力クロック信号φと同
一のゲートされたクロック信号φ’を供給するが、クロ
ック信号φ’とφとは 180°の相差がある。
ない高電圧信号を供給するチャージポンプに対する要望
に答えている。しかしながら、トランジスタＭＰ２及び
キャパシタＭＣのしきい値が極めて低いので、入力信号
が「低」の時（即ち、ポンプが動作可能ではない時）で
あっても、クロック信号が「低」である時に少量の電流
がＶＰＰノードからキャパシタＭＣへ流れることがで
き、チャージポンプは不要な、且つ望ましくない電力を
消費するようになる。図６に示す代替実施例は、このよ
うな不要な電力消費を防いでいる。図６に示す代替実施
例では、ＮＡＮＤゲートを設けて電力消費を減少させて
いる。ＮＡＮＤゲートの一方の入力にはクロック信号φ
が印加され、他方の入力は入力バッファＩ１の出力に接
続されている。ＮＡＮＤゲートの出力φ’は、ノードＡ
においてキャパシタＭＣの一方の端子に接続されてい
る。従って、チャージポンプが動作不能にされている限
り（即ち、入力が「高」であれば）、ＮＡＮＤゲートは
クロック信号φをブロックして「高」信号φ’を供給す
るために、キャパシタＭＣからの漏洩が阻止される。チ
ャージポンプが動作可能になると（即ち、入力が「低」
になると）、ＮＡＮＤゲートは入力クロック信号φと同
一のゲートされたクロック信号φ’を供給するが、クロ
ック信号φ’とφとは 180°の相差がある。
【００２７】特許請求の範囲に記載された本発明の範囲
及び思想から逸脱することなく、上述した実施例には多
くの変更及び変化を考案することが可能である。
及び思想から逸脱することなく、上述した実施例には多
くの変更及び変化を考案することが可能である。
【図１】本発明を実施できるＥＥＰＲＯＭシステムのブ
ロック線図である。
ロック線図である。
【図２】不揮発性メモリのための従来技術のチャージポ
ンプのブロック線図である。
ンプのブロック線図である。
【図３】（Ａ）は図２のノードＡに供給されるクロック
信号の電圧対時間プロットであり、（Ｂ）はチャージポ
ンプが動作可能である時の図２のノードＢの電圧のプロ
ットであり、（Ｃ）は図２のチャージポンプのノードＣ
に供給される出力信号のプロットである。
信号の電圧対時間プロットであり、（Ｂ）はチャージポ
ンプが動作可能である時の図２のノードＢの電圧のプロ
ットであり、（Ｃ）は図２のチャージポンプのノードＣ
に供給される出力信号のプロットである。
【図４】本発明の分散チャージポンプの好ましい実施例
のブロック線図である。
のブロック線図である。
【図５】（Ａ）は図４のノードＡに供給されるクロック
信号の電圧対時間プロットであり、（Ｂ）はチャージポ
ンプが動作可能である時の図４のノードＢの電圧のプロ
ットであり、（Ｃ）は図４のチャージポンプのノードＣ
に供給される出力信号のプロットである。
信号の電圧対時間プロットであり、（Ｂ）はチャージポ
ンプが動作可能である時の図４のノードＢの電圧のプロ
ットであり、（Ｃ）は図４のチャージポンプのノードＣ
に供給される出力信号のプロットである。
【図６】本発明の分散チャージポンプの代替実施例のブ
ロック線図である。
ロック線図である。
【符号の説明】 １０ メモリアレイ １１ 導体 ２０ Ｘデコーダ ３０ ワード線 ４０ プリデコーダ ５０ Ｙデコーダ ６０ センス増幅器 ７０ 出力バッファ ８０ Ｉ／Ｏパッド ９０ 入力バッファ １００ プログラミングデータインタフェース １１０ チャージポンプ
Claims (5)
- 【請求項１】 ホストデバイスによってプログラムし、
消去し、そして読み出すことができる複数のメモリセル
を含む不揮発性メモリアレイに使用するための分散チャ
ージポンプであって、 ０ＶＤＣとＶＣＣとの間の入力信号範囲を有する入力信
号を供給する入力バッファと、 ドレインが上記入力バッファの出力に接続され、ゲート
がＶＣＣ’ノードに接続され、そしてソースが上記分散
チャージポンプの出力に接続されていて、上記入力信号
が上記ＶＣＣにある時に上記ソース電圧、即ち出力電圧
がほぼ上記ＶＣＣになる第１のｎチャンネルトランジス
タと、 ドレインが上記入力バッファの出力に接続され、ゲート
が上記ＶＣＣ’ノードに接続され、そしてソースが第１
の回路ノードに接続されていて、上記入力信号が上記Ｖ
ＣＣにある時に上記ソース電圧、即ち出力電圧がほぼ上
記ＶＣＣになる第２のｎチャンネルトランジスタと、 一方の端子が上記第１のノードに接続され、第２の端子
がクロック信号を供給するクロックに接続されていて、
上記クロック信号が高である時には上記第１のノードに
電荷を蓄積し、上記クロック信号が低である時には放電
するキャパシタと、 ドレインがＶＰＰノードに接続され、ゲートが上記分散
チャージポンプ出力に接続され、そしてソースが上記第
１のノードに接続されている第３のｎチャンネルトラン
ジスタと、を備え、 上記第３のトランジスタは、上記第１のノードと上記チ
ャージポンプ出力との間の電圧差が上記第３のｎチャン
ネルトランジスタのしきい値を超えると上記第１のノー
ドを上記ＶＰＰノードに結合し、上記結合は上記クロッ
ク信号が高から低へ移った時に上記第１のノードに電荷
を供給して上記キャパシタによって蓄積させ、それによ
って上記第１のノードの電圧を上昇せしめて上記クロッ
ク信号が高から低へ移った時に上記キャパシタが放電す
ることによって生ずる上記第１のノードにおける電圧損
失を部分的にオフセットさせるようになっており、 ドレインが上記ＶＰＰノードに接続され、ゲートが上記
第１のノードに接続され、そしてソースが上記分散チャ
ージポンプ出力に接続されている第４のｎチャンネルト
ランジスタ、を更に備え、 上記第４のトランジスタは、上記第１のノードがより高
い電圧になるとより強く導通し、それによって上記分散
チャージポンプ出力を上記ＶＰＰノードに設定されてい
るＶＰＰレベルに向かって引上げ、 上記第４のトランジスタ、第３のトランジスタ、及びキ
ャパシタは、上記クロック信号が高から低へ移った時に
上記第３のトランジスタによって供給される電荷に起因
して、上記第１のノード電圧が先行サイクルにおいて上
記クロック信号が低から高へ移った時よりも高く上昇
し、それによって上記出力電圧が上記ＶＰＰレベルまで
着実に上昇することを可能ならしめるが、それ以上には
上昇させないように構成されていることを特徴とする分
散チャージポンプ。 - 【請求項２】 第１の入力が上記入力バッファの出力に
接続され、第２の入力が上記クロック信号と同一周期の
マスタクロック信号を供給するマスタクロックノードに
接続され、そして出力が上記クロックノードに接続され
ている２入力ＮＡＮＤゲートを更に備え、上記ＮＡＮＤ
ゲート出力は上記入力信号が高である時に上記クロック
信号を上記キャパシタに供給して、上記入力信号が低で
ある時の上記キャパシタからの漏洩を排除するようにな
っている請求項１に記載の分散チャージポンプ。 - 【請求項３】 上記メモリセルに対してプログラム及び
消去動作が遂行されている時は上記ＶＣＣ’ノードはほ
ぼＶＣＣにセットされ、 上記メモリセルに対して読み出し動作が遂行されている
時は上記ＶＣＣ’ノードはほぼ上記第１及び第２のトラ
ンジスタのしきい値降下分だけ上記ＶＣＣより高くセッ
トされるようになっている請求項１または２に記載の分
散チャージポンプ。 - 【請求項４】 ホストデバイスによってプログラムし、
消去し、そして読み出すことができる複数のメモリセル
を含む不揮発性メモリアレイに使用するための分散チャ
ージポンプであって、上記分散チャージポンプは、ＶＣ
Ｃレベル入力信号を上記メモリアレイ全体に供給するの
に適する高電圧出力信号にポンプするようになってお
り、上記分散チャージポンプは、 一方の端子が第１のノードに接続され、第２の端子がク
ロック信号を供給するクロックに接続されていて、上記
クロック信号が高である時には上記第１のノードに電荷
を蓄積し、上記クロック信号が低である時には放電する
キャパシタと、 上記入力信号によって駆動される入力と、上記第１のノ
ード及び上記分散チャージポンプ出力にそれぞれ接続さ
れている２つの出力とを有する回路と、を備え、 上記回路は、上記入力信号の移行に応答して上記出力に
第１及び第２の高信号をそれぞれ出力するように構成さ
れ、 上記キャパシタは、上記第１のノードへの上記第１の高
信号出力を、上記分散チャージポンプ出力への上記第２
の高信号出力よりも緩やかに上昇させるようにしてお
り、 ドレインがＶＰＰノードに接続され、ゲートが上記分散
チャージポンプ出力に接続され、そしてソースが上記第
１のノードに接続されている第３のｎチャンネルトラン
ジスタ、を更に備え、 上記第３のトランジスタは、上記第１のノードと上記チ
ャージポンプ出力との間の電圧差が上記第３のｎチャン
ネルトランジスタのしきい値を超えた時に上記第１のノ
ードを上記ＶＰＰノードに結合し、上記結合は上記クロ
ック信号が低である時に上記第１のノードに電荷を供給
して上記キャパシタによって蓄積させ、それによって上
記第１のノードの電圧を上昇せしめて上記クロック信号
が低である時に上記キャパシタの放電によってもたらさ
れる上記第１のノードにおける電圧損失を減少させるよ
うになっており、 ドレインが上記ＶＰＰノードに接続され、ゲートが上記
第１のノードに接続され、そしてソースが上記分散チャ
ージポンプ出力に接続されている第４のｎチャンネルト
ランジスタ、を更に備え、 上記第４のトランジスタは、上記第１のノードがより高
い電圧になるとより強く導通し、それによって上記分散
チャージポンプ出力を上記ＶＰＰノードに設定されてい
るＶＰＰレベルに向かって引上げ、 上記第４のトランジスタ、第３のトランジスタ、及びキ
ャパシタは、上記クロック信号が低である時に上記第３
のトランジスタによって供給される電荷に起因して、上
記クロック信号が高である時の上記第１のノード電圧が
上記クロック信号が低である時に降下する上記第１のノ
ード電圧よりも高く上昇し、それによって上記出力電圧
が上記ＶＰＰレベルまで着実に上昇することを可能なら
しめるが、それ以上には上昇させないように構成されて
いることを特徴とする分散チャージポンプ。 - 【請求項５】 第１の入力が上記入力バッファの出力に
接続され、第２の入力が上記クロック信号と同一周期の
マスタクロック信号を供給するマスタクロックノードに
接続され、そして出力が上記クロックノードに接続され
ている２入力ＮＡＮＤゲートを更に備え、上記ＮＡＮＤ
ゲート出力は上記入力信号が高である時に限って上記ク
ロック信号を上記キャパシタに供給して、上記入力信号
が低である時の上記キャパシタからの漏洩を排除するよ
うになっている請求項４に記載の分散チャージポンプ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/742073 | 1996-10-31 | ||
| US08/742,073 US5767729A (en) | 1996-10-31 | 1996-10-31 | Distribution charge pump for nonvolatile memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10199283A true JPH10199283A (ja) | 1998-07-31 |
Family
ID=24983384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29560497A Pending JPH10199283A (ja) | 1996-10-31 | 1997-10-28 | 不揮発性メモリデバイスのための分散チャージポンプ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5767729A (ja) |
| JP (1) | JPH10199283A (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100264959B1 (ko) * | 1997-04-30 | 2000-10-02 | 윤종용 | 반도체 장치의 고전압발생회로 |
| US6025751A (en) * | 1997-10-08 | 2000-02-15 | Silicon Magic Corporation | Self-bootstrapping word-line driver circuit and method |
| US6023187A (en) * | 1997-12-23 | 2000-02-08 | Mitsubishi Semiconductor America, Inc. | Voltage pump for integrated circuit and operating method thereof |
| EP0935195A2 (en) | 1998-02-06 | 1999-08-11 | Analog Devices, Inc. | "An integrated circuit with a high resolution analog-to-digital converter, a microcontroller and high density memory and an emulator for an integrated circuit |
| US6701395B1 (en) | 1998-02-06 | 2004-03-02 | Analog Devices, Inc. | Analog-to-digital converter that preseeds memory with channel identifier data and makes conversions at fixed rate with direct memory access |
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