TW201921348A - 組態用於存取快閃記憶體單元之陣列行及列的方法與設備（二） - Google Patents

組態用於存取快閃記憶體單元之陣列行及列的方法與設備（二）

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Abstract

在本發明之一實施例中，一列被選取且兩行被選取以用於讀取或程式化操作，使得相較於先前技術，在一單一操作中兩倍的快閃記憶體單元可被讀取或程式化。在另一實施例中，不同區段中的兩列被選取且一行被選取以用於讀取操作，使得相較於先前技術，在一單一操作中兩倍的快閃記憶體單元可被讀取。

Description

組態用於存取快閃記憶體單元之陣列行及列的方法與設備(二) 相關申請案之交互參照
本申請案主張2016年8月16日申請之美國專利申請案第15/238,681號的優先權。
本發明關於用於組態用於讀取及程式化操作之快閃記憶體陣列中之快閃記憶體單元之改良系統與方法。在一實施例中，電路系統允許陣列中之相鄰行被同時存取以用於讀取與程式化操作。在另一個實施例中，電路系統允許位於不同區段中之列被同時存取以用於讀取與程式化操作。此實現更快速的讀取與寫入操作。
非揮發性記憶體單元為所屬技術領域中所熟知。圖1顯示一先前技術之非揮發性分離閘記憶體單元10，其包含五個端子。記憶體單元10包含第一導電類型(如P型)之半導體基材12。基材12具有一表面，其上形成有第二導電類型(如N型)的一第一區域14(亦已知為源極線(SL))。在基材12的表面上形成有亦為N型的一第二區域16(亦已知為汲極線)。第一區域14與第二區域16之間係通 道區域18。位元線BL 20連接至第二區域16。字線WL 22定位於通道區域18之一第一部分上方並且與其絕緣。字線22幾乎沒有或完全沒有與第二區域16重疊。浮閘FG 24係在通道區域18的另一部分上方。浮閘24係與其絕緣，且與字線22相鄰。浮閘24亦與第一區域14相鄰。浮閘24可與第一區域14重疊以提供自第一區域14至浮閘24中之耦合。耦合閘CG(亦已知為控制閘)26在浮閘24上方且與其絕緣。抹除閘EG 28係在第一區域14上方，並與浮閘24及耦合閘26相鄰且與其等絕緣。浮閘24之頂隅角可指向T形抹除閘28之內側隅角以增強抹除效率。抹除閘28亦與第一區域14絕緣。美國專利第7,868,375號中更具體描述記憶體單元10，其揭露全文係以引用之方式併入本文。
下文說明先前技術之非揮發性記憶體單元10之抹除及程式化的一例示性操作。透過富爾諾罕(Fowler-Nordheim)穿隧機制，藉由在其他端子等於零伏特的情況下在抹除閘28上施加一高電壓來抹除記憶體單元10。電子從浮閘24穿隧至抹除閘28中，致使浮閘24帶正電，使單元10在讀取狀況中為接通狀態。所得的單元抹除狀態係已知為「1」狀態。
透過一源極側熱電子程式化機制，藉由在耦合閘26上施加一高電壓、在源極線14上施加一高電壓、在抹除閘28施加一中電壓、及在位元線20上施加一程式化電流來程式化記憶體單元10。流過字線22與浮閘24間之間隙的一部分電子獲得足夠的能量以注入 浮閘24，致使浮閘24帶負電，使單元10在讀取狀況中為斷開狀態。所得的單元程式化狀態係已知為「0」狀態。
在如下的一電流感測模式中讀取記憶體單元10：一偏壓電壓施加於位元線20上，一偏壓電壓施加於字線22上，一偏壓電壓施加於耦合閘26上，一偏壓或零電壓施加於抹除閘28上，且源極線14經接地。存在有一單元電流從位元線20流到源極線14以用於抹除狀態，且有不顯著或零單元電流從位元線20流到源極線14以用於程式化狀態。或者，可在一反向電流感測模式中讀取記憶體單元10，其中位元線20經接地且一偏壓電壓施加於源極線24上。在此模式中，電流反轉方向從源極線14至位元線20。
或者，可在如下的一電壓感測模式中讀取記憶體單元10：一偏壓電流(至接地)施加於位元線20上，一偏壓電壓施加於字線22上，一偏壓電壓施加於耦合閘26上，一偏壓電壓施加於抹除閘28上，且一偏壓電壓施加於源極線14上。存在有一單元輸出電壓(顯著>0V)於位元線20上以用於抹除狀態，且有不顯著或接近零的輸出電壓於位元線20上以用於程式化狀態。或者，可在一反向電壓感測模式中讀取記憶體單元10，其中以一偏壓電壓加偏壓於位元線20且一偏壓電流(至接地)施加於源極線14上。在此模式中，記憶體單元10輸出電壓係在源極線14上而非在位元線20上。
在先前技術中，正或零電壓之多種組合係施加至字線22、耦合閘26、以及浮閘24以執行讀取、程式化、以及抹除操作。
回應於讀取命令、抹除命令或程式化命令，邏輯電路245(圖2)使各種電壓以一種合時且最不干擾之方式供應至經選取記憶體單元10及非選取記憶體單元10二者的各個部分。
對於經選取及非選取之記憶體單元10，施加之電壓及電流如下。如下文中所使用，使用下列縮寫：源極線或第一區域14(SL)、位元線20(BL)、字線22(WL)、以及耦合閘26(CG)。
在申請人的最近申請案(2015年1月21日提出申請的美國專利申請案第14/602,262號)中，申請人揭示一發明，藉此在讀取、程式化、及/或抹除操作期間負電壓可施加至字線22及/或耦合閘 26，該專利申請案以引用的方式併入本文。在本實施例中，施加至經選取及非選取之記憶體單元10的電壓及電流係如下。
在美國專利申請案第14/602,262號的另一實施例中，當記憶體單元10在讀取、抹除、及程式化操作期間為非選取時可將負電壓施加至字線22，且在一抹除操作期間可將負電壓施加至耦合閘26，使得能夠施加下列電壓：
在上表中，「FLT」意指浮動節點。
以上所列之CGINH信號係經施加至一非選取單元之耦合閘26的一抑制信號，該非選取單元與一經選取單元共用一抹除閘28。
在上述之先前技術系統中，在讀取或程式化期間，一單一列及一單一行可被啟動，使得位於經選取列與經選取行之快閃記憶體單元可被讀取或程式化。
由於快閃記憶體系統在所有計算方式與電子裝置中變得普及，所以產生實現更快速的讀取與寫入操作的設計則逐漸重要。所 需要的是相較於先前技術系統之允許更大數量的快閃記憶體單元被存取以用於讀取與程式化操作之快閃記憶體系統。
本發明藉由兩個例示性實施例解決此需要。在一實施例中，一種非揮發性記憶體裝置，其包含：一快閃記憶體單元陣列，其包含經組織成多列及多行之複數個快閃記憶體單元，其中該陣列進一步經組織成複數個區段，各區段包含複數個快閃記憶體單元列；及一列解碼器，其選擇性耦合至一第一區段及一第二區段；其中在一讀取操作期間，該列解碼器選取在該第一區段中之快閃記憶體單元之一列以及在該第二區段中之快閃記憶體單元之一行。在一個實施例中，一種非揮發性記憶體裝置，其包含：一快閃記憶體單元陣列，其包含經組織成列及行之複數個快閃記憶體單元，其中該陣列進一步經組織成複數個區段，各區段包含複數個快閃記憶體單元列；一列解碼器，其選擇性耦合至一第一區段及一第二區段；及一差動感測放大器，其選擇性耦合至該第一區段及該第二區段；其中在一讀取操作期間，該列解碼器選取在該第一區段中之快閃記憶體之一第一列以及該第二區段中之快閃記憶體單元之一第二列，且該差動感測放大器判定由該第一列中之一經選取快閃記憶體單元及該第二列中之一經選取快閃記憶體單元所儲存之值的差。
10‧‧‧記憶體單元
12‧‧‧基材
14‧‧‧區域；源極線
16‧‧‧區域
18‧‧‧通道區域
20‧‧‧位元線
22‧‧‧字線
24‧‧‧浮閘
26‧‧‧耦合閘
28‧‧‧抹除閘
100‧‧‧快閃記憶體單元
200‧‧‧晶粒
201‧‧‧記憶體陣列
202‧‧‧高電壓列解碼器WSHDR
203‧‧‧行解碼器電路
211‧‧‧記憶體陣列
213‧‧‧行解碼器電路
221‧‧‧記憶體陣列
223‧‧‧行解碼器電路
231‧‧‧記憶體陣列
233‧‧‧行解碼器電路
241‧‧‧列解碼器電路
242‧‧‧列解碼器電路
243‧‧‧感測電路
244‧‧‧類比電路
245‧‧‧數位邏輯電路
246‧‧‧高電壓產生電路
247‧‧‧低電壓產生電路
248‧‧‧ITFC接腳
300‧‧‧快閃記憶體陣列
310‧‧‧區段
311‧‧‧行對；對
312‧‧‧行對；對
313‧‧‧行對；對
314‧‧‧行對；對
320‧‧‧區段
330‧‧‧解碼器
411‧‧‧位元線
412‧‧‧位元線
413‧‧‧電容器
414‧‧‧電容器
415‧‧‧電容器
416‧‧‧電容器
421‧‧‧位元線
422‧‧‧位元線
423‧‧‧電容器
424‧‧‧電容器
425‧‧‧電容器
500‧‧‧快閃記憶體陣列；晶粒
501‧‧‧記憶體陣列
510‧‧‧區段
511‧‧‧快閃記憶體單元之列；記憶體陣列
512‧‧‧快閃記憶體單元之列
513‧‧‧快閃記憶體單元之列
514‧‧‧快閃記憶體單元之列
520‧‧‧區段
521‧‧‧快閃記憶體單元之列；記憶體陣列
522‧‧‧快閃記憶體單元之列
523‧‧‧快閃記憶體單元之列
524‧‧‧快閃記憶體單元之列
531‧‧‧記憶體陣列
540‧‧‧列解碼器
541‧‧‧列解碼器電路
542‧‧‧列解碼器電路
600‧‧‧快閃記憶體陣列
601‧‧‧列
602‧‧‧列
610‧‧‧區段
611‧‧‧行解碼器
612‧‧‧行解碼器
620‧‧‧區段
640‧‧‧列解碼器
700‧‧‧差動感測放大器
701‧‧‧電晶體
702‧‧‧切換器
703‧‧‧NMOS電晶體
704‧‧‧快閃記憶體單元
705‧‧‧負載PMOS電晶體
706‧‧‧切換器
707‧‧‧NMOS電晶體
708‧‧‧快閃記憶體單元
710‧‧‧比較器
711‧‧‧電流源
712‧‧‧電流源
713‧‧‧NMOS電晶體
714‧‧‧PMOS
715‧‧‧電晶體
716‧‧‧PMOS
717‧‧‧電晶體
718‧‧‧反相器對
719‧‧‧反相器對；NMOS
720‧‧‧差分輸入對；NMOS電晶體；輸入對
721‧‧‧反相器對
723‧‧‧差分輸入對
731‧‧‧經選取位元線耦合信號(或位元線耦合節點)；位元線耦合節點
732‧‧‧及經選取位元線耦合信號(或位元線耦合節點)；位元線耦合節點
741‧‧‧位元線
742‧‧‧位元線
800‧‧‧差動感測放大器
801‧‧‧切換器
802‧‧‧切換器
803‧‧‧NMOS電晶體
804‧‧‧快閃記憶體單元
805‧‧‧斜坡電容器
806‧‧‧NMOS電晶體
807‧‧‧切換器
808‧‧‧切換器
809‧‧‧NMOS電晶體
810‧‧‧快閃記憶體單元
811‧‧‧斜坡電容器
812‧‧‧偏移斜坡NMOS電晶體
813‧‧‧電容器
814‧‧‧電容器
815‧‧‧切換器
816‧‧‧NMOS電晶體
817‧‧‧PMOS電晶體
818‧‧‧PMOS電晶體
819‧‧‧NMOS電晶體
820‧‧‧NMOS電晶體
830‧‧‧比較器
831‧‧‧經選取位元線耦合信號
832‧‧‧經選取位元線耦合信號
841‧‧‧節點；位元線
842‧‧‧節點；位元線
900‧‧‧快閃記憶體系統
901‧‧‧列解碼器
902‧‧‧陣列
903‧‧‧高電壓區段解碼器
904‧‧‧高電壓區段解碼器
905‧‧‧列驅動器
906‧‧‧列驅動器
907‧‧‧列驅動器
908‧‧‧列驅動器
1000‧‧‧遮罩
1100‧‧‧列解碼器
1101‧‧‧NAND閘
1102‧‧‧反向器
1110‧‧‧解碼器電路
1111‧‧‧PMOS電晶體
1112‧‧‧PMOS電晶體
1113‧‧‧NMOS電晶體
1114‧‧‧PMOS電晶體
1115‧‧‧NMOS電晶體
1120‧‧‧解碼器電路
1121‧‧‧PMOS電晶體
1122‧‧‧PMOS電晶體
1123‧‧‧NMOS電晶體
1124‧‧‧PMOS電晶體
1125‧‧‧NMOS電晶體
1200‧‧‧高電壓解碼器
1210‧‧‧高電壓位準偏移致能電路
1211‧‧‧高電壓位準偏移電路
1212‧‧‧低電壓鎖存器
1220‧‧‧抹除閘解碼器
1221‧‧‧抹除閘解碼器；源極線解碼器
1230‧‧‧源極線解碼器
1231‧‧‧源極線解碼器
1240‧‧‧控制閘解碼器
1241‧‧‧控制閘解碼器
1300‧‧‧抹除閘解碼器
1301‧‧‧NMOS電晶體
1302‧‧‧PMOS電晶體
1303‧‧‧PMOS電晶體
1400‧‧‧抹除閘解碼器
1401‧‧‧NMOS電晶體
1402‧‧‧PMOS電晶體
1500‧‧‧源極線解碼器
1501‧‧‧NMOS電晶體
1502‧‧‧NMOS電晶體
1503‧‧‧NMOS電晶體
1504‧‧‧NMOS電晶體
1600‧‧‧源極線解碼器
1601‧‧‧NMOS電晶體
1602‧‧‧NMOS電晶體
1603‧‧‧NMOS電晶體
1700‧‧‧控制閘解碼器
1701‧‧‧NMOS電晶體
1702‧‧‧PMOS電晶體
1800‧‧‧鎖存電壓位準偏移器
1801‧‧‧反向器；鎖存反向器
1802‧‧‧反向器；鎖存反向器
1803‧‧‧NMOS電晶體
1804‧‧‧NMOS電晶體
1805‧‧‧NMOS電晶體
1806‧‧‧NMOS電晶體
1807‧‧‧NMOS電晶體
1810‧‧‧輸入
1812‧‧‧輸入
1820‧‧‧輸出
1822‧‧‧輸出
1900‧‧‧鎖存電壓偏移器；鎖存電壓位準偏移器
1901‧‧‧PMOS電晶體
1902‧‧‧PMOS電晶體
1903‧‧‧NMOS電晶體
1904‧‧‧NMOS電晶體
1905‧‧‧PMOS電晶體
1906‧‧‧PMOS電晶體
1907‧‧‧NMOS電晶體
1908‧‧‧NMOS電晶體
1909‧‧‧低電壓鎖存反向器
圖1係一先前技術之非揮發性記憶體單元的剖面圖，該先前技術非揮發性記憶體單元可應用本發明之方法。
圖2係使用圖1之非揮發性記憶體單元的一非揮發性記憶體裝置之方塊圖。
圖3描繪存取一快閃記憶體陣列中之兩行之一實施例。
圖4A描繪先前技術快閃記憶體陣列中相鄰行之間的關係。
圖4B描繪圖3中相鄰行之間的關係。
圖5描繪存取一快閃記憶體陣列內不同區段中之兩列的一實施例。
圖6描繪存取快閃記憶體陣列內不同區段中之兩列且感測不同區段中經選取單元之間的差之實施列。
圖7繪示一差動感測放大器之一實施例。
圖8繪示一差動感測放大器之另一實施例。
圖9描繪在讀取期間存取快閃記憶體陣列內不同區段中之兩列且在程式化期間存取一列之實施列。
圖10描繪在實施列中所使用的一快閃記憶體陣列之遮罩佈局。
圖11描繪用於搭配圖2之記憶體裝置使用的一列解碼器之實施例。
圖12係用於搭配圖2之記憶體裝置使用的解碼器電路系統之方塊圖。
圖13描繪用於搭配圖2之記憶體裝置使用的一抹除閘解碼器之實施例。
圖14描繪用於搭配圖2之記憶體裝置使用的一抹除閘解碼器之實施例。
圖15描繪用於搭配圖2之記憶體裝置使用的一源極線解碼器之實施例。
圖16描繪用於搭配圖2之記憶體裝置使用的一源極線解碼器之實施例。
圖17描繪用於搭配圖2之記憶體裝置使用的一控制閘解碼器之實施例。
圖18描繪用於搭配圖2之記憶體裝置使用的一鎖存電壓位準偏移器之實施例。
圖19描繪用於搭配圖2之記憶體裝置使用的一鎖存電壓位準偏移器之實施例。
本發明的快閃記憶體系統的一實施例係描述於圖2中。晶粒200包含用於儲存資料的可撓性記憶體陣列201、211、221與231，可撓性記憶體陣列201、211、221與231之各者包含圖1先前描述為快閃記憶體單元100之類型的記憶體單元列與行。晶粒200進一步包含：感測電路243，用以從記憶體陣列201、211、221與231讀取資料；列解碼器電路241，用以存取記憶體陣列201與211中經選取列或若干列，以及列解碼器電路242，用以存取記憶體陣列221中經選取列或若干列，並自其進行讀取或寫入至其中；行解碼器電路203、213、223、及233，用以存取分別在欲讀取或欲寫入之記憶體陣 列201、211、221、及231中的一或兩個位元；高電壓列解碼器WSHDR 202、212、222與232，用以分別在記憶體陣列201、211、221與231中，視執行的操作而定，為經選取之記憶體單元的一或多個端子供應高電壓。
晶粒200進一步包含下列功能性結構及子系統：巨集介面接腳(macro interface pin)ITFC接腳248以供介接SOC(系統單晶片)上的其他巨集；用以為可撓性記憶體陣列201、211、221、及231的程式化及抹除操作提供增加電壓的低電壓產生(包括一低電壓電荷泵電路)電路247以及高電壓產生(包括一高電壓電荷泵電路)電路246；類比電路244，由晶粒200上的類比電路系統使用；數位邏輯電路245，由晶粒200上的數位電路系統使用。
圖3描繪一次實現兩行的讀取與程式化的實施例。快閃記憶體陣列300(其為可撓性記憶體陣列201、211、221與231之一實例)可包含複數個例示性區段310及320。將各區段組織，使得程式化干擾(經受高電壓條件之非選取記憶體單元)在其內為自給式(self-contained)，意謂一區段的干擾不影響其他區段的干擾。應理解快閃記憶體陣列300將包含遠多於所示者的區段。將相鄰行群組成對，諸如行對311、312、313及314。行解碼器330在讀取或程式化期間將選取成對的行，諸如對311、312、313、314中之一者，使得當一列也被選取時，兩個快閃記憶體單元可被存取，而非如先前技術僅一個被存取。兩個經選取記憶體單元耦合至感測放大器以輸出邏輯「1」(「1」=抹除狀態)或「0」(「0」=程式化狀態)。可選地，各區段可 經組態以以雙行模式(dual-column mode)或以傳統單一行模式(single-column mode)操作。一種程式化圖3之兩個相鄰行的方法如下。在一實施例中，兩個行被同時程式化。在此情況下，需要高電壓供應器來提供相較於程式化一個行之情況的兩倍程式化電流。在另一實施例中，相鄰行之程式化是時間多工的，意謂一次程式化一個行。在此情況下，僅需要高電壓供應器提供單一程式化電流，代價為使程式化時間加倍。
除了存取兩個行而非存取一個行將提供的速度改良外，圖3的實施例的另一優點顯示於圖4A與圖4B中。圖4A描繪習知技術且顯示隔離位元線411(BL0)及412(BL1)。位元線411具有以電容器413及電容器414建模的固有電容，且位元線412具有以電容器415及電容器416建模的固有電容。藉由同時確立位元線411及位元線412兩者，有四個電容器413、414、415、416有效。電容器413、414、415、及416的效果如下：當確立位元線411及412中之一者時，電壓斜線上升時間及斜線下降時間將比電容器不存在的情況更長。顯然地，電壓斜線上升時間及斜線下降時間對位元線411及412來說可為不同。
相比之下，圖4B描繪圖3之實施例且顯示相鄰位元線421(BL0)及422(BL1)。位元線421具有以電容器423建模的固有電容，且位元線422具有以電容器424建模的固有電容。除此之外，一寄生電容存在於位元線421及212之間且經建模為電容器425。有效地，沒有寄生電容存在於位元線421及422之間，這是因為同時確立位元線421及422，意謂彼等位元線上之電壓總是同時斜線上升或下 降。電容器423、424及425的電容遠小於電容器413、414、415及416的電容。
圖5描繪一次允許兩個隔離列的讀取或程式化的實施例。快閃記憶體陣列500包含區段510及區段520。快閃記憶體陣列500可包含複數個例示性區段510及區段520。區段510包含快閃記憶體單元之列511、512、513、及514，且區段520包含快閃記憶體單元之列521、522、523、及524。應理解快閃記憶體陣列500將包含遠多於所示者的區段。將來自不同區段的兩個列(隔離列)群組成對。這是為了最小化區段程式化干擾。舉例來說，列511及521可形成一對，列512及522可形成一對，列513及523可形成一對，且列514及524可形成一對。列解碼器540將在讀取或程式化期間選取一成對的列，使得當一個列也被選取時，兩個快閃記憶體單元可被讀取或程式化，而非如先前技術僅一個被讀取或程式化。兩個經選取記憶體單元耦合至感測放大器以輸出邏輯「1」(「1」=抹除狀態)或「0」(「0」=程式化狀態)。可選地，各區段可經組態以以雙列模式(dual-column mode)或以傳統單一列模式(single-column mode)操作。
一種程式化圖5之兩個隔離列的方法如下。在一實施例中，兩個經選取列被同時程式化。在此情況下，需要高電壓供應器來提供相較於程式化僅一個列之情況的兩倍程式化電流。在另一實施例中，程式化是時間多工的，意謂一次程式化一個列。在此情況下，僅需要高電壓供應器提供單一程式化電流，代價為使程式化時間加倍。
圖6描繪使用差動感測放大器620一次允許兩個隔離列的讀取或程式化的實施例。快閃記憶體陣列600包含區段610及620，各包含快閃記憶體單元列。應理解快閃記憶體陣列600將包含遠多於所示者的區段。將隔離列群組成差分對。舉例來說，將區段610中的列601與區段620中的列602群組在一起成對。在讀取或程式化操作期間，列解碼器640將選取成對的列，諸如包含列601及602之對。在此實例中，在讀取或程式化操作期間，行解碼器611將選取列601中的快閃記憶體單元以用於讀取，且行解碼器612將選取列602中的快閃記憶體單元以用於讀取或程式化。
在各列中經選取的單元將被耦合至差動感測放大器620，其將讀取單元對之值。在一實施例中，「1」將藉由抹除一單元對中的兩個單元來儲存，且「0」將藉由程式化一個單元及抹除一單元對中的一個單元來儲存。在另一實施例中，「1」將藉由程式化一單元及抹除一單元對中的一個單元來儲存，且「0」將藉由程式化一單元對中的兩個單元來儲存。因此，各單元對儲存僅一個資料值，其儲存為對中的一差。此可節省時間，代價為儲存一單一值的較長抹除時間與程式化時間。
一種程式化圖6之兩個隔離列的方法如下。在一實施例中，不同區段中的兩個經選取列被同時程式化。在此情況下，需要高電壓供應器來提供相較於程式化僅一個列之情況的兩倍程式化電流。在另一實施例中，程式化是時間多工的，意謂一次程式化一個列。在 此情況下，僅需要高電壓供應器提供單一程式化電流，代價為使程式化時間加倍。
上述實現利用兩行或兩列的方法的實施例可藉由系統組態位元實現，該等系統組態位元一旦快閃記憶體啟動就組態或藉由特定應用發出命令來組態。利用兩行或兩列的方法是為了例如更高存取速度表現或更高耐受循環表現之目的而實施。
同時利用多於兩行或多於兩列的方法對上述實施例來說是可行的。
圖7描繪較佳的差動感測放大器700，其為可用於差動感測放大器620之一例示性實施例。差動感測放大器700係耦合至快閃記憶體單元704及快閃記憶體單元708。差動感測放大器700為較佳的，因為當差動感測放大器的輸入相同時，意謂當快閃記憶體單元704之電流與快閃記憶體單元708之電流相同時，該差動感測放大器產生預定的「1」或「0」輸出。
差動感測放大器700包含比較器710、經選取位元線耦合信號(或位元線耦合節點)731、及經選取位元線耦合信號(或位元線耦合節點)732。比較器710包括分別地由NMOS差分輸入對723及720所致能的交叉耦合反相器對PMOS/NMOS 721/722及PMOS/NMOS 718/719。比較器710包括PMOS 716及PMOS 714，用以分別地將反相器對721/722及718/719的輸出預充電至Vdd。感測放大器700的輸出為Vout。
感測放大器進一步包含耦合至VDD的負載PMOS電晶體(loading PMOS transistor)701和705，耦合至預充電偏壓電壓源的切換器702和706，以及隔離NMOS電晶體703和707以回應於信號VCB來選擇性地耦合至快閃記憶體單元704及快閃記憶體單元708，如所示。在一實施例中，電晶體701將參考電流映射(mirror)到節點731中。在另一實施例中，電晶體705將參考電流映射到節點732中。參考電流係例如自一參考記憶體單元所導出。在另一實施例中，負載電晶體701及705被用作為耦合至差分輸入對720及723之閘極的差分輸入偏移(例如具有不同大小或不同臨限電壓)。此被用來當至差動感測放大器700的輸入相同時產生較佳輸出。
感測放大器700進一步包含差分輸入對，其包含NMOS電晶體720、723；以及致能下拉NMOS電晶體713。電晶體703及707將經選取位元線741及經選取位元線742耦合至位元線耦合節點731和732，其耦合至輸入差分對720和723的閘極。
在一實施例中，電流源711及712被用作為耦合至輸入差分對720及723之閘極的差分輸入偏移。此被用來當至差動感測放大器700的輸入相同時產生較佳輸出。
比較器710包括PMOS電晶體715、717，用以分別地、將輸入對720及723的汲極預充電至Vdd。在位元線耦合信號732上由快閃記憶體單元708所建立之參考電壓的偏移可透過感測放大器700的內建特徵所產生，諸如藉由調修NMOS電晶體723的W(寬度)和L(長度)(亦即實體尺寸)特徵，如此將對NMOS電晶體723造 成不同的跨導性(gm)及/或Vt值。此將有效地致使節點732上的參考電壓動態地調整至電晶體723的尺寸。此可在節點732上得到之於節點731之一偏移電壓，諸如10mV-150mV。在另一實施例裡，藉由使用針對NMOS電晶體723之於NMOS電晶體720的輸入差分對之不同類型的電晶體來在感測放大器內產生內建偏移。例如，一個電晶體類型可為原生NMOS類型(臨限電壓=~零伏特)，而另一個則可為強化NMOS類型。另一個實例是一電晶體類型為低NMOS Vt類型(臨限電壓=~零伏特)，而另一個電晶體類型為常規或高Vt強化NMOS類型。不同電晶體類型的另一實例是針對輸入差分對使用不同氧化物厚度。用以在感測放大器中產生內建偏移的另一實施例係藉由在輸入對中運用不相等的偏壓電流，諸如在該輸入對之一者內增加平行電流偏壓，例如藉由將電流偏壓連接至一NMOS輸入電晶體的汲極。
圖8描繪另一較佳的差動感測放大器800，其為可用於差動感測放大器620之另一例示性實施例。圖8繪示一差動感測放大器620之另一實施例。差動感測放大器800係耦合至快閃記憶體單元804及快閃記憶體單元810。差動感測放大器800包含比較器830、經選取位元線耦合信號831，及經選取位元線耦合信號832。差動感測放大器800的輸出為Vout。
比較器830包括由NMOS電晶體816所致能的交叉耦合反相器對PMOS/NMOS電晶體817/819及PMOS/NMOS電晶體818/820。在一實施例中，反相器PMOS/NMOS電晶體818/820的尺寸經定大小，使得引入之於反相器PMOS/NMOS電晶體817/819的一 感測偏移，用以在當節點831及832上的電壓為相同時(意謂當快閃記憶體單元804的電流與快閃記憶體810的電流相同時)而引入較佳的比較決定。
比較器830是透過一切換器815被供電。差動感測放大器800進一步包含切換器801、802、807及808；耦合電容器813及814；隔離NMOS電晶體803及809；斜坡電容器805及811，及偏移斜坡NMOS電晶體806及812(用來產生節點841及842之偏移以引入較佳感測比較)，組態如所示。電晶體803及809分別地將經選取位元線841及842耦合至位元線耦合節點831及832。節點831及832分別地耦合至電容器813及814的端子。耦合電容器814及813的其他端子分別地耦合至反相器對818/820及817/819的輸出。
為節省電力，一旦決定比較器830的比較結果，切換器801、807、815即經停用。
在一感測操作期間，NMOS電晶體806及812將儲存在電容器805和811內的偏壓電壓放電。NMOS電晶體806及812與電容器805及811的大小一起經定大小以製造在位元線842與位元線841之間的一電壓傾斜斜坡偏移。位元線842電壓在斜坡BL’0’(程式化單元)及BL’1’線(抹除單元)之間線性地減小。在一實施例中，斜坡偏移被用來當至差動放大器800的輸入相同時引入較佳感測比較。
在另一實施例中，電容器814的大小係相對於電容器813而經定大小，以在節點OP處之於節點ON引入一偏移，以在當快 閃記憶體單元804的電流與快閃記憶體單元810的電流相同時而引入較佳比較。
圖9描繪例示性快閃記憶體系統900。快閃記憶體系統900包含列解碼器901，其可用作為上述實施例中之列解碼器540及640。快閃記憶體系統900進一步包含陣列902，高電壓區段解碼器903，以及高電壓區段解碼器904。列解碼器901包含複數個列驅動器，在此顯示為列驅動器905、906、907、及908。在讀取操作期間，列驅動器905、906、907、及908中之一者將使用與列相關的字線來確立成對的列。高壓區段解碼器903或904將提供高壓給驅動器以確立經選取列之端子EG/CG/SL。
圖10描繪一種用於上文描述之實施例的例示性遮罩設計。遮罩1000包含位元線、字線及控制閘，如所描繪。一實施例可以其中一遮罩(例如擴散遮罩)變更為在一起的兩個相鄰短行。
圖11描繪一記憶體陣列(例如記憶體陣列501、511、521與531)內的一區段中8條字線的列解碼器1100。列解碼器1100可用於上述實施例中之列解碼器540及640。列解碼器1100可為晶粒500中的列解碼器電路541與542之一部分。列解碼器1100包含接收預解碼之位址信號之NAND閘1101，該等位址信號在此處顯示為線XPA、XPB、XPC與XPD，其等選擇在一記憶體陣列內之一區段。當XPA、XPB、XPC與XPD皆為「高」時，NAND閘1101之輸出將為「低」，而且此特定區段將被選擇。
列解碼器1100進一步包含反向器1102、產生字線WL0之解碼器電路1110、產生WL7之解碼器電路1120，以及產生字線WL1、WL2、WL3、WL4、WL5與WL6之其他解碼器電路(未顯示)。
解碼器電路1110包含PMOS電晶體1111、1112與1114，以及NMOS電晶體1113與1115，配置如圖所示。解碼器電路1110接收NAND閘1101之輸出、反向器1102之輸出，以及經預解碼之位址信號XPZB0。當選擇此特定區段且XPZB0為「低」時，則將確立(assert)WL0。當XPZB0為「高」時，則將不確立WL0。
同樣地，解碼器電路1120包含PMOS電晶體1121、1122與1124，以及NMOS電晶體1123與1125，配置如圖所示。解碼器電路1120接收NAND閘1101之輸出、反向器1102之輸出，以及經預解碼之位址信號XPZB7。當選擇此特定區段且XPZB7為「低」時，則將確立WL7。當XPZB7為「高」時，則將不確立WL7。
應瞭解，WL1、WL2以及WL3、WL4、WL5與WL6的解碼器電路(未顯示)將採用和解碼器電路1110與1120相同的設計，差別在於其等將分別接收輸入XPZB1、XPZB2、XPZB3、XPZB4、XPZB5與XPZB6，而非接收XPZB0或XPZB7。
當選擇此區段，且希望確立WL0時，NAND閘1101之輸出將為「低」，而反向器之輸出將為「高」。PMOS電晶體1111將為接通，而PMOS電晶體1112與NMOS電晶體1113之間的節點將接收XPZB0的值，該值在欲確立字線WL0時將為「低」。此將接通 PMOS電晶體1114，進而將WL0拉「高」至ZVDD，此表示一已確立狀態。就此例而言，XPZB7為「高」表示WL7應為非確立的，此將PMOS電晶體1122與NMOS電晶體1123間的節點拉至XPZB7的值(其為「高」)，於是接通NMOS電晶體1124並導致WL為「低」，此表示一非確立的狀態。以此方式，當選擇此區段時，可選擇字線WL0...WL7中之一者。
圖12描繪高電壓解碼器1200。高電壓解碼器1200可被用作圖9中所示之高電壓區段解碼器903及904。高電壓解碼器1200包含高電壓位準偏移致能電路1210、抹除閘解碼器1220、源極線解碼器1230及控制閘解碼器1240。
高電壓位準偏移致能電路1210包含高電壓位準偏移電路1211與低電壓鎖存器1212。低電壓鎖存器1212接收字線(WL)、致能(EN)與重設(RST)作為輸入信號，且輸出區段致能信號(SECEN)與反區段致能信號(sector enable signal bar)(SECEN_N)。區段致能信號(SECEN)係作為一輸入而提供給高電壓位準偏移電路1211，其輸出區段致能信號高電壓(用於N個區段之SECEN_HV0...SECEN_HVN)與反區段致能信號高電壓(用於N個區段之SECEN_HV0_N...SECEN_HVN_N)。
抹除閘解碼器1220包含抹除閘解碼器1221，及用於區段中列0,1,...，列N之其他相似的抹除閘解碼器(未顯示)。此處，抹除閘解碼器1221從高電壓位準偏移電路1211接收區段致能信號高電壓(SECEN_HV0)及其互補信號(complement)(SECEN_HV0_N)、一電 壓抹除閘供應(VEGSUP)、一低電壓抹除閘供應(VEGSUP_LOW)、區段致能信號(SECEN)及其互補信號(SECEN_N)。因此，抹除閘解碼器1221之輸出EG0，可處在下列兩個不同電壓位準中之一者：VEGSUP(高或正常電壓)、或VEGSUP_LOW(低電壓)。
同樣地，源極線解碼器1230包含源極線解碼器1221，及用於區段中列0,1,...，列N之其他相似的源極線解碼器(未顯示)。此處，源極線解碼器1231從高電壓位準偏移電路1211接收區段致能信號高電壓(SECEN_HV0)及其互補信號(SECEN_HV0_N)、一電壓源極線供應(VSLSUP)、一低電壓源極線供應(VSLSUP_LOW)、區段致能信號(SECEN)及其互補信號(SECEN_N)。因此，源極線解碼器1230之輸出SL0，可處在下列兩個不同電壓位準中之一者：VSLSUP(高或正常電壓)、或VSLSUP_LOW(低電壓)。
類似地，控制閘解碼器1240包含控制閘解碼器1240，及用於區段中列0,1,...，列N之其他相似的控制閘解碼器(未顯示)。此處，控制閘解碼器1241從高電壓位準偏移電路1211接收區段致能信號高電壓(SECEN_HV0)、其互補信號(complement)(SECEN_HV0_N)、一電壓控制閘供應(VCGSUP)、一低電壓控制閘供應(VCGSUP_LOW)、區段致能信號(SECEN)及其互補信號(SECEN_N)。因此，控制閘解碼器1240之輸出CG0，可處在下列兩個不同電壓位準中之一者：VCGSUP(高或正常電壓)、或VCGSUP_LOW(低電壓)。
圖13顯示抹除閘解碼器1300，其為抹除閘解碼器1220之實施例。抹除閘解碼器1300包含NMOS電晶體1301以及PMOS電晶體1302與1303，配置如圖所示。PMOS電晶體1303為限流器，其電流鏡偏壓位準為EGHV_BIAS。當欲確立此抹除閘信號(EG)時，EN_HV_N將為低(例如0V或1.2V或2.5V)，此將接通PMOS電晶體1302並斷開NMOS電晶體1301，進而導致抹除閘(EG)為高(亦即=VEGSUP，例如11.5V)。當欲不確立此抹除閘信號(EG)時，EN_HV_N將為高，此將斷開PMOS電晶體1302並接通NMOS電晶體1301，進而導致抹除閘(EG)為低(亦即=VEGSUP_LOW位準，例如0v或1.2V或2.5V)。
圖14顯示抹除閘解碼器1400，其為抹除閘解碼器1220之另一實施例。抹除閘解碼器1400包含NMOS電晶體1401與PMOS電晶體1402。此實例中的抹除閘解碼器1400不含有一限流器。當欲確立此抹除閘信號(EG)時，EN_HV_N將為低(例如0V或1.2V)，此將接通PMOS電晶體1402並斷開NMOS電晶體1401，進而導致抹除閘(EG)為高。當欲不確立此抹除閘信號(EG)時，EN_HV_N將為高，此將斷開PMOS電晶體1402並接通NMOS電晶體1401，進而導致抹除閘(EG)為低(例如0V或1.2V或2.5V)。
圖15顯示源極線解碼器1500，其為源極線解碼器1230之實施例。源極線解碼器1500包含NMOS電晶體1501、1502、1503、及1504，配置如圖所示。在讀取操作期間，NMOS電晶體1501回應於SLRD_EN信號而將源極線(SL)拉低。在程式化操作期間， NMOS電晶體1502回應於SLP_EN信號而將源極線(SL)拉低。NMOS電晶體1503透過輸出VSLMON執行監測功能。NMOS電晶體1504回應於EN_HV信號而供應一電壓至源極線(SL)。
圖16顯示源極線解碼器1600，其為源極線解碼器1230之另一實施例。源極線解碼器1600包含NMOS電晶體1601、1602、及1603，配置如圖所示。在程式化操作期間，NMOS電晶體1601回應於SLP_EN信號而將源極線(SL)拉低。NMOS電晶體1602透過輸出VSLMON執行監測功能。NMOS電晶體1603回應於EN_HV信號而供應一電壓至源極線(SL)。
圖17描繪控制閘解碼器1700，其為控制閘解碼器1240之實施例。控制閘解碼器1700包含NMOS電晶體1701與PMOS電晶體1702。回應於信號EN_HV_N，NMOS電晶體1701下拉控制閘信號(CG)。回應於信號EN_HV_N，PMOS電晶體1702上拉控制閘信號(CG)。
圖18描繪具適應性高電壓VH與低VL供應之鎖存電壓位準偏移器1800。在所示組態中，鎖存電壓位準偏移器包含一鎖存器，其包含反向器1801與1802，以及NMOS電晶體1803、1804、1805、1806與1807。鎖存電壓位準偏移器接收輸入1812以重設(輸入RST_SECDEC)，並接收輸入1810以設定(亦即致能)(輸入WL0與SET_SECDEC)，然後產生輸出1820與1822。鎖存電壓位準偏移器將適應性地改變「高」電壓或「低」電壓之量值，以最小化電壓應力。鎖存反向器1801與1802接收到電力供應高VH與電力供應低 VL。起初由輸入1810/1812致能時，VH為Vdd(例如1.2V)，且VL為gnd。接著VH開始斜升至中間VH位準，例如5V。在此VH位準處，VL接著斜升至中間VL位準，例如2.5V。VL達到中間VL位準後，VH接著斜升至最終高電壓供應VHVSUP位準，例如11.5V。此時，反向器間的電壓僅有11.5V-2.5V=9V，因此降低了其間的電壓應力。
圖19描繪鎖存電壓偏移器1900。在所示組態中，鎖存電壓偏移器1900包含低電壓鎖存反向器1909、NMOS電晶體1903、1904、1907與1908，以及PMOS電晶體1901、1902、1905與1906。鎖存電壓偏移器1800接收EN_SEC作為一輸入並輸出EN_HV和EN_HV_N，該等輸出具有大於EN_SEC與接地之電壓擺動。
本文中對本發明的引述並非意欲用以限制任何申請專利範圍或申請專利範圍用語之範疇，反而僅是用以對可由申請專利範圍中一或多項所涵蓋的一或多種技術特徵作出引述。上文描述之材料、程序及數值實例僅為例示性，且不應視為對申請專利範圍之限制。應注意的是，如本文中所使用，「在...上方(over)」及「在...之上(on)」之用語皆含括性地包括「直接在...之上(directly on)」(無居中的材料、元件或間隔設置於其間)及「間接在...之上(indirectly on)」(有居中的材料、元件或間隔設置於其間)。同樣地，用語「相鄰(adjacent)」包括「直接相鄰(directly adjacent)」(二者之間無設置任何居中材料、元件、或間隔)和「間接相鄰(indirectly adjacent)」(二者之間設置有居中材料、元件、或間隔)。舉例而言，「在基材上方(over a substrate)」 形成元件可包括直接在基材上形成元件而其間無居中的材料/元件存在，以及間接在基材上形成元件而其間有一或多個居中的材料/元件存在。

Claims (32)

  1. 一種非揮發性記憶體裝置，其包含：一快閃記憶體單元陣列，其包含經組織成多列及多行之複數個快閃記憶體單元，其中該陣列進一步經組織成複數個區段，各區段包含複數列之快閃記憶體單元；及一列解碼器，其選擇性耦合至一第一區段及一第二區段；其中在一讀取操作期間，該列解碼器選取在該第一區段中之一列之快閃記憶體單元以及在該第二區段中之一列之快閃記憶體單元。
  2. 如請求項1之非揮發性記憶體裝置，其中該等經選取列係耦合至一差動感測放大器。
  3. 如請求項1之非揮發性記憶體裝置，其中該等記憶體單元係分離閘快閃記憶體單元。
  4. 如請求項1之非揮發性記憶體裝置，其中該第一區段之程式化干擾不影響該第二區段之程式化干擾。
  5. 如請求項3之非揮發性記憶體裝置，其中該第一區段的該經選取列之程式化與該第二區段的該經選取列之程式化同時發生。
  6. 如請求項3之非揮發性記憶體裝置，其中該第一區段的該經選取列之程式化與該第二區段的該經選取列的程式化在不同時間發生。
  7. 如請求項3之非揮發性記憶體裝置，其中該列解碼器選取在該第一區段中多於一列之快閃記憶體單元。
  8. 一種非揮發性記憶體裝置，其包含： 一快閃記憶體單元陣列，其包含經組織成列及行之複數個快閃記憶體單元，其中該陣列進一步經組織成複數個區段，各區段包含複數列之快閃記憶體單元；一列解碼器，其選擇性耦合至一第一區段及一第二區段；及一差動感測放大器，其選擇性耦合至該第一區段及該第二區段；其中在一讀取操作期間，該列解碼器選取在該第一區段中之一第一列之快閃記憶體以及在該第二區段中之一第二列之快閃記憶體單元，且該差動感測放大器判定由該第一列中之一經選取之快閃記憶體單元及該第二列中之一經選取之快閃記憶體單元所儲存之值的差。
  9. 如請求項8之非揮發性記憶體裝置，其中該兩個經選取之單元係經抹除之單元。
  10. 如請求項9之非揮發性記憶體裝置，其中該差動感測放大器之一輸出係「1」。
  11. 如請求項8之非揮發性記憶體裝置，其中一個經選取之單元係一經程式化之單元，且一個經選取之單元係一經抹除之單元。
  12. 如請求項11之非揮發性記憶體裝置，其中該差動感測放大器之一輸出係「0」。
  13. 如請求項8之非揮發性記憶體裝置，其中該兩個經選取之單元係經程式化之單元。
  14. 如請求項13之非揮發性記憶體裝置，其中該差動感測放大器之一輸出係「0」。
  15. 如請求項8之非揮發性記憶體裝置，其中一個經選取之單元係一經程式化之單元，且一個經選取之單元係一經抹除之單元。
  16. 如請求項15之非揮發性記憶體裝置，其中該差動感測放大器之一輸出係「1」。
  17. 如請求項8之非揮發性記憶體裝置，其中該差動感測放大器包含：一第一電路，其耦合至該第一區段中的該經選取之快閃記憶體單元；一第二電路，其耦合至該第二區段中的該經選取之快閃記憶體單元；及一比較器，其耦合至該第一電路及該第二電路以判定儲存在該第一區段中之該經選取之快閃記憶體單元中及在該第二區段中之該經選取之快閃記憶體單元中之值的一差。
  18. 如請求項17之非揮發性記憶體裝置，其中該第一電路施加一第一負載至該第一區段中之該經選取之快閃記憶體單元，且該第二電路施加一不同於該第一負載之第二負載至該第二區段中之該經選取之快閃記憶體單元。
  19. 如請求項17之非揮發性記憶體裝置，其中該第一電路包含一第一輸入電晶體，且該第二電路包含一第二輸入電晶體，其中該第一輸入電晶體與該第二輸入電晶體具有不同寬度。
  20. 如請求項17之非揮發性記憶體裝置，其中該第一電路包含一第一輸入電晶體，且該第二電路包含一第二輸入電晶體，其中該第一輸入電晶體與該第二輸入電晶體具有不同長度。
  21. 如請求項17之非揮發性記憶體裝置，其中該第一電路施加一第一偏壓至該第一區段中之該經選取之快閃記憶體單元，且該第二電路施加一不同於該第一偏壓之第二偏壓至該第二區段中之該經選取之快閃記憶體單元。
  22. 一種非揮發性記憶體裝置，其包含：一快閃記憶體單元陣列，其包含經組織成列及行之複數個快閃記憶體單元，其中該陣列進一步經組織成複數個區段，各區段包含複數列之快閃記憶體單元；及一列驅動器，其選擇性耦合至一第一列及一第二列。
  23. 如請求項22之非揮發性記憶體裝置，其中在一讀取操作期間，該列驅動器同時選取該第一列及該第二列。
  24. 如請求項22之非揮發性記憶體裝置，其中該第一列在一第一區段中，且該第二列在一第二區段中，且該列驅動器同時選取該第一列及該第二列。
  25. 如請求項22之非揮發性記憶體裝置，其中該第一列及該第二列耦合至一個差動感測放大器。
  26. 如請求項22之非揮發性記憶體裝置，其中該等記憶體單元係分離閘快閃記憶體單元。
  27. 如請求項24之非揮發性記憶體裝置，其中該第一區段之程式化干擾不影響該第二區段之程式化干擾。
  28. 如請求項26之非揮發性記憶體裝置，其中該第一列在一第一區段中，且該第二列在一第二區段中，且該第一列之程式化及該第二列之程式化同時發生。
  29. 如請求項26之非揮發性記憶體裝置，其中該第一列在一第一區段中，且該第二列在一第二區段中，且該第一列之程式化及該第二列之程式化在不同時間發生。
  30. 如請求項26之非揮發性記憶體裝置，其進一步包含選擇性耦合至該陣列的一抹除閘解碼器。
  31. 如請求項26之非揮發性記憶體裝置，其進一步包含選擇性耦合至該陣列的一控制閘解碼器。
  32. 如請求項26之非揮發性記憶體裝置，其進一步包含選擇性耦合至該陣列的一源極線解碼器。
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