KR101434398B1 - 고전압 발생 회로를 포함하는 플래시 메모리 장치 및그것의 동작 방법 - Google Patents

Abstract

본 발명의 플래시 메모리 장치는 고전압 발생 회로를 포함한다. 고전압 발생 회로는, 고전압을 발생하는 고전압 발생기, 상기 고전압에 대응하는 검출 전압과 기준 전압을 비교하고, 비교 결과에 따라서 상기 고전압 발생기를 제어하는 제어 신호를 발나는 제어 회로를 포함하며, 상기 고전압에 대응하는 상기 검출 전압의 발생비율은 주변 온도에 따라서 가변적이다.

Description

고전압 발생 회로를 포함하는 플래시 메모리 장치 및 그것의 동작 방법{FLASH MEMORY DEVICE HAVING HIGH VOLTAGE GENERATOR AND MEHTOD THEREOF}

도 1은 스플릿 게이트 구조의 플래시 메모리 소자의 단면을 보여주는 도면;

도 2는 도 1의 메모리 소자의 등가 회로인 플래시 메모리 셀을 보여주는 도면;

도 3은 본 발명의 바람직한 실시예에 따른 플래시 메모리 장치를 보여주는 도면;

도 4는 도 3에 도시된 소스 라인 디코더의 구체적인 구성을 예시적으로 보여주는 도면;

도 5는 주변 온도 변화에 따라서 소스 라인으로 인가되는 전압의 변화를 보여주는 그래프;

도 6은 도 3에 도시된 고전압 발생 회로의 구성을 보여주는 블록도;

도 7은 도 6에 도시된 제어 회로의 본 발명의 실시예에 따른 구체적인 회로를 보여주는 도면;

도 8은 주변 온도 변화에 따라서 본 발명에 따른 고전압 발생 회로에서 발생되는 고전압 및 소스 라인으로 인가되는 전압의 변화를 보여주는 그래프; 그리고

도 9는 본 발명의 바람직한 실시예에 따른 플래시 메모리 장치를 포함하는 스마트 카드를 포함하는 블록도이다.

*도면의 주요 부분에 대한 설명

100: 플래시 메모리 소자 200: 플래시 메모리 셀

300: 메모리 셀 어레이 310: 소스 라인 디코더

320: 고전압 발생기 330: 감지 증폭기

410: 낸드 게이트 411: 인버터

421, 423, 425: PMOS 트랜지스터 422, 424, 426: NMOS 트랜지스터

610: 제어 회로 620: 고전압 발생기

622: 오실레이터 624: 승압 회로

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 고전압을 사용하는 반도체 메모리 장치에 관한 것이다.

플래시 메모리 장치는 메모리 칩 안에 정보를 유지하기 위해 전력이 필요없는 비휘발성 메모리 장치이다. 게다가, 비록 PC에서 메인 메모리로 사용되는 DRAM만큼 빠르지는 않지만, 플래시 메모리 장치는 읽기 속도가 빠르며 하드디스크 보다 충격에 강하다. 이러한 특징으로 인해 배터리로 동작하는 디바이스에서 저장 장치로서 많이 사용되고 있다. 플래시 메모리 장치의 또다른 매력은 강한 압력이나 끊 는 물에 견딜 만큼, 물리적 수단으로 거의 파괴되지 않는다는 점이다.

플래시 메모리 장치는 전기적으로 데이터를 지우고 재기록이 가능한 비휘발성 컴퓨터 기억 장치를 말한다. EEPROM과 다르게, 플래시 메모리 장치는 블록 단위로 지우고 쓰기가 가능하다. 플래시 메모리 장치는 EEPROM보다 비용이 덜 들기 때문에 대용량의 비휘발성, 고체상태(solid-state) 스토리지가 필요한 경우 주로 사용된다. 대표적인 활용 예로 디지털 음악 재생기, 디지털 카메라, 핸드폰을 들 수 있다. 일반적인 데이터를 저장과 컴퓨터간에 데이터를 옮기는 용도로 USB 드라이브를 많이 사용하는데, 이때도 플래시 메모리 장치가 사용되고 있다.

스플릿 게이트(split gate) 구조의 플래시 메모리 장치는 퍼스널 컴퓨터의 바이오스(BIOS) 저장 또는 휴대폰이나 디지털 카메라 등과 같은 휴대용 기기의 프로그램이나 데이터 저장을 위해 사용된다.

도 1은 스플릿 게이트 구조의 플래시 메모리 소자의 단면을 보여주는 도면이고, 도 2는 도 1의 메모리 소자의 등가 회로인 플래시 메모리 셀을 보여준다.

도 1을 참조하면, 스플릿 게이트 구조의 플래시 메모리 소자(100)는 반도체 기판(101) 상에 소스(102)와 드레인(103)이 채널(104)로 분리되어 형성되어 있고, 소스(102)와 채널(104)의 일부 상부에 플로팅 게이트(105)가 형성된다. 플로팅 게이트(105)의 측면의 채널(104) 상부에 그리고 플로팅 게이트(105)의 상부에 콘트롤 게이트(106)가 형성된다. 플래시 메모리 소자(100)의 프로그램 동작은 플로팅 게이트(105)에 음의 전하를 축적함으로써 이루어지고, 삭제 동작은 플로팅 게이트(105)에 축적된 전하가 플로팅 게이트(105)의 뾰족한 부분(A)에서 콘트롤 게이 트(106)로 터널링되면서 이루어진다.

도 2를 참조하면, 플래시 메모리 셀(200)은 소스 라인(SL)과 비트 라인(BL) 사이에 직렬로 연결된 메모리 트랜지스터(201)와 선택 트랜지스터(202)를 포함한다. 메모리 트랜지스터(201)와 선택 트랜지스터(202)의 게이트들은 워드라인(WL)과 연결된다.

플래시 메모리 셀의 프로그램, 삭제 및 독출 동작은 표 1과 같은 조건에서 이루어진다.

동작 모드	선택/비선택	BL	WL	SL	BULK
프로그램 모드	선택	OV	1.5V	10V	0V
	비선택	VCC	0V	0V	0V
삭제 모드	선택	0V	12V	0V	0V
	비선택	0V	0V	0V	0V
독출모드	선택	1V	3V	0V	0V
	비선택	0V	0V	0V	0V

표 1에 개시된 전압들은 예시적인 것으로, 플래시 메모리 장치들 마다 적합한 전압들로 다양하게 변경될 수 있다.

표 1에서, 메모리 셀(200)의 프로그램 동작은 선택된 비트 라인(BL)에 0V를, 선택된 워드 라인(WL)에 트랜지스터의 문턱 전압(VT)인 1.5V를, 선택된 소스 라인(SL)에 고전압(Vpp)인 10V를 그리고 벌크(BULK)에 0V로 인가하여 메모리 트랜지스터(201)의 플로팅 게이트로 전하를 축적시키는 것에 의해서 달성될 수 있다. 메모리 셀의 삭제 동작은 비트 라인(BL)에 0V를, 선택된 워드 라인(WL)에 삭제 전압(Vee)인 12V를, 소스 라인(SL)에 0V를, 그리고 벌크(BULK)에 0V를 인가하는 것에 의해서 이루어진다. 독출 동작은 선택된 비트 라인(BL)에 1V를, 선택된 워드 라인(WL)에 독출 전압(Vread)인 3V를, 소스 라인(SL)에 0V를 그리고 벌크(BULK)로 0V를 인가하는 것에 의해서 이루어진다. 독출 모드에서, 선택된 메모리 셀이 프로그램된 셀이라면, 메모리 트랜지스터(201)의 드레인과 소스 사이에 전류가 흐르지 않는다. 이 때, 메모리 셀은 오프(OFF)되었다고 한다. 그리고 선택된 메모리 셀이 삭제된 셀이라면 메모리 트랜지스터(201)의 드레인과 소스 사이에 일정한 전류가 흐르게 되는데 이 때 메모리 셀은 온(ON) 되었다고 한다.

도 1에 도시된 플래시 메모리 소자(100)의 플로팅 게이트(105)에 음의 전하를 축적하기 위한 HCI(hot carrier injection) 동작의 효율을 높이기 위해서는 메모리 셀(200)의 소스 라인(SL)으로 인가되는 고전압(Vpp)의 레벨을 일정하게 유지시켜야 한다.

일반적으로 플래시 메모리 장치 내 고전압 발생 회로에서 발생된 고전압은 소스 라인 디코더를 통해 소스 라인으로 입력된다. 소스 라인 디코더는 소스 라인을 구동하기 위한 하나 또는 그 이상의 트랜지스터들을 포함하는데 그 트랜지스터들의 드레솔드 전압은 주변 온도에 따라서 변화된다. 그 결과, 메모리 셀(200)의 소스 라인(SL)으로 인가되는 고전압(Vpp)의 레벨이 변화하여 프로그램 동작에 영향을 미친다.

따라서 본 발명의 목적은 메모리 셀의 소스 라인으로 안정된 고전압을 인가할 수 있는 고전압 발생 회로를 제공하는데 있다.

본 발명의 다른 목적은 메모리 셀의 소스 라인으로 안정된 고전압을 인가할 수 있는 고전압 발생 회로를 포함하는 플래시 메모리 장치를 제공하는데 있다.

상술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 의하면, 고전압 발생 회로는, 고전압을 발생하는 고전압 발생기와, 상기 고전압에 대응하는 검출 전압과 기준 전압을 비교하고, 비교 결과에 따라서 상기 고전압 발생기를 제어하는 제어 신호를 발생하는 제어 회로를 포함한다. 상기 고전압에 대응하는 상기 검출 전압의 발생비율은 주변 온도에 따라서 가변적이다.

이 실시예에 있어서, 상기 제어 회로는, 상기 주변 온도에 따라서 상기 고전압에 대응하는 상기 검출 전압을 발생하는 검출기, 그리고 상기 검출 전압과 상기 기준 전압을 비교하고, 상기 비교 결과에 따라서 상기 제어 신호를 발생하는 비교기를 포함한다.

이 실시예에 있어서, 상기 검출기는, 상기 고전압과 접지 전압 사이에 직렬로 연결된 적어도 제1 내지 제3 저항들, 그리고 상기 제1 및 제2 저항들 사이의 연결 노드와 연결되고, 상기 주변 온도에 따라서 가변적인 전류를 소모하는 온도 검출기를 포함한다. 상기 제2 및 제 2 저항들 사이의 연결 노드의 전압은 상기 검출 전압이다.

이 실시예에 있어서, 상기 온도 검출기는, 상기 주변 온도의 증가에 비례해서 상기 전류 소모를 증가시킨다.

이 실시예에 있어서, 상기 온도 검출기에서의 상기 전류 소모가 증가함에 따라서 상기 검출 전압의 레벨은 낮아진다.

이 실시예에 있어서, 상기 고전압에 대응하는 상기 검출 전압의 발생비율은 주변 온도에 반비례한다.

본 발명의 다른 특징에 따른 플래시 메모리 장치는: 플래시 메모리 셀들의 소스 라인들, 그리고 주변 온도에 따라서 가변적인 고전압을 발생하는 고전압 발생 회로를 포함한다. 상기 고전압은 상기 소스 라인들 중 선택된 소스 라인으로 제공된다.

이 실시예에 있어서, 상기 플래시 메모리 셀들 각각은 스플릿 게이트 구조의 플래시 메모리 셀이다.

이 실시예에 있어서, 상기 고전압 발생 회로는, 주변 온도의 증가에 비례해서 상기 고전압을 상승시킨다.

상기 고전압 발생 회로는, 고전압을 발생하는 고전압 발생기와, 상기 고전압에 대응하는 검출 전압과 기준 전압을 비교하고, 비교 결과에 따라서 상기 고전압 발생기를 제어하는 제어 신호를 발생하는 제어 회로를 포함한다. 상기 고전압에 대응하는 상기 검출 전압의 발생비율은 주변 온도에 따라서 가변적이다.

상기 제어 회로는, 상기 주변 온도에 따라서 상기 고전압에 대응하는 상기 검출 전압을 발생하는 검출기, 그리고 상기 검출 전압과 상기 기준 전압을 비교하고, 상기 비교 결과에 따라서 상기 제어 신호를 발생하는 비교기를 포함한다.

상기 검출기는, 상기 고전압과 접지 전압 사이에 직렬로 연결된 적어도 제1 내지 제3 저항들, 그리고 상기 제1 및 제2 저항들 사이의 연결 노드와 연결되고, 상기 주변 온도에 따라서 가변적인 전류를 소모하는 온도 검출기를 포함한다. 상 기 제2 및 제 2 저항들 사이의 연결 노드의 전압은 상기 검출 전압이다.

상기 온도 검출기는, 상기 주변 온도의 증가에 비례해서 상기 전류 소모를 증가시킨다. 상기 온도 검출기에서의 상기 전류 소모가 증가함에 따라서 상기 검출 전압의 레벨은 낮아진다.

본 발명의 또다른 특징에 따른 고전압 발생 방법은: 소정 레벨의 고전압을 발생하는 단계, 그리고 주변 온도에 따라서 상기 고전압의 레벨이 가변되도록 제어하는 단계를 포함한다.

이 실시예에 있어서, 상기 제어 단계는, 상기 주변 온도의 증가에 비례해서 상기 고전압의 레벨이 상승하도록 제어하는 단게를 더 포함한다.

본 발명의 다른 특징에 따른 플래시 메모리 장치의 동작 방법은: 주변 온도에 따라서 가변적인 고전압을 발생하는 단계, 그리고 상기 고전압을 플래시 메모리 셀들의 소스 라인들로 제공하는 단계를 포함한다.

이 실시예에 있어서, 상기 제공 단계는, 상기 소스 라인들 중 선택된 소스 라인으로 상기 고전압을 제공하는 단계를 포함한다.

이 실시예에 있어서, 상기 플래시 메모리 셀들 각각은 스플릿 게이트 구조의 플래시 메모리 셀이다.

이 실시예에 있어서, 상기 제공 단계는, 상기 고전압을 입력받는 단계, 그리고 동작 모드 신호 및 어드레스 신호에 응답해서 상기 소스 라인들 중 선택된 소스 라인을 상기 고전압으로 구동하는 단계를 포함한다.

이와 같은 구성을 갖는 스플릿 셀 구조를 갖는 플래시 메모리 장치는 주변 온도 변화에 비례해서 변화하는 고전압을 발생할 수 있으므로, 소스 라인 드라이버에서의 전압 강하를 보상할 수 있다. 그러므로 주변 온도 변화와 무관하게 소스 라인으로 안정된 고전압을 인가할 수 있다.

이하 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.

도 3은 본 발명의 바람직한 실시예에 따른 플래시 메모리 장치를 보여주는 도면이다. 도 3을 참조하면, 플래시 메모리 장치는 하나의 입출력 라인(I/O)에 복수 개의 비트라인들이 연결되는 구조를 갖는다. 도 3에 도시된 플래시 메모리 장치는 메모리 셀 어레이(300), 소스 라인 디코더(310), 고전압 발생기(320) 그리고 감지 증폭기(330) 만을 포함하나, 잘 알려진 바와 같이, 로우 디코더, 컬럼 디코더, 입출력 인터페이스 및 제어 로직들을 더 포함할 수 있다. 본 명세서에서는 플래시 메모리 장치의 소스 라인들을 구동하기 위한 전압 발생과 관련된 회로 구성 및 동작을 중심으로 설명한다.

메모리 셀 어레이(300)는 n 개의 워드 라인들(WL1-WLn)과 m 개의 비트 라인들(BL1-BLm)에 연결되는 n*m 개의 메모리 셀들(Q1-Q16)과, n/2 개의 소스 라인들(SL1-SLn/2)에 연결되는 선택 트랜지스터들(QS1-QS4), 컬럼 어드레스들(YA1, YAa, YB1, YBb)에 연결되는 컬럼 선택 트랜지스터들(NM1-NM6), 그리고 소스 라인 디스챠지 신호(SL_DIS)에 연결되는 디스챠지 트랜지스터(NM7)로 구성된다. 2 개의 워드라인들, 예컨대, 두 개의 워드라인들(WL1, WL2)과 연결되는 메모리 셀들(Q1-Q8)과 선택 트랜지스터들(QS1, QS2)은 제1 소스 라인(SL1)에 연결되며, 하나의 페이지 단위가 된다. 그리하여 메모리 셀 어레이(300)는 n/2 개의 페이지로 구성되며 각 페이지는 삭제 모드의 기본 단위가 된다. 소스 라인 디코더(310)는 동작 모드에 따라서 0V 또는 고전압 발생기(320)로부터의 고전압(Vpp)으로 소스 라인들(SL1-SLn/2)을 구동한다. 소스 라인 디코더(310)에 관해서는 추후 다시 설명된다. 메모리 셀들(Q1-Q16) 중 선택된 메모리 셀로부터 독출된 데이터는 컬럼 선택 트랜지스터들(NM1-NM6)을 통해 감지 증폭기(330)와 연결된 후 입출력 라인(I/O)으로 전송된다. 고전압 발생 회로(320)는 기준 전압(Vref)을 입력받고, 소스 라인들(SL1-SLn/2) 중 프로그램될 셀과 관련있는 소스 라인(SLi)을 구동하기에 적합한 고전압(Vpp)을 발생한다.

도 4는 도 3에 도시된 소스 라인 디코더(310)의 구체적인 구성을 예시적으로 보여주는 도면이다.

도 4를 참조하면, 소스 라인 디코더(310)는 프로그램 동작 모드를 나타내는 프로그램 모드 신호(PGM)와 디코딩된 로우 어드레스 신호들(XA)에 응답해서 선택된 소스 라인(SLi)으로 고전압(Vpp)을 출력하기 위한 구성을 갖는다. 구체적으로, 소스 라인 디코더(310)는 낸드 게이트(410) 인버터(411), PMOS 트랜지스터들(421, 423, 425) 그리고 NMOS 트랜지스터들(422, 424, 426)을 포함한다.

낸드 게이트(410)는 프로그램 모드 신호(PGM)와 디코딩된 로우 어드레스 신호(XA)를 입력받는다. 인버터(411)는 낸드 게이트(410)의 출력을 입력받는다.

PMOS 트랜지스터(421)와 NMOS 트랜지스터(422)는 고전압(Vpp)과 접지 전압 사이에 직렬로 연결된다. PMOS 트랜지스터(423)와 NMOS 트랜지스터(424)는 고전 압(Vpp)과 접지 전압 사이에 직렬로 연결된다. PMOS 트랜지스터(421)의 게이트는 트랜지스터들(423 424)의 연결 노드와 연결되고, PMOS 트랜지스터(423)의 게이트는 트랜지스터들(421, 422) 사이의 연결 노드와 연결된다. NMOS 트랜지스터(422)의 게이트는 낸드 게이트(410)의 출력과 연결되고, NMOS 트랜지스터(424)는 인버터(411)의 출력과 연결된다. PMOS 트랜지스터(425)와 NMOS 트랜지스터(426)는 고전압(Vpp)과 접지 전압 사이에 직렬로 연결된다. 트랜지스터들(425, 426)의 게이트들은 트랜지스터들(423, 424)의 연결 노드와 연결된다. 트랜지스터들(425, 426)의 연결 노드는 소스 라인(SLi)과 연결된다.

이와 같은 구성을 갖는 소스 라인 디코더(310)는 프로그램 신호(PGM)가 하이 레벨로 활성화되고, 디코딩된 로우 어드레스 신호들(XA)이 모두 하이 레벨일 때 소스 라인(SLi)으로 고전압(Vpp)을 인가한다. PMOS 트랜지스터(425)가 턴 온 상태에서 드레인-소스는 이론적으론 쇼트(short) 상태이나 실제로는 드레인-소스 온 저항(RDS)이 존재한다. 이러한 온 저항은 일반 저항들처럼 온도상승에 따라 저항치가 상승하는 양(poistive)의 온도 특성을 갖는다. 다시 말하면, 온도가 상승함에 따라서 PMOS 트랜지스터(425)의 드레인-소스 전압(VDS)이 커지게 된다. 그 결과, 주변 온도가 상승함에 따라서 소스 라인(SLi)으로 인가되는 전압은 (VSLi = Vpp-VDS)로 고전압(Vpp)보다 낮아진다. 도 5는 주변 온도 변화에 따라서 소스 라인(SLi)으로 인가되는 전압(VSLi)의 변화를 보여주는 그래프이다. 본 발명은 이와 같이 주변 온도 변화에 의해서 소스 라인 디코더(310) 내 PMOS 트랜지스터(425)의 전압 강하를 보상할 수 있는 고전압 발생기(320)를 제공한다.

도 6은 도 3에 도시된 고전압 발생기(320)의 구성을 보여주는 블록도이다.

도 6을 참조하면, 고전압 발생 회로(320)는 제어 회로(610) 및 고전압 발생기(620)를 포함한다. 고전압 발생기(620)는 오실레이터(622) 및 승압 회로(624)를 포함한다. 제어 회로(610)는 기준 전압(Vref)과 승압 회로(624)로부터 출력되는 고전압(Vpp)을 비교하고, 비교 결과에 따라서 오실레이터(622)의 동작을 제어하기 위한 제어 신호(OSCEN)를 출력한다. 오실레이터(622)는 제어 신호(OSCEN)가 활성 상태인 동안 소정 주파수의 발진 신호를 출력한다. 승압 회로(624)는 오실레이터(622)로부터의 발진 신호를 펌핑하여 고전압(Vpp)을 발생한다. 본 발명의 제어 회로(610)는 주변 온도 변화에 따라서 고전압(Vpp)의 레벨이 가변될 수 있도록 제어 신호(OSCEN)를 발생한다.

도 7은 도 6에 도시된 제어 회로(610)의 본 발명의 실시예에 따른 구체적인 회로를 보여주는 도면이다.

도 7을 참조하면, 제어 회로(610)는 온도 검출기(712), 저항들(R1-R3) 그리고 비교기(720)를 포함한다. 온도 검출기(712)는 PMOS 트랜지스터들(M3-M5)과 NMOS 트랜지스터들(M1, M2, M6, M7) 그리고 바이폴라 트랜지스터들(Q1, Q2)을 포함한다.

PMOS 트랜지스터(M3), NMOS 트랜지스터(M1) 그리고 바이폴라 트랜지스터(Q1)는 전원 전압(VDD)과 접지 전압 사이에 직렬로 순차적으로 연결된다. NMOS 트랜지스터(M1)의 게이트와 드레인은 공통으로 연결된다. 바이폴라 트랜지스터(Q1)의 베이스와 콜렉터는 공통으로 연결된다. PMOS 트랜지스터(M4), NMOS 트랜지스터(M2), 저항(R4) 그리고 바이폴라 트랜지스터(Q2)는 전원 전압(VDD)과 접지 전압 사이에 직렬로 순차적으로 연결된다. PMOS 트랜지스터(M4)의 소스와 드레인은 공통으로 연결되고, 또한 PMOS 트랜지스터(M3)의 게이트와도 연결된다. NMOS 트랜지스터(M2)의 게이트는 NMOS 트랜지스터(M1)의 게이트와 연결된다. PMOS 트랜지스터(M5)와 NMOS 트랜지스터(M6)는 전원 전압(VDD)과 접지 전압 사이에 직렬로 연결된다. PMOS 트랜지스터(M5)의 게이트는 PMOS 트랜지스터들(M3, M4)의 게이트들과 공통으로 연결된다. NMOS 트랜지스터(M6)의 드레인과 게이트는 공통으로 연결된다. NMOS 트랜지스터의 드레인은 저항들(R1, R2)의 연결 노드와 연결되고, 소스는 접지와 연결되며, 게이트는 NMOS 트랜지스터(M6)의 게이트와 연결된다.

도 7에서 온도 검출기(712) 내 저항(R4)의 일단과 접지 전압 사이에 한 개의 바이폴라 트랜지스터(Q2)가 연결된 것으로 도시되었으나, 저항(R4)의 일단과 접지 전압 사이에는 n 개의 바이폴라 트랜지스터들이 병렬로 연결된 구조를 갖는다. 이 때, NMOS 트랜지스터(M1)와 접지 전압 사이에는 한 개의 바이폴라 트랜지스터(Q1)가 연결된다. 또한, PMOS 트랜지스터(M5)와 접지 전압 사이에는 k 개의 NMOS 트랜지스터들(M6)이 병렬로 연결된다. 즉, 바이폴라 트랜지스터들(Q1, Q2) 및 NMOS 트랜지스터(M6)의 개수는 1:n:k이다.

저항들(R1-R3)은 고전압(Vpp)과 접지 전압 사이에 직렬로 순차적으로 연결된다. 비교기(720)는 기준 전압(VRREF)과 연결된 비반전 입력 단자(+), 저항들(R2, R3)의 연결 노드와 연결된 반전 입력 단자(-) 그리고 제어 신호(OSCEN)를 출력하는 출력 단자(OSCEN)를 포함한다. 저항들(R2, R3)의 연결 노드의 전압은 검출 전압(VDET)이다.

바이폴라 트랜지스터들(Q1, Q2) 각각의 콜렉터 단자로 흐르는 전류는 수학식 1과 같다.

수학식 1은 수학식 2로 정리될 수 있다.

수학식 1 및 2에서 Is는 포화전류이고, VEB는 바이폴라 트랜지스터들(Q1, Q2) 각각의 이미터-베이스 전압이며, V_T는 kT/q이다. 단, k는 상수, T는 절대 온도, 그리고 q는 전하량이다. k와 q는 온도에 무관한 상수들이므로, 바이폴라 트랜지스터들(Q1, Q2) 각각의 포화전류 Is1, Is2는 Is2 = n * Is1 식으로 표현될 수 있다. 트랜지스터들(M1, M2)의 크기가 같고, 트랜지스터들(M3, M4)의 크기가 동일하면, 도면에 도시된 I1=I2이고, VGS1=VGS2이다. 그러므로 수학식 3이 유도된다.

수학식 3에 V_EB1=V_T*ln(I1/Is1), V_EB2=V_T*ln(I2/Is2), Is2=n*Is1인 관계식을 대입하면 수학식 4가 구해진다.

I1과 I2가 같은 값을 가지면, 다음과 같이 I2만으로 정의된 수학식 5가 유도된다.

결국 I2를 전류 미러한 전류(It)의 크기는 수학식 6과 같다. V_T는 온도에 비례되는 수이므로 전류의 크기도 온도에 비례하게 움직인다. 온도 검출기(712)로 유입되는 전류(It)는 k, 저항(R4)의 저항값 그리고 바이폴라 트랜지스터(Q2)의 수를 조절하는 것에 의해 가능하다.

이와 같이,전류(It)가 온도에 변화에 비례하여 증가하고, 그 결과 저항(R2)을 통해 흐르는 전류가 변화된다.

키르히호프 법칙에 따라서 저항들(R1, R2)의 연결 노드의 전류를 정리하면 수학식 7과 같다.

수학식 7에서 Vx는 저항들(R1, R2)의 연결 노드의 전압이다.

Vx=((R2+R3)/R3)*Vref이므로, 이를 수학식 7에 대입하여 정리하면 수학식 8과 같다.

수학식 6을 다시 수학식 8에 대입하면 수학식 9가 유도된다.

즉, 고전압(Vpp)은 온도에 비례하여 증가하게 된다.

수학식 7부터 수학식 9는 검출 전압(VDET)이 기준 전압(Vref)에 도달했다는 가정하에 정리하였으나, 수학식 9의 기준 전압(Vref)을 검출 전압(VDET)으로 고쳐 정리하면 수학식 10과 같다.

즉, 검출 전압(VDET)은 고전압(Vpp)을 분압한 전압으로, 고전압(Vpp)에 비례 해서 변화하나, 주변 온도가 상승하면 고전압(Vpp)에 대한 검출 전압(VDET)의 상승율은 저하된다. 그 결과, 비교기(720)로부터 출력되는 제어 신호(OSCEN)는 도 6에 도시된 오실레이터(622)를 동작 상태로 유지하기 위해서 더 오랜 시간 하이 레벨로 유지된다. 그 결과, 도 8에 도시된 바와 같이, 주변 온도의 상승에 비례해서 고전압 발생 회로(320)로부터 출력되는 고전압(Vpp)이 상승한다. 따라서, 도 4에 도시된 소스 라인 디코더(410) 내 PMOS 트랜지스터(425)에 의한 전압 강하가 보상되어서 소스 라인(SLi)으로 안정된 고전압(VSLi)이 인가될 수 있다.

도 9는 본 발명의 바람직한 실시예에 따른 플래시 메모리 장치를 포함하는 스마트 카드를 포함하는 블록도이다.

스마트 카드(Smart cards)는 마이크로프로세서, 카드운영체제, 보안 모듈, 메모리 등을 갖춤으로써 특정 트랜잭션을 처리할 수 있는 능력을 가진 집적회로 칩(Integrated Circuit Chip)을 내장한 신용카드 크기의 플라스틱 카드이다. 스마트 카드는 기존의 자기 띠 카드(magnetic stripe card)와 같은 모양과 크기를 가지며, 접촉형 카드와, 두 종류의 무선형 비접촉식 카드 CICC(Contactless IC Card) 및 RCCC(Remote Coupling Communication Card)가 있다.

도 9를 참조하면, 스마트 카드(900)는 버스(905)를 통해 연결된 플래시 메모리 장치(910), ROM(Read Only Memory, 920), RAM(Random Access Memory, 930), 입/출력 인터페이스(940) 그리고 마이크로프로세서(950)를 포함한다. 입/출력 인터페이스(940)는 ISO 7816 등과 같은 프토토콜에 따라서 외부와의 인터페이스를 수행한다. 마이크로프로세서(950)는 스마트 카드(900)의 전반적인 동작을 제어한다. 플 래시 메모리 장치(910)는 도 3 내지 도 8에 도시된 구성 및 동작들을 포함하여 주변 온도 변화와 무관하게 소스 라인으로 안정된 고전압을 인가할 수 있다.

스마트 카드(900)는 도 9에 도시된 구성들 뿐만 아니라 송수신 데이터 암호화를 위한 암호화 블록, 해킹 방지를 위한 보안 회로, 클럭 발생기 등과 같은 구성들을 더 포함할 수 있다.

또한 본 발명의 플래시 메모리 장치는 스마트 카드 뿐만 아니라 메모리 스틱, 메모리 카드, 이동형 전자 장치 등 다양한 전자 제품들에 내장될 수 있다.

예시적인 바람직한 실시예들을 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.

이와 같은 본 발명에 의하면, 스플릿 셀 구조를 갖는 플래시 메모리 장치에서 주변 온도 변화와 무관하게 소스 라인으로 안정된 고전압을 인가할 수 있다. 그 결과, 플래시 메모리 장치의 프로그램 동작이 안정되게 수행될 수 있으며 제품의 신뢰도가 향상된다.

Claims (28)

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8. 플래시 메모리 셀들의 소스 라인들;

   주변 온도에 따라서 가변적인 고전압을 발생하는 고전압 발생 회로; 그리고

   상기 고전압 발생 회로로부터 상기 고전압을 입력받고, 동작 모드 신호 및 어드레스 신호에 응답해서 상기 소스 라인들 중 선택된 소스 라인을 상기 고전압으로 구동하는 소스 라인 디코더를 포함 하는 플래시 메모리 장치.
9. 삭제
10. 제 8 항에 있어서,

    상기 고전압 발생 회로는,

    주변 온도의 증가에 비례해서 상기 고전압을 상승시키는 것을 특징으로 하는 플래시 메모리 장치.
11. 삭제
12. 제 8 항에 있어서,

    상기 고전압 발생 회로는,

    상기 고전압을 발생하는 고전압 발생기와;

    상기 고전압에 대응하는 검출 전압과 기준 전압을 비교하고, 비교 결과에 따라서 상기 고전압 발생기를 제어하는 제어 신호를 발생하는 제어 회로를 포함하되;

    상기 고전압에 대응하는 상기 검출 전압의 상승율은 주변 온도에 따라서 가변적인 것을 특징으로 하고, 온도 검출기에서의 전류 소모가 증가함에 따라서 상기 검출 전압의 레벨은 낮아지는 것을 특징으로 하는 플래시 메모리 장치.
13. 제 12 항에 있어서,

    상기 제어 회로는,

    상기 주변 온도에 따라서 상기 고전압에 대응하는 상기 검출 전압을 발생하는 검출기; 그리고

    상기 검출 전압과 상기 기준 전압을 비교하고, 상기 비교 결과에 따라서 상기 제어 신호를 발생하는 비교기를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
14. 제 13 항에 있어서,

    상기 검출기는,

    상기 고전압과 접지 전압 사이에 직렬로 연결된 적어도 제1 내지 제3 저항들; 그리고

    상기 제1 및 제2 저항들 사이의 연결 노드와 연결되고, 상기 주변 온도에 따라서 가변적인 전류를 소모하는 온도 검출기를 포함하되;

    상기 제1 및 제 2 저항들 사이의 연결 노드의 전압은 상기 검출 전압인 것을 특징으로 하는 플래시 메모리 장치.
15. 제 14 항에 있어서,

    상기 온도 검출기는,

    상기 주변 온도의 증가에 비례해서 상기 전류 소모를 증가시키는 것을 특징으로 하는 플래시 메모리 장치.
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20. 주변 온도에 따라서 가변적인 고전압을 발생하는 단계; 그리고

    상기 고전압을 입력받고, 동작 모드 신호 및 어드레스 신호에 응답해서 플래시 메모리 셀들의 소스 라인들 중 선택된 소스 라인을 상기 고전압으로 구동하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 동작 방법.
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24. 제 20 항에 있어서,

    상기 고전압 발생 단계는,

    상기 주변 온도의 증가에 비례해서 상기 고전압을 상승시켜서 발생하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 동작 방법.
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