CN106340318B - 上电复位电路和包括其的半导体存储器件 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 77
- 230000004044 response Effects 0.000 claims abstract description 58
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract description 14
- 238000001514 detection method Methods 0.000 claims description 57
- 230000007423 decrease Effects 0.000 claims description 23
- 230000004913 activation Effects 0.000 claims description 9
- 230000007704 transition Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 18
- 101100481702 Arabidopsis thaliana TMK1 gene Proteins 0.000 description 6
- 230000003213 activating effect Effects 0.000 description 5
- 230000003247 decreasing effect Effects 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000005086 pumping Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 101000934888 Homo sapiens Succinate dehydrogenase cytochrome b560 subunit, mitochondrial Proteins 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 102100025393 Succinate dehydrogenase cytochrome b560 subunit, mitochondrial Human genes 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 235000012773 waffles Nutrition 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C2029/0407—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals on power on
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Abstract
本文提供一种上电复位电路，该上电复位电路包括：分压单元，适用于根据电阻比率来划分外部电源电压以输出分压；信号发生单元，适用于在分压具有设置电平或更高时，输出上电复位信号；以及电阻调节单元，适用于响应于上电复位信号来调节分压单元的电阻比率。
Description
相关申请的交叉引用
本申请要求2015年7月10日提交的申请号为10-2015-0098500的韩国专利申请的优先权，其全部内容通过引用整体合并于此。
技术领域
本公开的各种实施例涉及一种电子设备，更具体地，涉及一种上电复位电路和包括其的半导体存储器件。
背景技术
半导体存储器件是使用半导体(诸如，硅(Si)、锗(Ge)、砷化镓(GaAs)或磷化铟(InP)等)来实现的存储器件。半导体存储器件主要被分类为易失性存储器件和非易失性存储器件。
易失性存储器件是当电源关闭时储存在其中的数据丢失的存储器件。易失性存储器件包括静态RAM(SRAM)、动态RAM(DRAM)或同步DRAM(SDRAM)等。非易失性存储器件是即使当电源关闭时也维持储存在其中的数据的存储器件。非易失性存储器件包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、快闪存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)或铁电RAM(FRAM)等。快闪存储器件主要被划分为或非(NOR)型和与非(NAND)型。
半导体存储器件具有产生上电复位(POR)信号的上电复位电路。半导体存储器件在从其外部接收到外部电源并且初始化内部电路时通过产生POR信号来避免故障。
发明内容
本公开的各种实施例针对一种上电复位电路和包括其的半导体存储器件，该上电复位电路能够执行稳定的上电复位操作和字线放电操作。
本公开的一个实施例提供一种上电复位电路，该上电复位电路包括：分压单元，适用于根据电阻比率来划分外部电源电压以输出分压；信号发生单元，适用于在分压具有设置电平或更高时，输出上电复位信号；以及电阻调节单元，适用于响应于上电复位信号来调节分压单元的电阻比率。
本公开的另一个实施例提供一种半导体存储器件，该半导体存储器件包括：电压供应单元，电压供应单元响应于第一使能信号而操作，并且适用于将操作电压施加至连接至存储单元的字线以及响应于电压检测信号来对字线的电势电平放电；外部电压检测单元，适用于检测外部电源电压减小至第三设置电平或更低并且输出电压检测信号；上电复位电路，适用于检测外部电源电压增大至第一设置电平或更高并且输出上电复位信号，以及检测外部电源电压减小至第二设置电平或更低并且允许上电复位信号的逻辑电平转变；以及控制逻辑，响应于上电复位信号来产生第一使能信号。
本公开的又一个实施例提供一种半导体存储器件，该半导体存储器件包括：上电复位电路，适用于在外部电源电压增大至第一设置电平或更高时，输出第一逻辑电平的上电复位信号，以及在外部电源电压减小至第二设置电平或更低时，输出第二逻辑电平的上电复位信号；外部电压检测单元，适用于在外部电源电压减小至第三设置电平或更低时，输出检测信号；控制逻辑，响应于上电复位信号来产生使能信号；以及放电单元，连接至存储单元的位线，并且适用于响应于使能信号和检测信号来对字线的电势电平放电。第二设置电平可以低于第三设置电平。
附图说明
现在将在下文中参照附图来更充分地描述示例性实施例；然而，它们可以以不同的形式来实施并且不应当被解释为局限于本文所阐述的实施例。更确切地说，这些实施例被提供使得本公开将是彻底和完整的，并且将示例性实施例的范围充分地传达给本领域技术人员。
在附图中，为了说明的清楚，尺寸可以被夸大。将理解的是，当元件被称为在两个元件“之间”，其可以是两个元件之间的唯一的元件，或者也可以存在一个或更多个中间元件。相同的参考标记自始至终指代相同的元件。
图1是图示根据本公开的实施例的半导体存储器件的框图；
图2是图示上电复位电路的电路图；
图3是图示根据本公开的上电复位电路的操作的信号波形图；
图4是图示外部电源电压检测单元的电路图；
图5是图示根据本公开的实施例的外部电源电压检测单元的操作的信号波形图；
图6是图示电压供应单元的框图；
图7是图示存储系统的框图；
图8是图示存储系统的应用示例的框图；以及
图9是图示包括存储系统的计算系统的框图。
具体实施方式
参照之后详细描述的示例性实施例连同附图，本发明的优点和特征以及实现其的方法将是清楚的。因此，本发明不局限于下面的实施例，而是可以其他类型来实施。更确切地说，这些实施例被提供使得本公开将是彻底的，并且将本公开的技术思想传达给本领域技术人员。
另外，如果某些部分被描述为连接至其他部分，则它们不仅直接连接至其他部分，而且在任意其他设备介于其间的情况下间接地连接至其他部分。另外，当元件被称为“包含”或“包括”组件时，除非上下文中明确地另外指示，否则其不排除另一个组件，而是还可以包括其他组件。
图1是图示根据本公开的实施例的半导体存储器件100的框图。
参照图1，半导体存储器件100包括存储单元阵列110、上电复位电路120、控制逻辑130、外部电压检测单元140和电压供应单元150。
存储单元阵列110包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过字线WL连接至电压供应单元150。
多个存储块BLK1至BLKz中的每个包括多个存储单元。作为示例，多个存储单元是非易失性存储单元，且更具体地，多个存储单元可以是基于电荷俘获设备的非易失性存储单元。
多个存储单元之中的连接至单个字线的存储单元被定义为单个页。换句话说，存储单元阵列110由多个页形成。另外，存储单元阵列110的多个存储块BLK1至BLKz中的每个包括多个存储串。多个存储串中的每个包括多个存储单元、源极选择晶体管单元以及直接连接在位线与源极线之间的漏极选择晶体管单元。
当在加电期间，从半导体存储器件的外部供应的外部电源电压VCCE增大至第一设置电平或更高时，上电复位电路120将上电复位信号POR增大至第一逻辑电平。另外，当在掉电期间，外部电源电压VCCE减小至第二设置电平或更低时，上电复位电路120将上电复位信号POR减小至第二逻辑电平。然后，当外部电源电压VCCE进一步减小时，上电复位电路120被禁止。换句话说，在加电和掉电期间，上电复位电路120根据不同的检测参考电平或第一设置电平和第二设置电平来产生不同逻辑电平的上电复位信号POR。此时，第二设置电平可以被设置为低于第一设置电平。
控制逻辑130输出用于激活外部电压检测单元140的使能信号EN_b以及用于激活电压供应单元150的使能信号EN。另外，控制逻辑130响应于从上电复位电路120输出的上电复位信号POR来复位。
外部电压检测单元140响应于从控制逻辑130输出的使能信号EN_b而激活，以及当外部电源电压VCCE掉电且其电势电平降低至第三设置电平或更低时，外部电压检测单元140检测到降低的电势电平并且输出检测信号DTVCC。此时，第三设置电平可以被设置为高于第二设置电平。
电压供应单元150响应于从控制逻辑130输出的使能信号EN来产生要施加至存储单元阵列110的字线WL的操作电压。另外，当外部电源电压VCCE掉电时，电压供应单元150响应于从外部电压检测单元140输出的检测信号DTVCC来将字线WL的电势电平放电至接地电平。
在掉电期间，根据本公开的实施例的半导体存储器件100的上电复位电路120根据作为检测参考电平的第二设置电平(其低于第三设置电平)来输出上电复位信号POR。因此，当在掉电期间，外部电源电压VCCE降低至第三设置电平但高于第二设置电平时，上电复位电路120输出与上电操作相对应的上电复位信号POR。因此，控制逻辑130持续地输出用于激活电压供应单元150的使能信号EN，并且电压供应单元150响应于使能信号EN而维持激活。此时，外部电压检测单元140输出检测信号DTVCC，并且电压供应单元150响应于检测信号DTVCC来执行用于对字线WL放电的操作。
图2是图示参照图1描述的上电复位电路120的电路图。
参照图2，上电复位电路120包括分压单元125、信号发生单元123和电阻调节单元124。
分压单元125包括第一电阻单元121和第二电阻单元122。
第一电阻单元121包括多个晶体管P1至P4。多个晶体管P1至P4串联连接在外部电源电压VCCE的节点与内部节点NA之间，并且多个晶体管P1至P4的栅极连接至接地电压Vss。多个晶体管P1至P4可以由PMOS晶体管形成。
第二电阻单元122包括串联连接在内部节点NA与接地电压Vss之间的多个电阻器R1至R3。
第一电阻单元121和第二电阻单元122根据电阻值比率来划分外部电源电压VCCE，并且将分压施加至内部节点NA。
信号发生单元123用反相器IV来配置。当内部节点NA处的电势电平增大为高于反相器IV的PMOS晶体管的阈值时，信号发生单元123输出逻辑低电平的上电复位信号POR。当内部节点NA处的电势电平减小为低于反相器IV的PMOS晶体管的阈值电压时，信号发生单元123输出逻辑高电平的上电复位信号POR。当外部电源电压VCCE进一步减小时，上电复位信号POR以与外部电源电压VCCE相同的电势电平来输出。
电阻调节单元124包括晶体管P5，晶体管P5连接在第一电阻单元121的晶体管P1和P2之间的节点以及晶体管P3和P4之间的节点。晶体管P5的连接结构可以根据第一电阻单元121的可变电阻值而改变。上电复位信号POR被施加至晶体管P5的栅极。
图3是图示根据本公开的上电复位电路120的操作的信号波形图。
将参照图2和图3来描述上电复位电路的操作。
当在加电期间外部电源电压VCCE增大时，第一电阻单元121和第二电阻单元122根据电阻比率来划分外部电源电压VCCE，并且将分压施加至内部节点NA。当内部节点NA处的电势电平被增大为高于反相器IV的PMOS晶体管的阈值时，信号发生单元123输出逻辑低电平的上电复位信号POR。外部电源电压VCCE在逻辑低电平的上电复位信号POR被输出的时候的电势电平可以被定义为第一设置电平A。
电阻调节单元124响应于逻辑低电平的上电复位信号POR来将第一电阻单元121的电阻值减小设置值。因此，内部节点NA处的电势电平会进一步减小。
外部电源电压VCCE维持某个电平，然后其电势电平在掉电期间降低。因此，当内部节点NA处的电势电平降低至反相器IV的PMOS晶体管的阈值电压之下时，信号发生单元123输出逻辑高电平的上电复位信号POR。外部电源电压VCCE在上电复位信号POR从逻辑低电平转变为逻辑高电平的时候的电势电平可以被定义为第二设置电平B。
在上电期间，电阻调节单元124通过逻辑低电平的上电复位信号POR来调节要降低的第一电阻单元121的电阻值，并且在掉电期间允许第二设置电平B低于第一设置电平A。
在上电期间，以逻辑低电平输出上电复位信号POR。
图4是图示参照图1描述的外部电源电压检测单元140的电路图。
参照图4，外部电源电压检测单元140包括激活单元141、分压单元142和信号发生单元143。
激活单元141包括晶体管P11，并且响应于使能信号EN_b来将外部电源电压VCCE供应至分压单元142。
分压单元142包括多个串联连接的电阻器R11至R14，并且根据电阻比率来划分通过激活单元141供应的外部电源电压VCCE以通过内部节点NB输出分压DV。
信号发生单元143可以由比较器形成。信号发生单元143将分压DV与参考电压Vref进行比较以输出检测信号DTVCC。例如，当分压DV小于参考电压Vref时，输出高电平的检测信号DTVCC。
图5是图示根据本公开的实施例的外部电源电压检测单元140的操作的信号波形图。
将参照图4和图5来描述根据本公开的实施例的外部电源电压检测单元140的操作。
激活单元141在上电之后响应于以低电平激活的使能信号EN_b来将外部电源电压VCCE施加至分压单元142。
分压单元142根据电阻比率来划分外部电源电压VCCE以通过内部节点NB输出分压DV。当外部电源电压VCCE停留在某个电平时，调节分压单元142的电阻比率使得分压DV高于参考电压Vref。
此后，当外部电源电压VCCE掉电时，分压DV的电势电平减小，以及当分压DV低于参考电压Vref时，输出高电平的检测信号DTVCC。外部电源电压VCCE在输出高电平的检测信号DTVCC的时候的电势电平可以被定义为第三设置电压C，第三设置电压C高于参照图1和图3描述的第二设置电压B。
图6是图示参照图1描述的电压供应单元150的框图。
参照图6，电压供应单元150包括高压泵151、块选择单元152、调节器153、高压开关154、放电单元155和通过单元156。
高压泵151响应于从控制逻辑130输出的使能信号EN而被激活，执行泵操作以产生高压Vpp，以及输出高压Vpp。
块选择单元152接收从高压泵151输出的高压Vpp以响应于地址信号ADD来输出与包括在存储单元阵列110中的多个存储块BLK1至BLKz中的至少一个相对应的块选择信号BLKWL。块选择信号BLKWL可以具有高压Vpp的电势电平。
调节器153接收从高压泵151输出的高压Vpp以使用该高压Vpp来产生多个操作电压(例如，编程电压Vpgm、通过电压Vpass、读取电压Vread等)。
高压开关154将从调节器153产生的多个操作电压Vpgm、Vpass和Vread传输至连接至通过单元156的全局字线GWL。
放电单元155连接至全局字线GWL并且在掉电期间响应于检测信号DTVCC来对经由通过单元156连接的字线WL的电势电平放电。
通过单元156响应于从块选择单元152输出的块选择信号BLKWL来将全局字线GWL与字线WL连接。
将参照图1至图6来描述根据本公开的实施例的半导体存储器件的操作。
当在加电期间外部电源电压VCCE增大至第一设置电平A或更高时，上电复位电路120检测到其以输出逻辑低电平的上电复位信号POR。
控制逻辑130响应于逻辑低电平的上电复位信号POR来输出用于激活外部电压检测单元140的使能信号EN_b以及用于激活电压供应单元150的使能信号EN。
电压供应单元150的高压泵151响应于从控制逻辑130输出的使能信号EN而激活，执行泵操作以产生高压Vpp，以及输出高压Vpp。
块选择单元152接收从高压泵151输出的高压Vpp以响应于地址信号ADD来输出与包括在存储单元阵列110中的多个存储块BLK1至BLKz中的至少一个相对应的块选择信号BLKWL。
调节器153接收从高压泵151输出的高压Vpp以使用该高压Vpp来产生多个操作电压(例如，编程电压Vpgm、通过电压Vpass、读取电压Vread等)。
高压开关154将从调节器153产生的多个操作电压Vpgm、Vpass和Vread传输至连接至通过单元156的全局字线GWL。
通过单元156响应于从块选择单元152输出的块选择信号BLKWL来将全局字线GWL与字线WL连接，以将多个操作电压Vpgm、Vpass和Vread施加至字线WL。
此后，当维持在某个电平的外部电源电压VCCE开始逐渐减小时，外部电压检测单元140检测到外部电源电压VCCE减小至第三设置电平C或更低，并且输出检测信号DTVCC。此时，第三设置电平高于第二设置电平。
电压供应单元150的放电单元155响应于检测信号DTVCC来对经由通过单元156连接的字线WL的电势电平放电。
此后，当外部电源电压VCCE进一步减小至第二设置电平B或更低时，上电复位电路120允许上电复位信号POR从逻辑低电平转变为逻辑高电平以及输出上电复位信号POR。
控制逻辑130响应于逻辑高电平的上电复位信号POR来去激活使能信号EN_b和使能信号EN，并且外部电压检测单元140和电压供应单元150的操作被禁止。
根据上述技术，可以通过将外部电源电压VCCE的检测参考电平(其在掉电期间由外部电压检测单元140检测到)设置为高于在上电复位电路120中用于检测掉电的检测参考电平来在掉电期间稳定地执行字线放电操作。
图7是图示包括参照图1描述的半导体存储器件的存储系统的框图。
参照图7，存储系统1000包括半导体存储器件100和控制器1100。
半导体存储器件100可以包括关于图1描述的半导体器件。
控制器1100连接至主机和半导体存储器件100。响应于来自主机的请求，控制器1100访问半导体存储器件100。例如，控制器1100控制半导体存储器件100的读取操作、写入操作、删除操作和后台操作。控制器1100在主机和半导体存储器件100之间提供接口。控制器1100驱动用于控制半导体存储器件100的固件。
控制器1100包括RAM 1110、处理单元1120、主机接口1130、存储器接口1140和错误校正块1150。RAM 1110用作处理单元1120的操作存储器、半导体存储器件100与主机之间的高速缓冲存储器以及半导体存储器件100与主机之间的缓冲存储器中的至少一种。处理单元1120控制控制器1100的全部操作。另外，控制器1100可以临时储存在写入操作中从主机提供的编程数据。
主机接口1130包括用于在主机与控制器1100之间执行数据交换的协议。在实施例中，控制器1200通过包括通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行-ATA协议、并行-ATA协议、小型计算机小接口(SCSI)协议、增强小型磁盘接口(ESDI)协议、集成驱动电路(IDE)协议和私有协议等的各种接口协议中的至少一种来与主机通信。
存储器接口1140执行与半导体存储器件100的接口。例如，存储器接口包括NAND接口或NOR接口。
错误校正块1150通过使用错误校正码来检测以校正从半导体存储器件100接收到的数据中的错误。处理单元1120可以根据来自错误校正块1150的错误校正结果来调节读取电压，以及控制半导体存储器件100执行重新读取。作为实施例，错误校正块可以设置为控制器1100的元件。
控制器1100和半导体存储器件100可以被集成至一个半导体器件。作为实施例，控制器1100和半导体存储器件100可以被集成至一个半导体器件并且形成存储卡。例如，控制器1100和半导体存储器件100可以被集成至一个半导体器件并且形成包括个人计算机存储卡国际协会(PCMCIA)、紧凑型闪存卡(CF)、智能媒体卡(SMC)、记忆棒、多媒体卡(MMC、RS-MMC或微型MMC)、SD卡(SD、迷你SD、微型SD或SDHC)或通用快闪储存器(UFS)等的存储卡。
控制器1100和半导体存储器件100可以被集成至一个半导体器件并且形成固态驱动器。SSD包括形成为将数据储存在半导体存储器中的储存设备，当存储系统1000用作SSD时，可以显著地改善连接至存储系统1000的主机的操作速度。
作为另一个示例，存储系统1000可以设置为包括计算机、超移动PC(UMPC)、工作站、上网本、个人数字助手(PDA)、便携式计算机、网络板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏机、导航设备、黑匣子、数字相机、三维电视、数字录音机、数字音频播放器、数字图像记录仪、数字图像播放器、数字录像机、数字视频播放器、能够在无线环境中收发信息的设备、用于形成家庭网络的各种设备中的一种、用于形成计算机网络的各种电子设备中的一种、用于形成远程信息处理网络的各种电子设备中的一种、RFID设备或用于形成计算系统的各种元件中的一种等的电子设备的各种元件中的一种。
作为实施例，半导体存储器件100或存储系统1000可以以各种类型的封装体来实施。例如，可以以包括层叠式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫包式裸片、晶片形式裸片、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料度量四方扁平封装(MQFP)、薄型四方扁平(TQFP)、小外形(SOIC)、收缩型小外形封装(SSOP)、薄型小外形(TSOP)、薄型四方扁平(TQFP)、系统内封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)或芯片级处理层叠封装(WSP)等的类型来实施封装半导体存储器件100或存储系统1000。
图8是图示参照图7描述的存储系统的应用的框图。
参照图8，存储系统2000包括半导体存储器件2100和控制器2200。半导体存储器件2100包括多个存储芯片。多个半导体存储芯片被划分为多个组。
在图8中，示出了多个组中的每个通过第一通道CH1至第k通道CHk与控制器2200通信。每个半导体存储芯片被配置为与关于图1描述的半导体存储器件100中的一个相同地操作。
每个组通过一个公共通道与控制器2200通信。控制器2200被配置为与关于图7描述的控制器1100相同并且被配置为通过多个通道CH1至CHk来控制半导体存储器件2100的多个存储芯片。
图9是图示包括参照图8描述的存储系统的计算系统的框图。
参照图9，计算系统3000包括中央处理单元3100、RAM 3200、用户接口3300、电源3400、系统总线3500和存储系统2000。
存储系统2000通过系统总线3500电连接至CPU 3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的或由CPU 3100处理的数据被储存在存储系统2000中。
在图9中，半导体存储器件2100被示出为通过控制器2200连接至系统总线3500。然而，半导体存储器件2100可以直接连接至系统总线3500。此时，控制器2200的功能可以由CPU 3100和RAM 3200来执行。
在图9中，关于图8描述的存储系统2000被图示。然而，存储系统2000可以由关于图7描述的存储系统1000代替。作为实施例，计算系统3000可以包括关于图7和图8描述的所有存储系统1000和2000。
根据本公开的实施例，在外部电源电压的掉电期间，可以执行稳定的字线放电操作以减少半导体存储器件的错误。
本文已经公开了示例性实施例，且虽然采用了特定术语，但是仅以通用和描述的意义而非出于限制的目的来使用和解读它们。在某些情况下，自本申请的提交时对本领域技术人员将明显的是，除非另外特别地指出，否则关于特定实施例描述的特征、特性和/或元件可以单独使用或者与关于其他实施例描述的特征、特性和/或元件结合使用。因此，本领域技术人员将理解的是，在不脱离如所附权利要求所阐述的本发明的精神和范围的情况下，可以做出形式和细节上的各种改变。
通过以上实施例可以看出，本发明提供以下技术方案。
技术方案1.一种上电复位电路，包括：
分压单元，适用于根据电阻比率来划分外部电源电压以输出分压；
信号发生单元，适用于在所述分压具有设置电平或更高时，输出上电复位信号；以及
电阻调节单元，适用于响应于上电复位信号来调节分压单元的电阻比率。
技术方案2.根据技术方案1所述的上电复位电路，其中，分压单元包括第一电阻单元和第二电阻单元。
技术方案3.根据技术方案2所述的上电复位电路，其中，第一电阻单元包括串联连接在外部电源电压与内部节点之间的晶体管。
技术方案4.根据技术方案3所述的上电复位电路，其中，第二电阻单元包括串联连接在内部节点与接地电压之间的多个电阻器。
技术方案5.根据技术方案3所述的上电复位电路，其中，电阻调节单元响应于上电复位信号来减小第一电阻单元的电阻值。
技术方案6.根据技术方案1所述的上电复位电路，
其中，当在加电时段期间外部电源电压高于第一设置电平时，上电复位电路输出第一逻辑电平的上电复位信号，以及
其中，当在掉电时段期间外部电源电压低于第二设置电平时，上电复位电路输出第二逻辑电平的上电复位信号。
技术方案7.根据技术方案6所述的上电复位电路，其中，第一设置电平高于第二设置电平。
技术方案8.一种半导体存储器件，包括：
电压供应单元，所述电压供应单元响应于第一使能信号而操作，并且适用于将操作电压施加至连接至存储单元的字线以及响应于电压检测信号来对字线的电势电平放电；
外部电压检测单元，适用于检测外部电源电压减小至第三设置电平或更低并且输出电压检测信号；
上电复位电路，适用于检测外部电源电压增大至第一设置电平或更高并且输出上电复位信号，以及检测外部电源电压减小至第二设置电平或更低并且允许上电复位信号的逻辑电平转变；以及
控制逻辑，响应于上电复位信号来产生第一使能信号。
技术方案9.根据技术方案8所述的半导体存储器件，其中，第三设置电平高于第二设置电平。
技术方案10.根据技术方案8所述的半导体存储器件，其中，电压供应单元包括：
泵单元，适用于响应于第一使能信号来产生高压；
调节器，适用于响应于使能信号来调节所述高压以产生多个操作电压，以及将所述多个操作电压施加至全局字线；
块选择单元，适用于响应于地址信号来产生块选择信号；
通过单元，适用于响应于块选择信号来将全局字线与字线连接；以及
放电单元，连接至全局字线，并且适用于响应于检测信号来对经由通过单元电连接的字线的电势电平放电。
技术方案11.根据技术方案8所述的半导体存储器件，其中，电压检测单元包括：
激活单元，适用于响应于从控制逻辑输出的第二使能信号来接收外部电源电压；
分压单元，适用于根据电阻比率来划分通过激活单元提供的外部电源电压，以输出分压；以及
信号发生单元，适用于将所述分压与参考电压进行比较，以输出检测信号。
技术方案12.根据技术方案8所述的半导体存储器件，其中，上电复位电路包括：
分压单元，适用于根据电阻比率来划分外部电源电压以输出分压；
信号发生单元，适用于在所述分压具有设置电平或更高时，输出上电复位信号；以及
电阻调节单元，适用于响应于上电复位信号来调节分压单元的电阻比率。
技术方案13.根据技术方案12所述的半导体存储器件，其中，分压单元包括第一电阻单元和第二电阻单元。
技术方案14.根据技术方案13所述的半导体存储器件，其中，第一电阻单元包括串联连接在外部电源电压与内部节点之间的晶体管。
技术方案15.根据技术方案14所述的半导体存储器件，其中，第二电阻单元包括串联连接在内部节点与接地电压之间的多个电阻器。
技术方案16.根据技术方案12所述的半导体存储器件，其中，电阻调节单元响应于上电复位信号来减小第一电阻单元的电阻值。
技术方案17.根据技术方案8所述的半导体存储器件，
其中，当在加电时段期间外部电源电压高于第一设置电平时，上电复位电路输出第一逻辑电平的上电复位信号，以及
其中，当在掉电时段期间外部电源电压低于第二设置电平时，上电复位电路输出第二逻辑电平的上电复位信号。
技术方案18.根据技术方案8所述的半导体存储器件，其中，第二设置电平高于第三设置电平。
技术方案19.一种半导体存储器件，包括：
上电复位电路，适用于在外部电源电压增大至第一设置电平或更高时，输出第一逻辑电平的上电复位信号，以及在外部电源电压减小至第二设置电平或更低时，输出第二逻辑电平的上电复位信号；
外部电压检测单元，适用于在外部电源电压减小至第三设置电平或更低时，输出检测信号；
控制逻辑，响应于上电复位信号来产生使能信号；以及
放电单元，连接至存储单元的字线，并且适用于响应于使能信号和检测信号来对字线的电势电平放电，
其中，第二设置电平低于第三设置电平。
技术方案20.根据技术方案19所述的半导体存储器件，其中，在输出第一逻辑电平的上电复位信号之后，用于检测外部电源电压的检测参考电平响应于第一逻辑电平的上电复位信号而从第一设置电平改变为第二设置电平。
Claims (17)
1.一种上电复位电路，包括：
分压单元，被配置成根据电阻比率来划分外部电源电压以输出分压；
信号发生单元，被配置成在所述分压具有设置电平或更高时，输出上电复位信号；以及
电阻调节单元，被配置成响应于上电复位信号来调节分压单元的电阻比率，
其中，分压单元包括第一电阻单元和第二电阻单元，
其中，第一电阻单元包括串联连接在外部电源电压与内部节点之间的晶体管，以及
其中，电阻调节单元响应于上电复位信号来减小第一电阻单元的电阻值。
2.根据权利要求1所述的上电复位电路，其中，第二电阻单元包括串联连接在内部节点与接地电压之间的多个电阻器。
3.根据权利要求1所述的上电复位电路，
其中，当在加电时段期间外部电源电压高于第一设置电平时，上电复位电路输出第一逻辑电平的上电复位信号，以及
其中，当在掉电时段期间外部电源电压低于第二设置电平时，上电复位电路输出第二逻辑电平的上电复位信号。
4.根据权利要求3所述的上电复位电路，其中，第一设置电平高于第二设置电平。
5.一种半导体存储器件，包括：
电压供应单元，所述电压供应单元响应于第一使能信号而操作，并且适用于将操作电压施加至连接至存储单元的字线以及响应于电压检测信号来对字线的电势电平放电；
外部电压检测单元，适用于在检测到外部电源电压减小至第三设置电平或更低时输出电压检测信号；
上电复位电路，适用于在检测到外部电源电压增大至第一设置电平或更高时输出上电复位信号，以及在检测到外部电源电压减小至第二设置电平或更低时允许上电复位信号的逻辑电平转变；以及
控制逻辑，响应于上电复位信号来产生第一使能信号。
6.根据权利要求5所述的半导体存储器件，其中，第三设置电平高于第二设置电平。
7.根据权利要求5所述的半导体存储器件，其中，电压供应单元包括：
泵单元，适用于响应于第一使能信号来产生高压；
调节器，适用于响应于使能信号来调节所述高压以产生多个操作电压，以及将所述多个操作电压施加至全局字线；
块选择单元，适用于响应于地址信号来产生块选择信号；
通过单元，适用于响应于块选择信号来将全局字线与字线连接；以及
放电单元，连接至全局字线，并且适用于响应于检测信号来对经由通过单元电连接的字线的电势电平放电。
8.根据权利要求5所述的半导体存储器件，其中，电压检测单元包括：
激活单元，适用于响应于从控制逻辑输出的第二使能信号来接收外部电源电压；
分压单元，适用于根据电阻比率来划分通过激活单元提供的外部电源电压，以输出分压；以及
信号发生单元，适用于将所述分压与参考电压进行比较，以输出检测信号。
9.根据权利要求5所述的半导体存储器件，其中，上电复位电路包括：
分压单元，适用于根据电阻比率来划分外部电源电压以输出分压；
信号发生单元，适用于在所述分压具有设置电平或更高时，输出上电复位信号；以及
电阻调节单元，适用于响应于上电复位信号来调节分压单元的电阻比率。
10.根据权利要求9所述的半导体存储器件，其中，分压单元包括第一电阻单元和第二电阻单元。
11.根据权利要求10所述的半导体存储器件，其中，第一电阻单元包括串联连接在外部电源电压与内部节点之间的晶体管。
12.根据权利要求11所述的半导体存储器件，其中，第二电阻单元包括串联连接在内部节点与接地电压之间的多个电阻器。
13.根据权利要求9所述的半导体存储器件，其中，电阻调节单元响应于上电复位信号来减小第一电阻单元的电阻值。
14.根据权利要求5所述的半导体存储器件，
其中，当在加电时段期间外部电源电压高于第一设置电平时，上电复位电路输出第一逻辑电平的上电复位信号，以及
其中，当在掉电时段期间外部电源电压低于第二设置电平时，上电复位电路输出第二逻辑电平的上电复位信号。
15.根据权利要求5所述的半导体存储器件，其中，第二设置电平高于第三设置电平。
16.一种半导体存储器件，包括：
上电复位电路，适用于在外部电源电压增大至第一设置电平或更高时，输出第一逻辑电平的上电复位信号，以及在外部电源电压减小至第二设置电平或更低时，输出第二逻辑电平的上电复位信号；
外部电压检测单元，适用于在外部电源电压减小至第三设置电平或更低时，输出检测信号；
控制逻辑，响应于上电复位信号来产生使能信号；以及
放电单元，连接至存储单元的字线，并且适用于响应于使能信号和检测信号来对字线的电势电平放电，
其中，第二设置电平低于第三设置电平。
17.根据权利要求16所述的半导体存储器件，其中，在输出第一逻辑电平的上电复位信号之后，用于检测外部电源电压的检测参考电平响应于第一逻辑电平的上电复位信号而从第一设置电平改变为第二设置电平。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2015-0098500 | 2015-07-10 | ||
| KR1020150098500A KR20170006980A (ko) | 2015-07-10 | 2015-07-10 | 파워 온 리셋 회로 및 이를 포함하는 반도체 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106340318A CN106340318A (zh) | 2017-01-18 |
| CN106340318B true CN106340318B (zh) | 2020-10-02 |
Family
ID=57730208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510917341.XA Active CN106340318B (zh) | 2015-07-10 | 2015-12-10 | 上电复位电路和包括其的半导体存储器件 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9633700B2 (zh) |
| KR (1) | KR20170006980A (zh) |
| CN (1) | CN106340318B (zh) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |