CN101714866A - 半导体器件和将内部电源提供给半导体器件的方法 - Google Patents

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CN101714866A CN200910204037A CN200910204037A CN101714866A CN 101714866 A CN101714866 A CN 101714866A CN 200910204037 A CN200910204037 A CN 200910204037A CN 200910204037 A CN200910204037 A CN 200910204037A CN 101714866 A CN101714866 A CN 101714866A
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Abstract

本发明提供了一种半导体器件和将内部电源提供给半导体器件的方法。该半导体器件包括：降压电路组，其包括多个降压电路，该多个降压电路将外部电源电压降压到预定的电压；多个功能电路，其要求在上电时的复位操作；和上电复位电路，其在从降压电路组提供的内部电源电压超过用于初始化操作所必需的电压电平时将复位命令输出至多个功能电路。降压电路组的多个降压电路被分类成：启动操作降压电路组，其执行从上电开始的降压操作来提供内部电源电压；以及启动不操作降压电路组，其在上电时停止操作以中断内部电源电压的供给。启动不操作降压电路组包括从具有离上电复位电路最短的布线距离的一个降压电路开始连续地选择的多个降压电路。

Description

半导体器件和将内部电源提供给半导体器件的方法
技术领域
本发明涉及半导体器件和将内部电源提供给半导体器件的方法。
具体地，本发明涉及具有如下构造的半导体器件，其中，将外部供给的电源电压降压至内部电源电压，并且内部电源被提供给在半导体器件中设置的各个电路。
背景技术
作为半导体器件的示例，存在已知的使用DRAM存储器单元的半导体存储器。为了增强每个半导体存储器的集成度，组成存储器件的外围晶体管和外围电路已经被小型化。随着存储器器件和外围晶体管的进一步小型化，能够被施加给这些器件的电压被限制为低压，从而确保高的操作可靠性。另一方面，对作为产品的各个半导体存储器来说维持兼容性是重要的。因此，即使以传统的方式从外部供给电源电压，半导体存储器也需要精确地进行操作。
例如，在其中提供1.8V的电压作为外部电源电压的说明书中，当假定依据可靠性能够将高达1.5V的电源电压施加给器件时，必须通过使用在半导体存储器中设置的降压电路来将1.8V的外部电源电压降低至1.5V，并且将由此获得的电压提供给存储器器件和外围晶体管，以作为内部电源电压。
通过上述降压电路将要被提供给外围电路的电压限制到小电压，从而除了确保高可靠性的效果之外，还获得减少各个外围电路的操作电压的振幅和减少半导体存储器的消耗电流的效果。
如上所述，必要的是，半导体器件通过转换从外部供给的电源电压来生成能够在内部电路中使用的内部电源电压。
当降压电路被整合在半导体器件中时，多个降压电路被分散在芯片上。
例如，因为半导体存储器的存储容量增加，导致芯片尺寸的增加；并且随着高速操作已经增加外围电路的消耗电流。
图11是示出使用DRAM存储器单元的现有技术的半导体存储器1的构造的框图。
半导体存储器1包括外围电路10和存储器核心电路20。半导体存储器1被提供有输入/输出数据信号DQ0和DQ1至DQ31、控制信号CE和WE至CLK、地址信号A0和A1至An、电源电压VDD、以及通过键合焊盘的来自于半导体存储器的外部的接地电压GND。
作为外围电路10，存在被设置的数据控制电路11、命令控制电路12、地址控制电路13、以及数据控制电路14。
尽管在图11中未示出，可以设置电源控制电路、测试电路等等。
输入/输出数据信号DQ0至DQ15被输入至数据控制电路11/从数据控制电路11输出，并且输入/输出数据信号DQ16至DQ31被输入至数据控制电路14/从数据控制电路14输出。
存储器核心电路20包括DRAM存储器单元阵列25、阵列数据相关电路21、阵列控制相关电路22、阵列地址相关电路23、以及阵列数据相关电路24。阵列数据相关电路21、阵列控制相关电路22、阵列地址相关电路23、以及阵列数据相关电路24被用于根据从外围电路10接收到的数据、命令以及地址来控制DRAM存储器单元阵列25。
输入/输出数据信号DQ0至DQ15被输入至阵列相关数据电路21/从阵列相关数据电路21输出，并且输入/输出数据信号DQ16至DQ31被输入至阵列相关数据电路24/从阵列相关数据电路24输出。
图12是示出用于将电压提供给外围电路10的电路构造的框图。
电源电压VDD经过降压电路组16，并且变成内部电源电压VDL。然后，内部电源电压VDL被提供给数据控制电路11、命令控制电路12、地址控制电路13、以及数据控制电路14，并且被进一步提供给用于上电之后初始化外围电路的上电复位电路15。
降压电路组16包括被分散的降压电路16V1至16V8。
如上所述分散多个降压电路16V1至16V8，这使能够设计电路以致在半导体存储器的操作期间通过外围电路的操作电流而生成的内部电压的下降被限制到预定电平，以确保操作。
在这样的情况下，通过VDL1、VDL2、VDL3、VDL4以及VDLP分别表示被提供给数据控制电路11、命令控制电路12、地址控制电路13、数据控制电路14以及上电复位电路15的内部电源电压VDL。
图13是示出上电复位电路15的电路图。
图14是示出上电复位电路15的操作的电压波形图。
上电复位电路15包括电阻器元件R1、R2、R3和R4、p型MOSFETMP1和MP2、以及n型MOSFET MN1和MN2。
如图13中所示，假定在这里通过Vr1表示电阻器元件R1和R2之间的节点处的电势；通过Vr2表示p型MOSFET MP1和电阻器元件R3之间的节点处的电势；并且通过Vr3表示电阻器元件R4和n型MOSFETMN1之间的节点处的电势。
还假定R1＝R2；通过Vtp＝-0.4V表达p型MOSFET MP1和MP2中的每一个的阈值电压；并且通过Vtn＝0.4V表达n型MOSFET MN1和MN2中的每一个的阈值电压。
将会参考图14描述上电复位电路15的操作。
在内部电源电压VDLP上升之前，将上电复位电路15的各个节点设置为接地电平(0V)。然后，内部电源电压VDLP开始上升。在这样的情况下，通过使用电阻器元件R1和R2对内部电源电压VDLP进行分割而获得的值，确定电势Vr1。
Vr1＝VDLP×R2/(R1+R2)
从上述公式中显然得知，电势Vr1上升为内部电源电压VDLP的由上述公式表示的比率。
在其中内部电源电压VDLP上升的过程中，在内部电源电压VDLP等于或者高于0V并且低于0.8V的区域中(在时间TRST之前的时间段中)，p型MOSFET MP1的栅极和源极之间的电势差(Vr1-VDLP)没有超过阈值电压Vtp。因此，p型MOSFET MP1处于非导电状态中。
在这样的情况下，电势Vr2被固定在0V，并且n型MOSFET MN1也处于非导电状态中。
当通过电阻器元件R4将Vr3上拉到内部电源电压VDLp时，n型MOSFET MN2被导通，并且输出RST被维持在0V。
当内部电源电压VDLP超过0.8V时(在时间TRST之后的时间段中)，p型MOSFET MP1的栅极和源极之间的电势差(Vr1-VDLP)超过阈值电压Vtp，并且p型MOSFET MP1被呈现导电。然后，随着电势Vr2上升，MN1被呈现导电。当电势Vr3被下拉时，p型MOSFET MP2被导通，并且输出RST变成高电平。
如上所述，在图13中所示的上电复位电路15中，在其中内部电源电压VDLP等于或者高于0V并且低于0.8V的区域中，输出RST变成低电平，并且当内部电源电压VDLP超过0.8V时输出RST变成高电平。
通常，通过将裕量给予内部电源电压VDL的电平，来设置上电复位电路15的反转(inversion)电平(上面示例中的0.8V)，其中，以所述内部电源电压VDL的电平，接收初始化信号RST的电路(例如，数据控制电路11和14、命令控制电路12以及地址控制电路13)能够正常地执行初始化操作。
例如，如果使用0.6V或者更高的内部电源电压VDL，能够正常地初始化数据控制电路11和14、命令控制电路12、以及地址控制电路13，那么与上面示例中的一样，上电复位电路15的反转电平通常被设置为大约0.8V。
另一方面，当上电复位电路15的反转电平上升时，确保了用于初始化的充分的裕量。然而，在正常电路操作期间，故障可能频繁地出现，其中，上电复位电路15响应于内部电源电压VDL的小电压下降，并且再次发起初始化操作。因此，不能够容易地将上电复位电路15的反转电平设置为高电平。
图15是示出现有技术的降压电路16V1至16V8的电路构造的图。
降压电路16V1至16V8中的每一个包括差分电路部16A、电流控制部16B、以及电压电源部16C。差分电路部16A包括p型MOSFETMP12和MP13以及n型MOSFET MN12和MN13。电流控制部16B包括p型MOSFET MP11、电阻器R11、以及n型MOSFET MN11和MN14。电压电源部16C包括p型MOSFET MP14、以及电阻器R12和R13。此外，用于设置输出电压VDL的电平的基准电压VREF被输入至n型MOSFET MN12的栅极。
注意，通过VMON表示电阻器R12和R13之间的节点处的电势。
通过用作差分电路部16A的输入的基准电压VREF和由电阻器R12和R13确定的分压VMON，确定通过降压电路16V1至16V8生成的内部电源电压VDL的电平。
在这样的情况下，通过下面的公式表示电压VMON的电平。
VMON＝VDL×R13/(R12+R13)
当差分电路部16A的比较比率是1∶1时，通过VREF＝VMON表达稳定点，并且获得下面的公式。
VREF＝VMON＝VDL×R13/(R12+R13)
根据此公式，获得下面的公式。
VDL＝VREF×(R12+R13)/R13
在当外部电源电压VDD是1.8V时将内部电源电压VDL设置为1.5V的情况下，显然的是，根据上述公式VREF＝0.75V，满足，例如，R12＝R13。
图16是示出降压电路16V1至16V8的操作的电压波形图。
将会参考图16描述降压电路16V1至16V8的操作。当外部电源电压VDD的上电之后基准电压VREF被设置为0.75V时，降压电路16V1至16V8上升内部电源电压VDL的电平。随着内部电源电压VDL上升，电压VMON的电平也上升。然后，当内部电源电压VDL上升到1.5V时，电压VMON变成0.75V并且满足VREF＝VMON。因此，内部电源电压VDL被控制在1.5V。
如图12中所示，就DC而言，将分别提供给功能电路11至15的内部电源电压VDL1、VDL2、VDL3、VDL4以及VDLP设置为相同的电压电平。然而，由于它们的功能电路的电源布线电阻、寄生电容以及消耗电流的效应，在上电过程或者电路操作期间，就AC而言，内部电源电压的电压电平发生变化。
现在参考图17，其中，所述图17是示出在上电过程的期间内部电源电压VDL上升时的寄生电容的效应的图。
在图17中，水平轴表示时间，并且垂直轴表示内部电源电压VDL的电压电平。
在这里假定降压电路16V1至16V8中的每一个具有与上电过程相对应的小的电源容量。
在图17中，L01表示当使用1mA的恒流启动具有2000pF的寄生电容CL的电路时的电压转换；L02表示启动具有3000pF的寄生电容CL的电路时的电压转换；并且L03表示当使用1mA的恒流启动具有5000pF的寄生电容CL的电路时的电压转换。
如图17中所示，当寄生电容小(例如，CL＝2000pF或者CL＝3000pF)时，随着内部电源电压VDL，电压L01和L02相对快速地上升。同时，当寄生电容大(例如，CL＝5000pF)时，根据内部电源电压VDL，电压L03以显著的延迟上升。
假定在图12中被提供有内部电源电压VDL1的数据控制电路11的寄生电容是2000pF；被提供有内部电源电压VDL2的命令控制电路12的寄生电容是5000pF；被提供有内部电源电压VDL3的地址控制电路13的寄生电容是3000pF；并且分别被提供有内部电源电压VDL4和VDLP的数据控制电路14和上电复位电路15的组合电容是2000pF。为了易于解释，还假定使用1mA的恒流来升压各个寄生电容。图18是示出基于图17中所示的特性图获得的内部电源电压VDL1至VDL4和VDLP中的每一个的上升的电压波形图。注意，图18还示出来自于上电复位电路15的初始化信号RST的变化。
在图18中，分别接收中间电源电压VDL1、VDL4以及VDLP的电路11、14以及15具有小的寄生电容。因此，内部电源电压VDL1、VDL4以及VDLP的电平首先上升。同时，分别接收内部电源电压VDL2和VDL3的电路12和13具有大的寄生电容。因此，内部电源电压VDL2和VDL3的电压具有延迟地上升。
在这样的情况下，当被提供给上电复位电路15的内部电源电压VDLP上升到作为反转电平的0.8V(在时间T1)时，来自于上电复位电路15的初始化信号RST从低电平变成高电平。然后，功能电路11、12、13以及14中的每一个响应于高电平的初始化信号RST执行初始化操作。
同时，在时间T1时，内部电源电压VDL2和VDL3仅分别上升到0.32V和0.53V。如果在内部电源电压VDL2和VDL3处于低电平时完成初始化操作，那么不能正常地执行分别接收内部电源电压VDL2和VDL3的命令控制电路12和地址控制电路13中的每一个的初始化操作。这导致引起在上电之后操作中的故障的问题。
作为用于防止在上电时在初始化操作中引起故障的对策，作为图19中所示的现有技术，公布了，例如，日本未经审查的专利申请公开No.09-153777的图4。
在日本未经审查的专利申请公开No.09-153777中公布的构造中，第一内部电压生成电路18A和上电复位电路15A被设置到外围电路19A，并且第二内部电压生成电路18B和上电复位电路15B被设置到外围电路19B。
上电复位电路15A和上电复位电路15B以上述方式分别被设置到功能电路19A和19B，并从而为功能电路19A和19B中的每一个执行初始化操作。因此，在没有功能电路19A和19B的寄生电容等等的效应的情况下，所有的功能电路能够正常地初始化。
发明内容
现在我们已经发现当简单地采用日本未经审查的专利申请公开No.09-153777中公布的构造时存在问题。
例如，图20示出如下的构造，其中将在日本未经审查的专利申请公开No.09-153777中公布的技术应用于图12中所示的构造。
具体地，上电复位电路15A至15D分别被添加至数据控制电路11、命令控制电路12、地址控制电路13、以及数据控制电路14。
在这样的情况下，如图20中所示，要求有多个上电复位电路15A至15D。这引起要被排列的电路和电线的数目的增加的问题。还出现下述问题，即，当对各个产品执行操作检查时，数倍增加用于评估和优化上电复位电路15A至15D的特性的时间和劳力。此外，数据控制电路11、命令控制电路12、地址控制电路13、以及数据控制电路14的初始化时序相互不同。因此，当功能电路之间的信号被交换时，很难确保能够正常地完成整个半导体器件的初始化操作。
本发明的第一示例性方面是半导体器件，其包括：降压电路组，该降压电路组包括多个降压电路，所述降压电路将外部电源电压降压到预定的电压；多个功能电路，所述多个功能电路要求在上电时的复位操作；以及上电复位电路，所述上电复位电路在从降压电路组提供的内部电源电压超过用于初始化操作所必需的电压电平时，将复位命令输出至多个功能电路。在根据本发明的第一示例性方面的半导体器件中，降压电路组的多个降压电路被分类成启动操作降压电路组和启动不操作降压电路组，所述启动操作降压电路组执行从上电开始的降压操作来提供内部电源电压，所述启动不操作降压电路组在上电时停止操作以中断内部电源电压的供给。此外，启动不操作降压电路组包括从具有离上电复位电路最短的布线距离的一个降压电路开始顺续地选择的多个降压电路。
在此构造中，被设置在靠近上电复位电路的位置处的降压电路在上电时停止操作。因此，被提供给上电复位电路的内部电源电压具有小于被提供给另一个功能电路的内部电源电压的值。结果，被提供给上电复位电路的内部电源电压在最后的时刻上升。因此，当上电复位电路检测到内部电源电压超过用于初始化操作所必需的电压电平时，其它的功能电路的电压充分地上升到高电平。结果，当上电复位电路发出复位命令时，功能电路能够可靠地执行初始化操作。
本发明的第二示例性方面是一种半导体器件，其包括：降压电路组，所述降压电路组包括多个降压电路，所述降压电路将外部电源电压降压到预定的电压；多个功能电路，所述多个功能电路要求在上电时的复位操作；以及上电复位电路，所述上电复位电路在从降压电路组提供的内部电源电压超过用于初始化操作所必要的电压电平时，将复位命令输出至多个功能电路。在根据本发明的第二示例性方面的半导体器件中，降压电路组的多个降压电路被分类成启动操作降压电路组和启动不操作降压电路组，所述启动操作降压电路组执行从上电开始的降压操作来提供内部电源电压，所述启动不操作降压电路组在上电时停止操作以中断内部电源电压的供给。此外，与多个功能电路相比较，上电复位电路具有离被包括在启动操作降压电路组中的降压电路最长的布线距离。
在此构造中，离在上电时操作的降压电路的布线距离最长。因此，被提供给上电复位电路的内部电源电压具有比被提供给其它的功能电路的内部电源电压小的值。因此，当上电复位电路发出复位命令时，功能电路能够可靠地执行初始化操作。
本发明的第三示例性方面是半导体器件，其包括：降压电路组，所述降压电路组包括多个降压电路，所述降压电路将外部电源电压降压到预定的电压；多个功能电路，所述多个功能电路要求在上电时的复位操作；以及上电复位电路，所述上电复位电路在从降压电路组提供的内部电源电压超过用于初始化操作所必需的电压电平时，将复位命令输出至多个功能电路。在根据本发明的第三示例性方面的半导体器件中，降压电路组的多个降压电路被分类成启动操作降压电路组和启动不操作降压电路组，所述启动操作降压电路组执行从上电开始的降压操作来提供内部电源电压，所述启动不操作降压电路组在上电时停止操作以中断内部电源电压的供给。此外，启动不操作降压电路组包括从具有离上电复位电路最短的布线距离的一个降压电路开始顺续地选择的多个降压电路。此外，与多个功能电路相比较，上电复位电路具有离被包括在启动操作降压电路组中的降压电路最长的布线距离。
在此构造中，能够获得与根据本发明的上述示例性方面的构造相类似的操作和效果。即，当上电复位电路发出复位命令时，功能电路能够可靠地执行初始化操作，从而稳定操作。
本发明的第四示例性方面是一种将内部电源提供给半导体器件的方法，该半导体器件包括：降压电路组，所述降压电路组包括多个降压电路，所述降压电路将外部电源电压降压到预定的电压；多个功能电路，所述功能电路要求在上电时的复位操作；以及上电复位电路，所述上电复位电路在从降压电路组提供的内部电源电压超过用于初始化操作所必要的电压电平时，将复位命令输出至多个功能电路，该方法包括使从具有离上电复位电路最短的布线距离的一个降压电路开始顺续地选择的多个降压电路在从上电到输出复位命令的时段期间停止提供内部电源电压。
在此构造中，能够获得与根据本发明的上述示例性方面的构造相类似的操作和效果。
附图说明
结合附图，从某些示例性实施例的以下描述中，以上和其它示例性方面、优点和特征将更加明显，其中：
图1是示出根据本发明的第一示例性实施例的构造的框图；
图2是示出启动不操作降压电路组的降压电路的内部结构的电路图；
图3是示出被包括在启动不操作降压电路组的降压电路的操作的电压波形图；
图4是示出第一示例性实施例的操作的电压波形图；
图5是示出本发明的第二示例性实施例的构造的图；
图6是示出本发明的第三示例性实施例的构造的图；
图7是示出本发明的第四示例性实施例的构造的图；
图8是示出本发明的第五示例性实施例的构造的图；
图9是示出根据本发明的第六示例性实施例的半导体存储器的构造的框图；
图10是示出根据第六示例性实施例的用于将电源提供给外围电路的电源线和降压电路的布局的图；
图11是示出整合DRAM存储器单元的现有技术的半导体存储器的构造的框图；
图12是示出用于将电压提供给外围电路的电路构造的框图；
图13是示出上电复位电路的电路图；
图14是示出上电复位电路15的操作的电压波形图；
图15是示出现有技术的降压电路的电路构造的图；
图16是示出降压电路的操作的电压波形图；
图17是在上电过程期间在内部电源电压VDL上升时寄生电容的效应的图；
图18是示出内部电源电压(VDL1至VDL4，以及VDLP)中的每一个的上升的图；
图19是示出现有技术的上电复位电路的布局的图；以及
图20是示出现有技术内在的问题的图。
具体实施方式
参考在附图中为构成元件给出的参考符号，示出并且描述了本发明的示例性实施例。
(第一示例性实施例)
将会描述根据本发明的第一示例性实施例的半导体器件。
图1是示出根据第一示例性实施例的半导体器件的构造的框图。
在这里省略了与图12中的相类似的图1中的组件的描述。
本示例性实施例具有下述特征。即，依据操作模式将多个降压电路106V1至106V8分类成启动操作降压电路组107A和启动不操作降压电路组107B。
此外，在上电过程期间，在其中上电复位电路105发出初始化操作的时段(其中RST＝低电平的时段)中，启动不操作降压电路组107B的操作被停止。
参考图1，描述了降压电路106V1至106V8、外围电路101至104以及上电复位电路105的布置。
降压电路组106包括分别产生内部电源电压Vint1至Vint8的八个降压电路106V1至106V8。
八个降压电路106V1至106V8被划分成两组。
具体地，八个降压电路106V1至106V8被分类成启动操作降压电路组107A和启动不操作降压电路组107B。
从图1的左侧开始以如下的顺序排列降压电路106V1、106V2、106V3、106V4、106V5、106V6、106V7以及106V8。
将在图1的左侧上示出的一组降压电路106V1、106V2、106V3以及106V4分类成启动操作降压电路组107A。
将在图1的右侧上示出的一组降压电路106V5、106V6、106V7以及106V8分类成启动不操作降压电路组107B。
参考图1，描述外围电路100和上电复位电路105的布局。
从图1的左侧开始以如下的顺序排列数据控制电路101、命令控制电路102、地址控制电路103、以及数据控制电路104，并且将上电复位电路105布置在外围电路100的右侧。
换言之，在降压电路106V1至106V8当中，将被排列在靠近上电复位电路105的侧面上的降压电路106V5至106V8分类作为启动不操作降压电路组107B。
将被排列在远离于上电复位电路105的侧面上的降压电路106V1至106V4分类作为启动操作降压电路组107A。
结果，上电复位电路105被布置在离启动操作降压电路107A的布线距离是最长的位置上。
在这样的情况下，被包括在启动操作降压电路组107A中的降压电路106V1至106V4能够采用如图15中所示的降压电路的已知构造，并且被构造为根据基准电压VREF对从外部供给的电源电压VDD进行降压，并且输出内部电源电压(VDL)。
此外，没有特别地限制组成外围电路100的内部结构的数据控制电路101、命令控制电路102、地址控制电路103、以及数据控制电路104中的每一个的构造和外围电路100的构造。
对于上电复位电路105，能够采用参考图13已经描述的已知的构造。在被提供给上电复位电路105的内部电源电压VDLP超过预定的反转电平之前，初始化信号RST被设置为低电平。当被提供给上电复位电路105的内部电源电压VDLP超过预定的反转电平时，初始化信号RST被设置为高电平。
同时，被包括在启动不操作降压电路组107B中的降压电路106V5至106V8在其中上电复位电路105发出初始化操作的时段(其中RST＝低电平的时段)期间停止操作，并且当上电复位电路105完成初始化操作并且将RST信号设置为高电平时开始操作。
图2是示出启动不操作降压电路组107B的降压电路106V5至106V8中的一个的内部结构的电路图。
在被包括在启动不操作降压电路组107B的降压电路106V5至106V8中的每一个中，n型MOSFET MN16和MN15、p型MOSFET MP15和MP16、以及反相器INV11和INV12被添加至图15中所示的降压电路16，使得引起降压电路106V5至106V8响应于从上电复位电路105输出的初始化信号RST而停止操作。
换言之，像图15中所示的降压电路16一样，被包括在启动不操作降压电路组107B中的降压电路106V5至106V8中的每一个包括差分电路部106A、电流控制部106B、电压电源部106C、以及待机控制部106D，该待机控制部106D响应于来自于上电复位电路105的初始化信号RST而控制待机状态的设置和释放。
待机控制部106D响应于来自于上电复位电路105的初始化信号RST来控制差分电路部106A的操作电流的导通/截止，并且切断用作电压电源部106C的输出晶体管的p型MOSFET MP14的漏电流。
在待机控制部106D中，通过n型MOSFET MN16从上电复位电路105接收到的初始化信号RST穿过反相器INV11，并且被获得作为反相控制信号SI。
在这样的情况下，反相控制信号SI被分支成三个信号，并且被分支的信号中的一个被施加给电流控制部件106B的p型MOSFET MP11的栅极。
此外，在从反相控制信号SI分支的信号被施加于被布置在电流控制部106B的n型MOSFET MN11和MN14的栅极之间的节点与接地GND之间的n型MOSFET MN15的栅极。
此外，从反相控制信号SI分支的信号通过反相器INV12被施加于p型MOSFET MP16的栅极。p型MOSFET MP16的漏极输出被施加于用作电压电源部106C的输出晶体管的p型MOSFET MP14的栅极。
p型MOSFET MP15被设置在通过其n型MOSFET MN16和反相器INV11之间的节点被连接至外部电源VDD的路径上，并且来自于反相器INV11的输出被施加于p型MOSFET MP15的栅极。
图3是示出被包括在启动不操作降压电路组107B中的降压电路(106V5至106V8)的操作的电压波形图。
将会参考图3的电压波形图描述操作。
为了便于解释，在图2中，通过VA表示从反相器INV11输出的反相控制信号SI的电压；通过VB表示反相器INV12的输出的电压电平；通过VNG表示被施加于n型MOSFET MN14的栅极的电压；并且通过VPG表示被施加于p型MOSFET MP14的栅极的电压。
虽然在上电处理期间外部电源电压VDD逐渐地上升，被包括在启动操作降压电路组107A中的降压电路106V1至106V4逐渐地增加(与图1中所示的VDL1和VDL2相对应的)内部电源的输出。
在这样的情况下，假定在时间T2被提供给上电复位电路105的内部电源电压VDLP超过预定的反转电平。
在上电过程期间，外部电源电压VDD从上电开始逐渐地上升。
初始化信号RST从低电平开始。
在当初始化信号RST处于低电平时的时间T2之前的时段期间，在经过反相器INV11之后获得的输出VA的电平为高，并且在进一步经过反相器INV12获得的输出VB的电平为低。
在这样的情况下，由于输出电平VA为高，所以p型MOSFET MP11呈现为非导电的，同时n型MOSFET MN15呈现导电的。
然后，因为电压VNG被连接至GND，所以输出电平VNG变低，并且n型MOSFET MN14被变成非导电，以中断差分电路部106A的操作电流。结果，差分电路部106A被进入操作停止状态。
此外，由于输出电平VB为低，所以p型MOSFET MP16呈现为导电。
然后，输出VPG变成高电平，结果用作电压电源部106C的输出晶体管的p型MOSFET MP14呈现非导电的。
因此，在其中来自于上电复位电路105的初始化信号RST处于低电平(在时间T2之前)的时段中，被包括在启动不操作降压电路组107B中的降压电路(106V5至106V8)维持在它们的操作停止状态中。
接下来，描述在时间T2之后来自于上电复位电路105的初始化信号RST变成高电平的情况。
当来自于上电复位电路的初始化信号RST变成高电平时，电压VA变成低电平。
在这样的情况下，p型MOSFET MP11被导通，同时n型MOSFETMN15被截止。
然后，n型MOSFET MN14被导通，结果差分电路部106A开始操作。
此外，由于输出电平VB变高，所以p型MOSFET MP16处于截止状态下。
因此，当来自于上电复位电路105的初始化信号RST变成高电平(在时间T2之后)，被包括在启动不操作降压电路组107B中的降压电路(106V5至106V8)处于正常操作状态下，并且根据基准电压VREF输出内部电源电压VDL。
接下来参考图4的电压波形图，描述图1中所示的半导体器件的操作(供给内部电源的方法)。
如“现有技术的描述”部分中所述，通过VDL1、VDL2、VDL3、VDL4以及VDLP分别表示被提供给数据控制电路101、命令控制电路102、地址控制电路103、数据控制电路104以及上电复位电路105的内部电源VDL的电压。
在上电之后，通过降压电路106V1至106V4生成的内部电源从时间T0开始上升。这时，然而，作为上电复位电路105的输出的初始化信号RST处于低电平。
因此，被包括在启动不操作降压电路组107B中的降压电路106V5至106V8停止操作，并且只有被包括在启动操作降压电路组107A中的降压电路106V1至106V4操作，以增加内部电源。
因此，电压(VDL3、VDL4、以及VDLP)通过基本电源线WC分别被提供给靠近启动不操作降压电路组107B布置的地址控制电路103、数据控制电路104、以及上电复位电路105。
尤其地，要被提供给上电复位电路105的内部电源电压VDLP通过电源线WC经过最长的距离。
因此，分别被提供给电路101至105的内部电源电压(VDL1、VDL2、VDL3、VDL4、以及VDLP)的电压电平上升，同时保持下述关系。
(VDL1或者VDL2)＞VDL3＞VDL4＞VDLP
注意，图4示出的是如下关系，假定内部电源电压VDLP上的寄生电容的效应极其地小，并且满足VDL4＝VDLP。
从启动操作降压电路组107A供给的内部电压进一步上升。然后，在时间T2，上电复位电路105的内部电源电压VDLP上升到0.8V。
然后，来自于上电复位电路105的初始化信号RST从低电平变成高电平，从而将复位命令提供给电路101至104中的每一个。
在这样的情况下，被提供上电复位电路105的内部电压VDLP最后上升，并因此分别被提供给电路101至104的内部电源电压VDL1至VDL4超过用于初始化操作所必要的电压(0.8V)。
因此，在此状态下分别被提供给电路101至104的内部电源电压VDL1至VDL4确保正常地完成电路101至104中的每一个的初始化操作。
此外，如参考图2和图3上面所述，当来自于上电复位电路105的初始化信号RST变成高电平时，启动不操作降压电路组107B的降压电路106V5至106V8从停止状态变成操作状态。
因此，在时间T2之后，能够提供被要求用于外围电路101至104以执行复位操作和其后的连续操作的所需消耗电流。
根据具有上述构造的第一示例性实施例，能够获得下述效果。
(1)在本示例性实施例中，存在被采用的如下构造，其中降压电路组106被分类成启动操作降压电路组107A和启动不操作降压电路组107B，并且在启动之后，使得被布置在上电复位电路105的侧面上的启动不操作降压电路组107B的降压电路106V5至106V8停止操作。
结果，在启动之后，被提供给上电复位电路105的电压VDLP具有延迟地上升。因此，当在上电复位电路105中检测到反转电平的电压(0.8V)时，被提供给其它的电路101至104的电压能够被设置为完全地超过用于初始化操作(复位操作)所必要的电压(例如，0.6V)。
因此，启动之后，能够可靠地执行所有电路101至104的初始化操作，并且还能够确保初始化操作之后执行的正常操作。
(2)在本示例性实施例中，为了可靠地执行所有电路101至104的初始化操作，没有为电路101至104中的每一个设置上电复位电路，而是仅仅为整个电路101至104设置了一个上电复位电路105。
因此，根据本示例性实施例，高电平的初始化信号RST能够一次提供给所有的电路101至104，从而用于所有电路101至104的复位时序相互匹配。
结果，在不引起由于复位时序中的变化的任何操作故障的情况下，能够可靠地确保激活之后的操作。
此外，与设置多个上电复位电路的情况相比较，仅要求有一个上电复位电路105，其有助于减少器件制造的成本和尺寸。
(3)为了可靠地执行所有电路101至104的初始化操作，也能够采用用于将裕量给予上电复位电路的反转电平的构造。然而，像现有技术中的一样，在本示例性实施例中，能够将上电复位电路的反转电平抑制到能够确保各个电路的初始化操作的电平。
结果，即使当内部电源电压快速地下降，也能够防止上电复位电路引起由于过多响应而导致的故障，并且能够稳定系统操作。
(4)当降压电路组106被分类成包括启动不操作降压电路组107B的两组，存在被采用的如下构造，其中来自于上电复位电路105的初始化信号RST被输入至被包括在启动不操作降压电路组107B中的降压电路106V5至106V8中的每一个，并且在接收低电平的初始化信号RST之后，引起降压电路106V5至106V8停止操作。
这消除了设置用于执行降压电路106V5至106V8的停止控制的附加电路的需要，其防止尺寸和制造成本的增加。
在停止控制的期间，降压电路106V5至106V8使用传统地设置的上电复位电路105和其它的电路101至104。因此，电路构造保持简单，而操作是复杂的。因此，与本发明的应用相关联的成本能够被最小化。
此外，通过将待机控制部106D添加至传统的降压电路的构造中，能够实现被包括在启动不操作降压电路组107B中的降压电路106V5至106V8的构造。因此，通过微小的设计变化能够实现本发明。
[第二示例性实施例]
接下来，将会描述本发明的第二示例性实施例。
图5是示出第二示例性实施例的构造的图。
第二示例性实施例的基本构造与第一示例性实施例的相类似。
第二示例性实施例在上电复位电路105和外围电路101至104的布局中，以及在启动不操作降压电路组107B的布局中不同于第一示例性实施例。
参考图5，上电复位电路105被布置在外围电路101至104之间，即，图5中的命令控制电路102和地址控制电路103之间的中心区域中。
因此，启动操作降压电路组207A被布置在图5的左侧和右侧上，并且启动不操作降压电路组207B被布置在中心部分上。
从图5的左侧开始通过206V1至206V8分别表示降压电路。
将被设置在图5的左侧上的两个降压电路206V1至206V2和被设置在图5的右侧上的两个降压电路206V7至206V8分类作为启动操作降压电路组207A。
将被设置在中心部分上的四个降压电路206V3至206V6分类作为不操作降压电路组207B。
在这样的构造中，将被设置在上电复位电路105的侧面上的降压电路206V3至206V6分类作为启动不操作降压电路组207B。
在本第二示例性实施例中，关于上电之后内部电压的上升，被布置在靠近启动操作降压电路组(206V1、206V2、206V7以及206V8)的位置上的被提供给数据控制电路101和104的内部电源电压(VDL1和VDL4)首先上升，并且被布置在靠近启动不操作降压电路组207B的位置上的被提供给上电复位电路105的内部电源电压VDLP具有延迟地上升。
因此，被提供给各个电路的内部电源电压(VDL1、VDL2、VDL3、VDL4以及VDLP)的电压电平上升，同时保持下述关系。
(VDL1、VDL4)＞(VDL2、VDL3)＞VDLP
因此，与图1中所示的第一示例性实施例中的一样，能够确保正常的初始化操作。
[第三示例性实施例]
接下来，将会参考图6描述本发明的第三示例性实施例。
在第三示例性实施例中，地址控制电路103的电源(VDL3)被布置在从基本电源线WC分支的电源分支线WB中。
参考图6，降压电路306V1至306V8被分类成启动操作降压电路组307A(306V1至306V4、306V7、以及306V8)和启动不操作降压电路组307B(306V5至306V6)。
上电复位电路105被布置在其中布置了启动不操作降压电路307B的电源分支线WB的末端上。
在第三示例性实施例中，电源分支线WB的一端被连接至基本电源线WC，并因此上电复位电路105被布置在电源分支线WB的另一端上。将内部电源提供给电源分支线WB的降压电路306V5和306V6被分类作为启动不操作降压电路组307B。
结果，上电复位电路105被布置在离启动操作降压电路组307A的布线距离在所有的电路101至105当中是最长的位置上。
在第三示例性实施例中，关于上电之后内部电压的上升，其中布置了启动操作降压电路组307A的基本电源线WC的电压(VDL1、VDL2、以及VDL4)首先上升，并且其中布置了上电复位电路105的电源分支线WB的电压(VDL1和VDLP)具有延迟地上升。
因此，内部电源电压的电压电平上升，同时保持下述关系。
(VDL1、VDL2、VDL4)＞VDL3＞VDLP
因此，与图1中所示的第一示例性实施例中的一样，能够确保正常的初始化操作。
[第四示例性实施例]
接下来，将会参考图7描述本发明的第四示例性实施例。
在第四示例性实施例中，命令控制电路102和地址控制电路103的电源(VDL2和VDL3)被布置在从基本电源线WC分支的电源分支线WB中。
参考图7，降压电路406V1至406V8被分类成启动操作降压电路组407A(406V1、406V2、406V7、以及406V8)和启动不操作降压电路组407B(406V3至406V6)。
上电复位电路105被布置在其中布置了启动不操作降压电路组407B的电源分支线WB的末端上。
在第四示例性实施例中，电源分支线WB的一端被连接至基本电源线WC，并因此上电复位电路105被布置在电源分支线WB的另一端。将内部电源提供给电源分支线WB的降压电路406V3至406V6被分类作为启动不操作降压电路组407B。
结果，上电复位电路105被布置在离启动操作降压电路组407A的布线距离在所有的电路101至105当中是最长的位置上。
在第四示例性实施例中，关于上电之后内部电压的上升，其中布置了启动操作降压电路组407A的基本电源线的电压(VDL1和VDL4)首先上升，并且其中布置了上电复位电路105的电源分支线的电压(VDL1、VDL3、以及VDLP)具有延迟地上升。
因此，内部电压的电压电平上升，同时保持下述关系。
(VDL1、VDL4)＞VDL2＞VDL3＞VDLP
因此，与图1中所示的第一示例性实施例中的一样，能够确保正常的初始化操作。
[第五示例性实施例]
接下来，将会参考图8描述本发明的第五示例性实施例。
在第五示例性实施例中，命令控制电路102和地址控制电路103的电源(VDL2和VDL3)被布置在从基本电源线WC分支的电源分支线WB中。
电源分支线WB的两端被连接至基本电源线WC。
参考图8，降压电路506V1至506V8被分类成启动操作降压电路组507A(506V1、506V2、506V7、以及506V8)和启动不操作降压电路组507B(506V3至506V6)。
上电复位电路105被布置在其中布置了启动不操作降压电路组507B的电源分支线WB的中心部分上。
在第五示例性实施例中，电源分支线WB的两端被连接至基本电源线WC。
因此，上电复位电路105被布置在电源分支线WB的中心部分上，并且将内部电源提供给电源分支线WB的降压电路506V3至506V6被分类作为启动不操作降压电路组507B。
结果，上电复位电路105被布置在离启动操作降压电路组507A的布线距离在所有的电路101至105当中是最长的位置上。
在第五示例性实施例中，关于上电之后内部电压的上升，其中布置了启动操作降压电路组407A的基本电源线WC的电压(VDL1和VDL4)首先上升，并且其中布置了上电复位电路105的电源分支线WB的电压(VDL2、VDL3、以及VDLP)具有延迟地上升。
因此，内部电源电压的电压电平上升，同时保持下述关系。
(VDL1、VDL4)＞(VDL2、VDL3)＞VDLP
因此，与图1中所示的第一示例性实施例中的一样，能够确保正常的初始化操作。
[第六示例性实施例]
接下来，将会参考图9和图10描述本发明的第六示例性实施例。
图9是示出根据第六示例性实施例的半导体存储器的构造的框图。
参考图9，沿着半导体存储器1的两侧排列键合焊盘。命令控制电路102和地址控制电路103被布置在上侧，并且数据控制电路101和104被布置在下侧。
图10是示出用于将电源提供给如图9中所示的外围电路(101至104)的降压电路和电源线的布局的图。
参考图10，用于提供内部电源的基本电源线WC具有环路形状。
降压电路606V1至606V8被分类成启动操作降压电路组607A(606V3、606V4、606V5、以及606V6)和启动不操作降压电路组607B(606V1、606V2、606V7、以及606V8)。
在这样的情况下，启动操作降压电路组607A(606V3、606V4、606V5、以及606V6)被布置在半导体存储器1的上侧上，并且启动不操作降压电路组607B(606V1、606V2、606V7、以及606V8)被布置在半导体存储器1的下侧上。上电复位电路105被布置在处于其中布置了启动不操作降压电路607B的半导体存储器1的下侧的数据控制电路101和数据控制电路104之间。在此布局中，上电复位电路105被布置在离启动操作降压电路组607A的布线距离在所有的电路101至105当中是最长的位置上。
在第六示例性实施例中，关于上电之后内部电压的上升，处于其中布置了启动操作降压电路组607A的上侧的电压(VDL2和VDL3)首先上升，并且处于其中布置了上电复位电路105的下侧的电压(VDL1、VDL4、以及VDLP)具有延迟地上升。
因此，内部电源电压的电压电平上升，同时保持下述关系。
(VDL2、VDL3)＞(VDL1、VDL4)＞VDLP
因此，与图1中所示的第一示例性实施例中的一样，能够确保正常的初始化操作。
本发明不限于上述示例性实施例，并且在不脱离本发明的范围的情况下能够以各种方式进行修改。
用于各个电路的初始化所必要的电压(0.6V)和上电复位电路的反转电平仅仅是说明性的，并且它们不限于上述数值。
虽然在上述示例性实施例中已经描述仅采用了一个上电复位电路的情况，但是可以为每个模块设置单个上电复位电路，或者如有必要，可以为整个系统设置多个上电复位电路。
虽然在上述示例性实施例中已经描述作为示例的半导体存储器，但是本发明不限于半导体存储器，并且能够广泛地应用于各种半导体器件。此外，本发明不限于在上述示例性实施例中示出的外围电路(功能电路)。
在上述示例性实施例中，已经描述了其中采用已知的降压电路构造来作为被包括在启动操作降压电路组中的降压电路的情况。
通过此种构造，能够应用现有技术，并且启动操作降压电路组的降压电路小于启动不操作降压电路组的降压电路，这有助于减少器件的尺寸。
同时，被包括在启动操作降压电路组中的降压电路可以采用与启动不操作降压电路组的图2中所示的降压电路相同的构造。
然而，在这样的情况下，替代被输入至图2中所示的降压电路的RST信号，输入信号根据电源电压VDD在上电之后上升，并且被固定在预定的高电平处。
在此构造中，启动不操作降压电路组中的降压电路具有与启动操作降压电路组的降压电路相同的构造，其有助于设计和制造工艺。
虽然已经按照若干示例性实施例描述了本发明，但是本领域的技术人员将理解，在所附的权利要求的精神和范围内可以对本发明进行各种修改，并且本发明并不限于上述的示例。
此外，权利要求的范围不受到上述的示例性实施例的限制。
此外，应当注意的是，申请人意在涵盖所有权利要求要素的等同形式，即使在后期的审查过程中的修改亦是如此。
本领域的技术人员能够根据需要组合第一至第六示例性实施例。

Claims (7)

1.一种半导体器件，包括：
降压电路组，所述降压电路组包括多个降压电路，所述降压电路将外部电源电压降压到预定的电压；
多个功能电路，所述多个功能电路要求在上电时的复位操作；以及
上电复位电路，所述上电复位电路在从所述降压电路组提供的内部电源电压超过用于初始化操作所必需的电压电平时，将复位命令输出至所述多个功能电路，其中
所述降压电路组的所述多个降压电路被分类成启动操作降压电路组和启动不操作降压电路组，所述启动操作降压电路组执行从上电开始的降压操作来提供所述内部电源电压，所述启动不操作降压电路组在上电时停止操作以中断所述内部电源电压的供给，并且
所述启动不操作降压电路组包括从具有离所述上电复位电路最短的布线距离的一个降压电路开始顺序地选择的所述多个降压电路。
2.一种半导体器件，包括：
降压电路组，所述降压电路组包括多个降压电路，所述降压电路将外部电源电压降压到预定的电压；
多个功能电路，所述多个功能电路要求在上电时的复位操作；以及
上电复位电路，所述上电复位电路在从所述降压电路组提供的内部电源电压超过用于初始化操作所必需的电压电平时，将复位命令输出至所述多个功能电路，其中
所述降压电路组的所述多个降压电路被分类成启动操作降压电路组和启动不操作降压电路组，所述启动操作降压电路组执行从上电开始的降压操作来提供所述内部电源电压，所述启动不操作降压电路组在上电时停止操作以中断所述内部电源电压的供给，并且
与所述多个功能电路相比较，所述上电复位电路具有离被包括在所述启动操作降压电路组中的所述降压电路最长的布线距离。
3.一种半导体器件，包括：
降压电路组，所述降压电路组包括多个降压电路，所述降压电路将外部电源电压降压到预定的电压；
多个功能电路，所述多个功能电路要求在上电时的复位操作；以及
上电复位电路，所述上电复位电路在从所述降压电路组提供的内部电源电压超过用于初始化操作所必需的电压电平时，将复位命令输出至所述多个功能电路，其中
所述降压电路组的所述多个降压电路被分类成启动操作降压电路组和启动不操作降压电路组，所述启动操作降压电路组执行从上电开始的降压操作来提供所述内部电源电压，所述启动不操作降压电路组在上电时停止操作以中断所述内部电源电压的供给，
所述启动不操作降压电路组包括从具有离所述上电复位电路最短的布线距离的一个降压电路开始顺续地选择的所述多个降压电路，并且
与所述多个功能电路相比较，所述上电复位电路具有离被包括在所述启动操作降压电路组中的所述降压电路最长的布线距离。
4.根据权利要求1所述的半导体器件，其中，被包括在所述启动不操作降压电路组中的所述降压电路在接收到来自于所述上电复位电路的所述复位命令之前保持操作停止状态，并且在接收到所述复位命令时开始所述降压操作。
5.根据权利要求2所述的半导体器件，其中，被包括在所述启动不操作降压电路组中的所述降压电路在接收到来自于所述上电复位电路的所述复位命令之前保持操作停止状态，并且在接收到所述复位命令时开始所述降压操作。
6.根据权利要求3所述的半导体器件，其中，被包括在所述启动不操作降压电路组中的所述降压电路在接收到来自于所述上电复位电路的所述复位命令之前保持操作停止状态，并且在接收到所述复位命令时开始所述降压操作。
7.一种将内部电源提供给半导体器件的方法，所述半导体器件包括：降压电路组，所述降压电路组包括多个降压电路，所述降压电路将外部电源电压降压到预定的电压；多个功能电路，所述多个功能电路要求在上电时的复位操作；以及上电复位电路，所述上电复位电路在从所述降压电路组提供的内部电源电压超过用于初始化操作所必需的电压电平时，将复位命令输出至所述多个功能电路，所述方法包括：
使从具有离所述上电复位电路最短的布线距离的一个降压电路开始顺续地选择的所述多个降压电路在从上电到输出所述复位命令的时段期间停止提供所述内部电源电压。
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