JP2007265540A

JP2007265540A - ツェナーザップｐｒｏｍ回路およびその動作方法

Info

Publication number: JP2007265540A
Application number: JP2006089667A
Authority: JP
Inventors: Tomohiro Matsunaga; 朋弘松永
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2006-03-29
Filing date: 2006-03-29
Publication date: 2007-10-11

Abstract

【課題】１０〜２０ｍＡ程度の低電流でザップして形成した細いＡｌフィラメント線から成るツェナーザップ素子を用いても、信頼性的に長寿命で、長期間にわたって使用が可能なツェナーザップＰＲＯＭ回路を提供する。
【解決手段】通常動作モードに移る前のリードモード時にのみツェナーザップ素子１にリード電流を印加して各ビットのデータを読み、そのデータをラッチ回路６に出力する。通常の回路動作時では、ツェナーザップ素子１に電流を印加せずにリードモード時に読み込んだデータをラッチ回路６より出力する。
【選択図】図１

Description

本発明は、ツェナーザップを用いたＰＲＯＭ回路に関するものである。

従来から、ツェナーザップを用いたＰＲＯＭ（プログラマブル・リード・オンリー・メモリー）回路（以下、ツェナーザップＰＲＯＭ回路と言う）は、各ビットのツェナーザップ素子のザップを行うザップモード、通常の回路動作を行う通常モードで動作する。通常モードにおいて、常時、全ビットのツェナーザップ素子に電流を印加して各ビットのデータを読み込み、動作回路へ伝達する方法および回路構成が用いられている。

従来のツェナーザップＰＲＯＭ回路について説明する。
図５（ａ）（ｂ）は特許文献１のツェナーザップＰＲＯＭ回路１ビット分の回路図とタイミングチャートを示す。

図５において、１は各ビットのデータを記録するツェナーザップ素子、２はザップするビットのツェナーザップ素子１を選択し、ザップ電流を印加するためのトランジスタ、３は通常モード時において、ザップされた各ビットに一定のリード電流がＶｃｃより流れ、他のビットへ流れ込みを防止するための流れ込み防止ダイオード、４は出力端子側の回路を保護するための保護ダイオード、５はＶｃｃからのリード電流による電圧降下を発生させるための抵抗である。

各ビットのツェナーザップ素子１をザップするザップモード時の動作と、ザップした各ビットのデータを読み出して動作回路に出力する通常モード時の動作について説明する。
ザップモード時において、ザップするビットに割り当てられているツェナーザップ素子１を各ビットごとに順番にザップする。まず、ザップするビットのトランジスタ２をオンし、その他のビットのトランジスタ２はオフし、ザップするビットのツェナーザップ素子１を選択する。次に共通端子ＰＥより１５０〜２００ｍＡの電流パルスを印加する。電流パルスは、流れ込み防止ダイオード３および駆動用トランジスタ２を通してツェナーザップ素子１に流れ込みザップされる。ザップされるとツェナーザップ素子１のコンタクト−コンタクト間に１０〜２０Ω程度のＡｌのフィラメントが形成され、ダイオードからＡｌ線となる。

通常動作モード時において、全てのビットのトランジスタ２をオンする。ザップされたビットのツェナーザップ素子１は１０〜２０Ω程度の抵抗であるため、Ｖｃｃより抵抗５、保護ダイオード４を通してリード電流が流れる。リード電流は、流れ込み防止ダイオード３により他のビットには流れない。その結果、ザップされた各ビットの抵抗５の両端には一定の同じ電圧が発生し、出力端子ｏｕｔの電圧は“Ｌ”レベルになる。通常、Ｖｃｃ＝３Ｖ、抵抗５は約３０ＭΩで、リード電流は約０．１μＡ程度である。また、ザップされていないビットについては、リード電流は流れず抵抗５の両端の電圧は０Ｖで、出力端子の電圧は“Ｈ”レベルになる。
特開２００５−１８２８９９（図３）

しかしながら、上記従来の構成では、通常の回路動作時において、ザップされたツェナーザップ素子１には、リード電流が流れるためＡｌフィラメント線が断線しないよう常時１５０ｍＡ〜２００ｍＡ程度のザップ電流を印加して太いＡｌフィラメント線を形成する必要がある。

その結果、ザップ電流１５０ｍＡ〜２００ｍＡを印加させるためのトランジスタ２、および流れ込み防止ダイオード３のセルサイズが大きくなり、特にビット数が多くＰＲＯＭ回路の占有面積率が大きい場合、製品のチップ面積が大きくなる問題点がある。

本発明は上記従来の問題点を解決するもので、ザップされる臨界の低電流でザップした細いＡｌフィラメント線でも長期間使用ができ、セルサイズを小さくすることができ、チップサイズを小さくすることができるツェナーザップＰＲＯＭ回路を提供することを目的とする。

本発明に係るツェナーザップを用いたＰＲＯＭ回路は、ツェナーザップ素子に接続されて書き込み電流を駆動するトランジスタと、前記ツェナーザップ素子に電気的に接続されて読み出し電流を制御するスイッチ素子と、前記ツェナーザップ素子の出力側に入力端子が接続されたラッチ回路とを備え、前記ラッチ回路の出力端子からデータを読み出すことを特徴とする。

上記の構成において、前記ツェナーザップ素子と共通端子の間に接続された流れ込み防止ダイオードと、前記ツェナーザップ素子と前記スイッチ素子の間に接続された保護ダイオードをさらに備えたことが好ましい。

上記の構成において、前記トランジスタがバイポーラトランジスタ、ＭＯＳトランジスタ又はサイリスタであることが好ましい。
上記の構成において、前記スイッチ素子がバイポーラトランジスタ又はＭＯＳトランジスタであることが好ましい。

また、本発明に係るツェナーザップＰＲＯＭ回路の動作方法は、ツェナーザップ素子に接続されて書き込み電流を駆動するトランジスタと、前記ツェナーザップ素子に電気的に接続されて読み出し電流を制御するスイッチ素子と、前記ツェナーザップ素子の出力側に入力端子が接続されたラッチ回路とを備え、前記ラッチ回路の出力端子からデータを読み出すツェナーザップＰＲＯＭ回路を動作させるに際し、通常の回路動作をする前に、前記トランジスタを作動させて前記ツェナーザップ素子に書き込み電流を印加してデータを書き込むザップモードを実行し、前記トランジスタを遮断した後に、前記スイッチ素子を作動させて前記ツェナーザップ素子に読み出し電流を流して書き込まれたデータを読み出すと共に、読み出したデータを前記ラッチ回路に入力して前記データを保持するリードモードを実行し、前記スイッチ素子を遮断した後に、通常の回路動作を行って前記ラッチ回路が保持する前記データを出力する通常モードを実行することを特徴とする。

上記の構成において、前記リードモードでは、パルス信号を用いて前記スイッチ素子を作動させると共に、前記ラッチ回路のクロック端子に前記パルス信号を入力することが好ましい。

本発明に係るツェナーザップＰＲＯＭ回路およびその動作方法は、電源を投入してからツェナーザップＰＲＯＭ回路へパルスを入力することでリードモードになり、全ビットのツェナーザップ素子１へリード電流を流して、各ビットのツェナーザップ素子が未ザップかザップ済みかのデータを読み、そのデータをラッチ回路へ入力する。その後、通常の回路動作モードになり、全ビットのツェナーザップ素子へ電流を印加しない状態にし、リードモード時に読み込んだデータをラッチ回路から出力する。

上記の構成によると、リードモード時にのみツェナーザップ素子に電流が印加され、通常の回路動作モードでは電流が印加されないため、１５０〜２００ｍＡのザップ電流を流して太いＡｌフィラメント線を形成する必要がなく、ザップされる臨界の電流１０〜２０ｍＡ程度の低電流でザップした細いＡｌフィラメント線でも、長期間使用ができる。したがって、前記トランジスタ、流れ込み防止ダイオードのセルサイズを小さくすることができ、ＰＲＯＭ回路の占有面積率が大きい製品では製品チップサイズが小さくなる。

実際、ＴＣＸＯ（温度補償型水晶発振器）向けアナログＬＳＩにおいてＰＲＯＭ回路は２０〜３０ビットから構成されており、チップ全体の約３４％を占めている。電流能力２００ｍＡのトランジスタ２、流れ込み防止ダイオード３を約１／１０の２０ｍＡに相当するセルサイズまで縮小（約１／１０）すると、ＰＲＯＭ回路部の面積は約５８％縮小され、製品チップ全体の占有面積率は約２０％に低減される。

以下、本発明の実施形態について図１〜図４に基づいて説明する。
なお、従来例と同一の構成については同一の符号を付けて説明する。
図１は本発明のツェナーザップＰＲＯＭ回路を示し、ツェナーザップ素子１のアノード端子に接続されて書き込み電流を駆動するトランジスタ２と、ツェナーザップ素子１のカソード端子に電気的に接続されて読み出し電流を制御するスイッチ素子７と、ツェナーザップ素子１のカソード端子に入力端子ＩＮが電気的に接続されたラッチ回路６とを備え、ラッチ回路６の出力端子ＯＵＴからデータを読み出す。

従来例を示した図５と異なるのは、リードモード時に読み込んだデータを通常動作時に出力し続けるラッチ回路６、ツェナーザップ素子１へリード電流を流すか流さないかを制御するスイッチ素子としてのＰチャンネルＭＯＳトランジスタ７が追加されている点である。

ラッチ回路６は、クロック端子ＣＫに入力されている信号に応じて出力端子ＯＵＴの信号が変化する。クロック端子ＣＫが“Ｈ”レベル時は、入力端子ＩＮの信号をそのまま出力端子ＯＵＴへ出力し、クロック端子ＣＫが“Ｌ”レベル時は、“Ｌ"レベルに変化する前の“Ｈ"レベル時に入力された信号を出力端子ＯＵＴに出力し、入力端子ＩＮの信号が変化しても出力端子ＯＵＴの信号は変化しない。

ツェナーザップ素子１、ザップするビットのツェナーザップ素子１を選択しザップ電流を印加するためのトランジスタ２、通常モード時において、ザップされた各ビットに一定のリード電流がＶｃｃより流れて他のビットへ流れ込みを防止するための流れ込み防止ダイオード３、出力端子側の回路を保護するための保護ダイオード４、Ｖｃｃからのリード電流による電圧降下を発生させるための抵抗５などは図５と同じである。

動作に基づいて回路構成を更に詳しく説明する。
まず、通常の回路動作をさせる前に、ザップモードに設定して回路特性のトリミングを行う。図２（ａ）は図２（ｂ）にハッチングで示されているザップモードにおける各部のレベルを回路図中に記入したものである。

ザップモード時において、ザップするビットに割り当てられているツェナーザップ素子１を各ビットごとに順番にザップする。
通常の回路動作を行う前に、図３(ｂ)にハッチングで示すようにリセット端子ＲＳＴにリセットパルスが入力され、ツェナーザップＰＲＯＭ回路はリードモードとなる。図３（ａ）はリードモードにおける各部のレベルを回路図中に記入したもので、全ビットのツェナーザップ素子１に記憶されているデータを読み出し、ラッチ回路６へ出力する。

リセット端子ＲＳＴにリセットパルスが入力された後、ラッチ回路６は、電源が０ボルトになるまで、リードモード時に読み出したデータを動作回路へ出力し続ける。
リードモード後、通常モードとなり、ツェナーザップ素子１に電流が流れない状態にする。なお、図４（ａ）は図４（ｂ）においてハッチングで示されている通常モードにおける各部のレベルを回路図中に記入したものである。

上記のザップモード、リードモード、通常モードにおけるツェナーザップＰＲＯＭ回路の状態について詳しく説明する。
ザップモード時における各部のレベルは、図２（ａ）に示した通りで、ザップするビットのトランジスタ２をオン、その他のビットのトランジスタ２はオフし、ザップするビットのツェナーザップ素子１を選択する。次に共通端子ＰＥより１０〜２０ｍＡの電流パルスを印加する。電流パルスは、流れ込み防止ダイオード３およびトランジスタ２を通してツェナーザップ素子１に流れ込みザップされる。ザップされるとツェナーザップ素子１のコンタクト−コンタクト間に１００〜１０００Ω程度のＡｌのフィラメントが形成され、ダイオードからＡｌ線となる。

リードモード時における各部のレベルは、図３（ａ）に示した通りで、共通端子ＰＥをオープン、全ビットのトランジスタ２をオンし、同時にリセット端子ＲＳＴが“Ｈ"レベルで、ＰチャンネルＭＯＳトランジスタ７がオンとなり、ツェナーザップ素子１がザップされているビットでは、ＰチャンネルＭＯＳトランジスタ７、抵抗５、保護ダイオード４を通してツェナーザップ素子１にリード電流が流れる。リード電流は、流れ込み防止ダイオード３により他のビットは流れない。その結果、ザップされた各ビットの抵抗５の両端には一定の同じ電圧が発生し、ラッチ回路６の入力端子ＩＮに“Ｌ"レベルが入力される。また、ザップされていないビットについては、リード電流は流れず抵抗５の両端の電圧は０Ｖでラッチ回路６の入力端子ＩＮに“Ｈ"レベルが入力される。ラッチ回路６のクロック端子ＣＫは、リセット端子ＲＳＴに接続されているため、“Ｈ"レベルで、ラッチ回路６の入力端子ＩＮに入力されているデータがそのまま出力端子ＯＵＴに出力される。

通常モード時における各部のレベルは、図４（ａ）に示した通りで、共通端子ＰＥをオープン、全ビットの駆動用トランジスタ２をオンし、リセット端子ＲＳＴが“Ｌ"レベルで、ＰチャンネルＭＯＳトランジスタ７がオフとなり、全ビットのツェナーザップ素子１へ電流が流れない。また、ラッチ回路６のクロック端子ＣＫが“Ｌ"レベルで、“Ｈ"レベルのリードモード時に読み込んだデータを出力端子ＯＵＴより出力する。

このように、リードモード時にのみツェナーザップ素子１に電流が印加され、通常の回路動作モードでは電流が印加されないため、ザップされる臨界の電流１０〜２０ｍＡ程度の低電流でザップした細いＡｌフィラメント線でも、長期間使用ができる。その結果、トランジスタ２、流れ込み防止ダイオード３のセルサイズを小さくすることができ、ＰＲＯＭ回路の占有面積率が大きい製品でもチップサイズを小さくすることができる。

なお、本実施形態において、駆動用のトランジスタ２はバイポーラトランジスタであるが、これに代えてＭＯＳトランジスタあるいはサイリスタでも良い。また、スイッチ素子はＰチャンネルＭＯＳトランジスタ７であるが、これに代えてＮチャンネルＭＯＳトランジスタあるいはバイポーラトランジスタでも良い。

本発明は、トリミング技術による回路特性の調整が必須で、更にチップサイズの縮小化が要求される携帯電話向けアナログＬＳＩ等の半導体製品分野において極めて有用である。

本実施形態に係るツェナーザップＰＲＯＭ回路の回路図本実施形態に係るザップモード時の回路図およびタイミングチャート本実施形態に係るリードモード時の回路図およびタイミングチャート本実施形態に係る通常モード時の回路図およびタイミングチャート従来のツェナーザップＰＲＯＭ回路のザップモード時の回路図およびタイミングチャート従来のツェナーザップＰＲＯＭ回路の通常モード時の回路図およびタイミングチャート

符号の説明

１ツェナーザップ素子
２トランジスタ
３流れ込み防止ダイオード
４保護ダイオード
５抵抗
６ラッチ回路
７ＰチャンネルＭＯＳトランジスタ

Claims

ツェナーザップ素子に接続されて書き込み電流を駆動するトランジスタと、
前記ツェナーザップ素子に電気的に接続されて読み出し電流を制御するスイッチ素子と、
前記ツェナーザップ素子の出力側に入力端子が接続されたラッチ回路と
を備え、前記ラッチ回路の出力端子からデータを読み出す
ツェナーザップＰＲＯＭ回路。
前記ツェナーザップ素子と共通端子の間に接続された流れ込み防止ダイオードと、
前記ツェナーザップ素子と前記スイッチ素子の間に接続された保護ダイオードをさらに備えたことを特徴とする
請求項１に記載のツェナーザップＰＲＯＭ回路。
前記トランジスタがバイポーラトランジスタ、ＭＯＳトランジスタ又はサイリスタであることを特徴とする
請求項１に記載のツェナーザップＰＲＯＭ回路。
前記スイッチ素子がバイポーラトランジスタ又はＭＯＳトランジスタであることを特徴とする
請求項１に記載のツェナーザップＰＲＯＭ回路。
ツェナーザップ素子に接続されて書き込み電流を駆動するトランジスタと、前記ツェナーザップ素子に電気的に接続されて読み出し電流を制御するスイッチ素子と、前記ツェナーザップ素子の出力側に入力端子が接続されたラッチ回路とを備え、前記ラッチ回路の出力端子からデータを読み出すツェナーザップＰＲＯＭ回路を動作させるに際し、
通常の回路動作をする前に、前記トランジスタを作動させて前記ツェナーザップ素子に書き込み電流を印加してデータを書き込むザップモードを実行し、
前記トランジスタを遮断した後に、前記スイッチ素子を作動させて前記ツェナーザップ素子に読み出し電流を流して書き込まれたデータを読み出すと共に、読み出したデータを前記ラッチ回路に入力して前記データを保持するリードモードを実行し、
前記スイッチ素子を遮断した後に、通常の回路動作を行って前記ラッチ回路が保持する前記データを出力する通常モードを実行する
ツェナーザップＰＲＯＭ回路の動作方法。
前記リードモードでは、パルス信号を用いて前記スイッチ素子を作動させると共に、前記ラッチ回路のクロック端子に前記パルス信号を入力することを特徴とする
請求項５に記載のツェナーザップＰＲＯＭ回路の動作方法。