JP5592599B2 - 半導体装置 - Google Patents

Description

本発明は、レーザー切断ヒューズまたは電気的破壊ヒューズなどを用いて、製造後の内部電圧調整またはタイミング調整をする半導体記憶装置の技術に関する。

半導体記憶装置では、レーザー切断ヒューズ、電気的破壊ヒューズなどを用いて、製造後の内部電圧調整、タイミング調整などを行っているが、一旦破壊したはずのヒューズが復活する、あるいは、逆に、本来破壊されていてはいけないはずのヒューズが破壊されるといった問題があった。

このため、従来の半導体記憶装置では、例えば、電気的破壊ヒューズのような信頼度の低いヒューズを使用する場合には、１ビットの情報を記録するために２本のヒューズを使用し、２本のヒューズのうちいずれかのヒューズが破壊されていれば破壊されていると見做す、又は、両方が破壊されない限り破壊されていると見做さないといった方法によって、信頼度を確保していた。

例えば、特許文献１には、２本のヒューズの片側の端子をＭＯＳスイッチで直接つなぐことによって、ＯＲとして動作させる方式が開示されており、この方式を用いると比較的小さい面積でＯＲ動作を行うことが可能である。しかし、この方式では、片方のヒューズが、本来接続されるべきでない電位に短絡されるような故障が発生した場合、ＯＲとして正常に動作しない問題があった。

また、特許文献２には、２本のヒューズそれぞれに対応して破壊状態を記憶する２個のラッチ回路を用意し、更に、２個のラッチ回路の出力のＯＲ又はＡＮＤを取る論理回路を用意することで信頼度を確保することが開示されている。

図９は、上述した特許文献２に記載された半導体記憶装置の一例である。ここでは、ヒューズ判定回路１０５は、ヒューズ破壊と判定した場合にＨｉｇｈ（ハイレベル）を出力するものとすると、ヒューズ１０１またはヒューズ１０２のいずれか一方が破壊と判定されれば、この回路全体からの出力、すなわち、ＯＲ回路１１０からの出力はＨｉｇｈ、つまり、ヒューズ破壊と判定されるように構成されている。

特開２００７−０８０３０２号公報 特開２００６−１０８３９４号公報

しかしながら、この図９に示した特許文献２に示す半導体記憶装置においては、２本のヒューズそれぞれに対応して、ラッチ回路１０６と１０７との２個のラッチ回路が必要となるという問題があった。このラッチ回路１０６または１０７の回路を、図１０に示す。更に、ラッチ回路１０６と１０７との出力のＯＲ又はＡＮＤを取る論理回路も必要となる（この場合は、ＯＲ回路１１０も必要となる）ことから、全体としての回路面積が増大してしまうという問題があった。

本発明は、このような事情に鑑みてなされたもので、その目的は、製造後の内部電圧調整またはタイミング調整などを行うためのヒューズが、本来接続されるべきでない電位に短絡されるような故障が発生した場合においても正常に動作するとともに、ヒューズの破壊または非破壊の判定に対する信頼度を向上しつつ、ヒューズを判定するための回路全体のチップ面積を低減できる半導体記憶装置を提供することにある。

この発明は、複数の不揮発性素子のそれぞれの情報をまとめた結果を一つの情報として記憶する、セットリセット端子を備えるフリップフロップを有し、前記それぞれの情報が、前記フリップフロップのセット端子へ連続に入力され、前記フリップフロップのリセット端子によって予め初期化された第１の状態が、前記それぞれの情報のうちのいずれかの情報の情報値によって第２の状態へ反転する、ことを特徴とする半導体装置である。

この発明によれば、半導体記憶装置が、複数のヒューズまたはアンチヒューズと、複数のヒューズまたはアンチヒューズを順に選択するセレクタ回路と、セレクタ回路により選択されたヒューズまたはアンチヒューズが切断されているか否かに基づき、ＬｏｗからＨｉｇｈ、または、ＨｉｇｈからＬｏｗの一方向のみにデータをセット可能な片方向ラッチ回路とを有することにより、ヒューズの破壊または非破壊の判定に対する信頼度を向上しつつ、ヒューズを判定するための回路全体のチップ面積を低減できる半導体記憶装置を提供することが可能となる。

すなわち、この発明によれば、半導体記憶装置が、複数本のヒューズのＯＲ又はＡＮＤを取ってヒューズ読み出し結果の信頼度を上げる場合に、複数回に分割してヒューズを順に選択して判定し、ＬｏｗからＨｉｇｈ又は、ＨｉｇｈからＬｏｗの一方向のみにデータをセット可能なラッチ回路、すなわち、片方向にのみデータをセット可能なラッチ回路である片方向ラッチ回路に順にヒューズの判定結果を入力し、この片方向ラッチ回路１つで、複数本のヒューズのＯＲ又はＡＮＤの結果を得ることが可能である。

また、この発明によれば、半導体記憶装置が、ヒューズを順に選択して判定するために、製造後の内部電圧調整またはタイミング調整などを行うためのヒューズが、本来接続されるべきでない電位に短絡されるような故障が発生した場合においても正常に動作することが可能である。

＜第１の実施形態＞
以下、図面を参照して、本発明の実施形態について説明する。図１〜図３は、この発明の一実施形態による半導体記憶装置の回路図である。図１は、本発明における半導体記憶装置の一例としての回路図である。図２は図１の半導体記憶装置における後述する片方向ラッチ回路６の一例としての回路図であり、図３は図１の半導体記憶装置における後述するヒューズ判定制御回路３の一例としての回路図である。なお、各部に対応する部分には同一の符号を付け、その説明を省略するものとする。

まず、図１を参照して、本実施形態における半導体記憶装置について説明する。この半導体記憶装置は、１ビットの情報を記録するために複数のヒューズを有するが、ここでは、半導体記憶装置が、ヒューズ１とヒューズ２との２つのヒューズを用いて１ビットの情報を記録する場合について、説明する。

この半導体記憶装置は、ヒューズ１とヒューズ２との２つのヒューズを有する。また、この半導体記憶装置は、外部から入力されるヒューズ判定リセット信号ＦＲとヒューズ判定パルス信号ＦＰとに基づき、ヒューズ選択信号ＦＳ（第１の制御信号）、ヒューズ判定信号ＦＤ（第４の制御信号）、ラッチイネーブル信号ＬＥ（第３の制御信号）、および、プリチャージ信号ＰＣ（第２の制御信号）を発生するヒューズ判定制御回路３を有する。なお、このヒューズ判定リセット信号ＦＲのＨｉｇｈパルスと、ヒューズ判定パルス信号ＦＰのＨｉｇｈパルスとは、たとえば、本実施形態による半導体記憶装置が起動される場合に、外部の制御装置が生成して出力するものである。また、本実施形態の説明においては、電位において、ハイレベルをＨｉｇｈと称し、ロウレベルをＬｏｗと称して説明する。

また、この半導体記憶装置は、ヒューズ選択信号ＦＳに基づきヒューズ１とヒューズ２とのうちいずれか１つのヒューズを選択するセレクタ回路４と、ヒューズ判定制御回路３からのヒューズ判定信号ＦＤに基づき、セレクタ回路４が選択したヒューズの破断状態を判定するヒューズ判定回路５と、を有する。

また、この半導体記憶装置は、ラッチイネーブル信号ＬＥ及びプリチャージ信号ＰＣによって制御されヒューズ判定回路５の出力を受け、所定の場合にヒューズ判定回路５の出力を記憶するＬｏｗからＨｉｇｈの一方向のみにデータをセット可能な片方向ラッチ回路６を有する。

この片方向ラッチ回路６のプリチャージ端子ＰＲＥには、ヒューズ判定制御回路３からのプリチャージ信号ＰＣが入力され、イネーブル端子ＥＮには、ヒューズ判定制御回路３からのラッチイネーブル信号ＬＥが入力される。また、この片方向ラッチ回路６のデータ端子Ｄには、ヒューズ判定回路５からのヒューズ判定結果信号ＦＪが入力される。また、この片方向ラッチ回路６の出力端子Ｑより、ラッチ出力信号ＬＯが出力される。

次に、図２を用いて、図１の片方向ラッチ回路６の一例としての回路について説明する。図２に示すように、本実施形態における片方向ラッチ回路６は、電源電位と接地電位との間に直列に接続された第１のＰＭＯＳトランジスタ６１と、第１のＮＭＯＳトランジスタ６２と、第２のＮＭＯＳトランジスタ６３と、を有する。

すなわち、この第１のＰＭＯＳトランジスタ６１のソース端子は電源電位に接続され、第１のＰＭＯＳトランジスタ６１のドレイン端子は、第１のＮＭＯＳトランジスタ６２のドレイン端子に接続されている。また、第１のＮＭＯＳトランジスタ６２のソース端子は、第２のＮＭＯＳトランジスタ６３のドレイン端子に接続されている。また、第２のＮＭＯＳトランジスタ６３のソース端子は、接地電位に接続されている。

また、この片方向ラッチ回路６は、この第１のＰＭＯＳトランジスタ６１と第１のＮＭＯＳトランジスタ６２との接続ノード（接続ノードＸと称する）に、入力端子が接続されている出力インバータ回路（Ｏｕｔｐｕｔ Ｉｎｖｅｒｔｅｒ）６４と、入力端子が出力インバータ回路６４の出力端子に接続されるとともに、出力端子が出力インバータ回路６４の入力端子に接続されているフィードバックインバータ回路（Ｆｅｅｄｂａｃｋ ｉｎｖｅｒｔｅｒ）６５と、を有する。

なお、このフィードバックインバータ回路６５の出力端子は、第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとの接続ノードである接続ノードＸと、出力インバータ回路６４の入力端子との接続ノード（接続ノードＹと称する）に接続されていてもよい。

ここで、第１のＰＭＯＳトランジスタ６１のゲート端子は、片方向ラッチ回路６のプリチャージ端子ＰＲＥに対応し、このプリチャージ端子ＰＲＥには、ヒューズ判定制御回路３からのプリチャージ信号ＰＣが入力される。また、第１のＮＭＯＳトランジスタ６２のゲート端子は、片方向ラッチ回路６のデータ端子Ｄに対応し、このデータ端子Ｄには、ヒューズ判定回路５からの出力信号であるヒューズ判定結果信号ＦＪが入力される。

また、第２のＮＭＯＳトランジスタのゲート端子は、片方向ラッチ回路６のイネーブル端子ＥＮに対応し、このイネーブル端子ＥＮには、ヒューズ判定制御回路３からのラッチイネーブル信号ＬＥが入力される。また、出力インバータ回路６４の出力端子、または、出力インバータ回路６４の出力端子とフィードバックインバータ回路６５の入力端子との接続ノード（接続ノードＺと称する）は、片方向ラッチ回路６の出力端子Ｑに対応し、この出力端子Ｑからラッチ出力信号ＬＯを出力する。

次に、図３を参照して、図１で説明したヒューズ判定制御回路３の一例としての構成について説明する。このヒューズ判定制御回路３は、第１の遅延回路３１と、入力が第１の遅延回路の出力に接続された第２の遅延回路３２と、非同期セット付きＤ型フリップフロップ回路３３と、第１のインバータ回路３４（第５のインバータ回路）と第２のインバータ回路３５（第１のインバータ回路）とで構成されている。

ここで、第１の遅延回路３１の入力端子及びＤ型フリップフロップ回路３３のクロック端子ＣＫには、ヒューズ判定パルス信号ＦＰが外部から入力される。また、Ｄ型フリップフロップの非同期セット端子Ｓ及び第２のインバータ回路３５の入力には、ヒューズ判定リセット信号ＦＲが外部から入力される。

また、第１の遅延回路３１の出力は、第２の遅延回路３２の入力端子に入力されるとともに、ヒューズ判定信号ＦＤとして、図１に示したヒューズ判定回路５に出力される。また、第２の遅延回路３２の出力は、ラッチイネーブル信号ＬＥとして図１に示した片方向ラッチ回路６に出力される。また、第２のインバータ回路３５の出力はプリチャージ信号ＰＣとして、図１に示した片方向ラッチ回路６に出力される。

また、Ｄ型フリップフロップ回路３３の出力端子Ｑからの出力は、ヒューズ選択信号ＦＳとして、図１に示したセレクタ回路４に出力されるとともに、第１のインバータ回路３４に入力される。そして、この第１のインバータ回路３４の出力は、Ｄ型フリップフロップ回路３３のデータ入力端子Ｄに接続されている。

このヒューズ判定制御回路３は、ヒューズの判定開始段階において外部から入力されるパルス信号であるヒューズ判定リセット信号ＦＲと、ヒューズ判定リセット信号ＦＲに続いて、複数のヒューズまたはアンチヒューズの個数に応じて、外部から入力される複数のパルス信号であるヒューズ判定パルス信号ＦＰとに基いて、プリチャージ信号ＰＣとヒューズ選択信号ＦＳとヒューズ判定信号ＦＤとラッチイネーブル信号ＬＥとを生成して出力する。

すなわち、このヒューズ判定制御回路３は、片方向ラッチ回路６がラッチしているデータをリセットすることを示すプリチャージ信号ＰＣを生成して片方向ラッチ回路６に出力する。また、このヒューズ判定制御回路３は、ヒューズ１またはヒューズ２である複数のヒューズの中から、いずれかのヒューズを順に選択するためのヒューズ選択信号ＦＳを生成してセレクタ回路４に出力する。また、このヒューズ判定制御回路３は、セレクタ回路４により選択されたヒューズが切断されているか否かを判定することを示すヒューズ判定信号ＦＤを順に生成してヒューズ判定回路５に出力する。また、このヒューズ判定制御回路３は、ヒューズ判定回路５が判定した結果をラッチすることを示すラッチイネーブル信号ＬＥを生成して片方向ラッチ回路６に出力する。

ここで、図９を用いて説明した従来技術による半導体記憶装置の構成と、図１を用いて説明した本実施形態による半導体記憶装置の構成とを対比すると、使用しているラッチ回路の数は、従来技術が２個であるのに対して、本実施形態では１個であり、本実施形態による半導体記憶装置が、従来技術の半導体記憶装置に対比して、ラッチ回路の個数が少ないことがわかる。

また、それぞれで使用しているラッチ回路についても、図９中のラッチ回路１０６または１０７（図１０に一例を示す）と、図１中の片方向ラッチ回路６（図２に一例を示す）とにおいて、それぞれで使用されているＭＯＳトランジスタの個数を比較すると、ＣＭＯＳ回路ではインバータ回路はＰＭＯＳとＮＭＯＳから構成されるため、図２に一例を示した本実施形態において用いられるラッチ回路の方が、図１０に一例を示した従来技術において用いられるラッチ回路に対比して、回路規模が小さいことがわかる。

従って、図１に記載の本実施形態による半導体記憶装置の回路規模は、図９の従来技術による半導体記憶装置よりも、回路規模が小さく、小面積で実現が可能な回路となる。

尚、図１および図３を用いて説明したヒューズ判定制御回路３は、図９および図１０を用いて説明した従来技術による半導体記憶装置に対比して、新たに必要となる回路であるが、このヒューズ判定制御回路３自体は、多数存在するヒューズに対して１個あれば良い回路であるため、全体の面積に与える影響は少ない。

＜半導体記憶装置の動作の説明＞
次に、図４〜図６を用いて、図１〜図３を用いて説明した本実施形態の半導体記憶装置の動作について説明する。この半導体記憶装置は、次に説明するように、所定の手順でヒューズ判定動作を行うことにより、図９に示す従来例と同様に、ヒューズの破断状態の信頼度を高める動作を行うことが可能である。

なお、この実施形態において、セレクタ回路４は、ヒューズ選択信号ＦＳがＬｏｗの場合にヒューズ１を選択し、ヒューズ選択信号ＦＳがＨｉｇｈの場合にヒューズ２を選択するものとして説明する。また、ヒューズ判定回路５は、セレクタ回路４により選択されたヒューズに対して、ヒューズ破壊状態と判定した場合に、Ｈｉｇｈを出力し、ヒューズ破壊状態でないと判定した場合に、Ｌｏｗを出力するものとして説明する。

また、この半導体記憶装置には、ヒューズ判定リセット信号ＦＲのＨｉｇｈのパルスが入力された後、判定するヒューズの個数に応じたヒューズ判定パルス信号ＦＰのＨｉｇｈのパルスが入力されるものとして説明する。本実施形態においては、判定するヒューズの個数は、ヒューズ１とヒューズ２との２個であるため、この半導体記憶装置には、ヒューズ判定リセット信号ＦＲのＨｉｇｈのパルスが１つ入力された後、ヒューズ判定パルス信号ＦＰのＨｉｇｈのパルスが２つ入力される。

また、以降の説明においては、半導体記憶装置に入力される２つのヒューズ判定パルス信号ＦＰのＨｉｇｈのパルスのうち、最初に入力されるヒューズ判定パルス信号ＦＰを第１のヒューズ判定パルス信号ＦＰのＨｉｇｈパルスと称し、次に入力されるヒューズ判定パルス信号ＦＰを第２のヒューズ判定パルス信号ＦＰのＨｉｇｈパルスと称して説明する。

＜第一の場合：ヒューズ１およびヒューズ２がいずれも正常に破壊された場合＞
第一の場合として、ヒューズ１およびヒューズ２が、いずれも正常に破壊されている場合の半導体記憶装置の動作について、図４を用いて説明する。

ヒューズ判定動作が開始されると、まず、ヒューズ判定制御回路３にヒューズ判定リセット信号ＦＲのＨｉｇｈのパルスが外部から入力されることにより（図４−Ａ）、このヒューズ判定制御回路３内の第２のインバータ回路３５がプリチャージ信号ＰＣのＬｏｗパルスを発生するとともに（図４−Ｂ）、ヒューズ判定制御回路３内のＤ型フリップフロップ回路３３がＨｉｇｈにセットされ、Ｄ型フリップフロップ回路３３が出力するヒューズ選択信号ＦＳはＨｉｇｈとなる（図４−Ｃ）。

なお、Ｄ型フリップフロップ回路３３が出力するヒューズ選択信号ＦＳはＨｉｇｈであるため、Ｄ型フリップフロップ回路３３のデータ入力端子Ｄには、Ｄ型フリップフロップ回路３３が出力するＨｉｇｈであるヒューズ選択信号ＦＳが、第１のインバータ回路３４により論理反転されて、Ｌｏｗが入力される。

また、このヒューズ判定制御回路３が発生したプリチャージ信号ＰＣのＬｏｗパルスは、片方向ラッチ回路６のプリチャージ端子ＰＲＥに入力され、片方向ラッチ回路６が出力するラッチ出力信号ＬＯをＬｏｗにリセットする（図４−Ｄ）。この場合の片方向ラッチ回路６の動作は、図２に示す片方向ラッチ回路６の回路図で、プリチャージ端子ＰＲＥがＬｏｗに落ちることで、接続ノードＸの電位がＨｉｇｈにプリチャージされ、出力端子ＱがＬｏｗに遷移することによって実現される。なお、一旦、接続ノードＸの電位がＨｉｇｈになると、フィードバックインバータ回路６５の作用で、接続ノードＸの電位がＨｉｇｈに保持されるため、出力端子Ｑの電位はＬｏｗに保持されることになる。

次に、半導体記憶装置に第１のヒューズ判定パルス信号ＦＰのＨｉｇｈパルスがＤ型フリップフロップ回路３３のクロック端子ＣＫに外部から入力されたことに応じて（図４−Ｅ）、Ｄ型フリップフロップ回路３３のデータ入力端子にはＬｏｗが入力されているために、Ｄ型フリップフロップ回路３３にはＬｏｗがセットされ、Ｄ型フリップフロップ回路３３が出力するヒューズ選択信号ＦＳはＬｏｗとなる（図４−Ｆ）。このＬｏｗとなったヒューズ選択信号ＦＳがＤ型フリップフロップ回路３３から入力されたセレクタ回路４は、ヒューズ１を選択する。

なお、Ｄ型フリップフロップ回路３３が出力するヒューズ選択信号ＦＳがＬｏｗとなるため、Ｄ型フリップフロップ回路３３のデータ入力端子Ｄには、Ｄ型フリップフロップ回路３３が出力するＬｏｗであるヒューズ選択信号ＦＳが、第１のインバータ回路３４により論理反転されて、Ｈｉｇｈが入力される。

また、半導体記憶装置に第１のヒューズ判定パルス信号ＦＰのＨｉｇｈパルスが外部から入力されたことに応じて、ヒューズ判定制御回路３の第１の遅延回路３１が、入力されたヒューズ判定パルス信号ＦＰのＨｉｇｈパルスを第１の遅延回路３１による第１の遅延時間だけ遅らせた信号として、ヒューズ判定信号ＦＤのＨｉｇｈパルスを発生する（図４−Ｇ）。このヒューズ判定制御回路３の第１の遅延回路３１により発生されたヒューズ判定信号ＦＤのＨｉｇｈパルスは、ヒューズ判定回路５に入力される。

ここで、第１の遅延回路３１によるヒューズ判定パルス信号ＦＰに対するヒューズ判定信号ＦＤのＨｉｇｈパルスの遅延量（第１の遅延時間）は、例えば、１０ｎｓとする。この第１の遅延量として、たとえば、ヒューズ選択信号ＦＳによりセレクタ回路４が選択してから、この選択されたヒューズをヒューズ判定回路５が判定できるまでの期間に相当する遅延量が予め設定されている。

上述したようにセレクタ回路４がヒューズ１を選択している状態において、ヒューズ判定信号ＦＤのＨｉｇｈパルスがヒューズ判定回路５に入力されたことに応じて、ヒューズ判定回路５は、ヒューズ１の破壊判定を実行する。

ここでは、ヒューズ１、２がいずれも破壊された場合について説明しているため、すなわち、ヒューズ１が破壊されているため、ヒューズ判定回路５は、ヒューズ判定信号ＦＤのＨｉｇｈパルスが入力されてから、ヒューズの破壊判定に必要な時間の経過後、ヒューズ判定結果信号ＦＪをＨｉｇｈとして出力する（図４−Ｈ）。

次に、ヒューズ判定制御回路３が、ヒューズ判定パルス信号ＦＰのＨｉｇｈパルスを第１の遅延回路３１及び第２の遅延回路３２で遅らせた信号として、ラッチイネーブル信号ＬＥのＨｉｇｈパルスを発生する（図４−Ｉ）。

ここで、第１の遅延回路３１及び第２の遅延回路３２によるヒューズ判定パルス信号ＦＰからの遅延量の合計は、例えば、２０ｎｓとする。上記に説明したように、第１の遅延回路３１によるヒューズ判定パルス信号ＦＰに対するヒューズ判定信号ＦＤのＨｉｇｈパルスの遅延量（第１の遅延時間）を、例えば、１０ｎｓとする場合には、この第２の遅延回路３２による遅延量は、例えば、１０ｎｓである。

なお、この第２の遅延回路３２による遅延量は、たとえば、ヒューズ判定信号ＦＤに応じて片方向ラッチ回路６のデータセット端子Ｄに入力されるヒューズ判定回路５からのヒューズ判定結果信号ＦＪに対して、片方向ラッチ回路６のイネーブル端子ＥＮに入力されるラッチイネーブル信号ＬＥが、セットアップ時間を満たすようにするための予め定められた時間である。

このヒューズ判定制御回路３が発生したラッチイネーブル信号ＬＥのＨｉｇｈパルスは片方向ラッチ回路６に入力される。この片方向ラッチ回路６は、ラッチイネーブル信号ＬＥのＨｉｇｈパルスがラッチイネーブル端子ＥＮに入力されたことに応じて、ヒューズ判定結果信号ＦＪを片方向ラッチ回路６内部に取り込む。

すなわち、前述の通りヒューズ判定結果信号ＦＪはＨｉｇｈであるから、ラッチイネーブル信号ＬＥのＨｉｇｈパルスで、片方向ラッチ回路６において接続ノードＸがＬｏｗにセットされ、片方向ラッチ回路６のラッチ出力信号ＬＯはＨｉｇｈとなる（図４−Ｊ）。
なお、この動作は、図２に示す片方向ラッチ回路６において、データ端子Ｄに入力されるデータ入力であるヒューズ判定結果信号ＦＪと、イネーブル端子ＥＮに入力されるラッチイネーブル信号ＬＥとが、ともにＨｉｇｈになり、接続ノードＸがＬｏｗになり、そのため、出力端子Ｑから出力されるラッチ出力信号ＬＯがＨｉｇｈになることによって実現される。

次に、半導体記憶装置に第２のヒューズ判定パルス信号ＦＰのＨｉｇｈパルスが外部から入力されたことに応じて（図４−ａ）、Ｄ型フリップフロップ回路３３のデータ入力端子Ｄには第１のインバータ回路３４によりＨｉｇｈが入力されているため、ヒューズ判定制御回路３内のＤ型フリップフロップ回路３３の出力が、すなわち、ヒューズ選択信号ＦＳがＬｏｗからＨｉｇｈに遷移する（図４−ｂ）。

その後、ヒューズ選択信号ＦＳがＨｉｇｈ、つまり、セレクタ回路４によりヒューズ２が選択された状態で、再び、ヒューズ判定信号ＦＤ、ラッチイネーブル信号ＬＥが上述のヒューズ１の場合と同様のタイミングで発生し（図４−ｃ，ｅ）、片方向ラッチにヒューズ２の判定結果がラッチされる。

この場合、ヒューズ２は正常に破壊され、ヒューズ判定結果信号ＦＪはＨｉｇｈであるから（図４−ｄ）、片方向ラッチ回路６には、ヒューズ１の場合と同様に、再びＨｉｇｈがセットされることになる。この動作は、図２に示す片方向ラッチ回路６の接続ノードＸをＬｏｗに引くことに相当するが、ヒューズ１の判定結果で、接続ノードＸはすでにＬｏｗに落ちており、フィードバックインバータ回路６５の作用で、Ｌｏｗの状態が保持されていることから、片方向ラッチ回路６の内部状態はＬｏｗのまま変化せず、片方向ラッチ回路６の出力であるラッチ出力信号ＬＯはＨｉｇｈのまま変わらない（図４−ｆ）。

以上より、ヒューズ１およびヒューズ２が、いずれも正常に破壊されている場合には、半導体記憶装置はラッチ出力信号ＬＯとしてＨｉｇｈを出力する。

＜第二の場合：ヒューズ１のみが正常に破壊され、ヒューズ２が破壊されていない場合＞
第二の場合として、ヒューズ１のみが正常に破壊され、ヒューズ２が破壊されていない場合の半導体記憶装置の動作について、図５を用いて説明する。この図５の半導体記憶装置の動作は、図４の半導体記憶装置の動作と対比して、ヒューズ１が正常に破壊されているため、第１のヒューズ判定パルス信号ＦＰのＨｉｇｈパルスが外部から入力され、ヒューズ１のヒューズ判定結果信号ＦＪが片方向ラッチ回路６に取り込まれるところまでは同様である。つまり、ヒューズ１の判定が終わった時点で、片方向ラッチ回路６の接続ノードＸはＬｏｗであり、半導体記憶装置はラッチ出力信号ＬＯとしてＨｉｇｈ出力を保持している（図５−Ａ〜Ｊ）。

次に、第２のヒューズ判定パルス信号ＦＰのＨｉｇｈパルスが外部から入力され（図５−ａ）、ヒューズ選択信号ＦＳがＨｉｇｈに遷移し（図５−ｂ）、ヒューズ２が選択された状態で、再び、ヒューズ判定信号ＦＤ、ラッチイネーブル信号ＬＥがそれぞれ所定のタイミングで発生し（図５−ｃ，ｅ）、片方向ラッチ回路６に、ヒューズ２に対してのヒューズ判定結果信号ＦＪがラッチされる。

ここで、ヒューズ２は破壊されていないため、ヒューズ判定回路５が出力するヒューズ判定結果信号ＦＪはＬｏｗである（図５−ｄ）。よって、ラッチイネーブル信号ＬＥがＨｉｇｈの場合に片方向ラッチ回路６のデータ入力端子Ｄに入力されるヒューズ判定結果信号ＦＪは、Ｌｏｗである。

この場合、図２の片方向ラッチ回路６の回路図から明らかなように、接続ノードＸは変化せず、片方向ラッチ回路６の内部状態は変化しない。つまり、ヒューズ１が破壊と判定され、一旦、片方向ラッチ回路６が出力Ｈｉｇｈの状態にセットされると、その後で、ヒューズ２の判定結果が非破壊と判定されても、片方向ラッチ回路６の状態は変化することがなく、片方向ラッチ回路６が出力するラッチ出力信号ＬＯはＨｉｇｈのままである（図５−ｆ）。

以上より、ヒューズ１のみが正常に破壊され、ヒューズ２が破壊されていない場合には、半導体記憶装置はラッチ出力信号ＬＯとしてＨｉｇｈを出力する。

＜第三の場合：ヒューズ２のみが正常に破壊され、ヒューズ１が破壊されていない場合＞
第三の場合として、ヒューズ２のみが正常に破壊され、ヒューズ１が破壊されていない場合の半導体記憶装置の動作について、図６を用いて説明する。この図６の半導体記憶装置の動作は、図４の半導体記憶装置の動作と対比して、ヒューズ判定リセット信号ＦＲのＨｉｇｈパルスが外部から入力されたことに応じて、プリチャージ信号ＰＣを発生して、片方向ラッチ回路６の出力がＬｏｗにセットされるところまでは同様である（図６−Ａ〜Ｄ）。

この状態で、図４と同様に、第１のヒューズ判定パルス信号ＦＰのＨｉｇｈパルスが外部から入力され（図６−Ｅ）、ヒューズ１の判定動作が開始される。つまり、ヒューズ選択信号ＦＳがＬｏｗの状態で、ヒューズ判定信号ＦＤ、ラッチイネーブル信号ＬＥがそれぞれ所定のタイミングで発生し（図６−Ｇ，Ｉ）、ヒューズ１に対してのヒューズ判定結果信号ＦＪを片方向ラッチ回路６に取り込もうとする。

この場合、図４とは異なり、ヒューズ１の判定結果は非破壊であるから、ヒューズ判定結果信号ＦＪはＬｏｗである（図６−Ｈ）。よって、ラッチイネーブル信号がＨｉｇｈの場合に片方向ラッチ回路６のデータ入力端子Ｄに入力されるヒューズ判定結果信号ＦＪは、Ｌｏｗである。このことから、片方向ラッチ回路６の接続ノードＸはＨｉｇｈのまま変化せず、片方向ラッチ回路６の内部状態は変化しない。そのため、片方向ラッチ回路６の出力であるラッチ出力信号ＬＯはＬｏｗの状態を保持する（図６−Ｊ）。

次に、第２のヒューズ判定パルス信号ＦＰのＨｉｇｈパルスが外部から入力され（図６−ａ）、ヒューズ選択信号ＦＳがＨｉｇｈに遷移し（図６−ｂ）、ヒューズ２が選択された状態で、再び、ヒューズ判定信号ＦＤ、ラッチイネーブル信号ＬＥがそれぞれ所定のタイミングで発生し（図６−ｃ，ｅ）、片方向ラッチ回路６に、ヒューズ２に対してのヒューズ判定結果信号ＦＪがラッチされる。

ここで、ヒューズ２は正常に破壊されており、ヒューズ判定回路５が出力するヒューズ判定結果信号ＦＪの出力はＨｉｇｈである（図６−ｄ）。よって、ラッチイネーブル信号ＬＥがＨｉｇｈの場合に片方向ラッチ回路６のデータ入力端子Ｄに入力されるヒューズ判定結果信号ＦＪは、Ｈｉｇｈである。
そのため、片方向ラッチ回路６の接続ノードＸがＬｏｗに引かれ、片方向ラッチ回路６が出力するラッチ出力信号ＬＯはＨｉｇｈに遷移する（図６−ｆ）。

以上より、ヒューズ２のみが正常に破壊され、ヒューズ１が破壊されていない場合には、半導体記憶装置はラッチ出力信号ＬＯとしてＨｉｇｈを出力する。

＜第四の場合：ヒューズ１とヒューズ２とがともに破壊されていない場合＞
第四の場合として、ヒューズ１とヒューズ２とがともに破壊されていない場合の半導体記憶装置の動作について、図７を用いて説明する。
この場合の半導体記憶装置の動作は、図６の半導体記憶装置の動作と対比して、ヒューズ１が破壊されていないため、第１のヒューズ判定パルス信号ＦＰのＨｉｇｈパルスが外部から入力され、ヒューズ１のヒューズ判定結果信号ＦＪが片方向ラッチ回路６に取り込まれるところまでは同様である。つまり、ヒューズ１の判定が終わった時点で、片方向ラッチ回路６の接続ノードＸはＨｉｇｈであり、半導体記憶装置はラッチ出力信号ＬＯとしてＬｏｗ出力を保持している（図７−Ａ〜Ｊ）。

この状態で、第２のヒューズ判定パルス信号ＦＰのＨｉｇｈパルスが外部から入力され（図７−ａ）、ヒューズ選択信号ＦＳがＨｉｇｈに遷移し（図７−ｂ）、ヒューズ２が選択された状態で、再び、ヒューズ判定信号ＦＤ、ラッチイネーブル信号ＬＥがそれぞれ所定のタイミングで発生し（図７−ｃ，ｅ）、片方向ラッチ回路６に、ヒューズ２に対してのヒューズ判定結果信号ＦＪがラッチされる。

ここで、ヒューズ２は破壊されておらず、ヒューズ判定回路５が出力するヒューズ判定結果信号ＦＪの出力はＬｏｗである（図７−ｄ）。よって、ラッチイネーブル信号ＬＥがＨｉｇｈの場合に片方向ラッチ回路６のデータ入力端子Ｄに入力されるヒューズ判定結果信号ＦＪは、Ｌｏｗである。
そのため、片方向ラッチ回路６の接続ノードＸはＨｉｇｈを維持し、片方向ラッチ回路６が出力するラッチ出力信号ＬＯはＬｏｗのままである（図７−ｆ）。

以上より、ヒューズ１とヒューズ２とがともに破壊されていない場合には、半導体記憶装置はラッチ出力信号ＬＯとしてＬｏｗを出力する。

以上に説明した第一から第四の動作をまとめると、半導体記憶装置は、ヒューズ判定リセット信号ＦＲが入力されるヒューズの判定開始段階において、片方向ラッチ回路６の出力がＬｏｗに初期化され、ヒューズを順に判定し、ヒューズが破壊されていれば、片方向ラッチ回路６の出力がＬｏｗからＨｉｇｈに遷移し、その後のヒューズの判定においては、判定するヒューズが破壊されている場合であっても、破壊されていない場合であっても、片方向ラッチ回路６は出力はＨｉｇｈに保持される。

以上より、この半導体記憶装置は、ヒューズ１またはヒューズ２のいずれかが破壊されている状態か、両方が破壊されている状態であれば、片方向ラッチ回路６の出力は最終的にＨｉｇｈに遷移して、その状態が保持される。一方、この半導体記憶装置は、ヒューズ１とヒューズ２とがともに破壊されていない状態であれば、片方向ラッチ回路６の出力は最終的にＬｏｗの状態が保持される。
したがって、図１に示す本発明の実施形態による半導体記憶装置は、図９に示す従来例と同様の動作を行うことができる。

＜第２の実施形態＞
上記に説明した第１の実施形態においては、片方向ラッチ回路６として、図２に示したように、ＬｏｗからＨｉｇｈへの遷移のみ許容するものについて説明したが、本発明はこれに限定されるものではない。例えば、図２に示したＬｏｗからＨｉｇｈへの遷移のみ許容する片方向ラッチ回路６に代えて、図８に示すように、ＨｉｇｈからＬｏｗへの遷移のみ許容の片方向ラッチ回路６Ａを用いることも出来る。

図８に示す片方向ラッチ回路６Ａは、電源電位と接地電位との間に直列に接続された第１のＰＭＯＳトランジスタ６１Ａ（第１のＰＭＯＳトランジスタ）と、第２のＰＭＯＳトランジスタ６２Ａ（第２のＰＭＯＳトランジスタ）と、第１のＮＭＯＳトランジスタ６３Ａ（第１のＮＭＯＳトランジスタ）とを有する。

すなわち、この第１のＰＭＯＳトランジスタ６１Ａのソース端子は電源電位に接続され、第１のＰＭＯＳトランジスタ６１Ａのドレイン端子は、第２のＰＭＯＳトランジスタ６２Ａのソース端子に接続されている。また、第２のＰＭＯＳトランジスタ６２Ａのドレイン端子は、第１のＮＭＯＳトランジスタ６３Ａのドレイン端子に接続されている。また、第１のＮＭＯＳトランジスタ６３Ａのソース端子は、接地電位に接続されている。

また、この片方向ラッチ回路６Ａは、この第２のＰＭＯＳトランジスタ６２Ａと第１のＮＭＯＳトランジスタ６３Ａとの接続ノード（接続ノードＸＡと称する）に入力端子が接続された出力インバータ回路６４Ａと、入力端子が出力インバータ回路６４Ａの出力端子に接続されるとともに、出力端子が出力インバータ回路６４Ａの入力端子に接続されているフィードバックインバータ回路６５Ａと、を有する。

なお、フィードバックインバータ回路６５Ａの出力端子は、第２のＰＭＯＳトランジスタ６２Ａと第１のＮＭＯＳトランジスタ６３Ａとの接続ノードＸＡと、出力インバータ回路６４Ａの入力端子との接続ノード（接続ノードＹＡと称する）に接続されていてもよい。

ここで、第１のＮＭＯＳトランジスタ６３Ａのゲート端子は、片方向ラッチ回路６Ａのリセット端子ＲＳＴに対応する。このリセット端子ＲＳＴには、ヒューズ判定制御回路３からのプリチャージ信号ＰＣが、インバータ回路６８（第２のインバータ回路）を介して論理反転されて、リセット信号として入力される。

また、第１のＰＭＯＳトランジスタ６１Ａのゲート端子は、片方向ラッチ回路６Ａのイネーブルバー端子ＥＮＢに対応する。このイネーブルバー端子ＥＮＢには、ヒューズ判定制御回路３からのラッチイネーブル信号ＬＥが、インバータ回路６６（第３のインバータ回路）を介して論理反転されて、イネーブルバー信号として入力される。

また、第２のＰＭＯＳトランジスタ６２Ａのゲート端子は、片方向ラッチ回路６Ａのデータバー端子ＤＢに対応する。このデータバー端子ＤＢには、ヒューズ判定回路５からのヒューズ判定結果信号ＦＪが、インバータ回路６７（第４のインバータ回路）を介して論理反転されて、ヒューズ判定結果バー信号ＦＪＢとして入力される。

また、出力インバータ回路６４Ａの出力端子、または、出力インバータ回路６４Ａの出力端子とフィードバックインバータ回路６５Ａの入力端子との接続ノード（接続ノードＺＡと称する）は、片方向ラッチ回路６Ａの出力端子Ｑに対応し、この出力端子Ｑからラッチ出力信号ＬＯを出力する。

上記に図８を用いて説明した片方向ラッチ回路６Ａを用いた半導体記憶装置においては、ヒューズ１および２が共に破壊されている場合のみ、片方向ラッチ回路６Ａが出力するラッチ出力信号ＬＯがＨｉｇｈとなる。
この第２の実施形態において説明したＨｉｇｈからＬｏｗへの遷移のみ許容する片方向ラッチ回路６Ａを用いる半導体記憶装置は、第１の実施形態において説明したＬｏｗからＨｉｇｈへの遷移のみ許容する片方向ラッチ回路６を用いた半導体記憶装置に対比して、全てのヒューズが破壊されている場合にラッチ出力信号ＬＯがＨｉｇｈとなるため、ヒューズの故障モードとして、破壊されやすく、復活されにくい場合に有効である。

＜複数のヒューズの場合＞
また、本実施形態においては、ヒューズ１及びヒューズ２の２本のヒューズ素子の状態に基づいて１つのラッチ出力信号ＬＯが出力される例について述べたが、本発明におけるヒューズ素子は２本に限定されるものではなく、より多くのヒューズ素子を用いることも可能である。

２本以上の複数のヒューズを用いる場合には、たとえば、図３を用いて説明したＤ型フリップフロップ回路３３と第１のインバータ回路３４とに代わって、複数のヒューズの個数に応じてカウントすることが可能なカウンタ回路を用いる。例えば、ヒューズの個数がＮ個（Ｎは任意の自然数）の場合には、このカウンタ回路は、内部のカウンタの値を、０からＮ−１までヒューズ判定パルス信号ＦＰのＨｉｇｈパルスが入力される毎にカウントアップし、このカウントした内部のカウンタの値に応じた信号をヒューズ選択信号としてセレクタ回路４に出力する。そして、セレクタ回路４は、このカウンタ回路から入力されたカウンタの値に応じたヒューズ選択信号に応じて、複数のヒューズの中からいずれかのヒューズを選択するようにする。

また、この半導体記憶装置には、ヒューズの判定開始段階において、ヒューズ判定リセット信号ＦＲのＨｉｇｈパルスに続いて、ヒューズの個数に応じたヒューズ判定パルス信号ＦＰのＨｉｇｈパルスが、外部から入力されるようにする。

このようにすることにより、複数のヒューズがある場合においても、上記にヒューズが２個ある場合に説明した場合と同様の動作により、複数のヒューズの判定結果を、１つの片方向ラッチを用いて判定することが可能である。

また、上記の説明においては、破壊前は電流を通し、破壊により電流が通らなくなるいわゆるヒューズを用いた場合について説明したが、破壊前は電流が通らず、破壊により電流が通るようになるアンチヒューズと呼ばれる素子を用いることも可能である。

＜発明の他の実施形態＞
なお、図１に示した第１の実施形態による半導体記憶装置において、ヒューズ判定回路５の出力を論理反転すれば、ヒューズ１とヒューズ２とがともに破壊と判定された場合のみ、半導体記憶装置が出力するラッチ出力信号ＬＯとして、Ｌｏｗを出力する構成とすることが出来る。

＜効果＞
以上説明したように、本実施形態によれば、ＬｏｗからＨｉｇｈ又は、ＨｉｇｈからＬｏｗの一方向のみにデータをセット可能なラッチ回路である片方向ラッチ回路を用い、複数本のヒューズを複数回に分けて読み出して片方向ラッチ回路に順に入力することで、片方向ラッチ回路１つで、複数本のヒューズのＯＲ又はＡＮＤの結果を得ることができる。

また、以上説明した本実施形態によれば、特許文献１および特許文献２に開示されている技術に対比して、次の説明するような効果を奏する。

まず、特許文献１に開示されている２本のアンチヒューズの片側の端子をＭＯＳスイッチで直接つなぐことによって、ＯＲとして動作させる方式でも、本実施形態と同様に、比較的小面積で同様の動作が可能である。しかしながら、この特許文献１に開示されている技術においては、片方のアンチヒューズ素子が正常に破壊されて、本来接続されるべき電位、例えばＶＤＤ電位に接続され、もう片方のアンチヒューズ素子が、本来接続されるべきでない電位、例えばＶＳＳ電位に短絡されるような故障が発生した場合、２つのアンチヒューズ素子をＭＯＳスイッチで接続をすると、ＶＤＤ電位とＶＳＳ電位の中間電位となるため、ヒューズ判定回路の出力が不定となり、ＯＲとして正常に動作しないという問題がある。

これに対して、本実施形態によれば、同様の故障が発生した場合、２つのアンチヒューズ素子は、別々にヒューズ判定回路で判定されるため、片方は破壊判定、もう片方は非破壊判定となり、正常にＯＲ回路を動作させることができることから、信頼度が向上するという効果がある。

また、特許文献２に開示されている２本のヒューズそれぞれにヒューズラッチ回路を用意する方式と本実施形態による半導体記憶装置とを比較すると、ヒューズラッチ回路の個数を減らして、チップ面積を低減できるという効果を奏する。

以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。

この発明の一実施形態による半導体記憶装置の構成を示す回路図である。 図１に示す半導体記憶装置の、一例としての第１の片方向ラッチ回路の回路図である。 図１に示す半導体記憶装置の、一例としてのヒューズ判定制御回路の回路図である。 図１に示す半導体記憶装置で、２本のヒューズがともに破壊と判定された場合の動作波形である。 図１に示す半導体記憶装置で、２番目に判定されるヒューズのみが破壊と判断された場合の動作波形である。 図１に示す本発明の実施形態で、１番目に判定されるヒューズのみが破壊と判断された場合の動作波形である。 図１に示す本発明の実施形態で、２本のヒューズがともに非破壊と判断された場合の動作波形である。 図１に示す半導体記憶装置の、一例としての第２の片方向ラッチ回路の回路図である。 ２本のヒューズと２個のラッチ回路とＯＲ回路を用い、いずれかのヒューズが破壊された場合に、Ｈｉｇｈを出力する従来の半導体記憶装置の回路図である。 図９に示す半導体記憶装置の、一例としてのラッチ回路の回路図である。

符号の説明

１、２、１０１、１０２…ヒューズ、３…ヒューズ判定制御回路、４…セレクタ回路、５、１０５…ヒューズ判定回路、６、６Ａ…片方向ラッチ回路、３１…第１の遅延回路、３２…第２の遅延回路、３３…Ｄ型フリップフロップ回路、３４…第１のインバータ回路、３５…第２のインバータ回路、６１…第１のＰＭＯＳトランジスタ、６１Ａ…第１のＰＭＯＳトランジスタ、６２…第１のＮＭＯＳトランジスタ、６２Ａ…第２のＰＭＯＳトランジスタ、６３…第２のＮＭＯＳトランジスタ、６３Ａ…第１のＮＭＯＳトランジスタ、６４、６４Ａ…出力インバータ回路、６５、６５Ａ…フィードバックインバータ回路、ＦＤ…ヒューズ判定信号、ＦＪ…ヒューズ判定結果信号、ＦＰ…ヒューズ判定パルス信号、ＦＲ…ヒューズ判定リセット信号、ＦＳ…ヒューズ選択信号、ＬＥ…ラッチイネーブル信号、ＬＯ…ラッチ出力信号、ＰＣ…プリチャージ信号、Ｘ、ＸＡ、Ｙ、ＹＡ、Ｚ、ＺＡ…接続ノード

Claims (15)

1. 複数の不揮発性素子のそれぞれの情報をまとめた結果を一つの情報として記憶する、セットリセット端子を備えるフリップフロップを有し、
   前記それぞれの情報が、前記フリップフロップのセット端子へ連続に入力され、前記フリップフロップのリセット端子によって予め初期化された第１の状態が、前記それぞれの情報のうちのいずれかの情報の情報値によって第２の状態へ反転する、ことを特徴とする半導体装置。
2. 前記半導体装置の起動に対応して、リセット信号が前記リセット端子に入力される、ことを特徴とする請求項１に記載の半導体装置。
3. 前記フリップフロップは、
   高電位の第１の電位と低電位の第２の電位との間に直列に接続され、第１の制御信号がゲートに入力される第１のトランジスタと、第２の制御信号が入力される第２のトランジスタと、を有するとともに、
   前記第１のトランジスタと前記第２のトランジスタとの間のノードに入力端子が接続され、出力端子が前記フリップフロップの出力端子に接続される出力インバータと、
   入力端子が前記出力インバータ回路の出力端子に接続されるとともに、出力端子が前記出力インバータの入力端子に接続されるフィードバックインバータと、を備え、
   前記第１の制御信号と前記第２の制御信号に対応して、前記フリップフロップの状態が制御されることを特徴とする請求項１または請求項２に記載の半導体装置。
4. 前記リセット端子が前記第１のトランジスタのゲート又は前記第２のトランジスタのゲートに入力され、前記セット端子が前記第２のトランジスタのゲート又は前記第１のトランジスタのゲートに入力され、いずれかの組み合わせによって、前記第１の状態の論理値が異なる、ことを特徴とする請求項３に記載の半導体装置。
5. 前記フリップフロップは、更に前記第１の状態から第２の状態への変化を許可する制御信号がゲートに入力される第３のトランジスタを備え、
   前記第１の電位または前記第２の電位と前記ノードとの間に、前記第１のトランジスタまたは前記第２のトランジスタと、前記第３のトランジスタとが、直列に接続される、ことを特徴とする請求項３または請求項４に記載の半導体装置。
6. 複数のヒューズまたはアンチヒューズと、
   前記複数のヒューズまたはアンチヒューズを順に選択するセレクタ回路と、
   前記セレクタ回路により選択されたそれぞれのヒューズまたはアンチヒューズが切断されているか否かに基づき、ＬｏｗからＨｉｇｈ、または、ＨｉｇｈからＬｏｗの一方向のみにデータをセット可能な一つの片方向ラッチ回路と、
   を有することを特徴とする半導体装置。
7. 前記選択されたヒューズまたはアンチヒューズが切断されているか否かを判定し、該判定した結果を前記片方向ラッチ回路に出力するヒューズ判定回路、を有することを特徴とする請求項６に記載の半導体装置。
8. 外部から入力されるヒューズ判定リセット信号及びヒューズ判定パルス信号を受け、前記セレクタ回路を制御する第１の制御信号と前記片方向ラッチ回路を制御する第２及び第３の制御信号と前記ヒューズ判定回路を制御する第４の制御信号とを発生するヒューズ判定制御回路、を有することを特徴とする請求項７に記載の半導体装置。
9. 前記片方向ラッチ回路が、
   前記第２の制御信号の活性化に応じて、ラッチしているデータをリセットし、前記第３の制御信号の活性化に応じて、前記データをセット可能な状態となること、を特徴とする請求項８に記載の半導体装置。
10. 前記ヒューズ判定制御回路が、
    前記ヒューズ判定パルス信号を第１の遅延回路にて遅延して前記第４の制御信号を発生し、前記第４の制御信号を第２の遅延回路にて遅延して前記第３の信号を発生する、ことを特徴とする請求項８または９に記載の半導体装置。
11. 前記片方向ラッチ回路が、ＬｏｗからＨｉｇｈの一方向のみにデータをセット可能なラッチ回路である場合には、
    前記片方向ラッチ回路が、
    高電位の第１の電位と低電位の第２の電位との間に直列に接続された第１導電型電界効果トランジスタの第１のトランジスタと、第２導電型電界効果トランジスタの第２のトランジスタと、第２導電型電界効果トランジスタの第３のトランジスタとを有するとともに、
    前記第１のトランジスタと前記第２のトランジスタとの接続ノードに、入力端子が接続されている出力インバータ回路と、
    入力端子が前記出力インバータ回路の出力端子に接続されるとともに、出力端子が前記出力インバータ回路の入力端子に接続されているフィードバックインバータ回路と、
    を有することを特徴とする請求項８から請求項１０のいずれか１項に記載の半導体装置。
12. 前記第１のトランジスタのゲート端子に前記第２の制御信号が入力され、
    前記第２のトランジスタのゲート端子に前記ヒューズ判定回路の出力信号が入力され、
    前記第３のトランジスタのゲート端子に前記第３の制御信号が入力される、
    ことを特徴とする請求項１１に記載の半導体装置。
13. 前記片方向ラッチ回路が、ＨｉｇｈからＬｏｗの一方向のみにデータをセット可能なラッチ回路である場合には、
    前記片方向ラッチ回路が、
    高電位の第１の電位と低電位の第２の電位との間に直列に接続された第１導電型電界効果トランジスタの第１のトランジスタと、第１導電型電界効果トランジスタの第３のトランジスタと、第２導電型電界効果トランジスタの第２のトランジスタとを有するとともに、
    前記第３のトランジスタと前記第２のトランジスタとの接続ノードに、入力端子が接続されている出力インバータ回路と、
    入力端子が前記出力インバータ回路の出力端子に接続されるとともに、出力端子が前記出力インバータ回路の入力端子に接続されているフィードバックインバータ回路と、
    を有することを特徴とする請求項８から請求項１０のいずれか１項に記載の半導体装置。
14. 前記第２のトランジスタのゲート端子には前記第２の制御信号が入力され、
    前記第１のトランジスタのゲート端子には前記第３の制御信号が入力され、
    前記第３のトランジスタのゲート端子には前記ヒューズ判定回路の出力信号が入力される、
    ことを特徴とする請求項１３に記載の半導体装置。
15. 複数のヒューズまたはアンチヒューズと、
    前記複数のヒューズまたはアンチヒューズの破壊状態を順に入力し、前記複数のヒューズまたはアンチヒューズの破壊状態の論理和または論理積を出力する一つの片方向ラッチ回路と、
    を有することを特徴とする半導体装置。

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