TWI655578B - 具反熔絲型差動記憶胞之隨機碼產生器及相關感測方法 - Google Patents

具反熔絲型差動記憶胞之隨機碼產生器及相關感測方法 Download PDF

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Abstract

一種隨機碼產生器，包括：一記憶胞陣列，包括複數個反熔絲型差動記憶胞；一感測電路，具有一輸入端與一反相輸入端。當該記憶胞陣列中的一第一反熔絲型差動記憶胞被選擇為一選定記憶胞時，該選定記憶胞的一位元線連接至該感測電路的該輸入端，且選定記憶胞的一反相位元線連接至該感測電路的該反相輸入端。於一讀取動作時，該感測電路根據該位元線上的一第一充電電流以及該反相位元線上的一第二充電電流判斷該選定記憶胞的一儲存狀態，並決定一隨機碼的一個位元。

Description

具反熔絲型差動記憶胞之隨機碼產生器及相關感 測方法
本發明是一種隨機碼產生器及相關感測方法，且特別是有關於一種具反熔絲型差動記憶胞之隨機碼產生器及相關感測方法。
眾所周知，反熔絲型記憶胞(antifuse cell)屬於一種一次編程記憶胞(one time programmable cell，簡稱OTP記憶胞)。此類反熔絲型記憶胞中包括一反熔絲電晶體(antifuse transistor)。當反熔絲電晶體的閘極端(gate terminal)與源汲端(source/drain terminal)之間的電壓差未超過其耐壓時，反熔絲電晶體維持在高電阻值狀態。反之，當反熔絲電晶體的閘極端與汲源端之間的電壓差超過其耐壓時，反熔絲電晶體的閘極氧化層會破裂(rupture)，使得反熔絲電晶體由高電阻值狀態改變為低電阻值狀態。
美國專利號US 9,613,714揭露一種利用OTP記憶胞，其可用來產生隨機碼(random code)。請參照第1A圖與第1B圖，其所繪示為習知可產生隨機碼的反熔絲型差動記憶胞(antifuse differential cell)與偏壓示意圖。
如第1A圖所示，反熔絲型差動記憶胞c1包括：選擇電晶體S1、反熔絲電晶體A1、隔離電晶體O、反熔絲電晶體A2、選擇電晶體S2串接於位元線BL與反相位元線BLB之間。另外，選擇電晶體S1的閘極端連接至字元線WL；反熔絲電晶體A1的閘極端連接至反熔絲控制線AF1；隔離電晶體O的閘極端連接至隔離控制線IG；反熔絲電晶體A2的閘極端連接至反熔絲控制線AF2；選擇電晶體S2的閘極端連接至字元線WL。
如第1B圖所示，於編程動作(program action)時，提供接地電壓(0V)至位元線BL與反相位元線BLB，提供選擇電壓(Vdd)至字元線WL，提供編程電壓(Vpp)至反熔絲控制線AF1、AF2，提供開啟電壓(Von)至隔離控制線IG。
於進行編程動作時，選擇電晶體S1、S2與隔離電晶體O皆開啟。而反熔絲電晶體A1以及反熔絲電晶體A2其中之一會改變其狀態。舉例來說，反熔絲電晶體A1改變為低電阻值狀態，而反熔絲電晶體A2維持在高電阻值狀態。或者，反熔絲電晶體A2改變為低電阻值狀態，而反熔絲電晶體A1維持在高電阻值狀態。
於進行讀取動作(read action)時，提供接地電壓(0V)至位元線BL與反相位元線BLB，提供選擇電壓(Vdd)至字元線WL，提供讀取電壓(Vr)至反熔絲控制線AF1、AF2，提供關閉電壓(Voff)至隔離控制線IG。
於進行讀取動作時，選擇電晶體S1、S2開啟，隔離電晶體O關閉。而反熔絲電晶體A1、A2分別產生讀取電流至位元線BL與反相位元線BLB。一般來說，具低電阻值狀態的反熔絲電晶體所產生的讀取電流會遠大於具高電阻值狀態的反熔絲電晶體所產生的讀取電流。舉例來說，具低電阻值狀態的反熔絲電晶體所產生的讀取電流約為10μA，具高電阻值狀態的反熔絲電晶體所產生的讀取電流約為0.1μA。
換言之，於進行讀取動作時，後續的處理電路(未繪示)會判斷反熔絲電晶體A1、A2的二個讀取電流的大小來決定反熔絲型差動記憶胞c1的儲存狀態。舉例來說，反熔絲電晶體A1產生較大的讀取電流，反熔絲電晶體A2產生較小的讀取電流。此時，可判斷反熔絲型差動記憶胞c1為第一儲存狀態。反之，反熔絲電晶體A1較小的讀取電流，反熔絲電晶體A2產生較大的讀取電流。此時，可判斷反熔絲型差動記憶胞c1為第二儲存狀態。
由於反熔絲電晶體A1、A2的製造變異，於編程動作時，並無法預測哪個反熔絲電晶體A1、A2會改變其狀態。因此，編程後的反熔絲型差動記憶胞c1，其儲存狀態即可作為隨機碼(random code)的一個位元(bit)。
另外，多個反熔絲型差動記憶胞可組成一記憶胞陣列(cell array)。而對記憶胞結構進行編程動作後，根據多個反熔絲型差動記憶胞的儲存狀態即可成為一隨機碼。舉例來說，8個編程後的反熔絲型差動記憶胞，其8個儲存狀態即可成為一個位元組(byte)的隨機碼。
請參照第2A圖與第2B圖，其所繪示為習知另一種可產生隨機碼的反熔絲型差動記憶胞與偏壓示意圖。
如第2A圖所示，反熔絲型差動記憶胞c2包括：反熔絲電晶體A1、隔離電晶體O、反熔絲電晶體A2串接於位元線BL與反相位元線BLB之間。另外，反熔絲電晶體A1的閘極端連接至反熔絲控制線AF1；隔離電晶體O的閘極端連接至隔離控制線IG；反熔絲電晶體A2的閘極端連接至反熔絲控制線AF2。
其中，反熔絲電晶體A1的閘極氧化層包括二個部分，第一部分的閘極氧化層靠近隔離電晶體O，第二部分的閘極氧化層靠近位元線BL，且第一部分閘極氧化層的厚度小於第二部分閘極氧化層的厚度。相同地，反熔絲電晶體A2閘極氧化層包括二個部分，第一部分的閘極氧化層靠近隔離電晶體O，第二部分的閘極氧化層靠近反相位元線BLB，且第一部分閘極氧化層的厚度小於第二部分閘極氧化層的厚度。
如第2B圖所示，於編程動作(program action)時，提供接地電壓(0V)至位元線BL與反相位元線BLB，提供編程電 壓(Vpp)至反熔絲控制線AF1、AF2，提供開啟電壓(Von)至隔離控制線IG。
於進行編程動作時，反熔絲電晶體A1以及反熔絲電晶體A2其中之一會改變其狀態。舉例來說，在反熔絲電晶體A1中，其第一部分的閘極氧化層破裂並改變為低電阻值狀態，而反熔絲電晶體A2維持在高電阻值狀態。或者，在反熔絲電晶體A2中，其第一部分的閘極氧化層破裂並改變為低電阻值狀態，而反熔絲電晶體A1維持在高電阻值狀態。
於進行讀取動作(read action)時，提供接地電壓(0V)至位元線BL與反相位元線BLB，提供讀取電壓(Vr)至反熔絲控制線AF1、AF2，提供關閉電壓(Voff)至隔離控制線IG。因此，反熔絲電晶體A1、A2分別產生讀取電流至位元線BL與反相位元線BLB。而後續的處理電路(未繪示)會判斷反熔絲電晶體A1、A2的二個讀取電流的大小來決定反熔絲型差動記憶胞c2的儲存狀態。
同理，由於反熔絲電晶體A1、A2的製造變異，於編程動作時，並無法預測哪個反熔絲電晶體A1、A2會改變其狀態。因此，編程後的反熔絲型差動記憶胞c2，其儲存狀態即可作為隨機碼(random code)的一個位元(bit)。
請參照第3A圖與第3B圖，其所繪示為習知另一種可產生隨機碼的反熔絲型差動記憶胞與偏壓示意圖。
如第3A圖所示，反熔絲型差動記憶胞c3包括：選擇電晶體S1、開關電晶體W1、反熔絲電晶體A1、隔離電晶體O、反熔絲電晶體A2、開關電晶體W2、選擇電晶體S2串接於位元線BL與反相位元線BLB之間。另外，選擇電晶體S1的閘極端連接至字元線WL；開關電晶體W1的閘極端連接至開關控制線SW；反熔絲電晶體A1的閘極端連接至反熔絲控制線AF1；隔離電晶體O的閘極端連接至隔離控制線IG；反熔絲電晶體A2的閘極端連接至反熔絲控制線AF2；開關電晶體W2的閘極端連接至開關控制線SW；選擇電晶體S2的閘極端連接至字元線WL。
如第3B圖所示，於編程動作(program action)時，提供接地電壓(0V)至位元線BL與反相位元線BLB，提供選擇電壓(Vdd)至字元線WL，提供開關電壓(Vsw)至開關控制線SW，提供編程電壓(Vpp)至反熔絲控制線AF1、AF2，提供開啟電壓(Von)至隔離控制線IG。
於進行編程動作時，選擇電晶體S1、S2，開關電晶體W1、W2與隔離電晶體O皆開啟。而反熔絲電晶體A1以及反熔絲電晶體A2其中之一會改變其狀態。舉例來說，反熔絲電晶體A1改變為低電阻值狀態，而反熔絲電晶體A2維持在高電阻值狀態。或者，反熔絲電晶體A2改變為低電阻值狀態，而反熔絲電晶體A1維持在高電阻值狀態。
於進行讀取動作(read action)時，提供接地電壓(0V)至位元線BL與反相位元線BLB，提供選擇電壓(Vdd)至字元線 WL，提供開關電壓(Vsw)至開關控制線SW，提供讀取電壓(Vr)至反熔絲控制線AF1、AF2，提供關閉電壓(Voff)至隔離控制線IG。
於進行讀取動作時，選擇電晶體S1、S2開啟，開關電晶體W1、W2開啟，隔離電晶體O關閉。而反熔絲電晶體A1、A2分別產生讀取電流至位元線BL與反相位元線BLB。而後續的處理電路(未繪示)會判斷反熔絲電晶體A1、A2的二個讀取電流的大小來決定反熔絲型差動記憶胞c3的儲存狀態。
同理，由於反熔絲電晶體A1、A2的製造變異，於編程動作時，並無法預測哪個反熔絲電晶體A1、A2會改變其狀態。因此，編程後的反熔絲型差動記憶胞c3，其儲存狀態即可作為隨機碼(random code)的一個位元(bit)。
在理想狀況下，反熔絲型差動記憶胞在進行編程動作時，僅會造成一反熔絲電晶體的閘極氧化層破裂而改變其狀態，而另一個反熔絲電晶體的閘極氧化層不會破裂而不會改變其狀態。
然而，在少數狀況下，反熔絲型差動記憶胞在進行編程動作時，會有二個反熔絲電晶體的閘極氧化層皆破裂的情形發生。因此，於讀取動作時，反熔絲型差動記憶胞中的二個反熔絲電晶體所產生的讀取電流都很大，使得後續的處理電路(未繪示)無法正確的判斷反熔絲型差動記憶胞的儲存狀態。
本發明之主要目的在於提出一種隨機碼產生器，包括：一記憶胞陣列，包括複數個反熔絲型差動記憶胞；一感測電路，具有一輸入端與一反相輸入端。當該記憶胞陣列中的一第一反熔絲型差動記憶胞被選擇為一選定記憶胞時，該選定記憶胞的一位元線連接至該感測電路的該輸入端，且選定記憶胞的一反相位元線連接至該感測電路的該反相輸入端。於一讀取動作時，該選定記憶胞輸出一第一充電電流以充電至該位元線以及輸出一第二充電電流以充電該反相位元線。當該位元線上的一第一電壓大於該反相位元線上的一第二電壓時，該感測電路放電該反相位元線上的該第二電壓，以擴大該位元線與該反相位元線上的一電壓差。當該反相位元線上的該第二電壓大於該位元線上的該第一電壓時，放電該位元線上的該第一電壓，以擴大該位元線與該反相位元線上的該電壓差。該感測電路根據該電壓差判斷該選定記憶胞的一儲存狀態，並決定一隨機碼的一個位元。
本發明係有關於一種隨機碼產生器的感測方法，該隨機碼產生器包括：一記憶胞陣列，包括複數個反熔絲型差動記憶胞；以及一感測電路，該感測方法包括下列步驟：由該記憶胞陣列中選擇一第一反熔絲型差動記憶胞為一選定記憶胞；提供一第一讀取電壓至該選定記憶胞的一第一反熔絲控制端，提供一第二讀取電壓至該選定記憶胞的一第二反熔絲控制端，將該選定記憶胞的一位元線連接至該感測電路的一輸入端，且將該選定記憶 胞的一反相位元線連接至該感測電路的一反相輸入端；將該選定記憶胞的該位元線與該反相位元線預充電至一接地電壓；根據該選定記憶胞輸出的一第一充電電流來充電該位元線，且根據該選定記憶胞輸出的一第二充電電流來充電該反相位元線；當該位元線上的一第一電壓大於該反相位元線上的一第二電壓時，放電該反相位元線上的該第二電壓，以擴大該位元線與該反相位元線上的一電壓差；當該反相位元線上的該第二電壓大於該位元線上的該第一電壓時，放電該位元線上的該第一電壓，以擴大該位元線與該反相位元線上的該電壓差；以及，根據該電壓差來判斷該選定記憶胞的儲存狀態，並決定一隨機碼的一個位元。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
400、700‧‧‧隨機碼產生器
410‧‧‧記憶胞陣列
402、406‧‧‧反熔絲單元
408‧‧‧連接電路
420、720‧‧‧感測電路
422‧‧‧正回授電路
424、426‧‧‧重置電路
428、728‧‧‧輸出電路
724、726‧‧‧電流槽
cell1~cell4‧‧‧反熔絲差動記憶胞
AF1、AF2‧‧‧反熔絲控制線
BL‧‧‧位元線
BLB‧‧‧反相位元線
IN‧‧‧輸入端
INB‧‧‧反相輸入端
s1、s2‧‧‧感測端
OUT‧‧‧輸出端
OUTB‧‧‧反相輸出端
c1~c3‧‧‧反熔絲型差動記憶胞
S1、S2‧‧‧選擇電晶體
A1、A2‧‧‧反熔絲電晶體
O‧‧‧隔離電晶體
W1、W2‧‧‧開關電晶體
IG‧‧‧隔離控制線
WL‧‧‧字元線
SW‧‧‧開關控制線
第1A圖與第1B圖為習知可產生隨機碼的反熔絲型差動記憶胞與偏壓示意圖。
第2A圖與第2B圖為習知另一種可產生隨機碼的反熔絲型差動記憶胞與偏壓示意圖。
第3A圖與第3B圖為習知另一種可產生隨機碼的反熔絲型差動記憶胞與偏壓示意圖。
第4圖為本發明的隨機碼產生器的第一實施例。
第5圖為感測電路420的電路圖。
第6圖為第一實施例隨機碼產生器之感測方法。
第7圖為本發明的隨機碼產生器的第二實施例。
第8A圖為感測電路720的電路圖。
第8B圖為感測電路720的相關信號示意圖。
第9圖為第二實施例之隨機碼產生器之感測方法。
本發明提出一種具反熔絲型差動記憶胞之隨機碼產生器及相關感測方法。於讀取動作的過程，當二個反熔絲電晶體皆產生很大的讀取電流時，本發明的感測電路仍可正確地判斷反熔絲型差動記憶胞的儲存狀態。
請參照第4圖，其所繪示為本發明的隨機碼產生器的第一實施例。隨機碼產生器400包括一記憶胞陣列410與一感測電路420。
記憶胞陣列410中包括多個結構相同的反熔絲型差動記憶胞cell1~cell4。其中，記憶胞陣列410中的選定記憶胞(selected cell)所對應的位元線BL與反相位元線BLB會被連接至感測電路420的輸入端IN與反相輸入端INB。舉例來說，於讀取動作時，反熔絲型差動記憶胞cell1被選擇為選定記憶胞，則其對應的位元線BL與反相位元線BLB會各別地被連接至感測電路420的輸入端IN與反相輸入端INB。此時，感測電路420 即根據位元線BL與反相位元線BLB上的讀取電流(read current)來判斷選定記憶胞(反熔絲型差動記憶胞cell1)的儲存狀態。
同理，當記憶胞陣列410中其他的反熔絲型差動記憶胞cell2~cell4被選擇為選定記憶胞(selected cell)時，其所對應的位元線BL與反相位元線BLB會被連接至感測電路420的輸入端IN與反相輸入端INB。
以反熔絲型差動記憶胞cell1為例，反熔絲型差動記憶胞cell1包括：一反熔絲單元402、連接電路408以及反熔絲單元406。其中，每個反熔絲單元402、406內皆包含一反熔絲電晶體。
根據本發明的實施例，第1A圖、第2A圖與第3A圖的反熔絲型差動記憶胞皆可以運用於本發明記憶胞陣列410中的反熔絲型差動記憶胞cell1~cell4。於編程動作時，提供編程電壓Vpp至選定記憶胞的反熔絲控制線AF1、AF2；於讀取動作時，提供讀取電壓Vr至選定記憶胞的反熔絲控制線AF1、AF2。
舉例來說，在第1A圖中，隔離電晶體O即作為連接電路408，選擇電晶體S1與反熔絲電晶體A1組合成為反熔絲單元402，且選擇電晶體S2與反熔絲電晶體A2組合成為另一反熔絲單元406。在第2A圖中，隔離電晶體O即作為連接電路408，反熔絲電晶體A1作為反熔絲單元402，且反熔絲電晶體A2作為另一反熔絲單元406。另外，在第3A圖中，隔離電晶體O即作為連接電路408，選擇電晶體S1、開關電晶體W1與反熔絲電晶 體A1組合成為反熔絲單元402，且選擇電晶體S2、開關電晶體W2與反熔絲電晶體A2組合成為另一反熔絲單元406。
當然，除了第1A圖、第2A圖與第3A圖的反熔絲型差動記憶胞可以運用於本發明記憶胞陣列410之外，其他結構的反熔絲型差動記憶胞也可以運用於本發明的記憶胞陣列410。舉例來說，在此領域的技術人員可利用一導線(conducting line)來作為連接電路408，並取代第1A圖、第2A圖與第3A圖的隔離電晶體O。亦即，新的反熔絲型差動記憶胞中，以導線作為連接電路408，並連接於二個反熔絲單元402、406之間。
根據本發明的第一實施例，感測電路420包括一正回授電路(positive feedback circuit)422、一輸出電路(output circuit)428與重置電路(reset circuit)424、426。正回授電路422的二個感測端(sensing terminal)s1、s2分別連接至感測電路420的輸入端IN與反相輸入端INB。重置電路424連接至感測電路420的輸入端IN，且重置電路426連接至感測電路420的反相輸入端INB。輸出電路428的二輸入端分別連接至正回授電路422的二個輸出端，並且輸出電路428的輸出端OUT與反相輸出端OUTB可產生互補的二個輸出信號。
請參照第5圖，其所繪示為感測電路420的電路圖。正回授電路422包括四個電晶體mc1、mc2、m1、m2。其中，電晶體mc1的汲極端為正回授電路422的感測端s1、源極端連接至節點a、閘極端接收控制信號ctrl。電晶體mc2的汲極端為 正回授電路422的感測端s2、源極端連接至節點b、閘極端接收控制信號ctrl。電晶體m1的汲極端連接至節點a、閘極端連接至節點b、源極端連接至接地端GND。電晶體m2的汲極端連接至節點b、閘極端連接至節點a、源極端連接至接地端GND。
重置電路424包括電晶體mc3。電晶體mc3的汲極端連接至感測電路420的輸入端IN、源極端連接至接地端GND、閘極端接收重置信號RST。
重置電路426包括電晶體mc4。電晶體mc4的汲極端連接至感測電路420的反相輸入端INB、源極端連接至接地端GND、閘極端接收重置信號RST。
再者，輸出電路428可利用差動放大器(differential amplifier)來實現，差動放大器的正輸入端連接至節點a、負輸入端連接至節點b，差動放大器的輸出端OUT與反相輸出端OUTB可輸出互補的二個輸出信號。基本上，差動放大器已經非常廣泛地運用於電子電路領域，此處不再介紹其詳細電路。
於讀取動作開始時(亦即進入讀取動作的第一階段(first stage))，重置信號RST會短暫地開啟電晶體mc3、mc4，使得位元線BL與反相位元線BLB被預充電至接地電壓(0V)。之後，選定記憶胞會輸出讀取電流IBL與IBLB來充電(charge)位元線BL與反相位元線BLB。因此，位元線BL與反相位元線BLB的電壓由0V開始逐漸上升。換言之，讀取電流IBL與IBLB即為充電電流。
基本上，位元線BL與反相位元線BLB的電壓上升速度(voltage rising speed)相關於讀取電流IBL與IBLB。舉例來說，當讀取電流IBL大於IBLB時，位元線BL的電壓上升速度會大於反相位元線BLB的電壓上升速度。反之，當讀取電流IBLB大於IBL時，反相位元線BLB的電壓上升速度會大於位元線BL的電壓上升速度。
再者，於讀取動作的第一階段(first stage)，控制信號ctrl會開啟電晶體mc1、mc2，使得節點a連接至位元線BL且節點b連接至反相位元線BLB。由於位元線BL與反相位元線BLB的電壓上升速度不同，使得電晶體m1與m2其中之一會被開啟，而另一電晶體則無法被開啟。
舉例來說，當位元線BL的電壓上升速度大於反相位元線BLB的電壓上升速度時，電晶體m2會被開啟，使得反相位元線BLB的電壓被放電(discharge)而逐漸下降，而電晶體m1未被開啟，使得位元線BL的電壓繼續上升。反之，當反相位元線BLB的電壓上升速度大於位元線BL的電壓上升速度時，電晶體m1會被開啟，使得位元線BL的電壓被放電而逐漸下降，而電晶體m2未被開啟，使得反相位元線BLB的電壓繼續上升。
由以上的說明可知，於讀取動作的第一階段，正回授電路422擴大位元線BL以及反相位元線BLB之間的電壓差(enhance voltage difference between BL and BLB)。當然， 由於位元線BL連接至節點a，反相位元線BLB連接至節點b，也使得節點a與節點b之間的電壓差擴大。
因此，於讀取動作的第二階段(second stage)，控制信號ctrl關閉電晶體mc1、mc2，連接於節點a與節點b的輸出電路428即根據節點a與節點b之間的電壓差，於輸出端OUT與反相輸出端OUTB產生輸出信號與反相輸出信號。而根據輸出電路428產生的輸出信號與反相輸出信號，即可判斷選定記憶胞的儲存狀態，並可決定隨機碼(random code)的一個位元(bit)。
請參照第6圖，其所繪示為第一實施例隨機碼產生器之感測方法。首先，由記憶胞陣列410中決定一選定記憶胞(步驟S608)。
接著，提供讀取電壓Vr至選定記憶胞的反熔絲控制線AF1、AF2，並將選定記憶胞的位元線BL與反相位元線BLB連接至感測電路420輸入端IN與反相輸入端INB(步驟S610)。
利用重置電路424、426將選定記憶胞的位元線BL與反相位元線BLB預充電至一接地電壓(步驟S612)。
選定記憶胞輸出二讀取電流IBL、IBLB，以充電位元線BL與反相位元線BLB(步驟S614)。換言之，讀取電流IBL與IBLB即為充電電流，用來充電位元線BL與反相位元線BLB。
利用正回授電路422擴大電位元線BL與反相位元線BLB之間的電壓差(步驟S616)。舉例來說，當該位元線BL上的充電電壓大於反相位元線BLB上的充電電壓時，放電 (discharge)反相位元線BLB上的電壓，以擴大位元線BL與反相位元線BLB之間的電壓差。反之，當反相位元線BLB上的充電電壓大於位元線BL上的充電電壓時，放電位元線BL上的電壓，以擴大位元線BL與反相位元線BLB之間的電壓差。
根據電位元線BL與反相位元線BLB之間的電壓差，輸出電路428產生輸出信號與反相輸出信號，用以判斷選定記憶胞的儲存狀態，並可決定隨機碼的一個位元(步驟S618)。
由以上的說明可知，本發明提出一種具反熔絲型差動記憶胞之隨機碼產生器及相關感測方法。記憶胞陣列410中的反熔絲型差動記憶胞經過編程動作後，於讀取動作時可利用本發明的感測電路420來判斷反熔絲型差動記憶胞的儲存狀態，並決定隨機碼的一個位元。再者，利用感測電路420中的正回授電路422來擴大電位元線BL與反相位元線BLB之間的電壓差。因此，當二個反熔絲電晶體皆產生很大的讀取電流時，本發明的感測電路420仍可正確地判斷反熔絲型差動記憶胞的儲存狀態。
由於在進行讀取動作時，記憶胞陣列410除了會產生讀取電流至位元線BL與反相位元線BLB之外，記憶胞陣列410也會產生漏電流(leakage current)至位元線BL與反相位元線BLB。因此，本發明提出第二實施例的隨機碼產生器。在隨機碼產生器的感測電路內更增加二電流槽用以抵銷記憶胞陣列410所產生的漏電流。
請參照第7圖，其所繪示為本發明的隨機碼產生器的第二實施例。隨機碼產生器700包括一記憶胞陣列410與一感測電路720。其中，記憶胞陣列410的結構相同於第一實施例，此處不再贅述。
根據本發明的第二實施例，感測電路720包括一正回授電路422、一輸出電路728、重置電路424、426與電流槽(current sink)724、726。其中，正回授電路422、重置電路424、426的結構相同於第一實施例，此處不再贅述。
另外，電流槽724連接至感測電路720的輸入端IN，且電流槽726連接至感測電路720的反相輸入端INB。輸出電路728的二輸入端分別連接至正回授電路422的二個輸出端，並且輸出電路728的輸出端OUT與反相輸出端OUTB可產生互補的二個輸出信號。
請參照第8A圖，其所繪示為感測電路720的電路圖。其中，正回授電路422、重置電路424、426的結構已揭露於第5圖，此處不再贅述。
電流槽724包括電晶體m5、mc6。電晶體m5的汲極端連接至感測電路720的輸入端IN、閘極端接收偏壓電壓Vbias1。電晶體mc6的汲極端連接電晶體m5的源極端、源極端連接至接地端GND、閘極端接收一讀取致能信號EN。
電流槽726包括電晶體m6、mc7。電晶體m6的汲極端連接至感測電路720的反相輸入端INB、閘極端接收偏壓電 壓Vbias2。電晶體mc7的汲極端連接電晶體m6的源極端、源極端連接至接地端GND、閘極端接收一讀取致能信號EN。
輸出電路728包括電晶體m3、m4、mc5。電晶體mc5的源極端連接至電源電壓Vcc、閘極端接收控制信號ctrl、汲極連接至節點c。電晶體m3的源極端連接節點c、汲極端連接至節點a、閘極端連接至節點b。電晶體m4的源極端連接節點c、汲極端連接至節點b、閘極端連接至節點c。其中，節點a作為輸出端OUT，節點b作為反相輸出端OUTB。當然，除了以上所揭露的輸出電路728之外，輸出電路728也可以利用其他差動放大器來實現。
舉例來說，假設於讀取動作時，記憶胞陣列410產生的漏電流為0.5μA。因此，可設定電流槽724、726中的偏壓電壓Vbias1、Vbias2，使得電流槽724、726產生0.5μA的偏壓電流Ibias1、Ibias2。當位元線BL與反相位元線BLB輸出的讀取電流IBL、IBLB為12μA與1μA時，經由偏壓電流Ibias1、Ibias2抵消後，實際的二個充電電流(charging current)成為11.5μA與0.5μA。如此，將可以讓感測電路720的判斷更正確。
請參照第8B圖，其所繪示為感測電路720的相關信號示意圖。其中，在讀取動作時，讀取致能信號EN為高準位。再者，時間點t1至時間點t4為感測電路720判斷第一選定記憶胞的儲存狀態，時間點t4至時間點t7為感測電路720判斷第二選定記憶胞的儲存狀態。再者，控制信號ctrl為高準位時為讀取 動作的第一階段，此時電晶體mc1、mc2開啟(0n)且電晶體mc5關閉(off)。控制信號ctrl為低準位時為讀取動作的第二階段，此時電晶體mc1、mc2關閉且電晶體mc5開啟。
如第8B圖所示，時間點t1至時間點t3為第一階段。首先，重置信號RST會短暫地開啟電晶體mc3、mc4，使得位元線BL與反相位元線BLB被預充電至接地電壓(0V)。之後，選定記憶胞會輸出讀取電流IBL與IBLB來充電(charge)位元線BL與反相位元線BLB。因此，位元線BL與反相位元線BLB的電壓由0V開始逐漸上升。
於時間點t2時，位元線BL上的電壓大於反相位元線BLB上的電壓，且位元線BL上的電壓開啟電晶體m2。因此，於時間點t2之後，位元線BL上的電壓繼續上升，反相位元線BLB上的電壓逐漸下降。再者，由於位元線BL連接至節點a且反相位元線BLB連接至節點b，所以輸出端OUT的電壓相同於位元線BL的電壓且反相輸出端OUTB的電壓相同於反相位元線BLB的電壓。
時間點t3至時間點t4為第二階段。位元線BL不連接至節點a且反相位元線BLB不連接至節點b。因此，反相位元線BLB上的電壓再次上升。另外，由於電晶體mc5開啟(on)，輸出端OUT的電壓被栓鎖(latch)於電源電壓Vcc，反相輸出端OUTB被拴鎖於接地電壓(0V)。因此，可以確認第一選定記憶胞為第一儲存狀態。
同理，時間點t4至時間點t6為第一階段。首先，重置信號RST會短暫地開啟電晶體mc3、mc4，使得位元線BL與反相位元線BLB被預充電至接地電壓(0V)。之後，選定記憶胞會輸出讀取電流IBL與IBLB來充電(charge)位元線BL與反相位元線BLB。因此，位元線BL與反相位元線BLB的電壓由0V開始逐漸上升。
於時間點t5時，反相位元線BLB上的電壓大於位元線BL上的電壓，且反相位元線BLB上的電壓開啟電晶體m1。因此，於時間點t5之後，反相位元線BLB上的電壓繼續上升，位元線BL上的電壓逐漸下降。再者，由於位元線BL連接至節點a且反相位元線BLB連接至節點b，所以輸出端OUT的電壓相同於位元線BL的電壓且反相輸出端OUTB的電壓相同於反相位元線BLB的電壓。
時間點t6至時間點t7為第二階段。位元線BL不連接至節點a且反相位元線BLB不連接至節點b。因此，位元線BL上的電壓再次上升。另外，由於電晶體mc5開啟(on)，輸出端OUT的電壓被栓鎖(latch)於接地電壓(0V)，反相輸出端OUTB被拴鎖於電源電壓Vcc。因此，可以確認第二選定記憶胞為第二儲存狀態。
請參照第9圖，其所繪示為第二實施例之隨機碼產生器之感測方法。相較於第一實施例的感測方法，其差異在於步驟S914。以下僅介紹步驟S914，其於步驟不再贅述。
在步驟S914中，由於偏壓電壓Vbias1、Vbias2提供至電流槽724、726，所以電流槽724、726產生偏壓電流Ibs1、Ibs2。另外，由於選定記憶胞輸出讀取電流IBL、IBLB，所以讀取電流IBL減去偏壓電流Ibs1的結果(IBL-Ibs1)作為充電電流來充電位元線BL，並且讀取電流IBLB減去偏壓電流Ibs2的結果(IBLB-Ibs2)作為充電電流來充電反相位元線BLB。
由於步驟S914中，更提供了偏壓電流Ibs1、Ibs2來抵銷記憶胞陣列410的漏電流，使得感測電路720的判斷更正確。
再者，利用第9圖的感測方法流程也可以用來判斷一個選定記憶胞的品質。以下說明之。
首先，於第一感測周期(sensing period)時，提供相同讀取電壓Vr至反熔絲控制線AF1、AF2，以及相同的偏壓電壓(Vbias1=Vbias2)至二個電流槽724、726。之後，進行第9圖的感測方法流程，以判斷選定記憶胞的儲存狀態。例如，感測電路720判斷出選定記憶胞為第一儲存狀態。
接著，於第二感測周期時，提供讀取電壓Vr1至反熔絲控制線AF1，提供讀取電壓Vr2至反熔絲控制線AF2，以及相同的偏壓電壓(Vbias1=Vbias2)至二個電流槽724、726。其中，讀取電壓Vr1大於Vr2。之後，進行第9圖的感測方法流程，以判斷選定記憶胞的儲存狀態。假設感測電路720判斷出選定記憶胞為第二儲存狀態時，則代表選定記憶胞的品質不佳。
假設於第二感測周期時，感測電路720判斷出選定記憶胞為第一儲存狀態，則進入第三感測周期。於第三感測周期時，提供讀取電壓Vr1至反熔絲控制線AF1，提供讀取電壓Vr2至反熔絲控制線AF2，以及相同的偏壓電壓(Vbias1=Vbias2)至二個電流槽724、726。其中，讀取電壓Vr1小於Vr2。之後，進行第9圖的感測方法流程，以判斷選定記憶胞的儲存狀態。假設感測電路720判斷出選定記憶胞為第二儲存狀態時，代表選定記憶胞的品質不佳。
假設於第三感測周期時，感測電路720判斷出選定記憶胞為第一儲存狀態，則進入第四感測周期。於第四感測周期時，提供相同的讀取電壓Vr至反熔絲控制線AF1、AF2，以及提供相異的偏壓電壓至二個電流槽724、726。其中，偏壓電壓Vbias1大於Vbias2。之後，進行第9圖的感測方法流程，以判斷選定記憶胞的儲存狀態。假設感測電路720判斷出選定記憶胞為第二儲存狀態時，代表選定記憶胞的品質不佳。
假設於第四感測周期時，感測電路720判斷出選定記憶胞為第一儲存狀態，則進入第五感測周期。於第五感測周期時，提供相同的讀取電壓Vr至反熔絲控制線AF1、AF2，以及提供相異的偏壓電壓至二個電流槽724、726。其中，偏壓電壓Vbias1小於Vbias2。之後，進行第9圖的感測方法流程，以判斷選定記憶胞的儲存狀態。假設感測電路720判斷出選定記憶胞為第二儲存狀態時，代表選定記憶胞的品質不佳。
當選定記憶胞進行五個感測周期後，感測電路720皆判斷出選定記憶胞為第一儲存狀態，則代表選定記憶胞的品質優良。
由以上的說明可知，本發明提出一種具反熔絲型差動記憶胞之隨機碼產生器及相關感測方法。記憶胞陣列410中的反熔絲型差動記憶胞經過編程動作後，於讀取動作時可利用本發明的感測電路720來判斷反熔絲型差動記憶胞的儲存狀態，並決定隨機碼的一個位元。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (16)

  1. 一種隨機碼產生器，包括：一記憶胞陣列，包括複數個反熔絲型差動記憶胞；以及一感測電路，具有一輸入端與一反相輸入端，其中當該記憶胞陣列中的一第一反熔絲型差動記憶胞被選擇為一選定記憶胞時，該選定記憶胞的一位元線連接至該感測電路的該輸入端，且該選定記憶胞的一反相位元線連接至該感測電路的該反相輸入端；其中，於一讀取動作時，該選定記憶胞輸出一第一充電電流以充電至該位元線以及輸出一第二充電電流以充電該反相位元線；其中，當該位元線上的一第一電壓大於該反相位元線上的一第二電壓時，該感測電路放電該反相位元線上的該第二電壓，以擴大該位元線與該反相位元線上的一電壓差；當該反相位元線上的該第二電壓大於該位元線上的該第一電壓時，該感測電路放電該位元線上的該第一電壓，以擴大該位元線與該反相位元線上的該電壓差；以及，該感測電路根據該電壓差判斷該選定記憶胞的一儲存狀態，並將該儲存狀態決定作為一隨機碼的一個位元。
  2. 如申請專利範圍第1項所述之隨機碼產生器，其中該第一反熔絲型差動記憶胞包括：一第一反熔絲單元，連接至一第一反熔絲控制線以及該位元線；一第二反熔絲單元，連接至一第二反熔絲控制線以及該反相位元線；以及一連接電路，連接於該第一反熔絲單元與該第二反熔絲單元之間。
  3. 如申請專利範圍第2項所述之隨機碼產生器，其中該第一反熔絲單元包括：一第一選擇電晶體，具有一第一端連接至該位元線、一第二端以及一閘極端連接至一字元線；一第一反熔絲電晶體，具有一第一端連接至該第一選擇電晶體的該第二端、一第二端以及一閘極端連接至該第一反熔絲控制線；其中，該第二反熔絲單元包括：一第二選擇電晶體，具有一第一端連接至該反相位元線、一第二端以及一閘極端連接至該字元線；一第二反熔絲電晶體，具有一第一端連接至該第二選擇電晶體的該第二端、一第二端以及一閘極端連接至該第二反熔絲控制線；其中，該連接電路包括：一隔離電晶體，具有一第一端連接至該第一反熔絲電晶體的該第二端、一第二端連接至該第二反熔絲電晶體的該第二端以及一閘極端連接至一隔離控制線。
  4. 如申請專利範圍第2項所述之隨機碼產生器，其中該第一反熔絲單元包括：一第一反熔絲電晶體，具有一第一端連接至該位元線、一第二端以及一閘極端連接至該第一反熔絲控制線；其中，該第二反熔絲單元包括：一第二反熔絲電晶體，具有一第一端連接至該反相位元線、一第二端以及一閘極端連接至該第二反熔絲控制線；其中，該連接電路包括：一隔離電晶體，具有一第一端連接至該第一反熔絲電晶體的該第二端、一第二端連接至該第二反熔絲電晶體的該第二端以及一閘極端連接至一隔離控制線。
  5. 如申請專利範圍第2項所述之隨機碼產生器，其中該第一反熔絲單元包括：一第一選擇電晶體，具有一第一端連接至該位元線、一第二端以及一閘極端連接至一字元線；一第一開關電晶體，具有一第一端連接至該第一選擇電晶體的該第二端、一第二端以及一閘極端連接至一開關控制線；一第一反熔絲電晶體，具有一第一端連接至該第一開關電晶體的該第二端、一第二端以及一閘極端連接至該第一反熔絲控制線；其中，該第二反熔絲單元包括：一第二選擇電晶體，具有一第一端連接至該反相位元線、一第二端以及一閘極端連接至該字元線；一第二開關電晶體，具有一第一端連接至該第二選擇電晶體的該第二端、一第二端以及一閘極端連接至該開關控制線；一第二反熔絲電晶體，具有一第一端連接至該第二開關電晶體的該第二端、一第二端以及一閘極端連接至該第二反熔絲控制線；其中，該連接電路包括：一隔離電晶體，具有一第一端連接至該第一反熔絲電晶體的該第二端、一第二端連接至該第二反熔絲電晶體的該第二端以及一閘極端連接至一隔離控制線。
  6. 如申請專利範圍第1項所述之隨機碼產生器，其中該感測電路包括：一正回授電路，該正回授電路的一第一感測端與一第二感測端分別連接至該感測電路的該輸入端以及該反相輸入端；一第一重置電路，連接至該感測電路的該輸入端；一第二重置電路，連接至該感測電路的該反相輸入端；以及一輸出電路，該輸出電路的二個輸入端連接至該正回授電路，且該輸出電路的一輸出端與一反相輸出端產生互補的輸出信號。
  7. 如申請專利範圍第6項所述之隨機碼產生器，其中該正回授電路包括：一第一電晶體，具有一汲極端連接至該第一感測端，一閘極端接收一控制信號，一源極端連接至一第一節點；一第二電晶體，具有一汲極端連接至該第二感測端，一閘極端接收該控制信號，一源極端連接至一第二節點；一第三電晶體，具有一汲極端連接至該第一節點，一閘極端連接至該第二節點，一源極端接收一接地電壓；以及一第四電晶體，具有一汲極端連接至該第二節點，一閘極端連接至該第一節點，一源極端接收該接地電壓。
  8. 如申請專利範圍第7項所述之隨機碼產生器，其中該第一重置電路包括：一第五電晶體，具有一汲極端連接至該第一感測端，一閘極端接收一重置信號，一源極端接收該接地電壓。
  9. 如申請專利範圍第8項所述之隨機碼產生器，其中該第二重置電路包括：一第六電晶體，具有一汲極端連接至該第二感測端，一閘極端接收該重置信號，一源極端接收該接地電壓。
  10. 如申請專利範圍第9項所述之隨機碼產生器，其中該輸出電路為一差動放大器。
  11. 如申請專利範圍第9項所述之隨機碼產生器，其中該感測電路更包括：一第一電流槽，連接至該感測電路的該輸入端；以及一第二電流槽，連接至該感測電路的該反相輸入端。
  12. 如申請專利範圍第11項所述之隨機碼產生器，其中該第一電流槽包括：一第七電晶體，具有一汲極端連接至該第一感測端，一閘極端接收一第一偏壓電壓；以及一第八電晶體，具有一汲極端連接至該第七電晶體的一源極端，一閘極端接收一讀取致能信號，與一源極端接收該接地電壓。
  13. 如申請專利範圍第12項所述之隨機碼產生器，其中該第二電流槽包括：一第九電晶體，具有一汲極端連接至該第二感測端，一閘極端接收一第二偏壓電壓；以及一第十電晶體，具有一汲極端連接至該第九電晶體的一源極端，一閘極端接收該讀取致能信號，與一源極端接收該接地電壓。
  14. 一種隨機碼產生器的感測方法，該隨機碼產生器包括：一記憶胞陣列，包括複數個反熔絲型差動記憶胞；以及一感測電路，該感測方法包括下列步驟：由該記憶胞陣列中選擇一第一反熔絲型差動記憶胞為一選定記憶胞；提供一第一讀取電壓至該選定記憶胞的一第一反熔絲控制端，提供一第二讀取電壓至該選定記憶胞的一第二反熔絲控制端，將該選定記憶胞的一位元線連接至該感測電路的一輸入端，且將該選定記憶胞的一反相位元線連接至該感測電路的一反相輸入端；將該選定記憶胞的該位元線與該反相位元線預充電至一接地電壓；根據一第一充電電流來充電該位元線，且根據一第二充電電流來充電該反相位元線；當該位元線上的一第一電壓大於該反相位元線上的一第二電壓時，該感測電路放電該反相位元線上的該第二電壓，以擴大該位元線與該反相位元線上的一電壓差；當該反相位元線上的該第二電壓大於該位元線上的該第一電壓時，該感測電路放電該位元線上的該第一電壓，以擴大該位元線與該反相位元線上的該電壓差；以及該感測電路根據該電壓差來判斷該選定記憶胞的一儲存狀態，並將該儲存狀態決定作為一隨機碼的一個位元。
  15. 如申請專利範圍第14項所述之感測方法，其中該第一充電電流為該選定記憶胞所產生一第一讀取電流，且該第二充電電流為該選定記憶胞所產生一第二讀取電流。
  16. 如申請專利範圍第14項所述之感測方法，更包括下列步驟：根據一第一偏壓電壓產生一第一偏壓電流，且根據一第二偏壓電壓產生一第二偏壓電流；將該選定記憶胞產生的一第一讀取電流減去該第一偏壓電流後成為該第一充電電流；以及將該選定記憶胞產生的一第二讀取電流減去該第二偏壓電流後成為該第二充電電流。
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