TWI630707B - 可提高寫入效能的非揮發性記憶胞 - Google Patents

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TWI630707B
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Abstract

本發明披露一種非揮發性記憶胞，包含一選擇閘極電晶體、一跟隨閘極電晶體及一逆熔絲可變電容，耦合串接在主動區域上；一第一離子井及一第二離子井，具有該第一導電型，設於主動區域，其中跟隨閘極電晶體係與第一離子井部分重疊，其中第二離子井的摻雜濃度小於第一離子井的摻雜濃度。

Description

可提高寫入效能的非揮發性記憶胞
本發明概括而言係關於非揮發性記憶胞(NVM)領域，特別是一種可提高寫入效能的單次寫入(OTP)記憶胞。
非揮發性記憶胞(nonvolatile memory cell,NVM)是一種記憶體，其即使在沒有被提供電力的情況下也可以保存其儲存的資訊。一些實施例包括磁性設備、光學碟片、快閃記憶體和其他半導體記憶體。根據寫入次數限制，非揮發性記憶胞元件分為多次寫入(multi-time programmable,MTP)記憶體和單次寫入(one-time programmable,OTP)記憶體。
通常，MTP記憶體可以多次寫入，並且可以多次修改MTP記憶體的存儲數據。相反地，OTP記憶體可以被寫入一次。OTP記憶體可以分為兩種類型，例如，熔絲型OTP記憶體和逆熔絲型OTP記憶體。
本發明的目的為提供一可提高寫入效能的單次寫入(OTP)記憶胞。
根據本發明一實施例，本發明提出一種非揮發性記憶胞，包含一矽基底，具有一第一導電型，其中矽基底包含一主動區域，被一溝渠絕緣區域圍繞；一選擇閘極電晶體、一跟隨閘極電晶體及一逆熔絲可變電容，耦合串接在主動區域上，其中跟隨閘極電晶體係設置在選擇閘極電晶體與逆熔絲可變電容中間；一第一離子井，具有第一導電型，設於主動區域，其中跟隨閘極電晶體係與第一離子井部分重疊；以及一第二離子井，具有第一導電型，設於主動區域並與第一離子井相連，其中第二離子井的摻雜濃度小於第一離子井的摻雜濃度。
根據本發明一實施例，選擇閘極電晶體包括一字元線閘極、字元線閘極與主動區域之間的一選擇閘極氧化層、設置在字元線閘極一側的一源極摻雜區域、設置在字元線閘極另一側的一第一源極/汲極摻雜區域、耦合到源極摻雜區域的一第一源極/汲極延伸區域、耦合到第一源極/汲極摻雜區域的一第二源極/汲極延伸區域，及第一源極/汲極延伸區域與第二源極/汲極延伸區域之間的一選擇閘極通道。
根據本發明一實施例，源極摻雜區域與第一源極/汲極摻雜區域具有一第二導電型，第二導電型與第一導電型相反。
根據本發明一實施例，源極摻雜區域與第一源極/汲極摻雜區域皆設置在第一離子井內。
根據本發明一實施例，跟隨閘極電晶體包括一跟隨閘極、跟隨閘極與主動區域之間的一跟隨閘極氧化層、設置在跟隨閘極一側的第一源極/汲極摻 雜區域、設置在跟隨閘極另一側的一第二源極/汲極摻雜區域、耦合到第一源極/汲極摻雜區域的一第三源極/汲極延伸區域、耦合到第二源極/汲極摻雜區域的一第四源極/汲極延伸區域，及第三源極/汲極延伸區域與第四源極/汲極延伸區域之間的一跟隨閘極通道。
根據本發明一實施例，第一源極/汲極摻雜區域與耦合到第一源極/汲極摻雜區域的第三源極/汲極延伸區域係設置在第一離子井內。
根據本發明一實施例，第二源極/汲極摻雜區域與耦合到第二源極/汲極摻雜區域的第四源極/汲極延伸區域係設置在第二離子井內。
根據本發明一實施例，第二源極/汲極摻雜區域具有第二導電型。
根據本發明一實施例，跟隨閘極通道係由部分第一離子井與部分第二離子井所構成。
根據本發明一實施例，逆熔絲可變電容包括一逆熔絲閘極、逆熔絲閘極與主動區域之間的一逆熔絲閘極氧化層、設置在逆熔絲閘極一側的該第二源極/汲極摻雜區域、設置在逆熔絲閘極另一側的一汲極摻雜區域、耦合到第二源極/汲極摻雜區域的一第五源極/汲極延伸區域、耦合到汲極摻雜區域的一第六源極/汲極延伸區域。
根據本發明一實施例，逆熔絲閘極正下方，第五源極/汲極延伸區域與第六源極/汲極延伸區域相銜接。
根據本發明一實施例，第二源極/汲極摻雜區域、第五源極/汲極延伸區域、第六源極/汲極延伸區域與汲極摻雜區域係設置在第二離子井內。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較佳實施方式，並配合所附圖式，作詳細說明如下。然而如下之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者。
C1‧‧‧非揮發性記憶胞
C2‧‧‧非揮發性記憶胞
1‧‧‧記憶體陣列
100‧‧‧中心虛線
10‧‧‧基底
120‧‧‧溝渠絕緣(STI)區域
101‧‧‧主動區域
11‧‧‧選擇閘極電晶體
12‧‧‧跟隨閘極電晶體
13‧‧‧逆熔絲可變電容
131‧‧‧第一離子井
132‧‧‧第二離子井
MV‧‧‧中電壓
WL‧‧‧字元線
121‧‧‧字元線閘極
141‧‧‧選擇閘極氧化層
L1‧‧‧閘極長度
111‧‧‧源極摻雜區域
112‧‧‧第一源極/汲極摻雜區域
E1‧‧‧第一源極/汲極延伸區域
E2‧‧‧第二源極/汲極延伸區域
CH1‧‧‧選擇閘極通道
BL‧‧‧位元線
122‧‧‧跟隨閘極
FL‧‧‧跟隨閘極線
142‧‧‧隨閘極氧化層
L2‧‧‧閘極長度
143‧‧‧逆熔絲閘極氧化層
113‧‧‧第二源極/汲極摻雜區域
E3‧‧‧第三源極/汲極延伸區域
E4‧‧‧第四源極/汲極延伸區域
CH2‧‧‧跟隨閘極通道
123‧‧‧逆熔絲閘極
153‧‧‧側壁子
L3‧‧‧閘極長度
114‧‧‧汲極摻雜區域
E5‧‧‧第五源極/汲極延伸區域
E6‧‧‧第六源極/汲極延伸區域
130‧‧‧離子井
210‧‧‧深離子井
20‧‧‧矽覆絕緣(SOI)基底
第1圖是根據本發明一實施例的包括兩個示例性單層多晶矽非揮發性記憶胞C1及C2的一部分的示意性佈局圖；第2圖是沿第1圖切線I-I’截取的示意性剖面圖；第3圖是根據另一實施例的單層多晶非揮發性記憶胞的示意性剖面圖；第4圖是根據另一實施例的單層多晶非揮發性記憶胞的示意性剖面圖；第5圖是根據另一實施例的單層多晶非揮發性記憶胞的示意性剖面圖；第6圖是根據另一實施例的單層多晶非揮發性記憶胞的示意性剖面圖。
須注意的是所有圖式均為示意圖，以說明和製圖方便為目的，相對尺寸及比例都經過調整。相同的符號在不同的實施例中代表相對應或類似的特徵。
藉由接下來的敘述及所提供的眾多特定細節，可充分了解本發明。然而對於此領域中的技術人員，在沒有這些特定細節下依然可實行本發明。再 者，一些此領域中公知的系統配置和製程步驟並未在此詳述，因為這些應是此領域中的技術人員所熟知的。
同樣地，實施例的圖式為示意圖，並未照實際比例繪製，為了清楚呈現而放大一些尺寸。在此公開和描述的多個實施例中若具有共通或類似的某些特徵時，為了方便圖示及描述，類似的特徵通常會以相同的標號表示。
本發明係關於能夠維持較高寫入電壓(VPP)的低電壓NMOS逆熔絲記憶胞。低電壓NMOS逆熔絲記憶胞是單層多晶矽非揮發性記憶胞，並且可以用作改善寫入性能的單次性寫入(OTP)記憶胞。根據本發明一實施例，低電壓NMOS逆熔絲記憶胞可以製造在主體矽基底上。在另一個實施例中，低電壓NMOS逆熔絲記憶胞可以製造在矽覆絕緣(SOI)基底上。
請參考第1圖及第2圖。第1圖是根據本發明一實施例的包括兩個示例性單層多晶矽非揮發性記憶胞C1及C2的一部分的示意性佈局圖。第2圖是沿第1圖切線I-I’截取的示意性剖面圖。如第1圖及第2圖所示，記憶體陣列1包含由虛線表示的至少兩個單層多晶矽非揮發性記憶(NVM)胞C1和C2。根據本發明一實施例，NVM胞C1和NVM胞C2係以中心虛線100彼此鏡像對稱。根據本發明一實施例，NVM胞C1和NVM胞C2可以共享一個共用源極摻雜區域111，但不限於此。
應理解的是，記憶體陣列1包括多個記憶胞。為了簡化，圖中僅例示NVM胞C1和NVM胞C2。
NVM胞C1和NVM胞C2可以製造在具有第一導電型，例如P型的主體 矽基底10上。根據本發明一實施例，主體矽基底10可以是P型摻雜矽基底。根據本發明一實施例，可以在由溝渠絕緣(STI)區域120圍繞的矽基底10的條形主動區域101上製造NVM胞C1和NVM胞C2。
例如，根據本發明一實施例，NVM胞C1包括在主動區域101上耦合串接的選擇閘極電晶體11、跟隨閘極電晶體12和逆熔絲可變電容13，其中，跟隨閘極電晶體13係設置在選擇閘極電晶體11與逆熔絲可變電容13中間。
如第2圖所示，NVM胞C1包含在主動區域101中具有第一導電型的第一離子井131和在主動區域101中具有第一導電型的第二離子井132。第二離子井132與第一離子井131相連。根據本發明一實施例，跟隨閘極電晶體12與第一離子井131部分重疊。根據本發明一實施例，跟隨閘極電晶體12也與第二離子井132部分重疊。
根據本發明一實施例，第二離子井132的摻雜濃度小於第一離子井131的摻雜濃度。例如，第二離子井132可以是一中電壓P井(MV P井或MVPW)，其通常用於邏輯核心電路區域並且可具有約1E10atoms/cm3的摻雜濃度。例如，第一離子井131可以是通常在邏輯核心電路區域使用的低電壓P井(LV P井或LVPW)，並且可以具有約1E11atoms/cm3的摻雜濃度。
根據本發明一實施例，選擇閘極電晶體11係設置在第一離子井131內。根據本發明一實施例，逆熔絲可變電容13係設置在第二離子井132內。
根據本發明一實施例，選擇閘極電晶體11包含一字元線閘極121，耦 合到記憶體陣列1中的字元線WL；以及一選擇閘極氧化層141，設置在字元線閘極121與主動區域101之間。根據本發明一實施例，可以在字元線閘極121的每個側壁上設置一側壁子151。如第1圖所示，字元線閘極121可以具有一閘極長度L1。
根據本發明一實施例，選擇閘極電晶體11可以具有與在低電壓核心電路中使用的低電壓核心裝置相同的電晶體結構，但不限於此。根據本發明另一實施例，選擇閘極電晶體11可以具有與在中電壓輸入/輸出(I/O)電路中使用的中壓I/O裝置相同的電晶體結構，但不限於此。
根據本發明一實施例，選擇閘極電晶體11還包括設置在字元線閘極121一側的一源極摻雜區域111、設置在字元線閘極121另一側上的第一源極/汲極摻雜區域112、耦合到源極摻雜區域111的第一源極/汲極延伸區域E1，諸如NLDD、耦合到第一源極/汲極摻雜區域112的第二源極/汲極延伸區域E2，諸如NLDD，和在第一源極/汲極延伸區域E1和第二源極/汲極延伸區域E2之間的選擇閘極通道CH1。
根據本發明一實施例，源極摻雜區域111和第一源極/汲極摻雜區域112可具有第二導電型，其中第二導電型與第一導電型相反。例如，源極摻雜區域111和第一源極/汲極摻雜區域112可以是N+摻雜區域。根據本發明一實施例，選擇閘極電晶體11是NMOS電晶體。
根據本發明一實施例，源極摻雜區域111電連接至一位元線BL。根據本發明一實施例，在寫入或讀取操作期間，第一源極/汲極摻雜區域112是電浮置的。
根據本發明一實施例，跟隨閘極電晶體12包括一跟隨閘極122，耦合到記憶體陣列1中的跟隨閘極線FL，以及跟隨閘極122與主動區域101之間的一跟隨閘極氧化層142。跟隨閘極122直接設置在第一離子井131的一部分和第二離子井132的一部分的正上方。
根據本發明一實施例，側壁子152可以設置在跟隨閘極122的每個側壁上。如第1圖所示，跟隨閘極122可以具有實質上等於閘極長度L1的閘極長度L2。
根據本發明一實施例，跟隨閘極電晶體12可以具有與在低電壓核心電路中使用的低電壓核心裝置相同的電晶體結構，但不限於此。
根據本發明另一實施例，跟隨閘極電晶體12可以具有與在中電壓輸入/輸出(I/O)電路中使用的中壓I/O裝置相同的電晶體結構，但不限於此。選擇閘極氧化層141的厚度和跟隨閘極氧化層142的厚度可以比逆熔絲閘極氧化層143的厚度厚。
根據本發明一實施例，跟隨閘極氧化層142的厚度係實質上等於選擇閘極氧化層141的厚度。
根據本發明一實施例，其中跟隨閘極電晶體12還包括設置在跟隨閘極122一側的第一源極/汲極摻雜區域112、設置在跟隨閘極122另一側的一第二源極/汲極摻雜區域113、耦合到第一源極/汲極摻雜區域112的一第三源極/汲極延伸 區域E3，例如NLDD、耦合到第二源極/汲極摻雜區域113的一第四源極/汲極延伸區域E4，例如NLDD，及第三源極/汲極延伸區域E3與第四源極/汲極延伸區域E4之間的一跟隨閘極通道CH2。根據本發明一實施例，跟隨閘極通道CH2係由部分第一離子井131和部分第二離子井132所構成。
根據本發明一實施例，第一源極/汲極摻雜區域112由選擇閘極電晶體11和跟隨閘極電晶體12共享，使得選擇閘極電晶體11耦合串接到隨閘極電晶體12。
根據本發明一實施例，第一源極/汲極摻雜區域112與耦合到第一源極/汲極摻雜區域112的第三源極/汲極延伸區域E3係設置在第一離子井131內。根據本發明一實施例，第二源極/汲極摻雜區域113與耦合到第二源極/汲極摻雜區域113的第四源極/汲極延伸區域E4係設置在第二離子井132內。
根據本發明一實施例，第二源極/汲極摻雜區域113可具有第二導電型，其中第二導電型與第一導電型相反。例如，第二源極/汲極摻雜區域113可以是N+摻雜區域。根據本發明一實施例，跟隨閘極電晶體12是NMOS電晶體。
根據本發明一實施例，逆熔絲可變電容13包括一逆熔絲閘極123及逆熔絲閘極123與主動區域101之間的一逆熔絲閘極氧化層143。根據本發明一實施例，側壁子153可以設置在逆熔絲閘極123的每個側壁上。如第1圖所示，逆熔絲閘極123可以具有一閘極長度L3小於閘極長度L1及閘極長度L2。
根據本發明一實施例，逆熔絲可變電容13還包括設置在逆熔絲閘極 123一側的第二源極/汲極摻雜區域113、設置在逆熔絲閘極123另一側的一汲極摻雜區域114、耦合到第二源極/汲極摻雜區域113的一第五源極/汲極延伸區域E5，例如NLDD、耦合到汲極摻雜區域114的一第六源極/汲極延伸區域E6，例如NLDD。
根據本發明一實施例，於逆熔絲閘極123正下方，第五源極/汲極延伸區域E5與第六源極/汲極延伸區域E6相銜接。因此，在逆熔絲閘極123正下方沒有通道區域。在另一實施例中，於逆熔絲閘極123正下方，第五源極/汲極延伸區域E5可能不會與第六源極/汲極延伸區域E6相銜接。
根據本發明一實施例，第二源極/汲極摻雜區域113、第五源極/汲極延伸區域E5、第六源極/汲極延伸區域E6與汲極摻雜區域114係設置在第二離子井132內。根據本發明一實施例，在寫入或讀取操作期間，第一源極/汲極摻雜區域112、第二源極/汲極摻雜區域113及汲極摻雜區域114是電浮置的。
當在寫入模式下操作時，逆熔絲閘極123可以耦合到相對高電壓VPP，例如9V或更高的電壓。通過引入第二離子井132並將逆熔絲可變電容13設置在第二離子井132內，逆熔絲閘極123能夠在操作期間維持高電壓。
請參考第3圖，第3圖是根據另一實施例的單層多晶非揮發性記憶胞的示意性剖面圖。如第3圖所示，第3圖中的記憶胞與第2圖中的記憶胞之間的差異在於，第3圖中的記憶胞僅具有一個離子井130，例如，一低電壓P井(LVPW)，其具有與在低電壓核心邏輯電路中形成的低電壓P井的摻雜濃度相同的摻雜濃度。選擇閘極電晶體11、跟隨閘極電晶體12和逆熔絲可變電容13係設置在離子 井130內。在離子井130下方形成深離子井210，例如深N井(DNW)。
在另一實施例中，如第2圖所示，第二離子井132可以加入到離子井130中。
如第4圖所示，具有第一導電型的第二離子井132設置在深離子井210內的主動區域101中。第二離子井132與第一離子井131相連。根據本發明一實施例，跟隨閘極電晶體12與第一離子井131部分重疊。根據本發明一實施例，跟隨閘極電晶體12也與第二離子井132部分重疊。
根據本發明一實施例，第二離子井132的摻雜濃度小於第一離子井131的摻雜濃度。例如，第二離子井132可以是一中電壓P井(MV P井或MVPW)，其通常用於邏輯核心電路區域並且可具有約1E10atoms/cm3的摻雜濃度。例如，第一離子井131可以是通常在邏輯核心電路區域使用的低電壓P井(LV P井或LVPW)，並且可以具有約1E11atoms/cm3的摻雜濃度。
根據本發明一實施例，選擇閘極電晶體11係設於第一離子井131內。根據本發明一實施例，逆熔絲可變電容13係設於第二離子井132內。
跟隨閘極122直接設置在第一離子井131的一部分和第二離子井132的一部分的正上方。第二源極/汲極摻雜區域113、第五源極/汲極延伸區域E5，第六源極/汲極延伸區域E6和汲極摻雜區域114係設置在第二離子井132內。
根據本發明一實施例，跟隨閘極通道CH2係由部分第一離子井131與 部分第二離子井132所構成。
第5圖是根據另一實施例的單層多晶非揮發性記憶胞的示意性剖面圖。如第5圖所示，第5圖中的記憶胞與第2圖中的記憶胞之間的差異在於，第5圖中的記憶胞僅具有一個離子井130，例如，一低電壓P井(LVPW)，其具有與在低電壓核心邏輯電路中形成的低電壓P井的摻雜濃度相同的摻雜濃度。選擇閘極電晶體11、跟隨閘極電晶體12和逆熔絲可變電容13係設置在離子井130內。在矽覆絕緣(SOI)基底20的矽層201中製造選擇閘極電晶體11、跟隨閘極電晶體12、逆熔絲可變電容13和離子阱130。SOI基底20包括矽層201、在矽層201下方的絕緣層202和基底層203，諸如矽基底層。
在另一實施例中，源極摻雜區域111、第一源極/汲極摻雜區域112、第二源極/汲極摻雜區域113及汲極摻雜區域114的深度較第5圖為深，並且該些區域的底部係會接觸到絕緣層202。
在另一實施例中，如第2圖所示，第二離子井132可以加入到離子井130中。
第6圖是根據另一實施例的單層多晶非揮發性記憶胞的示意性剖面圖。如第6圖所示，具有第一導電型的第二離子井132設置在SOI基底20的矽層201中主動區域101中。第二離子井132與第一離子井131相連。根據本發明一實施例，跟隨閘極電晶體12與第一離子井131部分重疊。根據本發明一實施例，跟隨閘極電晶體12也與第二離子井132部分重疊。
根據本發明一實施例，第二離子井132的摻雜濃度小於第一離子井131的摻雜濃度。例如，第二離子井132可以是一中電壓P井(MV P井或MVPW)，其通常用於邏輯核心電路區域並且可具有約1E10atoms/cm3的摻雜濃度。例如，第一離子井131可以是通常在邏輯核心電路區域使用的低電壓P井(LV P井或LVPW)，並且可以具有約1E11atoms/cm3的摻雜濃度。
根據本發明一實施例，選擇閘極電晶體11係設於第一離子井131內。根據本發明一實施例，逆熔絲可變電容13係設於第二離子井132內。
跟隨閘極122直接設置在第一離子井131的一部分和第二離子井132的一部分的正上方。第二源極/汲極摻雜區域113、第五源極/汲極延伸區域E5，第六源極/汲極延伸區域E6和汲極摻雜區域114係設置在第二離子井132內。
根據本發明一實施例，跟隨閘極通道CH2係由部分第一離子井131與部分第二離子井132所構成。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

Claims (20)

  1. 一種非揮發性記憶胞，包含： 一矽基底，具有一第一導電型，其中該矽基底包含一主動區域，被一溝渠絕緣區域圍繞； 一選擇閘極電晶體、一跟隨閘極電晶體及一逆熔絲可變電容，耦合串接在該主動區域上，其中該跟隨閘極電晶體係設置在該選擇閘極電晶體與該逆熔絲可變電容中間； 一第一離子井，具有該第一導電型，設於該主動區域，其中該跟隨閘極電晶體係與該第一離子井部分重疊；以及 一第二離子井，具有該第一導電型，設於該主動區域並與該第一離子井相連，其中該第二離子井的摻雜濃度小於該第一離子井的摻雜濃度。
  2. 如申請專利範圍第1項所述的非揮發性記憶胞，其中該跟隨閘極電晶體與該第二離子井部分重疊。
  3. 如申請專利範圍第1項所述的非揮發性記憶胞，其中該選擇閘極電晶體係設置在該第一離子井內。
  4. 如申請專利範圍第1項所述的非揮發性記憶胞，其中該逆熔絲可變電容係設於該第二離子井內。
  5. 如申請專利範圍第1項所述的非揮發性記憶胞，其中該第一導電型為P型。
  6. 如申請專利範圍第1項所述的非揮發性記憶胞，其中該第一離子井係為一低電壓P型井。
  7. 如申請專利範圍第1項所述的非揮發性記憶胞，其中該第一離子井係為一中電壓P型井。
  8. 如申請專利範圍第1項所述的非揮發性記憶胞，其中該選擇閘極電晶體包括一字元線閘極、該字元線閘極與該主動區域之間的一選擇閘極氧化層、設置在該字元線閘極一側的一源極摻雜區域、設置在該字元線閘極另一側的一第一源極/汲極摻雜區域、耦合到該源極摻雜區域的一第一源極/汲極延伸區域、耦合到該第一源極/汲極摻雜區域的一第二源極/汲極延伸區域，及該第一源極/汲極延伸區域與該第二源極/汲極延伸區域之間的一選擇閘極通道。
  9. 如申請專利範圍第8項所述的非揮發性記憶胞，其中該源極摻雜區域電連接至一位元線。
  10. 如申請專利範圍第8項所述的非揮發性記憶胞，其中該源極摻雜區域與該第一源極/汲極摻雜區域具有一第二導電型，該第二導電型與該第一導電型相反。
  11. 如申請專利範圍第8項所述的非揮發性記憶胞，其中該源極摻雜區域與該第一源極/汲極摻雜區域皆設置在該第一離子井內。
  12. 如申請專利範圍第10項所述的非揮發性記憶胞，其中該跟隨閘極電晶體包括一跟隨閘極、該跟隨閘極與該主動區域之間的一跟隨閘極氧化層、設置在該跟隨閘極一側的該第一源極/汲極摻雜區域、設置在該跟隨閘極另一側的一第二源極/汲極摻雜區域、耦合到該第一源極/汲極摻雜區域的一第三源極/汲極延伸區域、耦合到該第二源極/汲極摻雜區域的一第四源極/汲極延伸區域，及該第三源極/汲極延伸區域與該第四源極/汲極延伸區域之間的一跟隨閘極通道。
  13. 如申請專利範圍第12項所述的非揮發性記憶胞，其中該第一源極/汲極摻雜區域與耦合到該第一源極/汲極摻雜區域的該第三源極/汲極延伸區域係設置在該第一離子井內。
  14. 如申請專利範圍第13項所述的非揮發性記憶胞，其中該第二源極/汲極摻雜區域與耦合到該第二源極/汲極摻雜區域的該第四源極/汲極延伸區域係設置在該第二離子井內。
  15. 如申請專利範圍第12項所述的非揮發性記憶胞，其中該第二源極/汲極摻雜區域具有該第二導電型。
  16. 如申請專利範圍第12項所述的非揮發性記憶胞，其中該跟隨閘極通道係由部分該第一離子井與部分該第二離子井所構成。
  17. 如申請專利範圍第12項所述的非揮發性記憶胞，其中該逆熔絲可變電容包括一逆熔絲閘極、該逆熔絲閘極與該主動區域之間的一逆熔絲閘極氧化層、設置在該逆熔絲閘極一側的該第二源極/汲極摻雜區域、設置在該逆熔絲閘極另一側的一汲極摻雜區域、耦合到該第二源極/汲極摻雜區域的一第五源極/汲極延伸區域、耦合到該汲極摻雜區域的一第六源極/汲極延伸區域。
  18. 如申請專利範圍第17項所述的非揮發性記憶胞，其中於該逆熔絲閘極正下方，該第五源極/汲極延伸區域與該第六源極/汲極延伸區域相銜接。
  19. 如申請專利範圍第17項所述的非揮發性記憶胞，其中該第二源極/汲極摻雜區域、該第五源極/汲極延伸區域、該第六源極/汲極延伸區域與該汲極摻雜區域係設置在該第二離子井內。
  20. 如申請專利範圍第17項所述的非揮發性記憶胞，其中該汲極摻雜區域具有該第二導電型。
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