TW201839769A - 增加記憶體之寫入速度與抹除速度的方法 - Google Patents

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Abstract

增加記憶體之寫入速度的方法包含取得記憶體之寫入位準；將記憶體之寫入位準與有效位準及目標位準中至少之一者進行比較，以產生比較結果；及依據比較結果，進入第一迴圈及/或第二迴圈以更新記憶體的寫入電壓。

Description

增加記憶體之寫入速度與抹除速度的方法
本發明描述了一種增加記憶體之寫入速度與抹除速度的方法，尤指一種增加非揮發性記憶體之寫入速度與抹除速度的方法。
非揮發性記憶體(Non-Volatile Memory，NVM)是一種在沒有電力供應至記憶體區塊的情況下，仍然能夠維持原本儲存之資料的記憶體。非揮發性記憶體可應用於許多設備，例如磁性裝置、光碟片、快閃記憶體或是其它半導體製程的記憶裝置。非揮發性記憶體可分為電子式尋址系統(Electrically Addressed Systems)的記憶體，例如唯讀記憶體(Read-Only Memory)，以及機械式尋址系統(Mechanically Addressed Systems)的記憶體，例如硬碟、光碟、磁帶等裝置。並且，非揮發性記憶體不需要將本身儲存之資料做週期性地更新。因此，非揮發性記憶體常被用來當成備份資料的裝置或是能長時間儲存資料的裝置。
非揮發性記憶體可以執行用於存取資料的寫入操作，抹除操作和讀取操作。由於非揮發性記憶體可以執行讀取操作和寫入操作，因此操作循環次數也會隨著時間增加。在傳統的非揮發性記憶體中，當操作循環次數變大時，氧化閘極層內部產生的氧化層陷入(Oxide Traps)效應也會變得嚴重。嚴重的氧化層陷入效應將會導致電場劣化，從而降低寫入操作和抹除操作的效率。換句話說，當非揮發性記憶體的操作循環次數變大時，寫入電壓在前幾個升壓階段中的效力是非常低落的。
本發明一實施例提出一種增加記憶體之寫入速度的方法，包含取得記憶體之寫入位準，將記憶體之寫入位準與有效位準及目標位準中至少之一者進行比較，以產生比較結果，及依據比較結果，進入第一迴圈及/或第二迴圈以更新記憶體的寫入電壓。當進入第一迴圈以更新記憶體的寫入電壓時，在第一迴圈的時間內，依據記憶體之寫入位準與有效位準的比較結果，利用可變因子更新寫入電壓。當進入第二迴圈以更新記憶體的寫入電壓時，在第二迴圈的時間內，依據記憶體之寫入位準與目標位準的比較結果，利用可變因子更新寫入電壓。
本發明另一實施例提出一種增加記憶體之抹除速度的方法，包含取得記憶體之抹除位準，將記憶體之抹除位準與有效位準及目標位準中至少之一者進行比較，以產生比較結果，及依據比較結果，進入第一迴圈及/或第二迴圈以更記憶體的抹除電壓。當進入第一迴圈以更新記憶體的抹除電壓時，在第一迴圈的時間內，依據記憶體之抹除位準與有效位準的比較結果，利用可變因子更新抹除電壓。當進入第二迴圈以更新記憶體的抹除電壓時，在第二迴圈的時間內，依據記憶體之抹除位準與目標位準的比較結果，利用可變因子更新抹除電壓。
第1圖係為本發明之增加記憶體之寫入速度的方法之實施例的流程圖。本實施例的記憶體可為非揮發性記憶體，非揮發性記憶體可包含浮閘電晶體(Floating Gate Transistor)。增加記憶體之寫入速度的方法可包含步驟S101至步驟S108。任何合理的步驟變更都屬於本發明所揭露的範疇。在下文中，”門檻電壓”、”目標電壓”以及”有效電壓”用於描述本實施例的操作。然而，”門檻電壓”、”目標電壓”以及”有效電壓”並不限制本發明。換句話說，本發明也可以基於電流操作的方式增加記憶體之寫入速度，亦可以基於電壓操作的方式增加記憶體之寫入速度。因此，”門檻電壓”、”目標電壓”以及”有效電壓”等詞彙也可分別被一般性地稱為”寫入位準(Program Level)”、”目標位準(Target Level)”以及”有效位準(Valid Level)”。然而，為了讓具有一般常識的人員更容易理解，第1圖的實施例將以電壓操作的方式增加記憶體之寫入速度，因此描述各步驟中所用的名詞將為”門檻電壓”、”目標電壓”以及”有效電壓”等詞彙。步驟S101至步驟S108描述於下。
在步驟S101中，寫入程序開始，以執行記憶體的寫入操作。記憶體的門檻電壓VTH (記憶體內浮閘電晶體的門檻電壓)會被偵測。用於與門檻電壓VTH 比較的目標電壓VTARGET 以及有效電壓VVALID 也會預先被設定。於此說明，前述之”寫入位準”可為本實施例的門檻電壓VTH ，且門檻電壓VTH 於步驟S101可被偵測為一個電壓值。然而，在後續步驟之迴圈中，當記憶體之寫入電壓VPGM 進行更新時，門檻電壓VTH 也會隨其變化，例如是一個隨著執行時間逐漸上升的電壓值。目標電壓VTARGET 大於有效電壓VVALID 。舉例而言，目標電壓VTARGET 可為1.6伏特的電壓。有效電壓VVALID 可為0.8伏特的電壓。在步驟S102中，門檻電壓VTH 會與目標電壓VTARGET 進行比較。若門檻電壓VTH 大於等於目標電壓VTARGET (VTH ≥VTARGET )，表示記憶體的門檻電壓VTH 大到能讓寫入操作順利通過。因此，在步驟S103中，寫入程序通過訊息即被產生出來。若門檻電壓VTH 小於等於目標電壓VTARGET (VTH ＜VTARGET )，表示記憶體的門檻電壓VTH 不足以讓寫入操作順利通過。因此，在步驟S104中，門檻電壓VTH 將會進一步地與有效電壓VVALID 進行比較，有效電壓VVALID 會比目標電壓VTARGET 要小。本實施例的目標為讓記憶體的寫入電壓VPGM 升壓，以使門檻電壓VTH 比有效電壓VVALID 大，最終讓門檻電壓VTH 能達到目標電壓VTARGET 的水準。因此，在步驟S105中，記憶體會進入第一迴圈，依據初始值為Z1 的可變因子M來設定寫入電壓VPGM 的初始值，並在第一迴圈的時間內，依據門檻電壓VTH 與有效電壓VVALID 的比較結果，增加寫入電壓VPGM 。在第一迴圈的時間內，每一次迴圈的門檻電壓VTH 會與有效電壓VVALID 進行比較，若門檻電壓VTH 大於等於有效電壓VVALID (VTH ≥VVALID )，則執行步驟S106以進一步增加寫入電壓VPGM ，使得門檻電壓VTH 能進一步提升至目標電壓VTARGET 的水準。相反地，若門檻電壓VTH 小於有效電壓VVALID (VTH ＜VVALID )，且第一迴圈的執行時間到達第一最大限度時間PGMMAX1 ，表示第一迴圈的執行時間太長，寫入操作失敗，因此在步驟S107中會產生寫入失敗訊息。
如前述提及，當步驟S105滿足VTH ≥VVALID ，將執行步驟S106以進一步地增加寫入電壓VPGM 。在步驟S106中，記憶體會進入第二迴圈，並在第二迴圈的時間內，依據門檻電壓VTH 與目標電壓VTARGET 的比較結果，增加寫入電壓VPGM 。在第二迴圈的時間內，每一次迴圈的門檻電壓VTH 會與目標電壓VTARGET 進行比較，若門檻電壓VTH 大於等於目標電壓VTARGET (VTH ≥ VTARGET )，表示記憶體的門檻電壓VTH 夠大能讓寫入操作順利通過。因此，在步驟S103中，寫入程序通過訊息即被產生出來。類似地，若門檻電壓VTH 小於目標電壓VTARGET (VTH ＜VTARGET )，且第二迴圈的執行時間到達第二最大限度時間PGMMAX2 ，表示第二迴圈的執行時間太長，寫入操作失敗，因此在步驟S107中會也產生寫入失敗訊息。
在寫入程序中，當門檻電壓VTH 在目標電壓VTARGET 與有效電壓VVALID 之間時，表示門檻電壓VTH 滿足在步驟S102中之VTH ＜VTARGET 的條件以及在步驟S104中之VTH ≥VVALID 的條件。這表示雖然門檻電壓VTH 比有效電壓VVALID 大，故僅需要利用第二迴圈來增加寫入電壓VPGM ，使得門檻電壓VTH 提升至目標電壓VTARGET 的水準。因此，在符合上述條件(VTH ＜VTARGET 以及VTH ≥VVALID )下，接續步驟S104之步驟S108中，可變因子M的初始值可被設定為Z2 ，隨後進入步驟S106的第二迴圈，以增加寫入電壓VPGM 。
簡而言之，本實施例之寫入電壓VPGM 的設定有三種情況。在第一種情況中，若門檻電壓VTH 大於等於目標電壓(VTH ≥ VTARGET )VTARGET ，則記憶體可視為寫入操作必能順利通過的狀態。寫入電壓VPGM 不需要做額外的修正。在第二種情況中，若門檻電壓VTH 在有效電壓VVALID 以及目標電壓VTARGET 之間(VVALID ≤VTH ＜VTARGET )，寫入電壓VPGM 必須要利用第二迴圈升壓，使得門檻電壓VTH 提升至目標電壓VTARGET 的水準。在第三種情況中，若門檻電壓VTH 小於有效電壓VVALID (VTH ＜ VVALID )，寫入電壓VPGM 必須要利用第一迴圈以及第二迴圈升壓，使得門檻電壓VTH 提升至目標電壓VTARGET 的水準。並且，執行時間的限制也可引入於本實施例中。例如，若第一迴圈的執行時間到達第一最大限度時間PGMMAX1 或第二迴圈的執行時間到達第二最大限度時間PGMMAX2 ，則會產生寫入失敗訊息。在本實施例中，第一最大限度時間PGMMAX1 及第二最大限度時間PGMMAX2 可為兩相同或是兩相異的數值。一旦門檻電壓VTH 達到目標電壓VTARGET 的水準，寫入程序通過訊息即被產生出來。後文將描述對應第一迴圈的步驟S105以及對應第二迴圈的步驟S106的子流程。
第2圖係為步驟S105的子流程圖。步驟S105對應了執行第一迴圈的流程。第一迴圈包含步驟S1051至步驟S1055。在步驟S1051至步驟S1055中，任何合理的變更都屬於本發明所揭露的範疇。步驟S1051至步驟S1055描述於下。
在步驟S1051，可變因子M可設定為等於第一初始值Z1 。例如，第一初始值Z1 可設定為12，因此M=12可視為可變因子M在第一迴圈內的初始值。並且，第一初始值Z1 設定步驟也可以在前文提及之步驟S105之前完成。之後，初始值為Z1 的可變因子M即可根據門檻電壓VTH 與有效電壓VVALID 的比較結果進行調整。在步驟S1052中，第一迴圈的執行時間會與第一最大限度時間PGMMAX1 進行比較。若執行時間已到達第一最大限度時間PGMMAX1 ，表示第一迴圈的執行時間太長，寫入操作失敗，因此進入前述步驟S107產生寫入失敗訊息。若執行時間小於第一最大限度時間PGMMAX1 ，執行步驟S1053。在步驟S1053中，可變因子M會乘上常數電壓VSTEP ，以產生寫入電壓VPGM ，以數學表示可為VPGM =VSTEP ×M。在寫入電壓VPGM 被產生後，門檻電壓VTH 會在步驟S1054中與有效電壓VVALID 進行比較。若門檻電壓VTH 大於等於有效電壓VVALID (VTH ≥VVALID )，則執行前述步驟S106。若門檻電壓VTH 小於有效電壓VVALID (VTH ＜VVALID )，表示寫入電壓VPGM 仍然不足。並且，步驟S1053與步驟S1054中任何合理的修改或是順序調換都屬於本發明所揭露的範疇。因此，在步驟S1055中，可變因子M將會增加(例如，將可變因子M的數值加1)，並返回步驟S1052，以使隨後產生的寫入電壓VPGM =VSTEP ×M變大。寫入電壓VPGM 的增加也意味著門檻電壓VTH 隨之增加，隨後，門檻電壓VTH 將與有效電壓VVALID 再次進行比較，以判斷門檻電壓VTH 是否足夠大而可跳出第一迴圈。於此，常數電壓VSTEP 可為0.1伏特或0.05伏特。任何參數的合理修改都屬於本發明所揭露的範疇。
第3圖係為在第1圖方法中，步驟S106的子流程圖。步驟S106對應了執行第二迴圈的流程。而第二迴圈包含步驟S1061至步驟S1064。在步驟S1061至步驟S1064中，任何合理的變更都屬於本發明所揭露的範疇。步驟S1061至步驟S1064描述於下。
在步驟S1061，第二迴圈的執行時間會與第二最大限度時間PGMMAX2 進行比較。若執行時間已到達第二最大限度時間PGMMAX2 ，表示第二迴圈的執行時間太長，寫入操作失敗，因此進入前述步驟S107產生寫入失敗訊息。若執行時間小於第二最大限度時間PGMMAX2 ，執行步驟S1062。在步驟S1062中，門檻電壓VTH 會與目標電壓VTARGET 進行比較。若門檻電壓VTH 大於等於目標電壓VTARGET (VTH ≥ VTARGET )，則執行前述步驟S103，產生寫入程序通過訊息。若門檻電壓VTH 小於目標電壓VTARGET (VTH ＜VTARGET )，會執行步驟S1063。在步驟S1063中，可變因子M會乘上常數電壓VSTEP ，以產生寫入電壓VPGM ，以數學表示可為VPGM =VSTEP ×M。在本實施例中，如前述提及，第二迴圈的可變因子M之初始值可傳承前述步驟S105之第一迴圈的終值。或者，第二迴圈的可變因子M之初始值可利用前述步驟S108，設定為第二初始值Z2 。並且，步驟S1062與步驟S1063也可以交換。舉例而言，在寫入電壓VPGM 被產生後，門檻電壓VTH 可再與目標電壓VTARGET 進行比較。之後可用類似的流程執行，意即，若門檻電壓VTH 大於等於目標電壓VTARGET (VTH ≥ VTARGET )，則執行前述步驟S103，產生寫入程序通過訊息。若門檻電壓VTH 小於目標電壓VTARGET (VTH ＜VTARGET )，表示門檻電壓VTH 仍然不足。因此，在步驟S1064中，可變因子M將會增加(例如，將可變因子M的數值加1)，並返回步驟S1061，以使隨後產生的寫入電壓VPGM =VSTEP ×M變大。寫入電壓VPGM 的增加也意味著門檻電壓VTH 隨之增加，隨後，門檻電壓VTH 將與目標電壓VTARGET 再次進行比較，以判斷門檻電壓VTH 是否足夠大而可跳出第二迴圈而通過寫入程序。步驟S1061至步驟S1064中任何合理的修改，參數修改或是順序調換都屬於本發明所揭露的範疇。
第4圖係為步驟S106的另一個子流程圖。在第4圖中，引入了虛擬變數(Dummy Variable)C。於後文中，將虛擬變數C稱為寫入脈波索引C。第4圖的流程會將複數個寫入脈波訊號結合寫入脈波索引C的概念引入至步驟S106中。步驟S106對應了執行第二迴圈的流程。而第二迴圈包含步驟S1061a至步驟S1067a。在步驟S1061a至步驟S1067a中，任何合理的變更都屬於本發明所揭露的範疇。步驟S1061a至步驟S1067a描述於下。
在步驟S1061a中，寫入脈波索引C的定義以及其初始值會被設定。於此實施例中，寫入電壓VPGM 可為複數個寫入脈波訊號的封包電壓(Envelope Voltage)，例如寫入脈波索引C=1至C=C0所對應的寫入脈波訊號的封包電壓。因此，第二迴圈可視為一種關於多脈波(Multi-Pulse)的處理程序。寫入脈波索引C的初始值可為1。在步驟S1062a中，第二迴圈的執行時間會與第二最大限度時間PGMMAX2 進行比較。若執行時間已到達第二最大限度時間PGMMAX2 ，表示第二迴圈的執行時間太長，寫入操作失敗，因此進入前述步驟S107產生寫入失敗訊息。若執行時間小於第二最大限度時間PGMMAX2 ，執行步驟S1063a。在步驟S1063a中，門檻電壓VTH 會與目標電壓VTARGET 進行比較。若門檻電壓VTH 大於等於目標電壓VTARGET (VTH ≥ VTARGET )，則執行前述步驟S103，產生寫入程序通過訊息。若門檻電壓VTH 小於目標電壓VTARGET (VTH ＜VTARGET )，會執行步驟S1064a。在步驟S1064a中，可變因子M會乘上常數電壓VSTEP ，以產生寫入電壓VPGM ，以數學表示可為VPGM =VSTEP ×M。寫入電壓VPGM 會對應至目前寫入脈波索引C的寫入脈波。在本實施例中，如前述提及，第二迴圈的可變因子M之初始值可傳承前述步驟S105之第一迴圈的終值。或者，第二迴圈的可變因子M之初始值可利用前述步驟S108，設定為第二初始值Z2 。並且，步驟S1063a與步驟S1064a也可以交換。舉例而言，在寫入電壓VPGM 被產生後，門檻電壓VTH 可再與目標電壓VTARGET 進行比較。之後可用類似的流程執行，意即，若門檻電壓VTH 大於等於目標電壓VTARGET (VTH ≥ VTARGET )，則執行前述步驟S103，產生寫入程序通過訊息。若門檻電壓VTH 小於目標電壓VTARGET (VTH ＜VTARGET )，會執行後續的步驟以將門檻電壓VTH 升壓。步驟S1063a與步驟S1064a中任何合理的修改或是順序調換都屬於本發明所揭露的範疇。並且，若門檻電壓VTH 小於目標電壓VTARGET (VTH ＜VTARGET )，於步驟S1065a中，寫入脈波索引C將會增加(例如，將寫入脈波索引C的數值加1)。在步驟S1066a中，寫入脈波索引C會與最大寫入脈波索引C0進行比較。若寫入脈波索引C已到達最大寫入脈波索引C0，則依據步驟S1067a，將可變因子M增加，並返回步驟S1062a。若寫入脈波索引C尚未到達最大寫入脈波索引C0，則可變因子M保持當下數值，而直接返回步驟S1062a。
在第4圖中，如前述提及，寫入電壓VPGM 可為複數個寫入脈波訊號的封包電壓(Envelope Voltage)，例如寫入脈波索引C=1至C=C0所對應的寫入脈波訊號的封包電壓。意即，雖然門檻電壓VTH 在每一個寫入脈波索引的迴圈中都會與目標電壓VTARGET 進行比較，然而，寫入電壓VPGM 的每一次升壓時機可為對應一組寫入脈波訊號的封包電壓，例如對應10個為一組的寫入脈波訊號的封包電壓(於此，C0=10)。然而，在另一實施例中，可先產生一組的寫入脈波訊號，隨後，門檻電壓VTH 再與目標電壓VTARGET 進行比較，這樣可以降低比較次數和複雜度。換句話說，在另一實施例中，連續C0個寫入脈波訊號被產生後，門檻電壓VTH 再與目標電壓VTARGET 進行比較。類似地，若門檻電壓VTH 大於或等於目標電壓VTARGET ，則跳出步驟S106的第二迴圈，進入前述步驟S103，產生寫入程序通過訊息。
第5圖係為目標電壓VTARGET 、有效電壓VVALID 以及對應於寬脈波訊號之寫入電壓VPGM 的示意圖。如前述提及，寫入電壓VPGM 可利用VPGM =VSTEP ×M的關係，以迴圈的方式增加可變因子M而升壓。因此，在每一個升壓區間的寫入電壓VPGM 可為步階函數(Step Function)的波形。因此，在每一個升壓區間的寫入電壓VPGM 可被定義為任何步階升壓訊號之電壓或是任何寬度的步階函數訊號之電壓。舉例而言，如第5圖所示，寫入電壓VPGM 可為寬脈波訊號的電壓。X軸表示時間，Y軸表示電壓強度。第5圖可對應於步驟S101、步驟S102、步驟S104、步驟S105以及步驟S106的流程，描述如下。在寫入程序開始後，有效電壓VVALID 以及目標電壓VTARGET 會被預設完成。隨後，門檻電壓VTH 會與目標電壓VTARGET 在時間點P0進行比較。若門檻電壓VTH 小於等於目標電壓VTARGET (VTH ＜VTARGET )，門檻電壓VTH 將會進一步地與有效電壓VVALID 在時間點P1進行比較。若門檻電壓VTH 小於有效電壓VVALID (VTH ＜VVALID )，將會執行第一迴圈。寬脈波訊號的寫入電壓VPGM 在時間點P2至P3間會依據公式VPGM =VSTEP ×M產生，此時可變因子M的初始值可為Z1 。門檻電壓VTH 會再與有效電壓VVALID 於時間點P4進行比較。若門檻電壓VTH 小於有效電壓VVALID (VTH ＜VVALID )，寬脈波訊號的寫入電壓VPGM 會進行升壓，亦即在時間點P5至P6間依據公式VPGM =VSTEP ×M產生，此時可變因子M的數值可為(Z1 +1)，依此類推。門檻電壓VTH 會再與有效電壓VVALID 於時間點P7進行比較。若門檻電壓VTH 大於等於有效電壓VVALID (VTH ≥VVALID )，將進入第二迴圈。隨後，寬脈波訊號的寫入電壓VPGM 在時間點P8至P9間會依據公式VPGM =VSTEP ×M產生，此時可變因子M的數值可為Z2 。如前述提及，第二迴圈的可變因子M之初始值Z2 可傳承第一迴圈的終值。因此在此實施例中，Z2 ＞ Z1 。門檻電壓VTH 會與目標電壓VTARGET 在時間點P10進行比較。若門檻電壓VTH 小於目標電壓VTARGET (VTH ＜VTARGET )，寬脈波訊號的寫入電壓VPGM 會進行升壓，亦即在時間點P11至P12間依據公式VPGM =VSTEP ×M產生，此時可變因子M的數值可為(Z2 +1)。最終，門檻電壓VTH 會與目標電壓VTARGET 在時間點P13進行比較。若門檻電壓VTH 大於等於目標電壓VTARGET (VTH ≥ VTARGET )，寫入程序通過訊息即會被產生出來。
第6圖係為目標電壓VTARGET 、有效電壓VVALID 以及對應於複數個寫入脈波訊號的封包電壓之寫入電壓VPGM 的示意圖。第6圖的運作模式類似於第5圖的運作模式。然而，第6圖的寫入電壓VPGM 係為複數個寫入脈波訊號的封包電壓(Envelope Voltage)。舉例而言，在第一迴圈中，NL1個寫入脈波訊號(例如，NL1=3)可為一組的寫入脈波訊號，其封包電壓對應了在第一迴圈中的寫入電壓VPGM 。類似地，在第二迴圈中，NL2個寫入脈波訊號(例如，NL2=10)可為一組的寫入脈波訊號，其封包電壓對應了在第二迴圈中的寫入電壓VPGM 。由於第6圖的運作模式類似於第5圖的運作模式，因此其運作過程將不再贅述。
第7圖係為目標電壓VTARGET 、有效電壓VVALID 以及對應於窄脈波訊號之寫入電壓VPGM 的示意圖。X軸表示時間，Y軸表示電壓強度。類似地，在寫入程序開始後，有效電壓VVALID 以及目標電壓VTARGET 會被預設完成。隨後，門檻電壓VTH 會與目標電壓VTARGET 在時間點K0進行比較。若門檻電壓VTH 小於等於目標電壓VTARGET (VTH ＜VTARGET )，門檻電壓VTH 將會進一步地與有效電壓VVALID 在時間點K1進行比較。若門檻電壓VTH 小於有效電壓VVALID (VTH ＜VVALID )，將會執行第一迴圈。窄脈波訊號的寫入電壓VPGM 在時間點K2間會依據公式VPGM =VSTEP ×M產生，此時可變因子M的初始值可為Z1 。門檻電壓VTH 會再與有效電壓VVALID 於時間點K3進行比較。若門檻電壓VTH 小於有效電壓VVALID (VTH ＜VVALID )，窄脈波訊號的寫入電壓VPGM 會進行升壓，亦即在時間點K4依據公式VPGM =VSTEP ×M產生，此時可變因子M的數值可為(Z1 +1)，依此類推。門檻電壓VTH 會再與有效電壓VVALID 於時間點K7進行比較。若門檻電壓VTH 大於等於有效電壓VVALID (VTH ≥VVALID )，將進入第二迴圈。隨後，窄脈波訊號的寫入電壓VPGM 在時間點K8會依據公式VPGM =VSTEP ×M產生，此時可變因子M的數值可為Z2 。如前述提及，第二迴圈的可變因子M之初始值Z2 可傳承第一迴圈的終值。因此在此實施例中，Z2 ＞ Z1 。門檻電壓VTH 會與目標電壓VTARGET 在時間點K9進行比較。若門檻電壓VTH 小於目標電壓VTARGET (VTH ＜VTARGET )，窄脈波訊號的寫入電壓VPGM 會進行升壓，亦即在時間點K10間依據公式VPGM =VSTEP ×M產生，此時可變因子M的數值可為(Z2 +1)。最終，門檻電壓VTH 會與目標電壓VTARGET 在時間點K11進行比較。若門檻電壓VTH 大於等於目標電壓VTARGET (VTH ≥ VTARGET )，寫入程序通過訊息即會被產生出來。
在一實施例中，門檻電壓VTH 的初始值介於有效電壓VVALID 及目標電壓VTARGET 之間(VVALID ≤VTH ＜VTARGET )。在門檻電壓VTH 與有效電壓VVALID 及目標電壓VTARGET 進行比較後，門檻電壓VTH 滿足VVALID ≤VTH 及VTH ＜VTARGET 。於此，因門檻電壓VTH 滿足VVALID ≤VTH ，第1圖之步驟S105(進入第一迴圈的流程)將可被省略。此外，第1圖之步驟S106(進入第二迴圈的流程)會被執行。舉例而言，在第5圖及第6圖中，在門檻電壓VTH 與目標電壓VTARGET 於時間點P0進行比較，且門檻電壓VTH 亦與有效電壓VVALID 在時間點P1進行比較後，在時間點P2至P7的第一迴圈可被省略，原因為門檻電壓VTH 滿足VVALID ≤VTH 。並且，在時間點P8至P13的第二迴圈會被執行。類似地，在第7圖中，在門檻電壓VTH 與目標電壓VTARGET 於時間點K0進行比較，且門檻電壓VTH 亦與有效電壓VVALID 在時間點K1進行比較後，在時間點K2至K7的第一迴圈可被省略，原因為門檻電壓VTH 滿足VVALID ≤VTH 。並且，在時間點K8至K11的第二迴圈會被執行。換句話說，當門檻電壓VTH 的初始值被偵測出介於有效電壓VVALID 及目標電壓VTARGET 之間時，僅需要執行第二迴圈來更新(增加) 寫入電壓VPGM 即可。
在上述實施例中，由於會用兩種不同的電壓(例如，有效電壓VVALID 及目標電壓VTARGET )來與門檻電壓VTH 進行比較，可以判斷門檻電壓VTH 落入的電壓區間，而利用迴圈快速地將寫入電壓VPGM 升壓，故可以增加記憶體的寫入速度。換言之，實施例中的有效電壓VVALID 及目標電壓VTARGET 可以當成判斷門檻電壓VTH 落入哪一個電壓區間的邊界。當門檻電壓VTH 落入了VTH ＜VTARGET 或是VVALID ≤VTH ＜VTARGET 的區間時，寫入電壓VPGM 將會利用迴圈流程升壓，以使門檻電壓VTH 也隨其升壓到滿足VTH ≥VTARGET 的條件。因此，由於寫入電壓VPGM 可以快速地升壓，以驅動記憶體的寫入程序，故記憶體的寫入效率將會提升。
如前文提及，前述的實施例使用電壓比較的方式以增加記憶體之寫入速度。然而，本發明的實施例也可以利用電流比較的方式增加記憶體之寫入速度。當實施例使用電流比較的方式增加記憶體之寫入速度時，前述提及的”寫入位準(Program Level)”、”目標位準(Target Level)”以及”有效位準(Valid Level)”將可分別視為”記憶單元電流(Cell Current)”、”目標電流”以及”有效電流”。於此說明，前述之”寫入位準”可為本實施例的記憶單元電流，為一個隨著執行時間變動的電流值。當記憶體之寫入電壓VPGM 進行更新時，記憶單元電流也會隨其變化。在考慮以電流比較的方式增加記憶體之寫入速度時，目標電流小於有效電流。當寫入電壓VPGM 升壓時，記憶單元電流將會變小。因此，當使用電流比較的方式增加記憶體之寫入速度時，有效電流及目標電流可以當成判斷記憶單元電流落入哪一個電壓區間的邊界。例如，當記憶單元電流在目標電流與有效電流之間時，寫入電壓VPGM 將會利用迴圈流程升壓，以使記憶單元電流降到小於等於目標電流。因此，類似前述原理，記憶體的寫入效率也可提升。
第8圖係為本發明之增加記憶體之抹除速度的方法之實施例的流程圖。本實施例之增加記憶體之抹除速度的方法的邏輯類似於前述第1圖中之增加記憶體之寫入速度的方法。僅是將第1圖中的目標電壓VTARGET 替換為目標電流ITARGET ，有效電壓VVALID 替換為有效電流IVALID 。增加記憶體之抹除速度的方法可包含步驟S601至步驟S608。任何合理的步驟變更都屬於本發明所揭露的範疇。在下文中，”抹除電流”、”目標電流”以及”有效電流”用於描述本實施例的操作。然而，”抹除電流”、”目標電流”以及”有效電流”並不限制本發明。換句話說，本發明也可以基於電壓操作的方式增加記憶體之抹除速度，亦可以基於電流操作的方式增加記憶體之抹除速度。因此，”抹除電流”、”目標電流”以及”有效電流”可被分別被一般性地稱為”抹除位準(Erase Level)”、”目標位準(Target Level)”以及”有效位準(Valid Level)”。然而，為了讓具有一般常識的人員更容易理解，第8圖的實施例將以電流操作的方式增加記憶體之抹除速度，因此描述各步驟中所用的名詞將為”抹除電流”、”目標電流”以及”有效電流”等詞彙。步驟S601至步驟S608描述於下。
類似地，若抹除電流ION 大於等於目標電流ITARGET (ION ≥ITARGET )，表示記憶體的抹除電流ION 夠大能讓抹除操作順利通過。於此說明，前述之”抹除位準”可為本實施例的抹除電流ION ，且抹除電流ION 於步驟S601可被偵測為一個電流值。然而，在後續步驟之迴圈中，當記憶體之抹除電壓VERS 進行更新時，抹除電流ION 也會隨其變化，例如是一個隨著執行時間逐漸上升的電流值。若抹除電流ION 在有效電流IVALID 以及目標電流ITARGET 之間(IVALID ≤ION ＜ITARGET )，抹除電壓VERS 必須要利用第二迴圈升壓，使得抹除電流ION 提升至目標電流ITARGET 的水準。若抹除電流ION 小於目標電流ITARGET (ION ＜ITARGET )，抹除電壓VERS 必須要利用第一迴圈以及第二迴圈升壓，使得抹除電流ION 提升至目標電流ITARGET 的水準。並且，執行時間的限制也可引入於本實施例中。例如，若第一迴圈的執行時間到達第一最大限度時間ERSMAX1 或第二迴圈的執行時間到達第二最大限度時間ERSMAX2 ，則會產生抹除失敗訊息。在本實施例中，第一最大限度時間ERSMAX1 及第二最大限度時間ERSMAX2 可為兩相同或是兩相異的數值。一旦抹除電流ION 達到目標電流ITARGET 的水準，抹除程序通過訊息即被產生出來。
第9圖係為步驟S605的子流程圖。步驟S605對應了執行第一迴圈的流程。第一迴圈包含步驟S6051至步驟S6055。在步驟S6051至步驟S6055中，任何合理的變更都屬於本發明所揭露的範疇。步驟S6051至步驟S6055描述於下。
步驟S6051至步驟S6055的流程類似於前述提及之步驟S1051至步驟S1055的流程，僅是將門檻電壓VTH 替換為抹除電流ION ，且將有效電壓VVALID 替換為有效電流IVALID 。因為第9圖中之步驟S6051至步驟S6055的流程邏輯類似於第2圖中之步驟S1051至步驟S1055的流程邏輯，故其細節將不再贅述。於此，常數電壓VSTEP 可為1.2伏特，有效電流IVALID 可為45uA(微安培)。任何參數的合理修改都屬於本發明所揭露的範疇。
第10圖係為步驟S606的子流程圖。步驟S606對應了執行第二迴圈的流程。而第二迴圈包含步驟S6061至步驟S6064。在步驟S6061至步驟S6064中，任何合理的變更都屬於本發明所揭露的範疇。步驟S6061至步驟S6064描述於下。
步驟S6061至步驟S6064的流程類似於前述提及之步驟S1061至步驟S1064的流程，僅是將門檻電壓VTH 替換為抹除電流ION ，且將目標電壓VTARGET 替換為目標電流ITARGET 。因為第10圖中之步驟S6061至步驟S6064的流程邏輯類似於第3圖中之步驟S1061至步驟S1064的流程邏輯，故其細節將不再贅述。於此，常數電壓VSTEP 可為1.2伏特，目標電流ITARGET 可為90uA。任何參數的合理修改都屬於本發明所揭露的範疇。
第11圖步驟S606的另一個子流程圖。在第11圖中，引入了虛擬變數C。於後文中，將虛擬變數C稱為抹除脈波索引C。第11圖的流程會將複數個抹除脈波訊號結合抹除脈波索引C的概念引入至步驟S606中。步驟S606對應了執行第二迴圈的流程。而第二迴圈包含步驟S6061a至步驟S6067a。在步驟S6061a至步驟S6067a中，任何合理的變更都屬於本發明所揭露的範疇。步驟S6061a至步驟S6067a描述於下。
步驟S6061a至步驟S6067a與前述步驟S1061a至步驟S1067a的相異之處在於將門檻電壓VTH 替換為抹除電流ION ，且將目標電壓VTARGET 替換為目標電流ITARGET 。由於步驟S6061a至步驟S6067a的流程邏輯與前述步驟S1061a至步驟S1067a的流程邏輯類似，故其細節將不再贅述。類似地，抹除電壓VERS 可為複數個抹除脈波訊號的封包電壓(Envelope Voltage)，例如抹除脈波索引C=1至C=C0所對應的抹除脈波訊號的封包電壓。例如，抹除電壓VERS 可為10個抹除脈波訊號的封包電壓(對應抹除脈波索引C=1至C=C0，且C0=10)。並且，在另一實施例中，可先產生一組的抹除脈波訊號，隨後，抹除電流ION 再與目標電流ITARGET 進行比較，這樣可以降低比較次數和複雜度。換句話說，在另一實施例中，連續C0個抹除脈波訊號被產生後，抹除電流ION 再與目標電流ITARGET 進行比較。類似地，若抹除電流ION 大於或等於目標電流ITARGET ，則跳出步驟S606的第二迴圈，進入前述步驟S603，產生抹除程序通過訊息。並且，步驟S6063a與步驟S6064a也可以交換。舉例而言，在抹除電壓VERS 被產生後，抹除電流ION 可再與目標電流ITARGET 進行比較，之後可用類似的流程執行。在步驟S6063a與步驟S6064a中，任何合理的流程交換或是修改都屬於本發明所揭露的範疇。
在上述實施例中，由於會用兩種不同的電流(例如，有效電流IVALID 及目標電流ITARGET )來與抹除電流ION 進行比較，可以判斷抹除電流ION 落入的電流區間，而利用迴圈快速地將抹除電壓VERS 升壓，故可以增加記憶體的抹除速度。換言之，實施例中的有效電流IVALID 及目標電流ITARGET 可以當成判斷抹除電流ION 落入哪一個電流區間的邊界。當抹除電流ION 落入了ION ＜ITARGET 或是IVALID ≤ION ＜ITARGET 的區間時，抹除電壓VERS 將會利用迴圈流程升壓，以始抹除電流ION 也隨其升壓到滿足ION ≥ITARGET 的條件。因此，由於抹除電壓VERS 可以快速地升壓，以驅動記憶體的抹除程序，故記憶體的抹除效率將會提升。
在上述增加記憶體之讀取速度以及寫入速度的實施例中。增加記憶體之讀取速度的方法是屬於一種利用門檻電壓與至少兩個不同電壓的比較結果，將讀取電壓快速地升壓以驅動讀取操作的方法。增加記憶體之抹除速度的方法是屬於一種利用抹除電流與至少兩個不同電流的比較結果，將抹除電壓快速地升壓以驅動抹除操作的方法。並且，增加記憶體之讀取速度以及寫入速度的實施例中，可以利用兩個迴圈的流程將電壓升壓以增加升壓效率。例如，在記憶體之讀取操作時間內，可利用第2圖所示之第一迴圈將讀取電壓升壓，以及利用第3圖或第4圖所示之第二迴圈將讀取電壓再次升壓。並且，第4圖所示之第二迴圈可視為第3圖所示之第二迴圈的變化流程，引入了虛擬變數C(寫入脈波索引)以客製化讀取操作。並且，在另一實施例中，連續C0個寫入脈波訊號被產生後，門檻電壓VTH 可再與目標電壓VTARGET 進行比較，以降低比較次數和複雜度。類似地，在記憶體之抹除操作時間內，可利用第9圖所示之第一迴圈將抹除電壓升壓，以及利用第10圖或第11圖所示之第二迴圈將抹除電壓再次升壓。並且，第11圖所示之第二迴圈可視為第10圖所示之第二迴圈的變化流程，引入了虛擬變數C(抹除脈波索引)以客製化抹除操作。並且，在另一實施例中，連續C0個抹除脈波訊號被產生後，抹除電流ION 可再與目標電流ITARGET 進行比較，以降低比較次數和複雜度。
如前文提及，前述的實施例使用電流比較的方式以增加記憶體之抹除速度。然而，本發明的實施例也可以利用電壓比較的方式增加記憶體之抹除速度。當實施例使用電壓比較的方式增加記憶體之抹除速度時，前述提及的”抹除位準(Erase Level)”、”目標位準(Target Level)”以及”有效位準(Valid Level)”將可分別視為”門檻電壓”、”目標電壓”以及”有效電壓”。於此說明，前述之”抹除位準”可為本實施例的門檻電壓，為一個隨著執行時間變動的電壓值。當記憶體之抹除電壓VERS 進行更新時，門檻電壓也會隨其變化。在考慮以電壓比較的方式增加記憶體之抹除速度時，目標電壓小於有效電壓。當抹除電壓VERS 升壓時，門檻電壓將會變小。因此，當使用電壓比較的方式增加記憶體之抹除速度時，有效電壓及目標電壓可以當成判斷門檻電壓落入哪一個電壓區間的邊界。例如，當門檻電壓在目標電壓與有效電壓之間時，抹除電壓VERS 將會利用迴圈流程升壓，以使門檻電壓降到小於等於目標電壓。因此，類似前述原理，記憶體的抹除效率也可提升。
綜上所述，本發明描述了一種增加記憶體之寫入速度以及讀取速度的方法。在增加記憶體之寫入速度的流程中，有效電壓及目標電壓可以當成判斷門檻電壓落入哪一個電壓區間的邊界。在門檻電壓所落入的電壓區間被決定後，寫入電壓即可依此快速地增壓。因此，寫入速度即可提升。在增加記憶體之抹除速度的流程中，有效電流及目標電流可以當成判斷抹除電流落入哪一個電流區間的邊界。在抹除電流所落入的電流區間被決定後，抹除電壓即可依此快速地增壓。因此，抹除速度即可提升。由於記憶體之寫入速度以及讀取速度能被提升，故記憶體的運作效能亦能隨之提升。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
S101至S108、S1051至S1055、S1061至S1064、S1061a至S1067a、S601至S608、S6051至S6055、S6061至S6064、S6061a至S6067a‧‧‧步驟
VTARGET‧‧‧目標電壓
VVALID‧‧‧有效電壓
VPGM‧‧‧寫入電壓
P0至P13、K0至K11‧‧‧時間點
VTH‧‧‧門檻電壓
ION‧‧‧抹除電流
ITARGET‧‧‧目標電流
IVALID‧‧‧有效電流
VERS‧‧‧抹除電壓
第1圖係為本發明之增加記憶體之寫入速度的方法之實施例的流程圖。 第2圖係為在第1圖的方法中，步驟S105的子流程圖。 第3圖係為在第1圖方法中，步驟S106的子流程圖。 第4圖係為在第1圖方法中，步驟S106的另一個子流程圖。 第5圖係為在第1圖方法中，目標電壓、有效電壓以及對應於寬脈波訊號之寫入電壓的示意圖。 第6圖係為在第1圖方法中，目標電壓、有效電壓以及對應於複數個寫入脈波訊號的封包電壓之寫入電壓的示意圖。 第7圖係為在第1圖方法中，目標電壓、有效電壓以及對應於窄脈波訊號之寫入電壓的示意圖。 第8圖係為本發明之增加記憶體之抹除速度的方法之實施例的流程圖。 第9圖係為在第8圖的方法中，步驟S605的子流程圖。 第10圖係為在第8圖方法中，步驟S606的子流程圖。 第11圖係為在第8圖方法中，步驟S606的另一個子流程圖。

Claims (24)

  1. 一種增加一記憶體之一寫入速度的方法，包含： 取得該記憶體之一寫入位準； 將該記憶體之該寫入位準與一有效位準及一目標位準中至少之一者進行比較，以產生一比較結果；及 依據該比較結果，進入一第一迴圈及/或一第二迴圈以更新該記憶體的一寫入電壓； 其中當進入該第一迴圈以更新該記憶體的該寫入電壓時，在該第一迴圈的時間內，依據該記憶體之該寫入位準與該有效位準的比較結果，利用一第一可變因子更新該寫入電壓；及 其中當進入該第二迴圈以更新該記憶體的該寫入電壓時，在該第二迴圈的時間內，依據該記憶體之該寫入位準與該目標位準的比較結果，利用一第二可變因子更新該寫入電壓。
  2. 如請求項1所述之方法，其中該記憶體之該寫入位準係為該記憶體的一門檻電壓，且該目標位準大於該有效位準。
  3. 如請求項1所述之方法，其中當該寫入位準小於該有效位準時，進入該第一迴圈以更新該記憶體的該寫入電壓。
  4. 如請求項1所述之方法，其中當該寫入位準在該有效位準及該目標位準之間時，進入該第二迴圈以更新該記憶體的該寫入電壓。
  5. 如請求項1所述之方法，其中在該第一迴圈的時間內，依據該記憶體之該寫入位準與該有效位準的比較結果，利用該第一可變因子更新該寫入電壓包含： 將該第一可變因子乘上一常數電壓，以產生該寫入電壓；及 當該寫入位準小於該有效位準時，將該第一可變因子增加，以使該寫入電壓得以利用該第一可變因子乘上該常數電壓更新； 其中該寫入電壓係為一單脈波訊號的電壓或複數個寫入脈波訊號的一封包電壓(Envelope Voltage)。
  6. 如請求項1所述之方法，其中在該第二迴圈的時間內，依據該記憶體之該寫入位準與該目標位準的比較結果，利用該第二可變因子更新該寫入電壓包含： 將該第二可變因子乘上一常數電壓，以產生該寫入電壓；及 當該寫入位準小於該目標位準時，將該第二可變因子增加，以使該寫入電壓得以利用該第二可變因子乘上該常數電壓更新； 其中該寫入電壓係為一單脈波訊號的電壓。
  7. 如請求項1所述之方法，其中在該第二迴圈的時間內，依據該記憶體之該寫入位準與該目標位準的比較結果，利用該第二可變因子更新該寫入電壓包含： 將該第二可變因子乘上一常數電壓，以產生該寫入電壓；及 當該寫入位準小於該目標位準時，將該第二可變因子增加，以使該寫入電壓得以利用該第二可變因子乘上該常數電壓更新； 其中該寫入電壓係為複數個寫入脈波訊號的一封包電壓(Envelope Voltage)。
  8. 如請求項1所述之方法，另包含： 當該第一迴圈或該第二迴圈的一執行時間到達一最大限度時間，產生一寫入失敗訊息。
  9. 如請求項1所述之方法，其中當該寫入位準小於該有效位準時，進入該第一迴圈更新該記憶體的該寫入電壓，以使該寫入位準提升至該有效位準，隨後再進入該第二迴圈更新該記憶體的該寫入電壓，以使該寫入位準進一步地提升至該目標位準。
  10. 如請求項1所述之方法，其中在該第一迴圈中之該第一可變因子的一初始值與在該第二迴圈中之該第二可變因子的一初始值係為相同或相異的兩正數。
  11. 如請求項1所述之方法，其中在該第二迴圈中之該第二可變因子的一初始值可傳承該第一迴圈中之該第一可變因子的一終值。
  12. 如請求項1所述之方法，其中該記憶體之該寫入位準係為該記憶體的一記憶單元電流(Cell Current)，且該目標位準小於該有效位準。
  13. 一種增加一記憶體之一抹除速度的方法，包含： 取得該記憶體之一抹除位準； 將該記憶體之該抹除位準與一有效位準及一目標位準中至少之一者進行比較，以產生一比較結果；及 依據該比較結果，進入一第一迴圈及/或一第二迴圈以更新該記憶體的一抹除電壓； 其中當進入該第一迴圈以更新該記憶體的該抹除電壓時，在該第一迴圈的時間內，依據該記憶體之該抹除位準與該有效位準的比較結果，利用一第一可變因子更新該抹除電壓；及 其中當進入該第二迴圈以更新該記憶體的該抹除電壓時，在該第二迴圈的時間內，依據該記憶體之該抹除位準與該目標位準的比較結果，利用一第一可變因子更新該抹除電壓。
  14. 如請求項13所述之方法，其中該記憶體之該抹除位準係為該記憶體一抹除電流，且該目標位準大於該有效位準。
  15. 如請求項13所述之方法，其中當該抹除位準小於該有效位準時，進入該第一迴圈以更新該記憶體的該抹除電壓。
  16. 如請求項13所述之方法，其中當該抹除位準在該有效位準及該目標位準之間時，進入該第二迴圈以更新該記憶體的該抹除電壓。
  17. 如請求項13所述之方法，其中在該第一迴圈的時間內，依據該記憶體之該抹除位準與該有效位準的比較結果，利用該第一可變因子更新該抹除電壓包含： 將該第一可變因子乘上一常數電壓，以產生該抹除電壓；及 當該抹除位準小於該有效位準時，將該第一可變因子增加，以使該抹除電壓得以利用該第一可變因子乘上該常數電壓更新； 其中該抹除電壓係為一單脈波訊號的電壓或複數個抹除脈波訊號的一封包電壓(Envelope Voltage)。
  18. 如請求項13所述之方法，其中在該第二迴圈的時間內，依據該記憶體之該抹除位準與該目標位準的比較結果，利用該第二可變因子更新該抹除電壓包含： 將該第二可變因子乘上一常數電壓，以產生該抹除電壓；及 當該抹除位準小於該目標位準時，將該第二可變因子增加，以使該抹除電壓得以利用該第二可變因子乘上該常數電壓更新； 其中該抹除電壓係為一單脈波訊號的電壓。
  19. 如請求項13所述之方法，其中在該第二迴圈的時間內，依據該記憶體之該抹除位準與該目標位準的比較結果，利用該第二可變因子更新該抹除電壓包含： 將該第二可變因子乘上一常數電壓，以產生該抹除電壓；及 當該抹除位準小於該目標位準時，將該第二可變因子增加，以使該抹除電壓得以利用該第二可變因子乘上該常數電壓更新； 其中該抹除電壓係為複數個抹除脈波訊號的一封包電壓(Envelope Voltage)。
  20. 如請求項13所述之方法，另包含： 當該第一迴圈或該第二迴圈的一執行時間到達一最大限度時間，產生一抹除失敗訊息。
  21. 如請求項13所述之方法，其中當該抹除位準小於該有效位準時，進入該第一迴圈更新該記憶體的該抹除電壓，以使該抹除位準提升至該有效位準，隨後再進入該第二迴圈更新該記憶體的該抹除電壓，以使該抹除位準進一步地提升至該目標位準。
  22. 如請求項13所述之方法，其中在該第一迴圈中之該第一可變因子的一初始值與在該第二迴圈中之該第二可變因子的一初始值係為相同或相異的兩正數。
  23. 如請求項13所述之方法，其中在該第二迴圈中之該第二可變因子的一初始值可傳承該第一迴圈中之該第一可變因子的一終值。
  24. 如請求項13所述之方法，其中該記憶體之該抹除位準係為該記憶體的一門檻電壓，且該目標位準小於該有效位準。
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107123646B (zh) * 2017-05-25 2019-11-12 京东方科技集团股份有限公司 一种静电保护电路、静电保护方法、阵列基板及显示装置
CN110098183B (zh) * 2018-01-31 2021-09-07 台湾积体电路制造股份有限公司 静电放电保护电路和半导体电路
TWI670911B (zh) * 2018-05-01 2019-09-01 瑞昱半導體股份有限公司 靜電放電防護裝置
KR102585760B1 (ko) * 2018-08-08 2023-10-10 매그나칩 반도체 유한회사 오티피 메모리 장치의 정전기 방전 보호 회로
US10847236B2 (en) * 2018-10-17 2020-11-24 Ememory Technology Inc. Memory cell with a sensing control circuit
US11416416B2 (en) * 2019-01-13 2022-08-16 Ememory Technology Inc. Random code generator with non-volatile memory
US10924112B2 (en) * 2019-04-11 2021-02-16 Ememory Technology Inc. Bandgap reference circuit
US11031779B2 (en) * 2019-06-14 2021-06-08 Ememory Technology Inc. Memory system with a random bit block
US11238923B2 (en) * 2019-10-18 2022-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device
US11296096B2 (en) * 2019-11-08 2022-04-05 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structure with hybrid junctions
CN110993601B (zh) * 2019-12-24 2023-11-24 中电国基南方集团有限公司 一种基于GaAs工艺的ESD保护电路
US11217595B2 (en) * 2020-01-15 2022-01-04 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structure with hybrid device and hybrid junction for select transistor
US10984878B1 (en) * 2020-02-11 2021-04-20 Taiwan Semiconductor Manufacturing Company, Ltd One-time programmable memory bit cell
US11158641B2 (en) * 2020-02-12 2021-10-26 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structures with hybrid devices and hybrid junctions
US11189356B2 (en) * 2020-02-27 2021-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. One-time-programmable memory
US11139006B1 (en) * 2020-03-12 2021-10-05 Ememory Technology Inc. Self-biased sense amplification circuit
US11018143B1 (en) * 2020-03-12 2021-05-25 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structures with hybrid low-voltage devices
JP2021149996A (ja) 2020-03-23 2021-09-27 株式会社東芝 半導体記憶装置、及び半導体記憶装置の制御方法
KR20210143061A (ko) 2020-05-19 2021-11-26 에스케이하이닉스 주식회사 출력 구동 회로
KR20220001190A (ko) 2020-06-29 2022-01-05 에스케이하이닉스 주식회사 출력 구동 회로
US11799482B2 (en) 2020-06-29 2023-10-24 SK Hynix Inc. Interface circuit and semiconductor output circuit device
US11145344B1 (en) * 2020-08-06 2021-10-12 Synopsys, Inc. One time programmable anti-fuse physical unclonable function
US11244950B1 (en) * 2020-08-10 2022-02-08 Nanya Technology Corporation Method for preparing a memory device
TWI747528B (zh) * 2020-09-28 2021-11-21 億而得微電子股份有限公司 小面積低電壓反熔絲元件與陣列
TWI785736B (zh) 2020-11-16 2022-12-01 力旺電子股份有限公司 非揮發性記憶體之記憶胞
US11715706B2 (en) * 2021-07-22 2023-08-01 Nanya Technology Corporation Semiconductor chip, semiconductor device and electrostatic discharge protection method for semiconductor device thereof
US11728643B2 (en) * 2021-09-30 2023-08-15 Texas Instruments Incorporated Level sensing shut-off for a rate-triggered electrostatic discharge protection circuit
TWI803324B (zh) * 2022-03-30 2023-05-21 南亞科技股份有限公司 半導體結構

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5386136A (en) 1991-05-06 1995-01-31 Siliconix Incorporated Lightly-doped drain MOSFET with improved breakdown characteristics
JP2904645B2 (ja) * 1992-05-28 1999-06-14 株式会社東芝 不揮発性半導体メモリ
JP3348466B2 (ja) * 1992-06-09 2002-11-20 セイコーエプソン株式会社 不揮発性半導体装置
US5450341A (en) * 1992-08-31 1995-09-12 Nippon Steel Corporation Non-volatile semiconductor memory device having memory cells, each for at least three different data writable thereinto selectively and a method of using the same
US5798669A (en) * 1996-07-11 1998-08-25 Dallas Semiconductor Corp. Temperature compensated nanopower voltage/current reference
US5959488A (en) * 1998-01-24 1999-09-28 Winbond Electronics Corp. Dual-node capacitor coupled MOSFET for improving ESD performance
US5956219A (en) * 1998-06-08 1999-09-21 Intel Corporation High voltage power supply clamp circuitry for electrostatic discharge (ESD) protection
JP2003157681A (ja) * 2001-11-22 2003-05-30 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP2004158050A (ja) * 2002-11-01 2004-06-03 Renesas Technology Corp 半導体記憶装置
US6826099B2 (en) * 2002-11-20 2004-11-30 Infineon Technologies Ag 2T2C signal margin test mode using a defined charge and discharge of BL and /BL
US6798267B1 (en) 2003-03-03 2004-09-28 Semiconductor Components Industries, L.L.C. Buffer circuit with programmable switching thresholds
US7149114B2 (en) 2004-03-17 2006-12-12 Cypress Semiconductor Corp. Latch circuit and method for writing and reading volatile and non-volatile data to and from the latch
US7027276B2 (en) 2004-04-21 2006-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage ESD protection circuit with low voltage transistors
US7221021B2 (en) 2004-06-25 2007-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming high voltage devices with retrograde well
US7269047B1 (en) * 2006-03-06 2007-09-11 Kilopass Technology, Inc. Memory transistor gate oxide stress release and improved reliability
ITRM20070167A1 (it) * 2007-03-27 2008-09-29 Micron Technology Inc Non-volatile multilevel memory cell programming
US7995397B1 (en) 2007-05-03 2011-08-09 Cypress Semiconductor Corporation Power supply tracking single ended sensing scheme for SONOS memories
TWI357145B (en) * 2008-01-02 2012-01-21 Ememory Technology Inc Electrostatic discharge avoiding circuit
US7808833B2 (en) * 2008-01-28 2010-10-05 Qimonda Flash Gmbh Method of operating an integrated circuit, integrated circuit and method to determine an operating point
US8933492B2 (en) * 2008-04-04 2015-01-13 Sidense Corp. Low VT antifuse device
US8566377B2 (en) * 2008-05-23 2013-10-22 Agere Systems Llc Secure random number generator
TWI374595B (en) 2008-06-06 2012-10-11 Faraday Tech Corp Esd detection circuit and related method thereof
US8223526B2 (en) * 2009-02-27 2012-07-17 Sidense Corp. Low power antifuse sensing scheme with improved reliability
CA2778993C (en) * 2009-10-30 2013-03-19 Sidense Corp. Twin well split-channel otp memory cell
US8472256B2 (en) * 2010-05-12 2013-06-25 Micron Technology, Inc. Non-volatile memory programming
US8797820B2 (en) * 2010-06-08 2014-08-05 Chengdu Kiloway Electronics Inc. Soft breakdown mode, low voltage, low power antifuse-based non-volatile memory cell
US8189402B2 (en) * 2010-06-16 2012-05-29 Ememory Technology Inc. Sensing circuit for memory cell supplied with low power
TWI416836B (zh) * 2010-06-29 2013-11-21 Realtek Semiconductor Corp 靜電防護電路
US8300450B2 (en) 2010-11-03 2012-10-30 International Business Machines Corporation Implementing physically unclonable function (PUF) utilizing EDRAM memory cell capacitance variation
EP2456152B1 (en) 2010-11-17 2017-01-11 Nxp B.V. Integrated circuit for emulating a resistor
US8654490B2 (en) * 2012-02-16 2014-02-18 Newport Media, Inc. High voltage electrostatic discharge clamp using deep submicron CMOS technology
US8830641B2 (en) * 2012-03-02 2014-09-09 Sofics Bvba Electrostatic discharge protection for high voltage domains
US9653459B2 (en) * 2012-07-03 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. MOSFET having source region formed in a double wells region
US9281074B2 (en) * 2013-05-16 2016-03-08 Ememory Technology Inc. One time programmable memory cell capable of reducing leakage current and preventing slow bit response
US9601499B2 (en) 2013-05-16 2017-03-21 Ememory Technology Inc. One-time programmable memory cell capable of reducing leakage current and preventing slow bit response, and method for programming a memory array comprising the same
US9214203B2 (en) 2014-02-12 2015-12-15 Ememory Technology Inc. Sensing apparatus and data sensing method thereof
CN104979814B (zh) * 2014-04-02 2017-12-29 中芯国际集成电路制造(上海)有限公司 一种静电放电保护电路
US9508396B2 (en) * 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory
US9431111B2 (en) 2014-07-08 2016-08-30 Ememory Technology Inc. One time programming memory cell, array structure and operating method thereof
US9646660B2 (en) * 2014-09-23 2017-05-09 Intel Corporation Selectable memory access time
KR102358054B1 (ko) * 2014-09-29 2022-02-04 삼성전자주식회사 일회적 프로그램 가능 메모리 셀들을 구비하는 메모리 장치
US9362001B2 (en) 2014-10-14 2016-06-07 Ememory Technology Inc. Memory cell capable of operating under low voltage conditions
TWI578325B (zh) * 2015-08-18 2017-04-11 力旺電子股份有限公司 反熔絲型一次編程的記憶胞及其相關的陣列結構
US10181357B2 (en) * 2015-08-18 2019-01-15 Ememory Technology Inc. Code generating apparatus and one time programming block
US9620176B2 (en) 2015-09-10 2017-04-11 Ememory Technology Inc. One-time programmable memory array having small chip area
US10078494B2 (en) * 2015-09-25 2018-09-18 Arizona Board Of Regents On Behalf Of Arizona State University Secure true random number generation using 1.5-T transistor flash memory
US9514841B1 (en) * 2015-11-23 2016-12-06 International Business Machines Corporation Implementing eFuse visual security of stored data using EDRAM
US9613714B1 (en) 2016-01-19 2017-04-04 Ememory Technology Inc. One time programming memory cell and memory array for physically unclonable function technology and associated random code generating method
JP6891423B2 (ja) * 2016-09-05 2021-06-18 富士フイルムビジネスイノベーション株式会社 駆動波形生成装置及び画像形成装置

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