KR20100016761A - 플래시 메모리 장치의 동작 제어 방법 - Google Patents

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Abstract

본 발명은 플래시 메모리 장치의 동작 제어 방법에 관한 것으로, 다수의 메모리 블록을 포함하는 플래시 메모리 장치가 제공되는 단계와, 상기 메모리 블록 중 하나를 레퍼런스 블록으로 선택하는 단계와, 상기 레퍼런스 블록에 포함된 메모리 셀의 프로그램 동작을 실시하는 단계와, 상기 레퍼런스 블록의 동작 특성을 파악하기 위하여, 프로그램된 상기 메모리 셀의 문턱 전압 레벨을 독출하는 단계와, 상기 레퍼런스 블록의 동작 특성에 따라 상기 플래시 메모리 장치의 동작에 필요한 파라미터를 결정하는 단계 및 상기 파라미터를 상기 레퍼런스 블록에 저장하는 단계를 포함하기 때문에, 사이클링으로 인하여 블록의 문턱 전압 변동이 발생하더라도 최적의 파라미터 값으로 플래시 메모리 장치를 제어할 수 있어 더욱 신뢰성을 높일 수 있다.
사이클링, 레퍼런스 블록, 독출, 프로그램

Description

플래시 메모리 장치의 동작 제어 방법{Method for controlling operation of a flash memory device}
본 발명은 플래시 메모리 장치의 동작 제어 방법에 관한 것으로, 특히 반복적인 프로그램 및 소거 동작 후에 문턱 전압이 변동된 메모리 셀을 효율적으로 제어할 수 있는 플래시 메모리 장치의 동작 제어 방법에 관한 것이다.
최근에는, 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레시(refresh) 기능이 필요 없는 플래시 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터를 저장할 수 있는 대용량메모리 소자의 개발을 위해서 메모리 소자의 고집적화 기술에 대한 연구가 활발하게 진행되고 있다. 여기서, 프로그램이라 함은 데이터를 메모리 셀에 기입(write)하는 동작을 가리키며, 소거라 함은 메모리 셀에 기입된 데이터를 제거하는 동작을가리킨다.
메모리 소자의 고집적화를 위해 복수의 메모리 셀(memory cell)들이 직렬로 접속(즉, 인접한 셀 끼리 드레인 또는 소오스를 서로 공유하는 구조)되어 한 개의 스트링(string)을 구성하는 낸드 플래시 메모리 소자(NAND-type flash memory device)가 개발되었다. 낸드 플래시 메모리 소자는 노어 플래시 메모리 소자(NOR-type flash memory device)와 달리 순차적으로 정보를 독출(read)하는 메모리 소자이다. 이러한 낸드 플래시 메모리 소자의 프로그램 및 소거는 F-N 터널링(tunneling) 방식을 이용하여 플로팅 게이트(floating gate)에 전자를 주입하거나 방출하면서 메모리 셀의 문턱전압(threshold voltage, Vt)을 제어함으로써 이루어진다.
낸드 플래시 메모리 소자에서는 메모리 셀의 신뢰성(reliability) 확보가 중요한 문제이다. 특히, 메모리 셀의 데이터 유지(data retention) 특성이 중요한 문제로 대두되고 있다. 그러나, 앞서 설명한 바와 같이 낸드 플래시 메모리 소자는 F-N 터널링 방식을 이용하여 프로그램 동작 및 소거 동작이 이루어지고 있는데, 이러한 반복적인 F-N 터널링 과정에서 메모리 셀의 터널 산화막 내에 전자(electron)들이 트랩(trap)되게 되고, 이로 인해 메모리 셀의 문턱전압이 변동(shift)하여 데이터 독출(read)시 원래 메모리 셀에 저장된 데이터를 잘못 인식하게 되는 경우가 발생하게 된다. 즉, 메모리 셀의 신뢰성이 저하되는 문제를 초래하게 된다.
메모리 셀의 문턱전압의 변동은 사이클링(cycling)에 의한 반복적인 F-N 터널링 과정에 의해 터널 산화막 내에 트랩되는 전자들에 의해 발생된다. 여기서, 사이클링이란 프로그램 동작과 소거 동작을 반복적으로 수행하는 과정을 말한다. 메모리 셀의 문턱전압의 변동을 방지하기 위해서는 프로그램 동작 및 소거 동작시 바이어스(bias) 조건(즉, 바이어스 전압)을 제어하여 소거 전압을 검증(verify) 전압 이하로 충분히 감소시키는 방법이 제안되고 있다. 그러나, 이 방법은 바이어스 전 압이 증가된 만큼 문턱전압 또한 증가하게 되어 문턱전압이 변동되는 문제가 여전히 발생하게 된다. 메모리 셀의 문턱전압의 변동을 방지하기 위한 다른 방법으로는 터널 산화막의 두께를 감소시켜 F-N 터널링시 트랩되는 전자의 양을 감소시키는 방안이 제시되고 있다. 그러나, 터널 산화막의 두께를 감소시키는 방법은 근본적인 데이터 유지 특성 문제나 독출 장애(read disturbance) 문제의 영향으로 그 한계가 있다.
메모리 셀의 문턱전압의 변동을 감소시키는 방안에 선행하여 메모리 셀의 문턱전압의 변동을 모니터링(monitoring)하는 것 또한 중요한 과제이다. 일반적으로, 1비트 셀의 경우 일반적으로, 프로그램 상태에서는 메모리 셀의 문턱전압이 포지티브(positive)가 되고, 소거 상태에서는 메모리 셀의 문턱전압이 네가티브(negative)가 된다. 하지만, 단일한 메모리 셀에 더욱 많은 데이터를 저장하기 위하여 메모리 셀의 문턱 전압 분포를 더욱 세분화시키는 2비트 내지 4비트의 멀티 레벨 셀(Multi Level Cell; MLC)에서는 문턱 전압 분포 마진이 급격하게 감소하고 있는 추세이다. 이러한 상황에서 사이클링에 의해 메모리 셀의 문턱 전압 분포가 초기와 비교하여 변경된 경우 종래의 고정된 독출 전압 레벨을 지속적으로 사용하면 메모리 셀에 저장된 데이터를 잘못 인식하게 되는 경우가 더욱 증가할 수 있다.
이러한 이슈는 프로그램 동작에서도 마찬가지로 발생할 수 있다. 메모리 셀에 대한 프로그램 동작은 ISPP(Incremental Step Pulse Program) 방법으로 실시할 수 있는데, 이는 프로그램 동작을 실시할 때 메모리 셀에 인가되는 전압을 시작 바이어스에서 시작하여 소정의 스텝 바이어스만큼 승압된 바이어스들을 인가하여 최 종 바이어스로 프로그램시키는 방법이다. 이러한 ISPP 방법으로 프로그램 동작을 실시하면 오버 프로그램되는 현상을 억제할 수 있지만, 사이클링으로 메모리 셀의 문턱전압이 변동하여 초기보다 문턱 전압이 상승하게 되면 ISPP 방법을 사용하더라도 오버 프로그램되는 문제점이 발생할 수 있다.
따라서, 메모리 셀의 문턱전압의 변동을 감소시키는 방안에 선행하여 메모리 셀의 문턱전압의 변동을 모니터링(monitoring)하는 것 또한 중요한 과제이다.
본 발명은 레퍼런스 블록을 이용하여 메모리 셀의 문턱전압의 변동을 모니터링한 뒤 이에 대응하여 독출 전압, ISPP 초기 바이어스, ISPP 스텝 바이어스 등을 변경시켜 이를 플래시 메모리 소자의 독출 동작 또는 프로그램 동작에 적용한다.
본 발명의 일측면에 따른 플래시 메모리 장치의 동작 제어 방법은, 다수의 메모리 블록을 포함하는 플래시 메모리 장치가 제공되는 단계와, 상기 메모리 블록 중 하나를 레퍼런스 블록으로 선택하는 단계와, 상기 레퍼런스 블록에 포함된 메모리 셀의 프로그램 동작을 실시하는 단계와, 상기 레퍼런스 블록의 동작 특성을 파악하기 위하여, 프로그램된 상기 메모리 셀의 문턱 전압 레벨을 독출하는 단계와, 상기 레퍼런스 블록의 동작 특성에 따라 상기 플래시 메모리 장치의 동작에 필요한 파라미터를 결정하는 단계 및 상기 파라미터를 상기 레퍼런스 블록에 저장하는 단계를 포함한다.
상기 파라미터는 ISPP(Incremental Step Pulse Program) 프로그램 동작시 필요한 시작 전압과 스텝 전압, 프로그램 검증 전압 및 독출 동작시 필요한 독출 전압을 포함할 수 있다. 상기 파라미터로써 상기 ISPP 스텝 전압을 검출하는 단계는, 독출 동작시 사용되는 독출 전압보다 낮은 예비 독출 전압을 설정하는 단계와, 상기 예비 독출전압보다 낮은 문턱전압을 갖는 메모리 셀들을 상기 예비 독출 전압을 기준으로 독출하여 갯수를 카운트하는 단계 및 싸이클링 동작을 반복할수록 문턱전 압 분포가 넓어짐으로써 상기 예비 독출전압보다 낮은 문턱전압을 갖는 메모리 셀들의 갯수가 초기 싸이클링 동작시보다 줄어들 경우, 상기 ISPP 스텝 전압 값을 줄이는 단계를 포함할 수 있다. 상기 ISPP 스텝 전압값을 0.05V씩 줄일 수 있다. 상기 파라미터로써 상기 ISPP 시작 전압을 검출하는 단계는, 독출 동작시 사용되는 독출 전압보다 낮은 예비 독출 전압을 설정하는 단계와, 상기 예비 독출 전압보다 낮은 문턱전압을 갖는 메모리 셀들을 상기 예비 독출전압을 기준으로 독출하여 갯수를 카운트하는 단계 및 싸이클링 동작을 반복할수록 문턱 전압 분포가 넓어짐으로써 상기 예비 독출 전압보다 낮은 문턱전압을 갖는 메모리 셀들의 갯수가 초기 사이클링 동작시보다 줄어들 경우, 상기 ISPP 시작 전압 값을 줄이는 단계를 포함할 수 있다. 상기 플래시 메모리 장치가 아이들 타임일 때 상기 레퍼런스 블록을 선택할 수 있다. 상기 레퍼런스 블록은 웨어 레벨링 방법으로 선택될 수 있다. 상기 파라미터는 상기 레퍼런스 블록의 마지막 페이지에 저장할 수 있다.
본 발명의 다른 측면에 따른 플래시 메모리 장치의 동작 제어 방법은, 플래시 메모리 장치에 포함된 레퍼런스 블록의 동작 특성에 따라 결정되며 상기 레퍼런스 블록에 저장된 파라미터를 제어부에 저장하는 단계 및 제어부에 저장된 파라미터를 이용하여 플래시 메모리 장치의 프로그램 동작 또는 독출 동작을 실시하는 단계를 포함한다.
상기 플래시 메모리 장치의 사이클링 횟수가 100회일 때 상기 파라미터를 상기 제어부에 저장할 수 있다. 상기 플래시 메모리 장치가 재부팅할 때 상기 파라미터를 상기 제어부에 저장할 수 있다.
본 발명의 플래시 메모리 장치의 동작 제어 방법에 따르면 사이클링으로 인하여 블록의 문턱 전압 변동이 발생하더라도 최적의 파라미터 값으로 플래시 메모리 장치를 제어할 수 있어 더욱 신뢰성을 높일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 3비트 멀티 레벨 셀에서 사이클링 횟수에 따른 문턱 전압 분포를 나타낸 도면이다.
도 1을 참조하면, 3비트 멀티 레벨 셀의 경우에는 3비트를 표현하기 위해 2의 3제곱인 8개의 레벨이 필요하다. 그런데, 프로그램 디스터번스와 같은 이유로 프로그램 검증 전압 레벨의 최대값을 증가시키는 것은 한계가 있기 때문에, 통상적으로 5∼6V의 전압 범위 내에서 문턱 전압 레벨을 8개로 분포시켜야 한다. 따라서, 문턱 전압 레벨들의 간격이 매우 협소하게 되어 인접한 문턱 전압 레벨과 중첩되는 문제점이 발생할 수 있고, 이러한 경우에는 ECC(Error Correction Code) 처리를 하는 것이 불가피하다. 하지만, ECC 처리도 한계가 있으며, 4비트 이상의 멀티 레벨 셀에서는 이러한 문제점이 더욱 심화될 수 있다.
이러한 문제점을 해결하기 위하여, 문턱전압 분포가 최소로 겹치는 지점을 찾아 이를 독출 전압 레벨로 정하고 이를 기준으로 독출동작을 실시하는 것이 중요하다. 그런데, 사이클링이 진행됨에 따라 문턱 전압 분포가 최소한으로 겹치는 지점은 점차 이동하게 된다(예를 들면 도 1의 A 지점에서 A' 지점으로 이동). 따라서, 고정된 독출 전압 레벨을 사용하면 사이클링이 진행됨에 따라 메모리 셀에 저장된 데이터를 잘못 인식할 수 있다.
도 2는 플래시 메모리 장치 내에 배치된 플레인들에 각각 포함된 블록들의 사이클링 횟수에 따른 문턱 전압 분포 폭을 나타낸 도면이다.
도 2를 참조하면, 배치된 위치와 상관없이 동일한 횟수로 사이클링이 실시된 블록들은 대체적으로 유사한 문턱 전압 분포 폭을 갖는다. 즉, 동일한 플래시 메모리 장치 내에서의 블록들이 갖는 문턱 전압 분포 특성은 블록이 배치된 위치보다는 블록의 사이클링 횟수에 종속적이다. 이와 같이 사이클링 횟수에 종속적인 블록들의 문턱 전압 분포 특성은, 각각의 블록들에 실시되는 사이클링 횟수가 균일하도록 제어하는 웨어 레벨링(wear leveling)을 통해 플래시 메모리 장치 내의 블록들이 더욱 균일한 문턱 전압 분포 특성을 갖도록 할 수 있다.
이와 같이, 사이클링이 실시됨에 따라 변동되는 문턱 전압 분포 변동 특성은 동일한 플래시 메모리 장치 내의 블록들이 유사한 특성을 가지고 있기 때문에, 플래시 메모리 장치 내에 포함된 임의의 블록은 칩에 포함된 다른 블록들의 특성을 대변할 수 있다. 따라서, 플래시 메모리 장치 내의 블록 중 임의의 블록을 레퍼런스 블록으로 선택하여 레퍼런스 블록을 프로그램하고 레퍼런스 블록의 문턱전압의 변동을 모니터링함으로써 전체 플래시 메모리 장치 내의 블록의 문턱 전압 특성을 판단할 수 있다. 이를 하기에서 더욱 상세히 설명한다.
도 3은 본 발명의 일실시예에 따른 플래시 메모리 장치의 동작 제어 방법이 적용되는 플래시 메모리 장치의 블록도이다.
도 3을 참조하면, 본 발명의 일실시예에 따른 플래시 메모리 장치(100)는 제1 플레인(110), 제2 플레인(120), 제1 페이지 버퍼부(130), 제2 페이지 버퍼부(140)를 포함한다.
제1 플레인(110)과 제2 플레인(120)은 각각 다수의 블록들(112a 내지 112c, 122a 내지 122c)을 포함한다. 이러한 다수의 블록들(112a 내지 112c, 122a 내지 122c)은 각각의 내부에 워드 라인과 비트 라인으로 연결되는 다수의 메모리 셀들을 포함한다. 이 중에서 단일한 워드 라인으로 게이트가 연결되는 메모리 셀들의 집합을 페이지(page; 도시하지 않음)라고 한다.
제1 페이지 버퍼부(130) 및 제2 페이지 버퍼부(140)는 각각 제1 플레인(110)과 제2 플레인(120)과 연결되며 특히 각각 제1 플레인(110)과 제2 플레인(120)의 비트 라인들과 연결되어 메모리 셀에 프로그램 또는 독출 동작을 위해 선택된 비트 라인에 소정의 전압을 인가한다.
이러한 플래시 메모리 장치(100)는 제어부(150)를 이용하여 제어된다. 즉 제어부(150)는 플래시 메모리 장치(100)의 프로그램 동작, 독출 동작 및 소거 동작들을 실시함은 물론, 플래시 메모리 장치(100)의 프로그램 및 독출 동작인 사이클링 동작의 횟수를 저장할 수 있다. 그리고, 플래시 메모리 장치(100)이 사이클링 동작을 반복함에 따라 플래시 메모리 장치(100)의 문턱 전압 분포가 변동되어, 플래시 메모리 장치(100)의 프로그램 또는 독출 동작시 오류가 발생하는 경우는 방지하는 역할을 한다. 이를 위하여, 플래시 메모리 장치(100)의 프로그램 또는 독출 동작시 사용되는 파라미터, 예를 들면 ISPP(Incremental Step Pulse Program) 프로그램 동작시 필요한 시작 전압과 스텝 전압, 프로그램 검증 전압 및 독출 동작시 필요한 독출 전압 등을 플래시 메모리 장치(100)의 문턱 전압 분포의 변동에 따라 가변적으로 설정할 수 있다. 이를 하기에서 상세히 설명한다.
도 4는 본 발명의 일실시예에 따른 플래시 메모리 장치의 동작 제어 방법을 설명하기 위하여 도시한 제1 순서도이다.
도 3 및 도 4를 참조하면, 플래시 메모리 장치(100)의 블록(112a 내지 112c 또는 122a 내지 122c) 중 어느 하나를 레퍼런스 블록으로 설정한다(S410). 전술한 바와 같이, 블록(112a 내지 112c 또는 122a 내지 122c)들은 플래시 메모리 장치(100) 내에서 어느 곳에 배치되었는지와 상관없이 문턱 전압 변동 특성이 유사하다. 따라서, 플래시 메모리 장치(100)의 각각의 블록(112a 내지 112c 또는 122a 내지 122c)은 사이클링 동작을 반복함에 따라 변동되는 블록 전체의 문턱 전압 변동 특성을 대표할 수 있다. 레퍼런스 블록은 플래시 메모리 장치 내의 블록들이 유사 한 빈도로 선택되도록 웨어 레벨링 방법에 의해 각각 다른 블록들을 선택할 수 있다. 또는, 레퍼런스 블록은 특정 블록으로 고정한 뒤 웨어 레벨링에 의해 선택될 때마다 프로그램 및 독출 동작인 사이클링 동작을 실시하여 다른 블록의 문턱 전압 특성과 유사한 특성을 갖도록 할 수 있다.
이어서, 제어부(150)는 플래시 메모리 장치(100)가 아이들 타임(idle time)인지 판단한다(S420). 플래시 메모리 장치(100)가 아이들 타임일 때, 제어부(150)는 레퍼런스 블록에 포함된 메모리 셀의 프로그램 동작을 실시한다(S430). 이때 레퍼런스 블록에 프로그램하는 데이터는 랜덤 데이터(random data)를 포함할 수 있다. 또한, 각각의 문턱 전압 레벨별로 동일한 개수의 셀들이 프로그램되도록 하는 것이 바람직하다. 즉, 예를 들어 2비트 멀티 레벨 셀의 경우 문턱 전압 레벨이 4개가 존재하는데, 이러한 문턱 전압 레벨 별로 동일한 개수의 셀들이 프로그램되도록 한다.
이후에, 레퍼런스 블록의 동작 특성을 파악하기 위하여, 프로그램된 상기 메모리 셀의 문턱 전압 레벨을 독출하고(S440), 레퍼런스 블록의 동작 특성에 따라 플래시 메모리 장치(100)의 동작에 필요한 파라미터를 결정한다(S450). 이러한 파라미터는 ISPP 방법으로 프로그램할 때 ISPP 스텝(Step) 전압, ISPP 시작 전압, 프로그램 검증 전압 및 독출 전압 등을 포함할 수 있는데, 이를 하기에서 더욱 상세하게 설명한다.
도 6 및 도 7은 2 비트 멀티 레벨 셀인 레퍼런스 블록에서의 사이클링 전과 후의 문턱전압을 나타낸 그래프이다.
도 6을 참조하면, 사이클링 동작을 반복함에 따라 각 레벨의 문턱 전압 분포는 초기보다 점차 넓게 형성될 수 있다. 이 경우, 독출 동작시 사용되는 독출 전압(R3)보다 0.1V 정도 낮은 예비 독출 전압(R3')을 설정한 뒤, 예비 독출전압(R3')보다 낮은 문턱전압을 갖는 메모리 셀들을 예비 독출 전압(R3')을 기준으로 독출하여 갯수를 카운트한다. 그 결과, 싸이클링 동작을 반복할수록 문턱전압 분포가 넓어짐으로써 예비 독출전압(R3')보다 낮은 문턱전압을 갖는 메모리 셀들의 갯수가 초기 사이클링 동작시보다 줄어들 경우, ISPP 방법으로 프로그램할 때의 스텝 전압 값을 줄여 문턱 전압 분포폭을 다시 좁힐 수 있다. 예를 들어, 스텝 전압 값이 0.3V으로 설정되었을 경우, 스텝 전압 값을 0.25V이나 0.2V로 0.05V씩 낮추는 것이 바람직하다.
도 7을 참조하면, 통상적으로 사이클링 동작을 반복하면 프로그램 속도가 빨라지고, 이때 ISPP 방법으로 프로그램시 시작 전압이 충분히 낮지 않을 경우 특정 레벨인 검증 전압(PV1)의 문턱 전압 분포만 넓어질 수 있다. 이 경우, 독출 동작시 사용되는 독출 전압(R2)보다 0.1V 정도 낮은 예비 독출 전압(R2')을 설정한 뒤, 예비 독출전압(R2')보다 낮은 문턱전압을 갖는 메모리 셀들을 예비 독출전압(R2')을 기준으로 독출하여 갯수를 카운트한다. 그 결과, 싸이클링 동작을 반복할수록 특정 레벨인 검증 전압(PV1)의 문턱 전압 분포가 넓어짐으로써 예비 독출전압(R2')보다 낮은 문턱전압을 갖는 메모리 셀들의 갯수가 초기 사이클링 동작시보다 줄어들 경우, ISPP 방법으로 프로그램할 때의 시작 전압 값을 줄여 문턱 전압 분포폭을 다시 좁힐 수 있다. 이때, 시작 전압 값은 ISPP 방법으로 프로그램시 스텝 전압 만큼 줄 일 수 있다.
이와 같이, 싸이클링 동작을 반복함에 따라 변동되는 블록의 전체적인 문턱 전압의 특성을 레퍼런스 블록을 통해 파악하고, 이를 통하여 ISPP 동작시 스텝 전압이나 시작 전압 등의 파라미터를 최적의 값으로 검출할 수 있다.
종래에, 이러한 파라미터 값들은 고정된 값으로 사용하였다. 하지만, 플래시 메모리 장치에 대해 사이클링 동작을 반복함에 따라 블록에 포함된 메모리 셀들의 문턱 전압이 변동되기 때문에, 초기에 설정되어 고정된 파라미터들은 현재 문턱 전압 변동 상황에 맞추어 적절한 파라미터들로 변동시키는 것이 바람직하다.
다시 도 4를 참조하면, 레퍼런스 블록을 통해 검출된 위와 같은 파라미터를 레퍼런스 블록의 페이지에 저장한다(S460). 바람직하게는, 레퍼런스 블록의 마지막 페이지에 저장할 수 있다.
도 5는 본 발명의 일실시예에 따른 플래시 메모리 장치의 동작 제어 방법을 설명하기 위하여 도시한 제2 순서도이다.
도 3 및 도 5를 참조하면, 플래시 메모리 장치를 프로그램할 때, 먼저 플래시 메모리 장치(100)가 재부팅 동작을 하거나 플래시 메모리 장치(100)의 사이클링 동작의 횟수가 소정 횟수(예를 들면 100회 이상) 이상인지 판단한다.(S510). 그리고, 제어부(150)에 저장되어 있는 파라미터를 레퍼런스 블록의 마지막 페이지에 저장된 파라미터로 업데이트한다(S520). 이때, 최초로 플래시 메모리 장치(100)가 동작을 할 때 제어부(150)에 저장되어 있는 파라미터는 플래시 메모리 장치 제조시에 마진 등을 고려하여 초기에 미리 설정된 파라미터일 수 있다.
이때 제어부(150)에 저장되어 있는 파라미터를 업데이트하기 위해 판단되는 사이클링 횟수는, 블록에 사이클링 동작을 반복 실시함에 따라 문턱 전압 분포가 변동되어 종래의 파라미터 값으로는 데이터 프로그램이나 독출 동작이 어려운 경우를 기준으로 설정한다. 파라미터 값들은 20바이트 미만의 작은 데이터 크기를 가지고 있기 때문에, 제어부(150)의 기억 용량을 크게 차지하지 않는다.
이로써, 제어부(150)에는 사이클링이 진행됨에 따라 변동되는 문턱 전압에 대응하는 적절한 파라미터 값들이 지속적으로 업데이트되며, 제어부(150)에 저장된 파라미터 값들은 플래시 메모리 장치가 프로그램 및 독출 동작을 실시할 때 사용할 수 있다. 이로써, 본 발명의 플래시 메모리 장치의 동작 제어 방법에 따르면 사이클링으로 인하여 블록의 문턱 전압 변동이 발생하더라도 최적의 파라미터 값으로 플래시 메모리 장치를 제어할 수 있어 더욱 신뢰성을 높일 수 있다.
도 1은 3비트 멀티 레벨 셀에서 사이클링 횟수에 따른 문턱 전압 분포를 나타낸 도면이다.
도 2는 플래시 메모리 장치 내에 배치된 플레인들에 각각 포함된 블록들의 사이클링 횟수에 따른 문턱 전압 분포 폭을 나타낸 도면이다.
도 3은 본 발명의 일실시예에 따른 플래시 메모리 장치의 동작 제어 방법이 적용되는 플래시 메모리 장치의 블록도이다.
도 4는 본 발명의 일실시예에 따른 플래시 메모리 장치의 동작 제어 방법을 설명하기 위하여 도시한 제1 순서도이다.
도 5는 본 발명의 일실시예에 따른 플래시 메모리 장치의 동작 제어 방법을 설명하기 위하여 도시한 제2 순서도이다.
도 6 및 도 7은 2 비트 멀티 레벨 셀인 레퍼런스 블록에서의 사이클링 전과 후의 문턱전압을 나타낸 그래프이다.

Claims (11)

  1. 다수의 메모리 블록을 포함하는 플래시 메모리 장치가 제공되는 단계;
    상기 메모리 블록 중 하나를 레퍼런스 블록으로 선택하는 단계;
    상기 레퍼런스 블록에 포함된 메모리 셀의 프로그램 동작을 실시하는 단계;
    상기 레퍼런스 블록의 동작 특성을 파악하기 위하여, 프로그램된 상기 메모리 셀의 문턱 전압 레벨을 독출하는 단계;
    상기 레퍼런스 블록의 동작 특성에 따라 상기 플래시 메모리 장치의 동작에 필요한 파라미터를 결정하는 단계; 및
    상기 파라미터를 상기 레퍼런스 블록에 저장하는 단계를 포함하는 플래시 메모리 장치의 동작 제어 방법.
  2. 제1항에 있어서,
    상기 파라미터는 ISPP(Incremental Step Pulse Program) 프로그램 동작시 필요한 시작 전압과 스텝 전압, 프로그램 검증 전압 및 독출 동작시 필요한 독출 전압을 포함하는 플래시 메모리 장치의 동작 제어 방법.
  3. 제2항에 있어서, 상기 파라미터로써 상기 ISPP 스텝 전압을 검출하는 단계 는,
    독출 동작시 사용되는 독출 전압보다 낮은 예비 독출 전압을 설정하는 단계;
    상기 예비 독출전압보다 낮은 문턱전압을 갖는 메모리 셀들을 상기 예비 독출 전압을 기준으로 독출하여 갯수를 카운트하는 단계; 및
    싸이클링 동작을 반복할수록 문턱전압 분포가 넓어짐으로써 상기 예비 독출전압보다 낮은 문턱전압을 갖는 메모리 셀들의 갯수가 초기 싸이클링 동작시보다 줄어들 경우, 상기 ISPP 스텝 전압 값을 줄이는 단계를 포함하는 플래시 메모리 장치의 동작 제어 방법.
  4. 제3항에 있어서,
    상기 ISPP 스텝 전압값을 0.05V씩 줄이는 플래시 메모리 장치의 동작 제어 방법.
  5. 제2항에 있어서, 상기 파라미터로써 상기 ISPP 시작 전압을 검출하는 단계는,
    독출 동작시 사용되는 독출 전압보다 낮은 예비 독출 전압을 설정하는 단계;
    상기 예비 독출 전압보다 낮은 문턱전압을 갖는 메모리 셀들을 상기 예비 독출전압을 기준으로 독출하여 갯수를 카운트하는 단계; 및
    싸이클링 동작을 반복할수록 문턱 전압 분포가 넓어짐으로써 상기 예비 독출 전압보다 낮은 문턱전압을 갖는 메모리 셀들의 갯수가 초기 사이클링 동작시보다 줄어들 경우, 상기 ISPP 시작 전압 값을 줄이는 단계를 포함하는 플래시 메모리 장치의 동작 제어 방법.
  6. 제1항에 있어서,
    상기 플래시 메모리 장치가 아이들 타임일 때 상기 레퍼런스 블록을 선택하는 플래시 메모리 장치의 동작 제어 방법.
  7. 제1항에 있어서,
    상기 레퍼런스 블록은 웨어 레벨링 방법으로 선택되는 플래시 메모리 장치의 동작 제어 방법.
  8. 제1항에 있어서,
    상기 파라미터는 상기 레퍼런스 블록의 마지막 페이지에 저장하는 플래시 메모리 장치의 동작 제어 방법.
  9. 플래시 메모리 장치에 포함된 레퍼런스 블록의 동작 특성에 따라 결정되며 상기 레퍼런스 블록에 저장된 파라미터를 제어부에 저장하는 단계; 및
    제어부에 저장된 파라미터를 이용하여 플래시 메모리 장치의 프로그램 동작 또는 독출 동작을 실시하는 단계를 포함하는 플래시 메모리 장치의 동작 제어 방법.
  10. 제9항에 있어서,
    상기 플래시 메모리 장치의 사이클링 횟수가 100회일 때 상기 파라미터를 상기 제어부에 저장하는 플래시 메모리 장치의 동작 제어 방법.
  11. 제9항에 있어서,
    상기 플래시 메모리 장치가 재부팅할 때 상기 파라미터를 상기 제어부에 저장하는 플래시 메모리 장치의 동작 제어 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9293209B2 (en) 2012-08-29 2016-03-22 SK Hynix Inc. Semiconductor memory device performing read retry mode and operating method of the same

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6394644B1 (en) * 1999-06-21 2002-05-28 Koch-Glitsch, Inc. Stacked static mixing elements
US8935595B2 (en) 2010-03-12 2015-01-13 Lsi Corporation LDPC erasure decoding for flash memories
KR101784973B1 (ko) * 2010-11-11 2017-10-13 삼성전자주식회사 메모리 소자의 동작 전압 제공 방법 및 메모리 컨트롤러
US8719663B2 (en) 2010-12-12 2014-05-06 Lsi Corporation Cross-decoding for non-volatile storage
TWI471862B (zh) 2011-08-19 2015-02-01 Silicon Motion Inc 快閃記憶體控制器
KR20130072084A (ko) * 2011-12-21 2013-07-01 에스케이하이닉스 주식회사 비휘발성 메모리 장치의 리드 방법
US8856611B2 (en) 2012-08-04 2014-10-07 Lsi Corporation Soft-decision compensation for flash channel variation
US8839073B2 (en) 2012-05-04 2014-09-16 Lsi Corporation Zero-one balance management in a solid-state disk controller
US8856431B2 (en) 2012-08-02 2014-10-07 Lsi Corporation Mixed granularity higher-level redundancy for non-volatile memory
US9239754B2 (en) 2012-08-04 2016-01-19 Seagate Technology Llc Single read based soft-decision decoding of non-volatile memory
KR20210003633A (ko) * 2019-07-02 2021-01-12 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5596526A (en) * 1995-08-15 1997-01-21 Lexar Microsystems, Inc. Non-volatile memory system of multi-level transistor cells and methods using same
KR100773400B1 (ko) * 2006-10-26 2007-11-05 삼성전자주식회사 멀티 비트 플래시 메모리 장치
KR100896181B1 (ko) * 2007-01-26 2009-05-12 삼성전자주식회사 임베디드 낸드 플래시 메모리 제어 장치 및 방법
KR100894787B1 (ko) 2007-11-29 2009-04-24 주식회사 하이닉스반도체 불휘발성 메모리 소자

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9293209B2 (en) 2012-08-29 2016-03-22 SK Hynix Inc. Semiconductor memory device performing read retry mode and operating method of the same

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