JP5039105B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本発明は、不揮発性半導体記憶装置に関し、特に電気的書き換え可能な不揮発性メモリセルを用いて構成される不揮発性半導体記憶装置に関する。

電気的書き換えが可能でかつ、高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリでは、複数のメモリセルを隣接するもの同士でソース／ドレイン拡散層を共有する形で直列接続して、ＮＡＮＤセルユニットを構成する。ＮＡＮＤセルユニットの両端はそれぞれ、選択ゲートトランジスタを介してビット線及びソース線に接続される。この様なＮＡＮＤセルユニット構成により、ＮＯＲ型と比べて単位セル面積が小さくかつ大容量記憶が可能となる。

ＮＡＮＤ型フラッシュメモリのメモリセルは、半導体基板にトンネル絶縁膜を介して形成された電荷蓄積層（浮遊ゲート電極）とその上にゲート間絶縁膜を介して積層された制御ゲート電極とを有し、浮遊ゲート電極の電荷蓄積状態によりデータを不揮発に記憶する。例えば、浮遊ゲート電極に電子を注入したしきい値電圧の高い状態をデータ“０”、浮遊ゲート電極の電子を放出させたしきい値電圧の低い状態をデータ“１”として、２値データ記憶を行う。最近は、書き込まれるしきい値電圧分布を細分化して、４値、８値等の多値記憶も行われている。

ＮＡＮＤ型フラッシュメモリのデータ書き込み動作は、選択ワード線に沿って配列されたメモリセルを１ページとして、ページ単位で行われる。具体的に書き込み動作は、選択ワード線に書き込み電圧を与え、ＦＮトンネリングによりセルチャネルから浮遊ゲート電極に電子を注入するという動作として行われる。この場合、書き込みデータ“０”、“１”に応じて、セルチャネルの電位が制御される。

即ち、“０”データ書き込みの場合は、ビット線に電圧Ｖｓｓを与えて、これを導通させた選択ゲートトランジスタを介して選択メモリセルのチャネルまで転送する。このとき、選択メモリセルでは浮遊ゲート電極とチャネルとの間に大きな電界がかかって、浮遊ゲート電極に電子が注入される。一方、“１”データ書き込み（非書き込み）の場合は、ビット線に電源電圧Ｖｄｄを与えて、セルチャネルを電圧Ｖｄｄ−Ｖｔｈ（Ｖｔｈは選択ゲートトランジスタのしきい値電圧）まで充電した後、選択ゲートトランジスタが非導通状態になりセルチャネルをフローティング状態にする。このとき、セルチャネルがワード線との容量結合により電位上昇して、浮遊ゲート電極への電子注入が禁止される。

近年、最小加工寸法がますます小さくなるにつれて、隣接するメモリセルの浮遊ゲート電極間の容量結合等の影響が大きくなっている。この影響により、メモリセルの望ましくないしきい値電圧変動（誤書き込み）が生じることがある。特に、ＮＡＮＤセルユニット端部のメモリセルが直接選択ゲートトランジスタに接続されている場合、ＮＡＮＤセルユニット端部にあるメモリセルと、それ以外のメモリセルとで動作特性がばらついて、誤書き込みの可能性が高くなる。これに対しては、選択ゲートトランジスタの隣に、データ記憶に利用されないダミーセルを配置する方式が有効である。

また、一括消去後にメモリセルの過消去状態を解消させるために、所謂ソフトプログラム動作を行う方式が知られている（例えば、特許文献１参照）。ソフトプログラム動作は、隣接するメモリセルの浮遊ゲート電極間容量結合によるデータ変化を防止する上で重要になる。特に微細化の進んだＮＡＮＤ型フラッシュメモリにおける誤書き込み対策技術として重要である。

特開２００８−３０５５３６号公報

本発明は、信頼性の高い不揮発性半導体記憶装置を提供することを目的とする。

本発明の一態様に係る不揮発性半導体記憶装置は、複数の不揮発性メモリセルを直列接続してなるメモリストリング、及び前記メモリストリングの両端にそれぞれ接続される選択トランジスタを含むＮＡＮＤセルユニットを配列してなるメモリセルアレイと、前記不揮発性メモリセルの制御ゲート電極に接続されるワード線と、前記ＮＡＮＤセルユニットの第１の端部に接続されるビット線と、前記ＮＡＮＤセルユニットの第２の端部に接続されるソース線と、所定範囲の前記不揮発性メモリセルのデータを一括消去した後、過消去状態を解消した第１のしきい値電圧分布状態に設定するソフトプログラム動作を制御する制御回路とを備え、前記制御回路は、前記不揮発性メモリセルの特性が初期の状態である第１状態にあると判定される場合において、前記ワード線のうち前記ＮＡＮＤセルユニットの端部の前記不揮発性メモリセルに接続された第２のワード線を除く第１のワード線に、前記不揮発性メモリセルを前記第１のしきい値電圧分布状態に設定するための第１電圧を印加し、前記第２のワード線に、前記第１電圧より所定の電圧値だけ高い第２電圧を印加して前記ソフトプログラム動作を実行し、前記不揮発性メモリセルの特性が劣化した状態である第２状態にあると判定される場合において、前記第１のワード線に、前記第１電圧の電圧値以下の第３電圧を印加し、前記第２のワード線に、前記第２電圧より所定の電圧値だけ低い第４電圧を印加して前記ソフトプログラム動作を実行することを特徴とする。

本発明によれば、信頼性の高い不揮発性半導体記憶装置を提供することができる。

第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ及び制御回路を示す図である。 第１の実施の形態に係る不揮発性半導体記憶装置のしきい値電圧分布を示す図である。 第１の実施の形態に係る不揮発性半導体記憶装置のソフトプログラム動作を説明する図である。 不揮発性半導体記憶装置のソフトプログラム動作の問題を説明する図である。 不揮発性半導体記憶装置のソフトプログラム動作の問題を説明する図である。 第１の実施の形態に係る不揮発性半導体記憶装置のソフトプログラム動作を説明する図である。 第１の実施の形態に係る不揮発性半導体記憶装置のソフトプログラム動作を説明する図である。 第１の実施の形態に係る不揮発性半導体記憶装置のソフトプログラム動作を説明する図である。 第１の実施の形態に係る不揮発性半導体記憶装置のソフトプログラム動作を説明する図である。 第１の実施の形態に係る不揮発性半導体記憶装置のソフトプログラム動作を説明する図である。 第２の実施の形態に係る不揮発性半導体記憶装置のソフトプログラム動作を説明する図である。 実施の形態に係る制御回路の動作を説明するフローチャートである。 実施の形態に係る制御回路の動作を説明するフローチャートである。 実施の形態に係る制御回路の動作を説明するフローチャートである。 実施の形態に係る制御回路の動作を説明するフローチャートである。

次に、本発明の実施の形態を、図面を参照して詳細に説明する。なお、以下の実施の形態における図面の記載では、同一の構成を有する箇所には同一の符号を付して重複する説明を省略する。また、以下の実施の形態において、不揮発性半導体記憶装置は、積層ゲート構造のメモリセルを用いたＮＡＮＤ型フラッシュメモリであるものとして説明する。しかし、この構成はあくまでも一例であって、本発明がこれに限定されるものでないことは言うまでもない。

（第１の実施の形態）
［第１の実施の形態に係る不揮発性半導体記憶装置の構成］
以下、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成について、図１を参照して説明する。

図１は、本実施の形態のＮＡＮＤ型フラッシュメモリのメモリセルアレイ及び制御回路を示す図である。ＮＡＮＤ型フラッシュメモリのＮＡＮＤセルユニット１は、ソース側選択ゲートトランジスタＳＴＳ、及びドレイン側選択ゲートトランジスタＳＴＤと、選択ゲートトランジスタＳＴＳ、ＳＴＤにそれぞれ接続されたダミーセルＤＣと、ダミーセルＤＣの間に直列接続された複数個のメモリセルＭＣｎ（ｎ＝０〜６３）とを有する。ＮＡＮＤセルユニット１内において、複数個のメモリセルＭＣｎは隣接するもの同士でソース／ドレイン領域を共有し、メモリストリングを形成している。メモリセルアレイは、複数のＮＡＮＤセルユニット１が行列上に設けられることにより構成されている。

メモリセルＭＣは、シリコン基板のＰ型ウェルに形成されたＮ型ソース／ドレイン領域を有し、制御ゲート電極と電荷蓄積層としての浮遊ゲート電極とを有する積層ゲート構造であるものとする。ＮＡＮＤ型フラッシュメモリは、この浮遊ゲート電極に保持する電荷量を書き込み動作、消去動作で変化させる。これにより、メモリセルＭＣのしきい値電圧を変化させて、１ビット或いは多ビットのデータを１つのメモリセルに記憶する。ここで、メモリセルＭＣ０、ＭＣ６３が直接選択ゲートトランジスタＳＴＳ、ＳＴＤと接続されている場合、ＮＡＮＤセルユニット１の端部にあるメモリセルＭ０、Ｍ６３と、それ以外のメモリセルＭＣとで動作特性がばらつく。そのため、通常のデータ保持には用いないダミーセルＤＣをＮＡＮＤセルユニット１の端部に設け、データ保持に用いるメモリセルＭＣの特性を均一にしている。

なお、ＮＡＮＤセルユニット１の端部にダミーセルＤＣを設けずに、メモリセルアレイを構成することもできる。この場合、ＮＡＮＤセルユニット１の端部に設けられることになるメモリセルＭＣ０、ＭＣ６３も情報の記憶に供される。以下の実施の形態においては、ＮＡＮＤセルユニット１の端部にダミーセルＤＣが設けられた構成を前提として説明するが、本発明に係るＮＡＮＤ型フラッシュメモリは、これに限定されるものではない。すなわち、ＮＡＮＤセルユニット１の端部のメモリセルＭＣをダミーセルＤＣではなく、データ記憶用のセルとして用いたものにも、本発明は適用可能である。

図１中Ｘ方向に配列された複数のメモリセルＭＣｎの制御ゲート電極は、ワード線ＷＬｎ（ｎ＝０〜６３）により共通接続されている。また、複数のソース側選択ゲートトランジスタＳＴＳのゲート電極は、ソース側選択ゲート線ＳＧＳにより共通接続されている。そして、複数のドレイン側選択ゲートトランジスタＳＴＤのゲート電極は、ドレイン側選択ゲート線ＳＧＤにより共通接続されている。図１中Ｘ方向に配列された複数のダミーセルＤＣの制御ゲート電極は、ドレイン側ダミーワード線ＷＬＤＤ、又はソース側ダミーワード線ＷＬＤＳにより共通接続されている。ＮＡＮＤ型フラッシュメモリにおいては、ワード線ＷＬｎを共有する複数のＮＡＮＤセルユニット１の集合がブロックを構成する。

ドレイン側選択ゲートトランジスタＳＴＤのドレイン領域にはビット線コンタクトＢＬＣが接続されている。このビット線コンタクトＢＬＣは図１中Ｙ方向に伸びるビット線ＢＬに接続されている。また、ソース側選択ゲートトランジスタＳＴＳは、ソース領域を介して図１中Ｘ方向に伸びるソース線ＳＬに接続されている。ビット線ＢＬの一端側に、セルデータの読み出し、書き込み、消去、及びソフトプログラムの各動作に供されるセンスアンプ回路ＳＡが配置される。ワード線ＷＬの一端側に、ワード線ＷＬ、ダミーワード線ＷＬＤＳ、ＷＬＤＤ、及び選択ゲート線ＳＧＳ、ＳＧＤの選択駆動を行うロウデコーダ／ドライバ２が配置される。

そして、ＮＡＮＤ型フラッシュメモリには、メモリセルアレイに対する読み出し動作、書き込み動作及び消去動作を制御するとともに、後に詳述するソフトプログラム動作に供される制御回路３が設けられている。制御回路３は、各種の情報に基づきＮＡＮＤセルユニット１に設けられたダミーセルＤＣやメモリセルＭＣの特性が初期状態にあるか、劣化した状態にあるか、又はどの程度劣化した状態にあるかを判定する。一例として、制御回路３は、消去動作時のパルス印加回数、ＮＡＮＤ型フラッシュメモリへの書き込み／消去動作回数、書き込み動作時のパルス印加回数、又はソフトプログラム動作時のパルス印加回数等に基づいてこの判定を実行する。また、制御回路３は、センスアンプ回路ＳＡ及びロウデコーダ／ドライバ２の動作に基づいて、ＮＡＮＤ型フラッシュメモリへの書き込み／消去動作回数や、書き込み動作時、ソフトプログラム動作時のパルス印加回数を記憶する。

次に、本実施の形態のＮＡＮＤ型フラッシュメモリのデータ記憶状態について、図２を参照して説明する。図２は、本実施の形態のＮＡＮＤ型フラッシュメモリのメモリセルＭＣのしきい値電圧分布を示す図である。

ＮＡＮＤ型フラッシュメモリのメモリセルＭＣが２値データ（１ビット／セル）を記憶する場合、データのしきい値電圧分布は図２（ａ）のようになる。しきい値電圧が負の状態がデータ“１”（消去状態）であり、しきい値電圧が正の状態がデータ“０”である。また、ＮＡＮＤ型フラッシュメモリのメモリセルＭＣが４値データ（２ビット／セル）を記憶する場合、データのしきい値電圧分布は図２（ｂ）のようになる。この場合、しきい値電圧の低い方から、４種類のしきい値電圧分布（Ｅ、Ａ、Ｂ、Ｃ）が設けられる。これらのしきい値電圧分布に対して、４通りのデータ“１１”、“０１”、“００”、“１０”が割り付けられる。ここで、しきい値電圧分布Ｅは、一括ブロック消去により得られる負しきい値電圧状態である。

ＮＡＮＤ型フラッシュメモリのデータ読み出し動作では、メモリセルアレイ内の非選択ワード線ＷＬには、データによらず非選択メモリセルが導通する読み出しパス電圧Ｖｒｅａｄが印加される。なお、それぞれの非選択メモリセルに加えられる読み出しパス電圧Ｖｒｅａｄは異なっていても良い。また、ダミーワード線ＷＬＤＤ、ＷＬＤＳ及び選択ゲート線ＳＧＳ、ＳＧＤには、ダミーセルＤＣ及び選択ゲートトランジスタＳＴＳ、ＳＴＤが導通する読み出しパス電圧がそれぞれ印加される。なお、この読み出しパス電圧は、ダミーセルＤＣ及び選択ゲートトランジスタＳＴＳ、ＳＴＤで異なっていても良い。

２値データの読み出し動作時には、選択メモリセルＭＣに接続された選択ワード線ＷＬに、２つのしきい値電圧分布の間の電圧（例えば、電圧０Ｖ）を印加する。この電圧印加により、ＮＡＮＤセルユニット１に電流が流れるか否かを検出してデータ読み出しが実行される。一方、４値データの読み出し動作時には、選択ワード線ＷＬに印加される電圧の電圧値は、選択メモリセルＭＣの４通りのしきい値電圧分布に対応して、各しきい値電圧分布の間の電圧ＡＲ、ＢＲ、又はＣＲに設定される。電圧ＡＲは最も低い電圧で、ＢＲ、ＣＲの順に電圧値が大きくなる。４値データの読み出し動作時では、電圧ＡＲ、ＢＲ、ＣＲのいずれのときにＮＡＮＤセルユニット１に電流が流れるか否かを検出することによりデータ読み出しが実行される。

“０”データの書き込み動作時には、選択ワード線ＷＬに書き込み電圧Ｖｐｇｍ（例えば、１５Ｖ〜２０Ｖ）が印加される。また、ビット線ＢＬに電圧Ｖｓｓを与えて、これを導通させたドレイン側選択ゲートトランジスタＳＴＤを介して選択メモリセルＭＣのチャネル（以下「セルチャネル」と称する）まで転送する。このとき、選択メモリセルＭＣでは浮遊ゲート電極とセルチャネルとの間に大きな電界がかかり、ＦＮトンネリングによりセルチャネルから浮遊ゲート電極に電子が注入される。多値データ記憶の場合、書き込みパルスの印加回数を異ならせ、浮遊ゲートに注入される電子の量を調整することにより、しきい値電圧分布を複数個、設けることができる。

“１”データの書き込み動作（非書き込み）時には、ビット線ＢＬに電源電圧Ｖｄｄを与えて、これを導通させたドレイン側選択ゲートトランジスタＳＴＤを介して選択メモリセルＭＣのセルチャネルまで転送する。セルチャネルを電圧Ｖｄｄ−Ｖｔｈ（Ｖｔｈは選択ゲートトランジスタのしきい値電圧）まで充電した後、選択ゲートトランジスタが非導通状態になりセルチャネルをフローティング状態にする。この場合、選択ワード線ＷＬに書き込み電圧Ｖｐｇｍが印加されたとしても、セルチャネルが選択ワード線ＷＬとの容量結合により電位上昇して、浮遊ゲート電極へは電子が注入されない。その結果、メモリセルＭＣは、“１”データを保持する。

ＮＡＮＤ型フラッシュメモリにおけるデータ消去動作は、ブロック単位で実行される。データ消去動作は、選択ブロックのダミーワード線ＷＬＤＤ、ＷＬＤＳを含む全ワード線ＷＬを０Ｖとし、メモリセルアレイが形成されたＰ型ウェルに正の昇圧された消去電圧（例えば、１８Ｖ〜２０Ｖ）を印加して行われる。これにより、選択ブロックの全メモリセルＭＣで浮遊ゲート電極の電子が放出された負のしきい値電圧状態（消去状態）が得られる。この後、必要に応じて消去ベリファイ動作を行う。消去ベリファイ動作は、ＮＡＮＤセルユニット１の全メモリセルＭＣが負のしきい値電圧まで消去されているか否かを確認する動作として行われる。具体的に消去ベリファイ動作は、全ワード線に所定の電圧（例えば０Ｖ）を与え、ＮＡＮＤセルユニット１に電流が流れるか否かを検出する。

次に、図３を参照してＮＡＮＤ型フラッシュメモリのソフトプログラム動作について説明する。上述の消去動作では通常、しきい値電圧分布の下限値制御は行われない。そのため、消去後のメモリセルＭＣのしきい値電圧分布は、図３の左方に示すしきい値電圧分布ＥＢＳのようになる。この場合、ＮＡＮＤセルユニット１内には、過消去状態のメモリセルＭＣが含まれ得る。メモリセルＭＣ間でしきい値電圧に違いがあると、その後の動作において、隣接するメモリセルＭＣの浮遊ゲート電極間の容量結合によるデータ変化（誤書き込み）が発生する可能性がある。そこで、全メモリセルＭＣ及びダミーセルＤＣに対し、弱い書き込み条件、即ち通常の書き込み電圧（例えば、１５Ｖ〜２０Ｖ）より低い書き込み電圧Ｖｓｐｇｍ（例えば、１０Ｖ〜１５Ｖ）を用いるソフトプログラム動作を行って、過消去状態を解消させる。これにより、メモリセルＭＣのしきい値電圧分布は、図３の右方に示すしきい値電圧分布ＥＡＳのようになる。ソフトプログラム動作の結果、メモリセルＭＣのしきい値電圧分布の範囲を全体として狭くすることができる。

このソフトプログラム動作の後にソフトプログラムベリファイ動作を行う。これは、所定個数のメモリセルＭＣ又はダミーセルＤＣのしきい値電圧がソフトプログラムベリファイレベル１（電圧Ｖｓｐｖ１）を超えたかを確認する動作として行われる。所定個数のメモリセルＭＣ又はダミーセルＤＣのしきい値電圧が、図３に示すソフトプログラムベリファイレベル１（電圧Ｖｓｐｖ１）を超えたことをもって、ベリファイパスとする。また、ソフトプログラム動作において、メモリセルＭＣ又はダミーセルＤＣのしきい値電圧が上がりすぎると、消去状態と書き込み状態との判別ができない。そのため、所定個数のメモリセルＭＣ又はダミーセルＤＣのしきい値電圧が、ソフトプログラムベリファイレベル２（電圧Ｖｓｐｖ２）を超えたことをもって、ベリファイフェイルとする。

ここで、ソフトプログラム動作において、全てのワード線ＷＬ及びダミーワード線ＷＬＤＤ、ＷＬＤＳに同一のソフトプログラム電圧Ｖｓｐｇｍを印加する動作とすると、以下のような問題が生じる。次に、この問題について、図４及び図５を参照して説明する。

まず、ＮＡＮＤ型フラッシュメモリの書き込み／消去動作回数が少なく、ダミーセルＤＣ及びメモリセルＭＣの特性が初期の状態（第１状態）にある場合について、図４を参照して説明する。書き込み／消去動作回数が少ない場合、メモリセルＭＣ及びダミーセルＤＣは両者とも劣化しておらず、特性の差は少ない。ここで、ソフトプログラム動作において、全てのワード線ＷＬ及びダミーワード線ＷＬＤＤ、ＷＬＤＳに、同一のソフトプログラム電圧Ｖｓｐｇｍ（例えば１０Ｖ）が印加されるものとする（図４（ａ）参照）。また、ドレイン側選択ゲート線ＳＧＤにはドレイン側選択ゲート電圧Ｖｓｇｄ（例えば２．５Ｖ）が印加され、ソース側選択ゲート線ＳＧＳには、ソース側選択ゲート電圧Ｖｓｇｓ（例えば０Ｖ）が印加される。

ここで、選択ゲート電圧Ｖｓｇｄ、Ｖｓｇｓは、ソフトプログラム電圧Ｖｓｐｇｍよりも低い。ダミーセルＤＣは、この選択ゲート電圧Ｖｓｇｄ、Ｖｓｇｓがゲート電極に印加される選択ゲートトランジスタＳＴＤ、ＳＴＳに隣接している。そのため、ダミーセルＤＣは、両隣のワード線ＷＬにソフトプログラム電圧Ｖｓｐｇｍが印加される通常のメモリセルＭＣよりも、ソフトプログラム動作による書き込みが遅くなる。その結果、ソフトプログラム動作後において、ダミーセルＤＣと、通常のメモリセルＭＣとでしきい値電圧の値がばらつく。すなわち、図４（ｂ）に実線（Ａｆｔｅｒ ＳＰＲＯＧ）で示すように、通常のメモリセルＭＣのしきい値電圧よりも、ダミーセルＤＣのしきい値電圧のほうが低い状態となる。

この状態で、読み出し動作が複数回実行されると、リードディスターブによりメモリセルＭＣ及びダミーセルＤＣのしきい値電圧が上昇する（図４（ｂ）の破線（Ａｆｔｅｒ Ｒｅａｄ Ｄｉｓｔｕｒｂ）参照）。このとき、ダミーセルＤＣのしきい値が低いためリートディスターブの影響を受けやすく、ダミーセルＤＣのしきい値電圧の上昇幅が、通常のメモリセルＭＣのしきい値電圧の上昇幅よりも大きくなる。リードディスターブの発生時にダミーセルＤＣのしきい値電圧の上昇幅が大きいと、ダミーセルＤＣに隣接するメモリセルＭＣ０、ＭＣ６３との間でセル間干渉が生じ、メモリセルＭ０、ＭＣ６３のしきい値電圧が上昇する。その結果、メモリセルＭ０、ＭＣ６３のデータの意図しない変化（誤書き込み）が生じるという問題がある。

次に、ＮＡＮＤ型フラッシュメモリの書き込み／消去動作が複数回繰り返され、ダミーセルＤＣ及びメモリセルＭＣが劣化した状態（第２状態）にある場合について、図５を参照して説明する。メモリセルＭＣへの書き込み／消去動作が複数回繰り返されると、ＮＡＮＤセルユニット１の端部近傍のダミーセルＤＣは、選択ゲートトランジスタＳＴＳ、ＳＴＤの影響により、ＮＡＮＤセルユニット１内の通常のメモリセルＭＣよりも早くトンネル絶縁膜が劣化する。ダミーセルＤＣのトンネル絶縁膜が劣化すると、同じソフトプログラム動作でも過剰な電子が浮遊ゲート電極に注入され、書き込み速度が通常のメモリセルＭＣよりも速くなる。

ここでもソフトプログラム動作において、図５（ｃ）に示すように、全てのワード線ＷＬ及びダミーワード線ＷＬＤＤ、ＷＬＤＳに同一のソフトプログラム電圧Ｖｓｐｇｍを印加するものとする。ダミーセルＤＣが劣化している場合、書き込み速度が通常のメモリセルＭＣよりも速くなるため、図５（ａ）に示すように、通常のメモリセルＭＣのしきい値電圧よりも、ダミーセルＤＣのしきい値電圧のほうが高い状態となる。その結果、図５（ｂ）に示すように、ソフトプログラム動作後のしきい値電圧分布において、一部のダミーセルＤＣが、過書き込み状態（ＯＰ：オーバープログラム状態）となる。もし、しきい値電圧がソフトプログラムベリファイレベル２（電圧Ｖｓｐｖ２）を超える過書き込み状態ＯＰのダミーセルＤＣの数が所定数を超えている場合、ソフトプログラム動作を正常に終了できない。そのため、そのＮＡＮＤセルユニット１が含まれるブロックが、ブロック不良と判定されてしまう問題がある。

これらの問題を解決するため、本実施の形態の不揮発性半導体記憶装置は、以下に示すようなソフトプログラム動作を実行する。

［第１の実施の形態に係る不揮発性半導体記憶装置の動作］
図６及び図７は、本実施の形態のＮＡＮＤ型フラッシュメモリのソフトプログラム動作を説明する図である。図６は、ＮＡＮＤ型フラッシュメモリの書き込み／消去回数が少なく、ダミーセルＤＣ及びメモリセルＭＣの特性が初期の状態にある場合のソフトプログラム動作を示している。図７は、ＮＡＮＤ型フラッシュメモリの書き込み／消去動作が複数回繰り返され、ダミーセルＤＣ及びメモリセルＭＣが劣化した状態にある場合のソフトプログラム動作を示している。

まず、ＮＡＮＤ型フラッシュメモリの書き込み／消去回数が少なく、ダミーセルＤＣ及びメモリセルＭＣの特性が初期の状態にある場合について、図６を参照して説明する。本実施の形態のＮＡＮＤ型フラッシュメモリは、制御回路３によりダミーセルＤＣ及びメモリセルＭＣの特性が初期状態にあるか、劣化した状態にあるかを判定することができる。この制御回路３の動作については、後に詳述する。制御回路３により、ダミーセルＤＣ及びメモリセルＭＣの特性が初期の状態にあると判定された場合、図６（ａ）に示すように、通常のメモリセルＭＣに接続されたワード線ＷＬには、ソフトプログラム電圧Ｖｓｐｇｍが印加される。このソフトプログラム電圧Ｖｓｐｇｍは、例えば１０Ｖに設定される。また、ダミーセルＤＣに接続されたダミーワード線ＷＬＤＤ、ＷＬＤＳには、ダミーワード線用ソフトプログラム電圧Ｖｗｌｄ＿ｓｐｇｍ１が印加される。このダミーワード線用ソフトプログラム電圧Ｖｗｌｄ＿ｓｐｇｍ１は、ダミーセルＤＣ及びメモリセルＭＣの特性が初期の状態にある場合、ソフトプログラム電圧Ｖｓｐｇｍ（例えば１０Ｖ）より所定の値だけ高い電圧値（例えば１１Ｖ）に設定される。また、ドレイン側選択ゲート線ＳＧＤにはドレイン側選択ゲート電圧Ｖｓｇｄ（例えば２．５Ｖ）が印加され、ソース側選択ゲート線ＳＧＳには、ソース側選択ゲート電圧Ｖｓｇｓ（例えば０Ｖ）が印加される。

上記の電圧値はソフトプログラム動作における１つの例であり、ワード線ＷＬ及びダミーワード線ＷＬＤＤ、ＷＬＤＳに印加される各電圧の電圧値の大小関係は、電圧Ｖｗｌｄ＿ｓｐｇｍ１が電圧Ｖｓｐｇｍより大きければよい。本実施の形態のＮＡＮＤ型フラッシュメモリにおいて、ダミーセルＤＣ及びメモリセルＭＣの特性が初期の状態にある場合には、ワード線ＷＬにこのような電圧を印加してソフトプログラム動作を実行する。ソフトプログラム動作は、ワード線ＷＬ及びダミーワード線ＷＬＤＤ、ＷＬＤＳへのソフトプログラム電圧印加を複数回繰り返す動作としても良い。

ここで、選択ゲート電圧Ｖｓｇｄ、Ｖｓｇｓは、ソフトプログラム電圧Ｖｓｐｇｍよりも低いため、選択ゲートトランジスタＳＴＤ、ＳＴＳに隣接するダミーセルＤＣの書き込み速度が遅くなるおそれがある。しかし、ダミーワード線ＷＬＤＤ、ＷＬＤＳに電圧Ｖｓｐｇｍより大きいダミーワード線用ソフトプログラム電圧Ｖｗｌｄ＿ｓｐｇｍ１が印加されている。そのため、ダミーセルＤＣの書き込み速度は、通常のメモリセルＭＣと同程度の速度となる。その結果、ソフトプログラム動作後において、ダミーセルＤＣと、通常のメモリセルＭＣとでしきい値電圧の値がばらつくことがない。すなわち、図６（ｂ）に実線（Ａｆｔｅｒ ＳＰＲＯＧ）で示すように、ソフトプログラム動作後のダミーセルＤＣのしきい値電圧と、通常のメモリセルＭＣのしきい値電圧とが略同一の値となる。

次に、ＮＡＮＤ型フラッシュメモリの書き込み／消去動作が複数回繰り返され、ダミーセルＤＣ及びメモリセルＭＣが劣化した状態にある場合について、図７を参照して説明する。制御回路３により、ダミーセルＤＣ及びメモリセルＭＣの特性が劣化した状態にあると判定された場合も、図７（ｂ）に示すように、通常のメモリセルＭＣに接続されたワード線ＷＬには、ソフトプログラム電圧Ｖｓｐｇｍ（例えば１０Ｖ）が印加される。また、ダミーセルＤＣに接続されたダミーワード線ＷＬＤＤ、ＷＬＤＳには、ダミーワード線用ソフトプログラム電圧Ｖｗｌｄ＿ｓｐｇｍ２が印加される。このダミーワード線用ソフトプログラム電圧Ｖｗｌｄ＿ｓｐｇｍ２は、ダミーセルＤＣが劣化した状態にある場合、ソフトプログラム電圧Ｖｓｐｇｍより所定の値だけ低い電圧値（例えば９Ｖ）に設定される。また、ドレイン側選択ゲート線ＳＧＤにはドレイン側選択ゲート電圧Ｖｓｇｄ（例えば２．５Ｖ）が印加され、ソース側選択ゲート線ＳＧＳには、ソース側選択ゲート電圧Ｖｓｇｓ（例えば０Ｖ）が印加される。

上記の電圧値はソフトプログラム動作における１つの例であり、ワード線ＷＬ及びダミーワード線ＷＬＤＤ、ＷＬＤＳに印加される各電圧の電圧値の大小関係は、電圧Ｖｗｌｄ＿ｓｐｇｍ２が電圧Ｖｓｐｇｍより小さければよい。本実施の形態のＮＡＮＤ型フラッシュメモリにおいて、ダミーセルＤＣ及びメモリセルＭＣの特性が劣化した状態にある場合には、ワード線ＷＬにこのような電圧を印加してソフトプログラム動作を実行する。ソフトプログラム動作は、ワード線ＷＬ及びダミーワード線ＷＬＤＤ、ＷＬＤＳへのソフトプログラム電圧印加を複数回繰り返す動作としても良い。

上述の実施の形態は、ダミーセルＤＣの状態を、初期状態及び劣化状態の２つの状態として説明した。これは、劣化状態の進展具合により、３つ以上の複数の状態に分けることもできる。ダミーセルＤＣの状態が複数の状態にある場合について、図８Ａ〜図９を参照して説明する。図８Ａ及び図９は、ソフトプログラム動作におけるワード線ＷＬ及びダミーワード線ＷＬＤＤ、ＷＬＤＳへの印加電圧（各図の（ａ）に相当）と、ソフトプログラム動作後のメモリセルのしきい値電圧の値とを示す図（各図の（ｂ）に相当）である。図８Ａは、ダミーセルＤＣの特性が初期の状態にある場合を示し、図９は、ダミーセルＤＣの特性が劣化した状態にある場合を示している。

図８Ｂに示す状態は、ＮＡＮＤ型フラッシュメモリの書き込み／消去動作が複数回繰り返され、ダミーセルＤＣがやや劣化した状態（第３状態）にある場合である。ダミーセルＤＣがやや劣化した状態とは、初期状態から劣化状態に移る中間の状態である。このダミーセルＤＣがやや劣化した状態（第３状態）では、ワード線ＷＬ及びダミーワード線ＷＬＤＤ、ＷＬＤＳに印加される各電圧の電圧値の大小関係において、電圧Ｖｗｌｄ＿ｓｐｇｍと電圧Ｖｓｐｇｍとを等しくすることができる。この場合に、ダミーワード線ＷＬＤＤ、ＷＬＤＳに加わる電圧を電圧Ｖｗｌｄ＿ｓｐｇｍ３とする。

ここで、ソフトプログラム動作時におけるダミーワード線ＷＬＤＤ、ＷＬＤＳに加わる電圧は、ダミーセルＤＣの劣化状態が進むにつれて、電圧Ｖｗｌｄ＿ｓｐｇｍ１→電圧Ｖｗｌｄ＿ｓｐｇｍ３→電圧Ｖｗｌｄ＿ｓｐｇｍ２のように変化する（図８Ａ（ａ）、図８Ｂ、図９（ａ））。ダミーセルＤＣ及びメモリセルＭＣの劣化状態の進展に基づいて、ソフトプログラム動作時におけるワード線ＷＬに加わる電圧Ｖｓｐｇｍと、ダミーワード線ＷＬＤＤ、ＷＬＤＳに加わる電圧との関係は、それぞれ
電圧Ｖｗｌｄ＿ｓｐｇｍ１＞電圧Ｖｓｐｇｍ
電圧Ｖｗｌｄ＿ｓｐｇｍ３＝電圧Ｖｓｐｇｍ
電圧Ｖｗｌｄ＿ｓｐｇｍ２＜電圧Ｖｓｐｇｍ
となる。

言い換えると、ソフトプログラム動作時におけるダミーワード線ＷＬＤＤに加わる電圧は、ＮＡＮＤ型フラッシュメモリの書き込み／消去動作が複数回繰り返されるに従い、電圧Ｖｗｌｄ＿ｓｐｇｍ１＞電圧Ｖｗｌｄ＿ｓｐｇｍ３＞電圧Ｖｗｌｄ＿ｓｐｇｍ２と変化するといえる。

上述のように、ＮＡＮＤ型フラッシュメモリへの書き込み／消去動作が繰り返されて劣化したダミーセルＤＣは、書き込み速度が通常のメモリセルＭＣよりも速くなる。しかし、図７（ｂ）に示すように、本実施の形態に係るソフトプログラム動作では、ダミーセルＤＣの劣化状態においてダミーワード線用ソフトプログラム電圧Ｖｗｌｄ＿ｓｐｇｍ２が、ソフトプログラム電圧Ｖｓｐｇｍよりも低い電圧に設定される。また、図８Ｂに示すように、ダミーセルＤＣがやや劣化した状態において、ダミーワード線用ソフトプログラム電圧Ｖｗｌｄ＿ｓｐｇｍ３はソフトプログラム電圧Ｖｓｐｇｍと同程度の電圧に設定される。そのため、ダミーセルＤＣへの書き込み速度は、通常のメモリセルＭＣと同程度の速度となる。その結果、ソフトプログラム動作後において、ダミーセルＤＣと、通常のメモリセルＭＣとでしきい値電圧の値がばらつくことがない。図７（ａ）に示すように、ソフトプログラム動作後のしきい値電圧分布において、過書き込み状態（ＯＰ：オーバープログラム状態）のセルが発生することがない。

［第１の実施の形態に係る不揮発性半導体記憶装置の効果］
本実施の形態に係るＮＡＮＤ型フラッシュメモリのソフトプログラム動作の効果を、図８Ａ乃至図９を参照して説明する。

図８Ａ（ａ）及び図９（ａ）に示すように、本実施の形態に係るＮＡＮＤ型フラッシュメモリでは、ソフトプログラム動作時に、ワード線ＷＬと、ダミーワード線ＷＬＤＳ、ＷＬＤＤとに異なる電圧を印加している。すなわち、ワード線ＷＬにはソフトプログラム電圧Ｖｓｐｇｍ、ダミーワード線ＷＬＤＳ、ＷＬＤＤにはダミーワード線用ソフトプログラム電圧Ｖｗｌｄ＿ｓｐｇｍ１、Ｖｗｌｄ＿ｓｐｇｍ２を印加している。また、ダミーセルＤＣ及びメモリセルＭＣの特性が初期の状態にある場合と、ダミーセルＤＣが劣化した状態にある場合とで、ソフトプログラム電圧Ｖｓｐｇｍとダミーワード線用ソフトプログラム電圧Ｖｗｌｄ＿ｓｐｇｍ１、Ｖｗｌｄ＿ｓｐｇｍ２との電圧値の大小関係を変化させている。その結果、図８Ａ（ｂ）及び図９（ｂ）に示すように、本実施の形態に係るＮＡＮＤ型フラッシュメモリでは、ソフトプログラム動作後のメモリセルＭＣとダミーセルＤＣとのしきい値電圧のばらつきを抑えることができる。

ダミーセルＤＣ及びメモリセルＭＣの特性が初期の状態にある場合、図８Ａ（ｂ）に示すように、ソフトプログラム動作後のダミーセルＤＣのしきい値電圧と、通常のメモリセルＭＣのしきい値電圧とが略同一の値となる。この状態で、読み出し動作が実行された場合、リードディスターブによりメモリセルＭＣ及びダミーセルＤＣのしきい値電圧が上昇する（図８Ａ（ｂ）の破線（Ａｆｔｅｒ Ｒｅａｄ Ｄｉｓｔｕｒｂ）参照）。ここで、リードディスターブによるダミーセルＤＣのしきい値電圧の上昇幅は、ダミーセルＤＣのしきい値が通常のメモリセルＭＣのしきい値電圧とほぼ同じであるため、通常のメモリセルＭＣのしきい値電圧の上昇幅とほぼ等しい。このため、リードディスターブの発生時においても、ダミーセルＤＣに隣接するメモリセルＭＣ０、ＭＣ６３に及ぼす影響が少なくなり、メモリセルＭ０、ＭＣ６３への誤書き込みを防ぐことができる。

また、ダミーセルＤＣ及びメモリセルＭＣが劣化した状態にある場合も、図９（ｂ）に示すように、ソフトプログラム動作後のダミーセルＤＣのしきい値電圧と、通常のメモリセルＭＣのしきい値電圧とが略同一の値となる。すなわち、ソフトプログラム動作後のしきい値電圧分布において、過書き込み状態（ＯＰ：オーバープログラム状態）のセルが発生することがない（図７（ａ）のしきい値電圧分布参照）。その結果、しきい値電圧がソフトプログラムベリファイレベル２（電圧Ｖｓｐｖ２）を超える過書き込み状態ＯＰのダミーセルＤＣやメモリセルＭＣの数が所定数を超えることがなく、ソフトプログラム動作を正常に終了することができる。このように、本実施の形態に係るＮＡＮＤ型フラッシュメモリは、ソフトプログラム動作を確実に実行することができる。

また、ダミーセルＤＣ及びメモリセルＭＣが劣化した状態にある場合において、ダミーワード線用ソフトプログラム電圧Ｖｗｌｄ＿ｓｐｇｍ２をソフトプログラム電圧Ｖｓｐｇｍと同じにして、ダミーワード線にダミーワード線用ソフトプログラム電圧Ｖｗｌｄ＿ｓｐｇｍ２を加える回数を、ワード線にソフトプログラム電圧Ｖｓｐｇｍを加える回数より少なくすることも考えられる。しかし、劣化状態において、ダミーワード線にダミーワード線用ソフトプログラム電圧Ｖｗｌｄ＿ｓｐｇｍ２（＝Ｖｓｐｇｍ）を一回加えただけで、ダミーセルＤＣのしきい値がソフトプログラムベリファイレベル２（電圧Ｖｓｐｖ２）を超えてしまう場合には対応できない。

（第２の実施の形態）
［第２の実施の形態に係る不揮発性半導体記憶装置の構成］
次に、本発明の第２の実施の形態に係る不揮発性半導体記憶装置について説明する。第２の実施の形態に係る不揮発性半導体記憶装置の構成は、第１の実施の形態と同様であるため、その説明を省略する。第２の実施の形態に係る不揮発性半導体記憶装置は、ワード線ＷＬに印加するソフトプログラム電圧Ｖｓｐｇｍの電圧値を変化させる点において、第１の実施の形態と異なる。

［第２の実施の形態に係る不揮発性半導体記憶装置の動作］
図１０は、本実施の形態のＮＡＮＤ型フラッシュメモリのソフトプログラム動作を説明する図である。図１０（ａ）は、ダミーセルＤＣ及びメモリセルＭＣの特性が初期の状態にある場合のソフトプログラム動作時におけるワード線ＷＬ、及びダミーワード線ＷＬＤＤ、ＷＬＤＳへの電圧印加状態を示している。図１０（ｂ）は、ダミーセルＤＣ及びメモリセルＭＣが劣化した状態にある場合のソフトプログラム動作時におけるワード線ＷＬ、及びダミーワード線ＷＬＤＤ、ＷＬＤＳへの電圧印加状態を示している。本実施の形態に係るソフトプログラム動作においては、ダミーセルＤＣ及びメモリセルＭＣの特性が初期の状態にある場合と、劣化した状態にある場合とで、ワード線ＷＬに印加するソフトプログラム電圧Ｖｓｐｇｍの電圧値を変化させている。

まず、ＮＡＮＤ型フラッシュメモリの書き込み／消去回数が少なく、ダミーセルＤＣ及びメモリセルＭＣの特性が初期の状態にある場合について、図１０（ａ）を参照して説明する。制御回路３により、ダミーセルＤＣ及びメモリセルＭＣの特性が初期の状態にあると判定された場合、図１０（ａ）に示すように、通常のメモリセルＭＣに接続されたワード線ＷＬには、ソフトプログラム電圧Ｖｓｐｇｍが印加される。このソフトプログラム電圧Ｖｓｐｇｍは、例えば１０Ｖに設定される。また、ダミーセルＤＣに接続されたダミーワード線ＷＬＤＤ、ＷＬＤＳには、ダミーワード線用ソフトプログラム電圧Ｖｗｌｄ＿ｓｐｇｍ１が印加される。このダミーワード線用ソフトプログラム電圧Ｖｗｌｄ＿ｓｐｇｍ１は、ダミーセルＤＣ及びメモリセルＭＣの特性が初期の状態にある場合、ソフトプログラム電圧Ｖｓｐｇｍより所定の値だけ高い電圧値（例えば１１Ｖ）に設定される。また、ドレイン側選択ゲート線ＳＧＤにはドレイン側選択ゲート電圧Ｖｓｇｄ（例えば２．５Ｖ）が印加され、ソース側選択ゲート線ＳＧＳには、ソース側選択ゲート電圧Ｖｓｇｓ（例えば０Ｖ）が印加される。

上記の電圧値はソフトプログラム動作における１つの例であり、ワード線ＷＬ及びダミーワード線ＷＬＤＤ、ＷＬＤＳに印加される各電圧の電圧値の大小関係は、電圧Ｖｗｌｄ＿ｓｐｇｍ１が電圧Ｖｓｐｇｍより大きければよい。本実施の形態のＮＡＮＤ型フラッシュメモリにおいて、ダミーセルＤＣ及びメモリセルＭＣの特性が初期の状態にある場合には、ワード線ＷＬにこのような電圧を印加してソフトプログラム動作を実行する。

次に、ＮＡＮＤ型フラッシュメモリの書き込み／消去動作が複数回繰り返され、ダミーセルＤＣ及びメモリセルＭＣが劣化した状態にある場合について、図１０（ｂ）を参照して説明する。制御回路３により、ダミーセルＤＣ及びメモリセルＭＣの特性が劣化した状態にあると判定された場合、図１０（ｂ）に示すように、通常のメモリセルＭＣに接続されたワード線ＷＬには、ソフトプログラム電圧Ｖｓｐｇｍ’が印加される。ここで、本実施の形態におけるソフトプログラム動作では、ダミーセルＤＣ及びメモリセルＭＣの状態が初期状態にある場合と、劣化状態にある場合とでワード線ＷＬに印加するソフトプログラム電圧の電圧値を変化させる。すなわち、ダミーセルＤＣ及びメモリセルＭＣの特性が劣化した状態にある場合、ソフトプログラム電圧Ｖｓｐｇｍ’の電圧値を、初期状態の場合のソフトプログラム電圧Ｖｓｐｇｍより、所定の値だけ低い電圧値（例えば９Ｖ）に設定する。

また、ダミーセルＤＣに接続されたダミーワード線ＷＬＤＤ、ＷＬＤＳには、ダミーワード線用ソフトプログラム電圧Ｖｗｌｄ＿ｓｐｇｍ２が印加される。このダミーワード線用ソフトプログラム電圧Ｖｗｌｄ＿ｓｐｇｍ２は、ダミーセルＤＣ及びメモリセルＭＣが劣化した状態にある場合、ソフトプログラム電圧Ｖｓｐｇｍ’より所定の値だけ低い電圧値（例えば８Ｖ）に設定される。また、ドレイン側選択ゲート線ＳＧＤにはドレイン側選択ゲート電圧Ｖｓｇｄ（例えば２．５Ｖ）が印加され、ソース側選択ゲート線ＳＧＳには、ソース側選択ゲート電圧Ｖｓｇｓ（例えば０Ｖ）が印加される。

上記の電圧値はソフトプログラム動作における１つの例であり、ワード線ＷＬ及びダミーワード線ＷＬＤＤ、ＷＬＤＳに印加される各電圧の電圧値の大小関係は、電圧Ｖｗｌｄ＿ｓｐｇｍ２が電圧Ｖｓｐｇｍ’より小さければよい。本実施の形態のＮＡＮＤ型フラッシュメモリにおいて、ダミーセルＤＣ及びメモリセルＭＣの特性が劣化した状態にある場合には、ワード線ＷＬにこのような電圧を印加してソフトプログラム動作を実行する。また、電圧Ｖｗｌｄ＿ｓｐｇｍ２は電圧Ｖｗｌｄ＿ｓｐｇｍ１より小さくなり、電圧Ｖｓｐｇｍ’は電圧Ｖｓｐｇｍよりも小さくなる。

［第２の実施の形態に係る不揮発性半導体記憶装置の効果］
本実施の形態に係るＮＡＮＤ型フラッシュメモリでも、ソフトプログラム動作時に、ワード線ＷＬと、ダミーワード線ＷＬＤＳ、ＷＬＤＤとに異なる電圧を印加している。また、ダミーセルＤＣ及びメモリセルＭＣの特性が初期の状態にある場合と、ダミーセルＤＣ及びメモリセルＭＣが劣化した状態にある場合とで、ソフトプログラム電圧Ｖｓｐｇｍとダミーワード線用ソフトプログラム電圧Ｖｗｌｄ＿ｓｐｇｍ１、Ｖｗｌｄ＿ｓｐｇｍ２との電圧値の大小関係を変化させている。その結果、本実施の形態に係るＮＡＮＤ型フラッシュメモリでも、ソフトプログラム動作後のメモリセルＭＣとダミーセルＤＣとのしきい値電圧のばらつきが抑えられる。

ここで、ＮＡＮＤ型フラッシュメモリへの書き込み／消去動作が複数回繰り返されると、ダミーセルＤＣのみならず通常のメモリセルＭＣも劣化する。すなわち、メモリセルＭＣのトンネル絶縁膜も、書き込み／消去動作が繰り返されるにつれ劣化し、書き込み速度が速くなる。メモリセルＭＣの特性が初期の状態にある場合と、メモリセルＭＣが劣化した状態にある場合とで、ソフトプログラム電圧Ｖｓｐｇｍの電圧値を同じ値にした場合、ソフトプログラム動作において一部のメモリセルＭＣが、過書き込み状態（ＯＰ：オーバープログラム状態）となるおそれがある。もし、しきい値電圧がソフトプログラムベリファイレベル２（電圧Ｖｓｐｖ２）を超える過書き込み状態ＯＰのメモリセルＭＣの数が所定数を超えている場合、ソフトプログラム動作を正常に終了できない。

しかし、本実施の形態に係るＮＡＮＤ型フラッシュメモリにおいては、図１０に示すように、ワード線に印加するソフトプログラム電圧Ｖｓｐｇｍ’を、ソフトプログラム電圧Ｖｓｐｇｍよりも低い電圧にしている。そのため、劣化状態のメモリセルＭＣへの書き込み速度が抑えられ、過書き込み状態（ＯＰ：オーバープログラム状態）のセルが発生することがない。その結果、しきい値電圧がソフトプログラムベリファイレベル２（電圧Ｖｓｐｖ２）を超える過書き込み状態ＯＰのダミーセルＤＣやメモリセルＭＣの数が所定数を超えることがなく、ソフトプログラム動作を正常に終了することができる。このように、本実施の形態に係るＮＡＮＤ型フラッシュメモリは、ソフトプログラム動作を確実に実行することができる。

また、第１の実施の形態と同様に、ＮＡＮＤ型フラッシュメモリの書き込み／消去動作が複数回繰り返され、ダミーセルＤＣがやや劣化した状態（第３状態）が存在していても良い。この場合も第１の実施の形態と同様に、電圧Ｖｗｌｄ＿ｓｐｇｍ１＞電圧Ｖｗｌｄ＿ｓｐｇｍ３＞電圧Ｖｗｌｄ＿ｓｐｇｍ２と変化する。

以上、本発明の実施の形態に係るＮＡＮＤ型フラッシュメモリを説明した。このＮＡＮＤ型フラッシュメモリは、ダミーセルＤＣ及びメモリセルＭＣの特性が初期の状態にある場合と劣化した状態にある場合とで、ワード線に印加するソフトプログラム電圧Ｖｓｐｇｍとダミーワード線用ソフトプログラム電圧Ｖｗｌｄ＿ｓｐｇｍ１、Ｖｗｌｄ＿ｓｐｇｍ２との電圧値の大小関係を変化させている。このダミーセルＤＣ及びメモリセルＭＣの特性が初期状態にあるか、劣化した状態にあるかの判定は、制御回路３により行われている。以下では、制御回路３によるダミーセルＤＣ及びメモリセルＭＣの特性の判定動作について説明する。ここで、以下に説明する制御回路３による判定動作は、第１及び第２の実施の形態のいずれにおいても適用され得るものである。

［制御回路３による判定動作１］
図１１は、本実施の形態のＮＡＮＤ型フラッシュメモリのソフトプログラム動作時における、制御回路３の動作を説明するフローチャートである。

第１及び第２の実施の形態に係るＮＡＮＤ型フラッシュメモリのソフトプログラム動作は、消去動作に続いて実行される。ここで、上述のように、データの消去は、メモリセルＭＣの制御ゲート電圧を０Ｖとし、メモリセルＭＣが形成されているウェルに高電圧の消去パルスを与える。これにより、浮遊ゲート電極からトンネル絶縁膜を通して半導体基板に電子を放出し、メモリセルＭＣのしきい値電圧を負の方向にシフトさせる。この消去パルスの印加は、電圧値を増加させつつ複数回実行される。制御回路３は、この消去パルスの印加回数に基づいて、ダミーセルＤＣ及びメモリセルＭＣの特性を判定することができる。以下、図１１を参照して説明する。

ＮＡＮＤ型フラッシュメモリの消去動作時には、ウェルに印加する消去パルス電圧を、所定の電圧値だけ増加させつつ複数回印加する。（ステップＳ１１）。この後、消去が完了したかどうかを調べるベリファイ動作により消去動作が完了したことを確認する。この際、制御回路３は消去パルスが何回印加されたかを検知する（ステップＳ１２）。制御回路３は、消去動作時の消去パルスの印加回数と、あらかじめ設定された判定値とを比較する（ステップＳ１３）。

ここで、ダミーセルＤＣ及びメモリセルＭＣは、ＮＡＮＤ型フラッシュメモリの動作を繰り返すたびに、トンネル絶縁膜が劣化する。ダミーセルＤＣ及びメモリセルＭＣは、トンネル絶縁膜が劣化するにつれ、浮遊ゲート電極から電子を放出する消去動作の速度が遅くなる。そのため、ダミーセルＤＣ及びメモリセルＭＣが劣化するにつれ、消去動作に必要なパルス印加回数が増える。制御回路３は、この消去動作時の消去パルス印加回数と判定値とを比較する。

制御回路は、消去動作時の消去パルスの印加回数と判定値とに基づいて、ダミーセルＤＣ及びメモリセルＭＣの状態を判定する（ステップＳ１４）。例えば、消去動作時の消去パルスの印加回数が所定値を超えている場合に、制御回路３は、ダミーセルＤＣ及びメモリセルＭＣは劣化状態にあると判定する一方、消去動作時の消去パルスの印加回数が所定値以下である場合に、制御回路３は、ダミーセルＤＣ及びメモリセルＭＣは初期状態にあると判定する。また、制御回路３は複数の判定値を有し、その判定値との比較により初期状態、やや劣化した状態、劣化状態等の複数の状態を判定することができる。

センスアンプ回路ＳＡ及びロウデコーダ／ドライバ２は、この制御回路３の判定結果に基づいて、上述の実施の形態の電圧印加方法を実行する。なお、このリセットパルス印加回数に基づく判定動作は、リセット動作時にリセットパルス印加回数を直接検知するため、制御回路３にリセットパルス印加回数を保持する必要がない。この場合、制御回路３内に情報を記憶する領域を設ける必要がなく、ＮＡＮＤ型フラッシュメモリをより簡易な構成とすることができる。

［制御回路３による判定動作２］
図１２は、本実施の形態のＮＡＮＤ型フラッシュメモリのソフトプログラム動作時における、制御回路３の動作を説明するフローチャートである。図１２は、制御回路３が、ＮＡＮＤ型フラッシュメモリへの書き込み／消去動作回数に基づいて判定動作を実行する場合を示している。

この場合、ＮＡＮＤ型フラッシュメモリに対して書き込み／消去動作が実行されるたびに、センスアンプ回路ＳＡ及びロウデコーダ／ドライバ２から制御回路３内へと書き込み／消去動作が実行されたという情報が送られる。制御回路３は、この情報に基づきＮＡＮＤ型フラッシュメモリへの書き込み／消去動作が実行された回数を記憶する。制御回路３は、このＮＡＮＤ型フラッシュメモリへの書き込み／消去動作回数に基づいて、ダミーセルＤＣ及びメモリセルＭＣの特性を判定することができる。以下、図１２を参照して説明する。

制御回路３による判定動作が開始されると、制御回路３は内部の記憶領域から、ＮＡＮＤ型フラッシュメモリへの書き込み／消去動作回数についての情報を取得する（ステップＳ２１）。ここで、書き込み／消去動作回数の情報は、ソフトプログラム動作が実行されるブロックに対して、過去に何回書き込み／消去動作が実行されたかを表す。制御回路３は、このＮＡＮＤ型フラッシュメモリへの書き込み／消去動作回数と、あらかじめ設定された判定値とを比較する（ステップＳ２２）。

上述のように、ダミーセルＤＣ及びメモリセルＭＣは、ＮＡＮＤ型フラッシュメモリの書き込み／消去動作を繰り返すたびに、トンネル絶縁膜が劣化する。制御回路３は、このＮＡＮＤ型フラッシュメモリの書き込み／消去動作回数と判定値とに基づいて、ダミーセルＤＣ及びメモリセルＭＣの状態を判定する（ステップＳ２３）。

例えば、制御回路３は、ＮＡＮＤ型フラッシュメモリへの書き込み／消去動作回数が所定値を超えている場合に、ダミーセルＤＣ及びメモリセルＭＣは劣化状態にあると判定する。一方、制御回路３は、ＮＡＮＤ型フラッシュメモリへの書き込み／消去動作回数が所定値以下である場合に、ダミーセルＤＣ及びメモリセルＭＣは初期状態にあると判定する。また、制御回路３は複数の判定値を有し、その判定値との比較により初期状態、やや劣化した状態、劣化状態等の複数の状態を判定することができる。センスアンプ回路ＳＡ及びロウデコーダ／ドライバ２は、この制御回路３の判定結果に基づいて、上述の実施の形態の電圧印加方法を実行する。

［制御回路３による判定動作３］
図１３は、本実施の形態のＮＡＮＤ型フラッシュメモリのソフトプログラム動作時における、制御回路３の動作を説明するフローチャートである。図１３は、制御回路３が、ＮＡＮＤ型フラッシュメモリへの書き込み動作時のパルス印加回数に基づいて判定動作を実行する場合を示している。

データ書き込み動作時には、選択ワード線ＷＬに書き込み電圧（例えば、１５Ｖ〜２０Ｖ）が印加される。また、選択メモリセルＭＣのチャネルに電圧Ｖｓｓを印加する。これにより、選択メモリセルＭＣの浮遊ゲート電極とセルチャネルとの間に大きな電界をかけて、セルチャネルから浮遊ゲート電極に電子を注入する。この書き込みパルスの印加は、電圧値を増加させつつ複数回実行される。この書き込み動作が実行される際、センスアンプ回路ＳＡ及びロウデコーダ／ドライバ２から制御回路３へと書き込みパルスを何回印加したかという情報が送られる。制御回路３は、この情報に基づき書き込み動作時のパルス印加回数を記憶する。制御回路３は、この書き込み動作時のパルス印加回数に基づいて、ダミーセルＤＣ及びメモリセルＭＣの特性を判定することができる。以下、図１３を参照して説明する。

制御回路３による判定動作が開始されると、制御回路３は内部の記憶領域から、書き込み動作時のパルス印加回数についての情報を取得する（ステップＳ３１）。ここで、書き込み動作時のパルス印加回数の情報は、ソフトプログラム動作が実行されるブロックに対して、前回書き込み動作が実行された際のパルス印加回数を表す。制御回路３は、書き込み動作時のパルス印加回数と、あらかじめ設定された判定値とを比較する（ステップＳ３２）。

上述のように、ダミーセルＤＣ及びメモリセルＭＣは、トンネル絶縁膜が劣化するにつれ、浮遊ゲート電極に電子を注入する書き込み動作の速度が速くなる。そのため、ダミーセルＤＣ及びメモリセルＭＣが劣化するにつれ、書き込み動作に必要なパルス印加回数は減少する。制御回路３は、この書き込み動作時のパルス印加回数と判定値とに基づいて、ダミーセルＤＣ及びメモリセルＭＣの状態を判定する（ステップＳ３３）。

例えば、制御回路３は、書き込み動作時のパルス印加回数が所定値未満である場合に、ダミーセルＤＣ及びメモリセルＭＣは劣化状態にあると判定する。一方、制御回路３は、書き込み動作時のパルス印加回数が所定値以上である場合に、ダミーセルＤＣ及びメモリセルＭＣは初期状態にあると判定する。また、制御回路３は複数の判定値を有し、その判定値との比較により初期状態、やや劣化した状態、劣化状態等の複数の状態を判定することができる。センスアンプ回路ＳＡ及びロウデコーダ／ドライバ２は、この制御回路３の判定結果に基づいて、上述の実施の形態の電圧印加方法を実行する。

［制御回路３による判定動作４］
図１４は、本実施の形態のＮＡＮＤ型フラッシュメモリのソフトプログラム動作時における、制御回路３の動作を説明するフローチャートである。図１４は、制御回路３が、ＮＡＮＤ型フラッシュメモリへのソフトプログラム動作時のパルス印加回数に基づいて判定動作を実行する場合を示している。

書き込み動作時と同様に、ソフトプログラム動作時も、ソフトプログラム電圧の電圧値を増加させつつ複数回パルスを印加する。このソフトプログラム動作が実行される際、センスアンプ回路ＳＡ及びロウデコーダ／ドライバ２から制御回路３へとソフトプログラムパルスを何回印加したかという情報が送られる。制御回路３は、この情報に基づきソフトプログラム動作時のパルス印加回数を記憶する。制御回路３は、例えば、このソフトプログラム動作時のパルス印加回数に基づいて、ダミーセルＤＣ及びメモリセルＭＣの特性を判定することができる。以下、図１４を参照して説明する。

制御回路３による判定動作が開始されると、制御回路３は内部の記憶領域から、ソフトプログラム動作時のパルス印加回数についての情報を取得する（ステップＳ４１）。ここで、ソフトプログラム動作時のパルス印加回数の情報は、ソフトプログラム動作が実行されるブロックに対して、前回ソフトプログラム動作が実行された際のパルス印加回数を表す。制御回路３は、ソフトプログラム動作時のパルス印加回数と、あらかじめ設定された判定値とを比較する（ステップＳ４２）。

上述のように、ダミーセルＤＣ及びメモリセルＭＣは、トンネル絶縁膜が劣化するにつれ、浮遊ゲート電極に電子を注入する書き込み動作の速度が速くなる。そのため、ダミーセルＤＣ及びメモリセルＭＣが劣化するにつれ、ソフトプログラム動作に必要なパルス印加回数は減少する。制御回路３は、このソフトプログラム動作時のパルス印加回数と判定値とに基づいて、ダミーセルＤＣ及びメモリセルＭＣの状態を判定する（ステップＳ４３）。

制御回路３は、ソフトプログラム動作時のパルス印加回数が所定値未満である場合に、ダミーセルＤＣ及びメモリセルＭＣは劣化状態にあると判定する。一方、制御回路３は、ソフトプログラム動作時のパルス印加回数が所定値以上である場合に、ダミーセルＤＣ及びメモリセルＭＣは初期状態にあると判定する。また、制御回路３は複数の判定値を有し、その判定値との比較により初期状態、やや劣化した状態、劣化状態等の複数の状態を判定することができる。センスアンプ回路ＳＡ及びロウデコーダ／ドライバ２は、この制御回路３の判定結果に基づいて、上述の実施の形態の電圧印加方法を実行する。

以上、制御回路３によるセルの特性の判定動作について説明した。ここで、ＮＡＮＤ型フラッシュメモリにおいて、制御回路３の判定動作は上述の動作のいずれか１つであってもよいし、複数の判定動作を組み合わせてもよい。

［その他］
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。例えば、ＮＡＮＤセルユニット１の端部にダミーセルＤＣを設けずに、メモリセルアレイを構成することもできる。この場合、実施の形態における説明のうち、ダミーセルＤＣをメモリセルＭＣ０、ＭＣ６３とし、ダミーワード線ＷＬＤＤ、ＷＬＤＳとすることによりダミーセルＤＣが設けられていない場合の説明となる。

選択トランジスタＳＴＤ、ＳＴＳの間に直列接続されるメモリセルＭＣｎの数は複数（２のべき乗）であればよく、その数は６４個に限定されるものではない。そして、メモリセルに記憶されるデータは２値データ、又は４値データであるものとして説明したが、これはその他の値のデータ（例えば８値データ）であってもよい。

また、ダミーセルＤＣはＮＡＮＤセルユニット１のドレイン側選択ゲート線ＳＧＤ側のみ、または、ソース側選択ゲート線ＳＧＳ側のみに配置されている場合でも、本発明の実施の形態を適用できる。また、ダミーセルＤＣはＮＡＮＤセルユニット１の端部に１つ設けられる場合だけでなく２つ以上設けられていても良い。この場合、ドレイン側選択ゲート線ＳＧＤ及びソース側選択ゲート線ＳＧＳに隣接するダミーセルＤＣにのみ本発明の実施の形態を適用しても良いし、全てのダミーセルＤＣに本発明の実施の形態を適用しても良い。

１・・・ＮＡＮＤセルユニット、 ２・・・ロウデコーダ／ドライバ、 ３・・・制御回路、 ＭＣ・・・メモリセル、 ＷＬ・・・ワード線、 ＢＬ・・・ビット線、 ＳＬ・・・ソース線、 ＳＴＳ・・・ソース側選択ゲートトランジスタ、 ＳＧＳ・・・ソース側選択ゲート線、 ＳＴＤ・・・ドレイン側選択ゲートトランジスタ、 ＳＧＤ・・・ドレイン側選択ゲート線、 ＤＣ・・・ダミーセル、 ＷＬＤＳ・・・ソース側ダミーワード線 ＷＬＤＤ・・・ドレイン側ダミーワード線。

Claims (6)

1. 複数の不揮発性メモリセルを直列接続してなるメモリストリング、及び前記メモリストリングの両端にそれぞれ接続される選択トランジスタを含むＮＡＮＤセルユニットを配列してなるメモリセルアレイと、
   前記不揮発性メモリセルの制御ゲート電極に接続されるワード線と、
   前記ＮＡＮＤセルユニットの第１の端部に接続されるビット線と、
   前記ＮＡＮＤセルユニットの第２の端部に接続されるソース線と、
   所定範囲の前記不揮発性メモリセルのデータを一括消去した後、過消去状態を解消した第１のしきい値電圧分布状態に設定するソフトプログラム動作を制御する制御回路とを備え、
   前記制御回路は、
   前記不揮発性メモリセルの特性が初期の状態である第１状態にあると判定される場合において、
   前記ワード線のうち前記ＮＡＮＤセルユニットの端部の前記不揮発性メモリセルに接続された第２のワード線を除く第１のワード線に、前記不揮発性メモリセルを前記第１のしきい値電圧分布状態に設定するための第１電圧を印加し、
   前記第２のワード線に、前記第１電圧より所定の電圧値だけ高い第２電圧を印加して前記ソフトプログラム動作を実行し、
   前記不揮発性メモリセルの特性が劣化した状態である第２状態にあると判定される場合において、
   前記第１のワード線に、前記第１電圧の電圧値以下の第３電圧を印加し、
   前記第２のワード線に、前記第２電圧より所定の電圧値だけ低い第４電圧を印加して前記ソフトプログラム動作を実行する
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記第４電圧は、前記第３電圧よりも所定の電圧値だけ低い電圧であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記第３電圧は、前記第１電圧よりも所定の電圧値だけ低い電圧であることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
4. 前記不揮発性メモリセルのうち前記ＮＡＮＤセルユニットの端部に設けられた前記不揮発性メモリセルは、データの記憶のために用いられないダミーセルであり、
   前記第２のワード線は、前記ダミーセルの制御ゲート電極に接続されるダミーワード線であることを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
5. 前記制御回路は、前記不揮発性メモリセルが形成された半導体基板にパルス電圧を印加して、所定範囲の前記不揮発性メモリセルのデータを一括消去する消去動作を制御するとともに、
   前記制御回路は、前記消去動作時のパルス印加回数に基づいて前記不揮発性メモリセルの特性が第１状態にあるか第２状態にあるかを判定する
   ことを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置。
6. 前記制御回路は、前記不揮発性メモリセルのうちの１つを選択メモリセルとして選択して、前記選択メモリセルに接続された選択ワード線にパルス電圧を印加して前記選択メモリセルにデータを書き込む書き込み動作、及び前記不揮発性メモリセルが形成された半導体基板にパルス電圧を印加して、所定範囲の前記不揮発性メモリセルのデータを一括消去する消去動作を制御するとともに、
   前記制御回路は、前記書き込み動作又は前記消去動作が実行された回数に基づいて前記不揮発性メモリセルの特性が第１状態にあるか第２状態にあるかを判定する
   ことを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置。

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