JP2007272952A - 半導体記憶装置 - Google Patents

Abstract

【課題】ＮＡＮＤ型のメモリアレイを構成する不揮発性メモリトランジスタに対する消去及び書込みによる閾値電圧特性の直列位置依存性を解消する。
【解決手段】消去動作においてソース線接続トランジスタ（ＱＳ）及びビット線接続トランジスタ（ＱＢ）のゲート電位がウェル領域（ＰＷＥＬＬ）とのカップリングによってウェル領域の電圧レベルに向かって変化すると、そのゲート電位は直列回路（ＳＴＲＧ）端の不揮発性メモリセルの電荷蓄積膜を容量性カップリングにより同じくウェル領域の電圧レベルに変化させようとする。直列回路端に位置する不揮発性メモリトランジスタ（ＱＭ）のワード線とウェル領域との電位差を、その間に位置する不揮発性メモリトランジスタのワード線とウェル領域との電位差よりも大きくするから、不揮発性メモリトランジスタ相互間においてウェル領域と電荷蓄積膜との間の電位差の相違が小さくなるようにされる。
【選択図】図２

Description

本発明は、ＮＡＮＤ型のメモリアレイ構成を備えた不揮発性メモリに対するメモリトランジスタの閾値電圧制御に関し、ＮＡＮＤ型のフラッシュメモリに提供して有効な技術に関する。

ＮＡＮＤ型のフラッシュメモリは複数個の不揮発性メモリトランジスタを直列接続した直列回路を複数列備え、不揮発性メモリトランジスタの選択端子（メモリゲート）は行毎に対応するワード線に接続される。直列回路の一端はビット線接続スイッチを介してビット線に、他端にソース線接続スイッチを介してソース線に接続可能にされる。不揮発性メモリトランジスタは、ウェル領域からトンネル酸化膜を介してフローティングゲートに電子を注入すること（書込み処理）によって閾値電圧が高くされ、ウェル領域からトンネル酸化膜を介してフローティングゲートに電子を放出すること（消去処理）によって閾値電圧が低くされる。

ＮＡＮＤ型のフラッシュメモリにおいて、直列された不揮発性メモリトランジスタのソース電位はソース線から離れるほど高くなる。メモリトランジスタの閾値電圧は、基板効果によりソース電位と基板電位との電位差が大きいほど高くされるから、メモリトランジスタの閾値電圧はソース線に近いほど低くなる。特許文献１，２には、読み出し時の基板効果によるメモリトランジスタの閾値電圧のばらつきによる誤動作の発生を防止するために、ＮＡＮＤ型のフラッシュメモリにおいて、ソース線からの遠近に応じてワード線に印加する電圧の設定を変えることが記載される。

特開２０００−２８５６９２号公報 特開平１１−４５５８９号公報

本発明者は消去や書込み動作においても直列された不揮発性メモリトランジスタの位置依存性のあることを見出した。

第１は消去動作における位置依存性である。例えばウェル領域に前記直列回路が複数形成されているとき、ウェル領域毎の不揮発性メモリトランジスタをブロックとすると、消去動作では同一ブロック内の全ワード線を０Ｖ、そのウェル領域に２０Ｖを印加して、フローティングゲート中の電子をＦＮ電界によりウェル領域側に引き抜くことでメモリセルの閾値電圧を低くする。この時、ソース線接続トランジスタ及びビット線接続トランジスタのゲート電極、並びにビット線はフローティングにされる。同一ブロック内で上記消去電圧の印加と消去ベリファイ動作を繰り返す。消去ベリファイが正常終了した後には、消去分布狭帯化のために書き戻し処理（軽い書込み処理：ソフトプログラム処理）が行われる。書き戻し処理では、同一ブロック内の全ワード線を書込みとして、全ビット線の電位を０Ｖ、ウェル領域を０Ｖ、ビット線接続トランジスタのゲート電位を３Ｖ、ソース線接続トランジスタのゲート電位を０Ｖにして、同一ブロック内の全メモリセルを一括でＦＮ電界によりフローティングゲート中に電子を注入することでメモリセルの閾値電圧を高くする。書込み電圧は例えば漸次電圧レベルがステップ電圧毎に増加されるインクリメンタル・ステップ・パルス・書込み（ＩＳＰＰ）電圧（ＶＩＳＰＰ）とされる。書き戻しベリファイが正常終了した後は、書き戻し処理で消去分布が高くなり過ぎていないことを消去上裾ベリファイ処理で確認し、正常であれば一連の消去シーケンスを終了する。途中でフェイルした場合は一連の消去シーケンスの最初に戻り消去処理からやり直す。この消去動作において、ビット線接続トランジスタ及びソース線接続トランジスタのゲートはフローティング状態であるから、当該ゲートは２０Ｖの高電位が印加されるウェル領域とのカップリングにより大凡２０Ｖに昇圧される。しかしながら、ビット線接続トランジスタ及びソース線接続トランジスタのゲートが昇圧されると、不揮発性メモリトランジスタの直列回路においてその選択トランジスタに隣接する端の不揮発性メモリトランジスタは、その昇圧電圧とのカップリングによりフローティングゲートの電位が不所望に高くされる。これによって、当該不揮発性メモリトランジスタのトンネル酸化膜にかかる電位差が小さくなり、ＦＮトンネル電流が少なくなるため消去速度が遅くなり、消去分布上裾側に分布が広がる傾向を採る。この傾向は前記書き戻し処理による閾値電圧分布の狭帯化には好ましくない。そうかといって、ウェル領域の印加電圧を更に高くして当該両端の不揮発性メモリセルの閾値電圧分布の上裾方向への広がりを抑制しようとすると、それ以外の不揮発性メモリセルにとって消去電圧が強過ぎることになり、消去の閾値電圧分布が下裾側に広がり、無駄な消去ストレスが与えられて、不揮発性メモリセルに特性劣化を生ずることになる。

第２は書込み動作における位置依存性である。書込み動作では、例えば書込み対象とされる不揮発性メモリセルのワード線には書込みＩＳＰＰ電圧が印加される、書込み対象とされる不揮発性メモリセルのビット線には０Ｖが供給されその不揮発性メモリトランジスタが形成されるウェル領域の電位を０Ｖとすることで、トンネル酸化膜中をＦＮ電界により電子をフローティングゲート中に注入することでその閾値電圧を高くする。このとき、非選択ワード線は転送電圧（ＶＰＡＳＳ）として例えば約１０Ｖにされ、ウェル領域の電圧を０Ｖ、ビット線接続トランジスタのゲートを３Ｖ、ソース線接続トランジスタのゲートを０Ｖにする。これは、書込み非選択ワード線レベルを約１０Ｖ程度にすることで、当該電圧をゲートに受ける不揮発性メモリトランジスタのチャネル領域の電圧を自己昇圧（セルフブースト）してトンネル酸化膜に印加される電界を緩和するためである。この電圧状態における書込みディスターブはソース線接続トランジスタに隣接するワード線の不揮発性メモリセルを書込み対象セルとする場合が最も厳しくなる。その理由は、ＮＡＮＤ型フラッシュメモリにおける書込みディスターブの要因は、書込み選択ワード線レベルとセルフブーストで昇圧されたチャネル電位で決まるＦＮ電界成分が主であるが、ソース線接続トランジスタに隣接する不揮発性メモリセルについてはＦＮ電界成分以外のディスターブ要因が存在するからである。即ち、セルフブーストで昇圧された電圧は、ソース線接続トランジスタのドレイン側にも印加され、ゲート電極下のドレイン端における局所的な電界集中によりドレインから基板へのリーク電流（ＧＩＤＬ：Gate-Induced-Drain-Leakage）が発生し、生成された電子が横方向の電界でソース線接続トランジスタの隣の不揮発性メモリトランジスタの方向に加速されてＣＨＥ注入現象が発生し閾値電圧が不所望に上昇する。これによる不所望な閾値電圧の上昇は、セルフブーストによるチャネル電位が高いほど、横方向の電界が強くなるため加速される。

本発明の目的は、ＮＡＮＤ型のメモリアレイを構成する不揮発性メモリトランジスタに対する消去及び書込みによる閾値電圧特性の直列位置依存性を解消することができる半導体記憶装置を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

〔１〕本発明に係る半導体記憶装置（１）は、複数の不揮発性メモリトランジスタ（ＱＭ）を有するメモリアレイ（２）と、前記不揮発性メモリトランジスタに対する消去動作と書込み動作を制御する制御回路（５，１１，１３）とを備える。前記不揮発性メモリトランジスタは、ウェル領域（ＰＷＥＬＬ）に形成されたソースとドレインの間のチャネル形成領域の上にトンネル絶縁膜、電荷蓄積膜（ＦＧ）及びメモリゲート（ＭＧ）を有する。前記メモリアレイは、前記複数の不揮発性メモリトランジスタが前記ソースとドレインを介して直列された複数の直列回路（ＳＴＲＧ）と、前記直列回路をその一端において選択的にビット線に接続可能とするビット線接続トランジスタ（ＱＢ）と、前記直列回路をその他端において選択的にソース線に接続可能とするソース線接続トランジスタ（ＱＳ）と、前記直列回路を構成する前記不揮発性メモリトランジスタのメモリゲートに行毎に接続するワード線（ＷＬ）と、前記ビット線接続トランジスタの選択端子と前記ソース線接続トランジスタの選択端子に行毎に接続する選択信号線（ＳＧＢ，ＳＧＳ）とを有する。要するに、前記メモリアレイはＮＡＮＤ型のアレイ構成を有する。前記制御回路は、前記消去動作において、前記ウェル領域とワード線との間に電界を形成して前記不揮発性メモリトランジスタの電荷蓄積膜から電子を引き抜くとき、前記直列回路の端に位置する不揮発性メモリトランジスタのワード線電圧とウェル領域の電圧との差電圧を、その間に位置する不揮発性メモリトランジスタのワード線電圧とウェル領域の電圧との差電圧よりも大きくする。例えば前記直列回路の端に位置する不揮発性メモリトランジスタのワード線電圧とその間に位置する不揮発性メモリトランジスタのワード線電圧とを相違させることによって前記差電圧が相違される。

ウェル領域とワード線の間に電界を形成して行われる消去動作においてソース線接続トランジスタ及びビット線接続トランジスタのゲート電位がウェル領域とのカップリングによってウェル領域の電圧レベルに向かって変化すると、変化されたゲート電位は直列回路の端に位置する不揮発性メモリセルの電荷蓄積膜を容量性カップリングによって同じくウェル領域の電圧レベルに向かって変化させようとする。ワード線電圧が直列回路の位置とは無関係に全部同じであれば、直列回路の端に位置する不揮発性メモリセルの電荷蓄積膜の電位はそれらの間に位置する不揮発性メモリセルの電荷蓄積膜の電位よりも高くなり、結果としてウェル領域と電荷蓄積膜との間の電位差が小さくなり、ＦＮトンネル電流が少なくなって消去速度が遅くなる。上記した手段では、前記直列回路の端に位置する不揮発性メモリトランジスタのワード線電圧とその間に位置する不揮発性メモリトランジスタのワード線電圧とを相違させて、前記直列回路の端に位置する不揮発性メモリトランジスタのワード線とウェル領域との電位差を、その間に位置する不揮発性メモリトランジスタのワード線とウェル領域との電位差よりも大きくするから、直列回路を構成する不揮発性メモリトランジスタ相互間においてウェル領域と電荷蓄積膜との間の電位差の相違が小さくなるようにされる。これにより、前記消去動作における位置依存性が緩和され、直列回路内における端の不揮発性メモリトランジスタの消去速度が特に遅くなるという事態を解消することができる。

本発明の一つの具体的な形態として、前記制御回路は、前記電荷蓄積膜から電子を引き抜くとき、前記ウェル領域に正の高電圧を印加し、前記ビット線、ビット線接続トランジスタ、ソース線及びソース線接続トランジスタをフローティングとし、前記直列回路の端に位置する不揮発性メモリトランジスタのワード線レベルよりもその間に位置する不揮発性メモリトランジスタのワード線レベルを高くする。

更に具体的な形態として、直列回路における不揮発性メモリトランジスタの全体的な消去速度を維持するには、前記ワード線レベルを高くした分だけ前記ウェル領域に印加される電圧レベルが高くすればよい。

〔２〕書込み動作における位置依存性を解消する観点では、前記制御回路は、前記書込み動作において、書込み非選択ワード線に、前記チャネル形成領域の電位を昇圧可能な書き込み非選択ワード線電圧（ＶＰＡＳＳ）を印加し、書き込み選択ワード線に、前記チャネル形成領域の電位との間で前電荷蓄積膜に電子を注入するための電界を形成する書込み選択ワード線電圧（ＶＩＳＰＰ）を印加して、書込み選択ビット線電圧が供給された直列回路においてワード線単位で書込み選択ワード線電圧を受ける不揮発性メモリトランジスタの電荷蓄積膜に電子を注入するとき、前記ソース線接続トランジスタに隣接する不揮発性メモリトランジスタのワード線を書込み選択ワード線とするときはしないときに比べて書込み非選択ワード線の電圧を低くする。

書込み動作に際して書込み非選択又は書込み選択ワード線電圧をゲートに受ける不揮発性メモリトランジスタのチャネル形成領域の電圧は自己昇圧（セルフブースト）され、トンネル酸化膜に印加される電界を緩和する。このとき、ＮＡＮＤ型フラッシュメモリにおける書込みディスターブの要因は、ワード線レベルとセルフブーストで昇圧されたチャネル電位で決まるＦＮ電界成分が主であるが、ソース線接続トランジスタに隣接する不揮発性メモリセルについてはＦＮ電界成分以外のディスターブ要因が存在する。即ち、セルフブーストで昇圧された電圧は、ソース線接続トランジスタのドレイン側にも印加され、ゲート電極下のドレイン端における局所的な電界集中により前記ＧＩＤＬによるリーク電流が発生し、生成された電子が横方向の電界でソース線接続トランジスタの隣の不揮発性メモリトランジスタの方向に加速されてその電荷蓄積膜に不所望に注入されようとする。不所望な電子の注入はセルフブーストによるチャネル電位が高いほど、横方向の電界が強くなるため加速される。ここで、上記した手段によれば、前記ソース線接続トランジスタに隣接する不揮発性メモリトランジスタのワード線を書込み選択ワード線とするときは、しないときに比べて書込み非選択ワード線の電圧を低くするから、書込み非選択ワード線によるセルフブース時のチャネル電位が高くなり過ぎないように作用し、ソース線接続トランジスタに隣接する最も書込みディスターブを受け易い不揮発性メモリトランジスタの書込みディスターブによる閾値電圧の不所望な変化を抑制することができる。

本発明の具体的な一つの形態として、前記制御回路は、書込み動作における書込み選択ワード線の選択順序を、ソース線接続トランジスタに隣接するワード線を始点に順次ビット線接続トランジスタに向かう順とする。ＮＡＮＤアレイの性質上、消去状態のメモリトランジスタの途中に書込み状態のメモリトランジスタが介在されると、それ以降のメモリトランジスタに対するチャネル領域のセルフブーストを効果的に行うことができなくなり、書込みディスターブを受け易くなってしまうからである。

〔３〕消去及び書込み特性がその動作回数に依存するという点に対し、前記制御回路は消去及び書込み回数に応じて消去動作と書込み動作に用いる電圧を変更する。前記消去動作に用いる電圧は前記電界を形成するための前記ウェル領域とワード線との間の電位差電圧であり、前記書込み動作に用いる電圧は前記書込み選択ワード線電圧である。消去回数が増えるに従って電荷蓄積膜から電子が放出され難くなる。書込み回数が増えるに従って電荷蓄積膜に電子を注入し易くなる。従って、消去回数の増大に応じて消去電圧を大きくすれば消去電圧の印加回数が無駄に増大せず、また、書込み回数が少ないうちは書込み電圧を大きくし書込み回数の増大に従って書込み電圧を小さくすれば、書込み回数の初期段階でも書込み電圧の印加回数を少なく抑えることが可能になる。

本発明の一つの具体的な形態として、前記制御回路は外部からの指示に従って前記消去動作と書込み動作に用いる電圧を変更する。即ち、前記制御回路はメモリコントローラから前記指示を受ける。また別の形態として、前記制御回路は、消去及び書込み回数のデータを前記メモリアレイの管理領域に保持し、保持されているデータを用いて前記消去動作と書込み動作に用いる電圧を変更する。

本発明の別の具体的な形態として、前記制御回路は消去及び書込み回数が増えるに従って前記消去動作に用いる電圧のスタート電圧を高くする。別の形態として、前記制御回路は、前消去動作の後に、消去動作時よりも弱くそれとは逆方向の電界をウェル領域とワード線との間に形成して消去分布を狭帯化する書き戻し動作を制御し、前記制御回路は消去及び書込み回数が増えるに従って書き戻し動作に用いる電圧のスタート電圧を低くし、前記書き戻し動作に用いる電圧は前記書き戻し動作において前記ウェル領域とワード線との間に前記電界を形成するための前記ウェル領域とワード線との間の電位差電圧である。更に別の形態として、前記制御回路は消去及び書込み回数が増えるに従って前記書込み動作に用いる電圧のスタート電圧を低くする。

〔４〕本発明の更に別の観点によると、半導体記憶装置は、ウェル領域に電気的に消去及び書込み可能にされる複数の不揮発性メモリトランジスタを有するＮＡＮＤ型のメモリアレイと制御回路とを備える。前記メモリアレイは、前記複数の不揮発性メモリトランジスタが直列された複数の直列回路と、前記直列回路を構成する前記不揮発性メモリトランジスタの選択端子に行毎に接続するワード線とを有する。前記制御回路は、前記ウェル領域とワード線との間に電界を形成して前記不揮発性メモリトランジスタから電子を引き抜くとき、前記直列回路の端に位置する不揮発性メモリトランジスタのワード線電圧とウェル領域の電圧との差電圧を、その間に位置する不揮発性メモリトランジスタのワード線電圧とウェル領域の電圧との差電圧よりも大きくする。

本発明の更に別の観点によると、半導体記憶装置は、ウェル領域に電気的に消去及び書込み可能にされる複数の不揮発性メモリトランジスタを有するＮＡＮＤ型のメモリアレイと制御回路とを備える。前記メモリアレイは、前記複数の不揮発性メモリトランジスタが直列された複数の直列回路と、前記直列回路を構成する前記不揮発性メモリトランジスタの選択端子に行毎に接続するワード線とを有する。前記制御回路は、書込み非選択ワード線に書き込み非選択ワード線電圧を印加し、書き込み選択ワード線に前記ウェル領域の電位との間で当該不揮発性メモリトランジスタに電子を注入するための電界を形成する書込み選択ワード線電圧を印加して、書込み選択ビット線電圧が供給された直列回路においてワード線単位で書込み選択ワード線電圧を受ける不揮発性メモリトランジスタに電子を注入するとき、前記直列回路内における前記書き込み選択ワード線の位置に応じて、書込み非選択ワード線電圧を相違させる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、ＮＡＮＤ型のメモリアレイを構成する不揮発性メモリトランジスタに対する消去及び書込みによる閾値電圧特性の直列位置依存性を解消することができる。

《フラッシュメモリ》
図１には本発明の一例に係るフラッシュメモリが示される。同図に示されるフラッシュメモリ１は、特に制限されないが、公知の半導体集積回路製造技術によって単結晶シリコンのような１個の半導体基板（チップ）に形成される。同図に示されるフラッシュメモリ１は、ＮＡＮＤ型スタック構造のメモリアレイ（ＭＡＲＹ）２を備える。メモリアレイ２は消去単位とされるブロック（ＢＬＫ）３を複数個備え、各々のブロック３はレイアウト面積削減のために同一ウエル領域に形成される。図１では代表的に１個のブロック３が図示されているが、実際には列方向及び行方向に多数配置されている。各々のブロック３は不揮発性メモリトランジスタＱＭの直列回路ＳＴＲＧを備える。図では一つの直列回路ＳＴＲＧが代表的に示されているが、実際には複数列の直列回路ＳＴＲＧが形成される。前記直列回路ＳＴＲＧの一端はビット線接続トランジスタＱＢを介して対応するビット線（グローバルビット線とも記す）ＧＢＬに接続される。直列回路ＳＴＲＧの他端はソース線接続トランジスタＱＳを介してソース線ＳＬに接続される。図示はしないが前記不揮発性メモリトランジスタＱＭはｎチャネル型とされ、Ｐ型ウェル領域（ＰＷＥＬＬ）に形成されたソース及びドレインと、その間のチャネル形成領域の上にトンネル酸化膜を介して形成された電荷蓄積膜としてのフローティングゲートを有し、その上に絶縁膜を介してメモリゲートが形成された構造を有する。メモリゲートは行単位でワード線ＷＬに接続される。ビット線接続トランジスタＱＢのゲートは行毎に選択制御線ＳＧＢに、ソース線接続トランジスタＱＳのゲートは行毎に選択制御線ＳＧＳに接続される。

データ制御回路（ＤＣＮＴ）９は各々のグローバルビット線ＧＢＬに対応した記憶回路とカラムスイッチ回路を有する。書込み動作時に、書込みデータはデータ入出力バッファ（ＤＢＵＦ）７からアンプ（ＡＭＰ）８を経由して、カラムスイッチ回路で選択されたカラムに属する前記記憶回路に入力される。読出し動作時、リードデータは前記記憶回路に一次的に保持され、前記カラムスイッチ回路で選択されたカラムに属する前記憶回路からアンプ８及びデータバッファ７を経由してフラッシュメモリ１の外部に出力される。カラムデコーダ（ＣＤＥＣ）６はカラムアドレス信号が指定するアドレスに基づいてカラムスイッチ回路にカラムを選択させる。

ワード線及びブロック制御回路（ＷＬ・ＢＬＫ＿ＣＮＴ）５はロウアドレスデコーダ及びワードドライバを有する。このワード線及びブロック制御回路（ＷＬ・ＢＬＫ＿ＣＮＴ）５は動作モード（消去、書込み、読出し）とロウアドレス信号が指定するアドレスとに基づいてワード線ＷＬの電位と選択制御線ＳＧＢ，ＳＧＳの電位を制御する。アドレスバッファ（ＡＢＵＦ）４はフラッシュメモリ１の外部からロウアドレス信号及びカラムアドレス信号を入力する。

ウェル及びソース線制御回路（ＷＥＬ・ＳＬ＿ＣＮＴ）１３は、動作モード（消去、書込み、読出し）に基づいて複数のブロックＢＬＫに対応するウェル領域の電位並びにソース線の電位を？制御する。

電圧発生回路（ＶＰＧ）１２はワード線駆動電圧やウェル電位等の動作電圧を生成する。例えば、書込み時に、電圧発生回路１２は書込みＩＳＰＰ電圧ＶＩＳＰＰ、転送電圧ＶＰＡＳＳ等を発生する。これらの電電圧ＶＩＳＰＰ，ＶＰＡＳＳは複数のブロックのうち、選択されたブロック内の複数本のワード線に振り分けられることになる。また、消去時に、電圧発生回路１２は消去用のウェル電圧ＶＷＥＬＬを発生する。この消去電圧ＶＷＥＬＬは消去対象として選択されたブロックのウェル領域に印加される。

コマンドインタフェース回路（ＣＭＤＩＦ）１０はフラッシュメモリ１の外部から供給されるアクセス制御信号に基づいて、データ入出力バッファ７に入力されるデータがホスト装置から供給されるコマンドデータであるか否かを判定する。データ入出力バッファ７に入力されたデータがコマンドデータである場合、コマンドインタフェース回路１０はコマンドデータをステートマシン（ＳＴＣＮＴ）１１に供給する。

ステートマシン１１は、コマンドデータに基づいてフラッシュメモリ1の動作モード（消去、書込み、読出し）を決定し、決定した動作モードに応じて、フラッシュメモリ１の全体の動作を制御する。

《消去電圧の印加条件》
図２は消去動作における電圧印加条件を消去対象ブロックの縦断面構造とともに示し、図３は消去動作における電圧印加条件を消去対象ブロックの平面的構成と共に示す。図４には図２に対応する比較例としての消去動作の電圧印加条件を示し、図５には図３に対応する比較例としての消去動作の電圧印加条件を示す。

先に図４、図５の比較例における電圧印加条件を説明する。消去対象ブロックＢＬＫ内の全ワード線ＷＬに０Ｖを印加し、そのウェル領域に２０Ｖのウェル電圧ＶＷＥＬＬを印加して、フローティングゲート中の電子をＦＮ電界によりウェル領域ＰＷＥＬＬに引き抜くことでメモリセルの閾値電圧を低くする。この時、ソース線接続トランジスタＱＳ及びビット線接続トランジスタＱＢのゲート電極、並びにグローバルビット線ＧＢＬはフローティング（ＨｉＺ）にされる。このため、ウェル領域とワード線の間に電界を形成して行われる消去動作においてソース線接続トランジスタＱＳ及びビット線接続トランジスタＱＢのゲート電圧がウェル領域ＰＷＥＬＬとのカップリングによってウェル領域の電圧レベルに向かって変化する。例えば常数αを約１と考えれば、ビット線接続トランジスタＱＢのゲート電圧は、２０×αで約２０Ｖ近辺になる。このようにして変化されたゲート電位は直列回路ＳＴＲＧの端に位置する不揮発性メモリセルＱＭの電荷蓄積膜を容量性カップリングによって同じくウェル領域ＰＷＥＬＬの電圧レベルに向かって変化させようとする。比較例のようにワード線電圧が直列回路ＳＴＲＧの位置とは無関係に全部同じであれば、直列回路ＳＴＲＧの端に位置する不揮発性メモリトランジスタＱＭの電荷蓄積膜の電位はそれらの間に位置する不揮発性メモリトランジスタの電荷蓄積膜の電位よりも高くなり、結果としてウェル領域ＰＷＥＬＬと電荷蓄積膜との間の電位差が小さくなり、ＦＮトンネル電流が少なくなって消去速度が遅くなる。本発明では、図２及び図３に例示されるように、前記直列回路ＳＴＲＧの端に位置する不揮発性メモリトランジスタＱＭのワード線ＷＬ＜０＞、ＷＬ（３１＞の電圧を０Ｖ、その間に位置する不揮発性メモリトランジスタＱＭのワード線ＷＬ＜１＞〜ＷＬ＜３０＞の電圧を１Ｖとする。このように、前記直列回路ＳＴＲＧの端に位置する不揮発性メモリトランジスタＱＭのワード線電圧とその間に位置する不揮発性メモリトランジスタＱＭのワード線電圧とを相違させて、前記直列回路ＳＴＲＧの端に位置する不揮発性メモリトランジスタＱＭのワード線とウェル領域ＰＷＥＬＬとの電位差を、その間に位置する不揮発性メモリトランジスタＱＭのワード線とウェル領域ＰＷＥＬＬとの電位差よりも大きくするから、直列回路ＳＴＲＧを構成する複数の不揮発性メモリトランジスタ相互間においてウェル領域ＰＷＥＬＬとフローティングゲートとの間の電位差の相違が小さくなるようにされる。これにより、前記消去動作における位置依存性が緩和され、直列回路ＳＴＲＧ内における端の不揮発性メモリトランジスタＱＭの消去速度が特に遅くなるという事態を解消することができる。この場合、比較例に比べてワード線ＷＬ＜１＞〜ＷＬ＜３０＞のワード線電位を２０Ｖから２１Ｖに上げた分だけ、ウェル領域ＰＷＥＬＬの電位を高めに設定することで、全体として比較例と同様の消去速度を維持するようにしている。

図６には図２及び図３による電圧印加条件で得られる消去の閾値電圧分布が例示される。図７には図４及び図５による電圧印加条件で得られる消去の閾値電圧分布が例示される。比較例による場合には接続トランジスタＱＳ，ＱＢに隣接する位置では特に消去速度が遅くなって分布にばらつきを生じている。図２及び図３に電圧印加条件によれば、図６に示されるように、ワード線位置に依存する消去分布ばらつきが抑制され、消去分布下裾側への分布広がりも抑制でき、消去が速いメモリトランジスタに対する余分な高電圧印加ストレスを軽減できる。

図８には消去動作の全体的なシーケンスが示される。図１及び図２の電圧印加条件に従った消去パルス電圧（ＥｒａｓｅＰｕｌｓｅ）の印加（Ｓ１）と、それによる消去ベリファイ（Ｓ２）を、ベリファイパスするまで繰り返す。消去パルス電圧とはウェル領域にパルス状に印加する消去用のウェル電圧ＰＷＥＬＬを意味する。消去ベリファイ電圧（ＥＶ）は例えば０Ｖである。消去ベリファイパスした時の閾値電圧分布は例えば図６のようにされる。この後、消去分布狭帯化のために書き戻し処理（ＳｏｆｔＰｒｏｇｒａｍ：ソフトプログラム処理）が行われる。書き戻し処理では、図９及び図１０に例示されるように、同一ブロック内の全ワード線に書込みＩＳＰＰ電圧ＶＩＳＰＰ（ISPP：Incremental Step Pulse Program）として１５Ｖから順次０．５Ｖ刻みでステップアップされる電圧を印加し、全ビット線ＧＢＬの電位を０Ｖ、ウェル領域ＰＷＥＬＬを０Ｖ、ビット線接続トランジスタＱＢのゲート電位を３Ｖ、ソース線接続トランジスタＱＳのゲート電位を０Ｖにして、同一ブロック内の全メモリセルを一括でＦＮ電界によりフローティングゲート中に電子を注入することで不揮発性メモリトランジスタＱＭの閾値電圧を高くする（Ｓ３）。この電圧印加は不揮発性メモリトランジスタＱＭの閾値電圧が一つでもソフトプログラムベリファイ（ＳｏｆｔＰｒｏｇｒａｍＶｅｒｉｆｙ）電圧（ＳＰＶ＝０Ｖ）以上になるまで繰り返し（Ｓ４）、そのとき全ての閾値電圧が消去上裾電圧（ＥＵＶ）例えば０．５Ｖ以下であるかを判別し（消去上裾ベリファイ：ＥｒａｓｅＵｐｐｅｒＶｅｒｉｆｙ）、０．５Ｖ以下であればベリファイパスとし（Ｓ５）、一つでも閾値電圧が０．５Ｖを超えるものがあれば最初から処理をやり直す。書込みＩＳＰＰ電圧ＶＩＳＰＰは書き戻しベリファイ処理が終了するまでパルス回数と共に電圧レベルを所定のステップ電圧ずつ増しながら印加される電圧である。図１１には上裾ベリファイ処理にてベリファイパスとされたときの閾値電圧分布が例示される。電圧Ｒ１はリード動作におけるワード線電圧（リード判定レベル）である。

《書込み電圧の印加条件》
図１２は書込み動作における電圧印加条件を書込み対象ブロックの平面的構成と共に示し、図１３は書込み動作における電圧印加条件を書込み対象ブロックの縦断面構造と共に示す。尚、図１３においてＦＧは不揮発性メモリトランジスタＱＭのフローティングゲート、ＭＧはメモリゲートである。ソース線選択トランジスタＱＳは不揮発性メモリトランジスタＱＭにおいてフローティングゲートとメモリゲートが短絡されたデバイス構造を有する。

書込み動作では、書込み対象とされる不揮発性メモリトランジスタＱＭが形成されるブロックＢＬＫのウェル領域ＰＷＥＬＬが０Ｖ、書込み対象とされる不揮発性メモリトランジスタＱＭのワード線ＷＬには書込みＩＳＰＰ電圧ＶＩＳＰＰが印加され、書込み対象とされる不揮発性メモリトランジスタＱＭのグローバルビット線ＧＢＬには０Ｖが供給されることで、トンネル酸化膜中をＦＮ電界により電子をフローティングゲート中に注入することでその閾値電圧を高くする。このとき、非選択ワード線は転送電圧ＶＰＡＳＳにされ、ビット線接続トランジスタＱＢのゲートを３Ｖ、ソース線接続トランジスタＱＳのゲートを０Ｖにする。これは、書込み非選択ワード線を転送電圧ＶＰＡＳＳにすることで、当該転送電圧ＶＰＡＳＳをゲートに受ける不揮発性メモリトランジスタＱＭのチャネル領域の電圧を自己昇圧（セルフブースト）してトンネル酸化膜に印加される電界を緩和するためである。書込みＩＳＰＰ電圧ＶＩＳＰＰが１０Ｖ程度のときセルフブーストによるチャネル電位は例えば８Ｖにもなる。この電圧状態において書込みディスターブはソース線接続トランジスタＱＳに隣接するワード線ＷＬ＜０＞の不揮発性メモリセルを書込み対象セルとする場合が最も厳しくなる。その理由について図１２及び図１３に基づいて説明する。図１２及び図１３の例はソース線接続トランジスタＱＳの隣のワード線ＷＬ＜０＞に書込みＩＳＰＰ電圧ＶＩＳＰＰが印加され、当該ワード線ＷＬ＜０＞に接続された不揮発性メモリトランジスタＱＭ１が書込み対象とされる。当該ワード線ＷＬ＜０＞に接続された不揮発性メモリトランジスタＱＭ２，ＱＭ３はディスターブの対象になる。ＮＡＮＤ型フラッシュメモリ１における書込みディスターブの要因は、書込み選択ワード線の電圧とセルフブーストで昇圧されたチャネル電位で決まるＦＮ電界成分が主であるが、ソース線接続トランジスタＱＳに隣接する不揮発性メモリトランジスタＱＭ２，ＱＭ３についてはＦＮ電界成分以外のディスターブ要因が存在するからである。即ち、セルフブーストで昇圧された電圧は、図１３の拡大部分に例示されるように、ソース線接続トランジスタＱＳのドレイン側にも印加され、当該ソース線接続トランジスタＱＳのゲート電極下のドレイン端における局所的な電界集中によりドレインから基板へのリーク電流（ＧＩＤＬ）が発生し、生成された電子が横方向の電界でソース線接続トランジスタの隣の不揮発性メモリトランジスタＱＭ２，ＱＭ３の方向に加速されてＣＨＥ注入現象が発生し閾値電圧が不所望に上昇する。これによる不所望な閾値電圧の上昇は、セルフブーストによるチャネル電位が高いほど、横方向の電界が強くなるため加速される。

ソース側選択トランジスタＱＳに隣接するワード線ＷＬ＜０＞上の不揮発性メモリトランジスタＱＭを書込み対象とする時に問題となる書込みディスターブについては、セルフブースト時に昇圧されるチャネル電位が高いほど問題となる。図１４の数式で表されるセルフブースト時のチャネル電位Ｖｃｈａｎｎｅｌは、基本的に非選択ワード線の転送電圧ＶＰＡＳＳが高いほど、非選択ワード線上の不揮発性メモリトランジスタＱＭの閾値電圧Ｖｔｈｃｅｌｌが低いほど高くなる傾向がある。ＮＡＮＤ型フラッシュメモリでは、同一ブロック内で書き込み順番制約を設けており、必ず、ソース線側の不揮発性メモリトランジスタから順番に書き込むことから、ソース線側の端のワード線ＷＬ＜０＞を選択して書き込みを行う場合は、非選択ワード線上の不揮発性メモリセルは全て消去状態であり、Ｖｔｈｃｅｌｌは低く、セルフブースト時のチャネル電位はソース線接続トランジスタＱＳ隣の不揮発性メモリトランジスタに関して最も高くなる傾向がある。尚、図１４においてVth“11”は不揮発性メモリトランジスタの消去状態の閾値電圧を意味する。

図１５には上記書込みディスターブを抑制するための書込みワード線電圧の印加形態が例示される。同図に示されるように、ワード線ＷＬ＜０＞を選択する場合に限り、非選択ワード線の転送電圧ＶＰＡＳＳを１０Ｖから８Ｖに下げて、セルフブースト時のチャネル電位が高くなり過ぎないようにすることで、書込みディスターブを抑制することができる。図１６はどのワード線が書込みワード線であっても非選択ワード線の転送電圧ＶＰＡＳＳを例えば１０Ｖのような同一電圧にする印加形態が比較例として示される。

図１７には書込み動作の全体的なシーケンスが示される。図１５の電圧印加条件に従った書込みパルス（ＰｒｏｇｒａｍＰｕｌｓｅ）電圧の印加（Ｓ１１）と、其れによる書込みベリファイ（ＰｒｏｇｒａｍＶｅｒｉｆｙ）を行い（Ｓ１２）を、ベリファイパスするまで其れを繰り返す。書込みパルス電圧とは、漸次レベルを増してパルス状に印加される前記書込みＩＳＰＰ電圧ＶＩＳＰＰを意味する。

《特性劣化に応じた消去／書込みシーケンス》
一般的なフラッシュメモリの不揮発性メモリトランジスタは消去及び書き込み（Ｅ／Ｗ）を繰り返すことで特性が劣化する。例えば図１８に示されるように、ＮＡＮＤ型フラッシュメモリの不揮発性メモリトランジスタにおける消去特性及び書込み特性は消去及び書込み回数依存性を示す。一般的に不揮発性メモリトランジスタは消去及び書込みによる高電圧ストレスによりトンネル酸化膜中にトラップ準位が形成され、本トラップ準位にトラップされた電子の影響で、閾値電圧を下げる方向である消去特性は消去及び書込み回数の増加に従って遅くなり（消去ベリファイパスするまでに要する時間が長くなり）、閾値電圧を上げる方向である書込み特性は消去及び書込み回数の増加に従って速くなる（書込みベリファイパスするまでに要する時間が短くなる）傾向がある。期間Ａは特性劣化が殆どない期間、期間Ｂは特性劣化が顕在化された期間、期間Ｃは特性劣化が顕著な期間である。図１８における消去時間は消去ベリファイパスするまでに要する時間であり、書込み時間は書込みベリファイパスするまでに要する時間である。

図１９には消去及び書込み回数を考慮した消去シーケンスが例示される。消去及び書込み回数が増えるに従い、不揮発性メモリトランジスタＱＭの消去特性は遅くなるため、消去及び書込み回数の増加に合わせて、消去パルス電圧（消去用のウェル電圧ＶＷＥＬＬ）のスタート電圧を高くして、消去特性の劣化を吸収する。図１９においてＶＰｓｒａｒｔ＿Ａ１、ＶＰｓｒａｒｔ＿Ｂ１、ＶＰｓｒａｒｔ＿Ｃ１が消去パルス電圧のスタート電圧であり、ＶＰｓｒａｒｔ＿Ａ１＜ＶＰｓｒａｒｔ＿Ｂ１＜ＶＰｓｒａｒｔ＿Ｃ１とされる。

書き戻しのためのソフトプログラム処理については、消去及び書込み回数の増加に従い不揮発性メモリトランジスタＱＭのソフトプログラム特性（書込み特性と同義）は速くなるため、消去及び書込み回数増加に合わせて、ソフトプログラム処理を行なうときのワード線電ＶＩＳＰＰのスタート電圧を低くすることで、メモリセル特性の変化を吸収する。図１９においてＶＧｓｒａｒｔ＿Ａ、ＶＧｓｒａｒｔ＿Ｂ、ＶＧｓｒａｒｔ＿Ｃが書き戻し用のワード線電圧であるソフトプログラムパルス電圧のスタート電圧であり、ＶＧｓｒａｒｔ＿Ａ＞ＶＧｓｒａｒｔ＿Ｂ＞ＶＧｓｒａｒｔ＿Ｃとされる。

図２０には消去及び書込み回数に係わらず消去パルス電圧のスタート電圧及びソフトプログラム開始時のスタート電圧を一定にする場合の比較例が示される。消去動作においてＶＰｓｒａｒｔ＿Ａ１＝ＶＰｓｒａｒｔ＿Ｂ１＝ＶＰｓｒａｒｔ＿Ｃ１とされ、ソフトプログラム処理においてＶＧｓｒａｒｔ＿Ａ＝ＶＧｓｒａｒｔ＿Ｂ＝ＶＧｓｒａｒｔ＿Ｃとされる。この場合、期間Ａでは消去特性劣化ほとんど無く、消去特性は速いため消去パルス電圧を1回印加すれば消去ベリファイはパスするが、その後のソフトプログラム速度は遅いため、ソフトプログラムベリファイをパスするまでに必要とされるソフトプログラムパルス電圧の印加回数は多くなる。期間Ｂ乃至Ｃでは消去特性も徐々に遅くなってきており、消去パルス電圧を２〜３回印加しなければ消去ベリファイはパスせず、その後のソフトプログラム処理は徐々に速くなってくるため、ソフトプログラムベリファイをパスするまでに必要とされるソフトプログラムパルス電圧の印加回数は徐々に減少してくる。このように、消去及び書込み回数によらずに消去パルス電圧及びソフトプログラムパルス電圧のスタート電圧が一定であると、消去及び書込み回数が増加するに従い、消去パルス電圧の印加回数が増えて消去時間が長くなる。また、消去及び書込み回数が少ない初期の状態ほど無駄に多くのソフトプログラム電圧を印加することになり、全体として消去処理に要する時間が無駄に長くしてしまう。このように、消去及び書込み回数の増加に伴ってソフトプログラム特性が速くなっても、ソフトプログラム動作では不揮発性メモリトランジスタのしきい値が上裾ベリファイレベルを超えないようにする必要があるため、ソフトプログラムのスタート電圧を低く設定する必要があり、消去及び書込み回数の少ない初期段階に無駄なソフトプログラムパルスを印加することになり、消去時間が長くなってしまう。

図２１には消去シーケンス時間（消去動作に要する時間）と消去及び書込み回数との相関を図１９のシーケンスを採用した場合と図２０のシーケンスを採用した場合とに分けて示す。消去及び書込み回数を考慮しない場合には消去及び書込み回数増加とともに消去パルス電圧印加回数が増加して、それに伴い消去シーケンス時間が階段状に増加する傾向があったが、図１９のシーケンスでは消去及び書込み回数が増加しても消去パルス電圧の印加回数が増加することなく、消去及び書込み回数の少ない初期段階においても処理を高速化することができる。

消去書込み回数に応じたパルス電圧のスタート電圧を変更する制御はフラッシュメモリ１を制御する外部のメモリコントローラが消去及び書込み回数を記憶し、記憶した回数に応じたメモリコントローラからの指示に従って行うことができる。例えば、ステートマシン１１は前記スタートレベルがメモリコントローラによって指定されるレジスタを有し、ステートマシン１１はそのレジスタに指定されたスタート電圧を電圧発生回路１２に出力させる。また、消去及び書込み回数をメモリアレイ２の管理領域に保持させ、それに基づいてスタート電圧の制御を行ってもよい。例えば、ステートマシン１１はパワーオンに際して管理領域から消去及び書込み回数データを読み込み、読み込んだ回数に応じてスタート電圧を電圧発生回路１２に出力させる。このときステートマシン１１はパワーオンからパワーオフまでに行った消去及び書込み回数を積算し、パワーオフの時、その積算値を加算した新たな消去及び書込み回数データによって管理領域が保持する消去及び書込み回数データを更新する。

図２２には消去及び書込み回数を考慮した書込みシーケンスが例示される。消去及び書込み回数の増加に従い、不揮発性メモリトランジスタＱＭの書込み特性は速くなるため、消去及び書込み回数の増加に合わせて、書込み時のワード線電圧である書込みＩＳＰＰ電圧ＶＩＳＰＰのスタート電圧を低くすることで、不揮発性メモリトランジスタの特性変化を吸収する。図２２において書込み時のスタート電圧は、Ｖｇｓｔａｒｔ＿Ａ＞Ｖｇｓｔａｒｔ＿Ｂ＞Ｖｇｓｔａｒｔ＿Ｃとされる。この関係は書き戻しのためのソフトプログラム処理における書込み電圧にも適用される。図２３には消去及び書込み回数に係わらず書込みパルス電圧ＶＩＳＰＰのスタート電圧を一定にする場合の比較例が示される。書込み動作においてＶｇｓｔａｒｔ＿Ａ＝Ｖｇｓｔａｒｔ＿Ｂ＝Ｖｇｓｔａｒｔ＿Ｃとされる。ソフトプログラム処理の時と同様に、書込み時のスタート電圧は消去及び書込み回数増大によって書込み特性が速くなったもとでも、書込み動作ではメモリトランジスタの閾値電圧が書き込みターゲットレベルを大きく超えないようにする必要があるため、低く設定する必要があり、消去及び書込み回数の少ない初期の段階で無駄な書込みパルス電圧を印加することになり、書き込み時間が長くなる。

図２４には書込みシーケンス時間（書込み動作に要する時間）と消去及び書込み回数との相関を図２２のシーケンスを採用した場合と図２３のシーケンスを採用した場合とに分けて示す。消去及び書込み回数を考慮しない図２３の場合には消去及び書込み回数増加とともに書込みパルス電圧印加回数が減少し、それに伴い書込みシーケンス時間が徐々に減少する傾向があったが、図２２のシーケンスでは消去及び書込み回数が増加しても消去パルス電圧の印加回数が増加することなく、書込みシーケンス時間の変動を抑制することができ、結果として、消去及び書込み回数の少ない初期段階において図２３の場合よりも処理時間を短縮することができる。

消去及び書込み回数に応じたパルス電圧のスタート電圧を変更する制御は消去の場合と同様に外部のメモリコントローラ又はフラッシュメモリ内部の管理領域に消去及び書込み回数を記憶し、記憶した回数に応じて上記同様に制御すればよい。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、消去動作時におけるワード線電圧の制御、書込み動作時における書込み非選択ワード線の電圧制御については、コマンド及びロウアドレスを参照してステートマシン１１が制御すればよい。或いは、アドレスを参照してワード線電圧を制御する制御形態についてはワード線及びブロック制御回路５がステートマシン１１から指定される動作モードとロウアドレスを判定してワード線駆動電圧を選択するようにしてもよい。

不揮発性メモリトランジスタによる情報記憶は２値記憶又は４値等の多値記憶の何れであってもよい。本発明に係る半導体記憶装置は不揮発性メモリＬＳＩに限定されず、マイクロコンピュータ等のデータ処理ＬＳＩのオンチップメモリであってもよい。また消去電圧や書込み電圧は適宜変更可能である。

本発明の一例に係るフラッシュメモリのブロック図である。 消去動作における電圧印加条件を消去対象ブロックの縦断面構造と共に示す断面図である。 消去動作における電圧印加条件を消去対象ブロックの平面的構成と共に示す平面図である。 図２に対応する比較例としての消去動作の電圧印加条件を示す断面図である。 図３に対応する比較例としての消去動作の電圧印加条件を示す平面図である。 図２及び図３による電圧印加条件で得られる消去の閾値電圧分布を例示する説明図である。 図４及び図５による電圧印加条件で得られる偏りのある消去の閾値電圧分布を例示する説明図である。 消去動作の全体的なシーケンスを示すフローチャートである。 書き戻し処理における電圧印加条件を消去対象ブロックの縦断面構造と共に示す断面図である。 書き戻し処理における電圧印加条件を消去対象ブロックの平面的構成と共に示す平面図である。 上裾ベリファイ処理にてベリファイパスとされたときの閾値電圧分布を例示する説明図である。 書込み動作における電圧印加条件を書込み対象ブロックの平面的構成と共に示す平面図である。 書込み動作における電圧印加条件を書込み対象ブロックの縦断面構造と共に示す断面図である。 セルフブースト時のチャネル電位Ｖｃｈａｎｎｅｌの説明図である。 書込みディスターブを抑制するために書込み非選択ワード線電圧を相違させる電圧印加形態を例示する説明図である。 書込み非選択ワード線レベルを同一電圧にして印加する形態を比較例として示す説明図である。 書込み動作の全体的なシーケンスを示すフローチャートである。 ＮＡＮＤ型フラッシュメモリの不揮発性メモリトランジスタにおける消去特性及び書込み特性の消去及び書込み回数依存性を示す特性図である。 消去及び書込み回数を考慮した消去シーケンスを例示するタイミングチャートである。 消去及び書込み回数に係わらず消去パルス電圧のスタート電圧及びソフトプログラム開始時のスタート電圧を一定にする場合の比較低に係るタイミングチャートである。 消去シーケンス時間（消去動作に要する時間）と消去及び書込み回数との相関を図１９のシーケンスを採用した場合と図２０のシーケンスを採用した場合とに分けて示す比較説明図である。 消去及び書込み回数を考慮した書込みシーケンスを例示するタイミングチャートである。 消去及び書込み回数に係わらず書込みパルス電圧のスタート電圧を一定にする場合の比較例に係るタイミングチャートである。 書込みシーケンス時間（書込み動作に要する時間）と消去及び書込み回数との相関を図２２のシーケンスを採用した場合と図２３のシーケンスを採用した場合とに分けて示す比較説明図である。

符号の説明

１ フラッシュメモリ
２ メモリアレイ（ＭＡＲＹ）
３ ブロック（ＢＬＫ）
５ ワード線及びブロック制御回路（ＷＬ・ＢＬＫ＿ＣＮＴ）
９ データ制御回路（ＤＣＮＴ）
１１ ステートマシン（ＳＴＣＮＴ）
１３ ソース線制御回路（ＷＥＬ・ＳＬ＿ＣＮＴ）
ＱＭ 不揮発性メモリトランジスタ
ＱＳ ソース線接続トランジスタ
ＱＢ ビット線接続トランジスタ
ＷＬ ワード線
ＧＢＬ グローバルビット線

Claims (15)

1. 複数の不揮発性メモリトランジスタを有するメモリアレイと、前記不揮発性メモリトランジスタに対する消去動作と書込み動作を制御する制御回路とを備え、
   前記不揮発性メモリトランジスタは、ウェル領域に形成されたソースとドレインの間のチャネル形成領域の上にトンネル絶縁膜、電荷蓄積膜及びメモリゲートを有し、
   前記メモリアレイは、前記複数の不揮発性メモリトランジスタが前記ソースとドレインを介して直列された複数の直列回路と、前記直列回路をその一端において選択的にビット線に接続可能とするビット線接続トランジスタと、前記直列回路をその他端において選択的にソース線に接続可能とするソース線接続トランジスタと、前記直列回路を構成する前記不揮発性メモリトランジスタのメモリゲートに行毎に接続するワード線と、前記ビット線接続トランジスタの選択端子と前記ソース線接続トランジスタの選択端子に行毎に接続する選択信号線と、を有し、
   前記制御回路は、前記消去動作において、前記ウェル領域とワード線との間に電界を形成して前記不揮発性メモリトランジスタの電荷蓄積膜から電子を引き抜くとき、前記直列回路の端に位置する不揮発性メモリトランジスタのワード線電圧とウェル領域の電圧との差電圧を、その間に位置する不揮発性メモリトランジスタのワード線電圧とウェル領域の電圧との差電圧よりも大きくする半導体記憶装置。
2. 前記制御回路は、前記不揮発性メモリトランジスタの電荷蓄積膜から電子を引き抜くとき、前記直列回路の端に位置する不揮発性メモリトランジスタのワード線電圧とその間に位置する不揮発性メモリトランジスタのワード線電圧とを相違させる請求項１記載の半導体記憶装置。
3. 前記制御回路は、前記電荷蓄積膜から電子を引き抜くとき、前記ウェル領域に正の高電圧を印加し、前記ビット線、ビット線接続トランジスタ、ソース線及びソース線接続トランジスタをフローティングとし、前記直列回路の端に位置する不揮発性メモリトランジスタのワード線レベルよりもその間に位置する不揮発性メモリトランジスタのワード線レベルを高くする請求項１記載の半導体記憶装置。
4. 前記ワード線レベルを高くした分だけ前記ウェル領域に印加される電圧レベルが高くされる請求項３記載の半導体記憶装置。
5. 前記制御回路は、前記書込み動作において、書込み非選択ワード線に、前記チャネル形成領域の電位を昇圧可能な書き込み非選択ワード線電圧を印加し、書き込み選択ワード線に、前記チャネル形成領域の電位との間で前電荷蓄積膜に電子を注入するための電界を形成する書込み選択ワード線電圧を印加して、書込み選択ビット線電圧が供給された直列回路においてワード線単位で書込み選択ワード線電圧を受ける不揮発性メモリトランジスタの電荷蓄積膜に電子を注入するとき、前記ソース線接続トランジスタに隣接する不揮発性メモリトランジスタのワード線を書込み選択ワード線とするときはしないときに比べて書込み非選択ワード線の電圧を低くする請求項１記載の半導体記憶装置。
6. 前記制御回路は、書込み動作における書込み選択ワード線の選択順序を、ソース線接続トランジスタに隣接するワード線を始点に順次ビット線接続トランジスタに向かう順とする請求項５記載の半導体記憶装置。
7. 前記制御回路は消去及び書込み回数に応じて消去動作と書込み動作に用いる電圧を変更し、前記消去動作に用いる電圧は前記電界を形成するための前記ウェル領域とワード線との間の電位差電圧であり、前記書込み動作に用いる電圧は前記書込み選択ワード線電圧である請求項５記載の半導体記憶装置。
8. 前記制御回路は外部からの指示に従って前記消去動作と書込み動作に用いる電圧を変更する請求項７記載の半導体記憶装置。
9. 前記制御回路はメモリコントローラから前記指示を受ける請求項８記載の半導体記憶装置。
10. 前記制御回路は、消去及び書込み回数のデータを前記メモリアレイの管理領域に保持し、保持されているデータを用いて前記消去動作と書込み動作に用いる電圧を変更する請求項７記載の半導体記憶装置。
11. 前記制御回路は消去及び書込み回数が増えるに従って前記消去動作に用いる電圧のスタート電圧を高くする請求項７記載の半導体記憶装置。
12. 前記制御回路は、前消去動作の後に、消去動作時よりも弱くそれとは逆方向の電界をウェル領域とワード線との間に形成して消去分布を狭帯化する書き戻し動作を制御し、前記制御回路は消去及び書込み回数が増えるに従って書き戻し動作に用いる電圧のスタート電圧を低くし、前記書き戻し動作に用いる電圧は前記書き戻し動作において前記ウェル領域とワード線との間に前記電界を形成するための前記ウェル領域とワード線との間の電位差電圧である請求項７記載の半導体記憶装置。
13. 前記制御回路は消去及び書込み回数が増えるに従って前記書込み動作に用いる電圧のスタート電圧を低くする請求項７記載の半導体記憶装置。
14. ウェル領域に電気的に消去及び書込み可能にされる複数の不揮発性メモリトランジスタを有するＮＡＮＤ型のメモリアレイと制御回路とを備え、
    前記メモリアレイは、前記複数の不揮発性メモリトランジスタが直列された複数の直列回路と、前記直列回路を構成する前記不揮発性メモリトランジスタの選択端子に行毎に接続するワード線とを有し、
    前記制御回路は、前記ウェル領域とワード線との間に電界を形成して前記不揮発性メモリトランジスタから電子を引き抜くとき、前記直列回路の端に位置する不揮発性メモリトランジスタのワード線電圧とウェル領域の電圧との差電圧を、その間に位置する不揮発性メモリトランジスタのワード線電圧とウェル領域の電圧との差電圧よりも大きくする半導体記憶装置。
15. ウェル領域に電気的に消去及び書込み可能にされる複数の不揮発性メモリトランジスタを有するＮＡＮＤ型のメモリアレイと制御回路とを備え、
    前記メモリアレイは、前記複数の不揮発性メモリトランジスタが直列された複数の直列回路と、前記直列回路を構成する前記不揮発性メモリトランジスタの選択端子に行毎に接続するワード線とを有し、
    前記制御回路は、書込み非選択ワード線に書き込み非選択ワード線電圧を印加し、書き込み選択ワード線に前記ウェル領域の電位との間で当該不揮発性メモリトランジスタに電子を注入するための電界を形成する書込み選択ワード線電圧を印加して、書込み選択ビット線電圧が供給された直列回路においてワード線単位で書込み選択ワード線電圧を受ける不揮発性メモリトランジスタに電子を注入するとき、前記直列回路内における前記書き込み選択ワード線の位置に応じて、書込み非選択ワード線電圧を相違させる半導体記憶装置。

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