JP2012195051A - 半導体記憶装置 - Google Patents

Abstract

【課題】消去パルスの印加回数を削減して消去時間を短縮し、消去ベリファイの精度を向上することが可能な半導体記憶装置を提供する。
【解決手段】メモリセルアレイ１は、直列接続された複数のメモリセルを有するＮＡＮＤストリングを複数有し、第１の方向に並んだ複数のメモリセルに共通接続されたワード線と、それぞれのＮＡＮＤストリングの一端に接続されたビット線とを有している。制御回路７は、複数のワード線、及び複数のビット線の電位を制御する。制御回路７は、消去動作により、複数のメモリセルを一括して消去し、ワード線のうち、特定のワード線により選択されるメモリセルの閾値電圧を第１のベリファイレベルによりベリファイし、第１のベリファイレベルは、全てのワード線を一括してベリファイする場合の第２のベリファイレベルよりオフセットしている。
【選択図】図２２

Description

本発明は、１つのメモリセルに複数のデータを記憶することが可能な半導体記憶装置に関する。

不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが開発されている。このＮＡＮＤ型フラッシュメモリは、ロウ方向に並んだ複数のセル全て、又は半数のセルが、それぞれビット線に接続される。各ビット線は、書き込み、及び読み出しデータを記憶するラッチ回路に接続され、ロウ方向に並んだ全てのセル、又は半数のセル（例えば２〜４ｋＢのセル）が一括して書き込み又は読み出し動作される。消去動作は、メモリセルの閾値電圧を負とし、書き込み動作によりメモリセル内に電子を注入することにより閾値電圧を正にする。この消去動作は、複数のＮＡＮＤストリングを含むブロック単位（例えば１ＭＢのセル）に実行される（例えば特許文献１参照）。

ここで、消去動作により、メモリセルが深く消去され、メモリセルの閾値電圧が大きく負とされた場合、セルに大きなストレスがかかり劣化が進む。このため、データリテンション特性が悪化するという問題がある。したがって、なるべく浅く消去する必要がある。しかし、消去電圧を低くした場合、ＮＡＮＤ型フラッシュメモリは、書き込み及び消去動作を繰り返すと、消去されにくくなる問題がある。このため、浅い消去を行う場合、消去電圧を低くし、少しずつ消去電圧をステップアップさせて少しずつ消去させる方法がある。しかし、この場合、消去時間が増大し、また、何度も消去パルスがセルに印加されるため、セルにストレスがかかるという問題がある。

そこで、セルの消去検証時に消去されたセルの数を確認し、消去されたセルの数が設定された数より少ない場合、消去パルス幅または消去電圧を増加させて消去を行い、消去されたセルの数が設定された数より多い場合、消去パルス幅或いは消去電圧を減少させて消去を行うことにより、工程や動作環境に応じて変わる消去速度を一定に維持して、過消去防止する技術が開発されている（例えば特許文献２参照）。

また、消去ベリファイはＮＡＮＤストリング単位で行うため、１ワード線毎のリードに比べてベリファイ精度が悪いという問題を有している。そこで、消去時間の短縮および高信頼性の確保を実現することができる不揮発性半導体記憶装置が開発されている（例えば特許文献３参照）。

しかし、これらは十分なものではなく、さらなる消去時間の短縮及び消去ベリファイ制度の向上が望まれている。

特開２００４−１９２７８９号公報 特開２００２−２５２８３号公報 特開２００２−１５７８９０号公報

本発明は、消去パルスの印加回数を削減して消去時間を短縮し、消去ベリファイの精度を向上することが可能な半導体記憶装置を提供しようとするものである。

本発明の半導体記憶装置の態様は、直列接続された複数のメモリセルを有するＮＡＮＤストリングを複数有し、第１の方向に並んだ前記複数のメモリセルに共通接続されたワード線と、それぞれの前記ＮＡＮＤストリングの一端に接続されたビット線とを有するメモリセルアレイと、複数の前記ワード線、及び複数の前記ビット線の電位を制御する制御回路を具備し、前記制御回路は、消去動作により、前記複数のメモリセルを一括して消去し、前記ワード線のうち、特定のワード線により選択されるメモリセルの閾値電圧を第１のベリファイレベルによりベリファイし、前記第１のベリファイレベルは、全てのワード線を一括してベリファイする場合の第２のベリファイレベルよりオフセットしていることを特徴とする。

本発明によれば、消去パルスの印加回数を削減して消去時間を短縮し、消去ベリファイの精度を向上することが可能な半導体記憶装置を提供できる。

各実施形態に適用される半導体記憶装置を示す構成図。 図１に示すメモリセルアレイ及びビット線制御回路の一例を示す回路図。 図１に示すメモリセルアレイ及びビット線制御回路の他の例を示す回路図。 図４（ａ）はメモリセルを示す断面図、図４（ｂ）は選択ゲートを示す断面図。 メモリセルアレイ及び周辺回路を示す断面図。 図５に示す各部に供給される電圧の例を示す図。 図２、図３に示すデータ記憶回路の一例を示す回路図。 データ書き込み後のメモリセルの閾値電圧の一例を示す図。 リード動作の一例を示すフローチャート。 リード動作の一例を示すタイミングチャート。 プログラム（書き込み）動作の一例を示すフローチャート。 プログラム動作の一例を示すタイミングチャート。 消去時のメモリセルの閾値電圧の変化を示す図。 消去動作の一例を示すフローチャート。 消去動作の一例を示すタイミングチャート。 ソースフォロワー方式ベリファイ動作を示すタイミングチャート。 ＥＡＳＢ方式を説明するための図。 ソフトプログラム時のベリファイレベルを示す図。 図１９（ａ）（ｂ）（ｃ）は、弱消去時のメモリセルの閾値電圧の変化を示す図。 本発明の第１の実施形態に係る弱消去動作を示すフローチャート。 図２１（ａ）は、弱消去動作時の消去電圧と消去ベリファイ電圧の関係を示す図であり、図２１（ｂ）は、通常の消去動作時の消去電圧と消去ベリファイ電圧の関係を示す図。 本発明の第２の実施形態に係る弱消去動作を示すフローチャート。 本発明の第３の実施形態に係る弱消去動作を示すフローチャート。 本発明の第２の実施形態に係るベリファイ時の電位の関係を示す図。 本発明の第２の実施形態に係るベリファイ時の電位の関係を示す図。 本発明の第２の実施形態に係るゲート電圧とベリファイ時の電流の関係を示す図。 リード時及びベリファイリード時のワード線の電位を示す図。 ベリファイリード時のワード線の電位を示す図。 ベリファイを省略した場合におけるワード線の電位を示す図。 図２９の変形例であり、ベリファイを省略した場合におけるワード線の電位を示す図。 図２、図３に示すメモリセルアレイとローデコーダの一例を示す回路図。 ダミーセルも消去動作を行う場合における各部の電位を示す図。 消去動作中のダミーセルのワード線ＷＬＤＤ、ＷＬＤＳの電位を示す図。 選択ブロックのローデコーダを選択するトランジスタのゲートに供給される信号の電位を示す図。 選択ブロックのローデコーダを選択するトランジスタのゲートに供給される電位を示す図。 ダミーワード線ＷＬＤＤ、ＷＬＤＳの隣のワード線に供給される電位を示す図。

以下、本発明の実施の形態について、図面を参照して説明する。

図１は、本発明の実施形態に適用される半導体記憶装置、例えば４値（２ビット）を記憶することが可能なＮＡＮＤ型フラッシュメモリの構成を示している。

メモリセルアレイ１は、複数のビット線と複数のワード線と共通ソース線を含み、例えばＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。このメモリセルアレイ１には、ビット線を制御するためのビット制御線回路２とワード線制御回路６が接続されている。

ビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ１中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内のデータ記憶回路はカラムデコーダ３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、前記データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。データ入出力端子５は、例えばメモリチップ外部の図示せぬホストに接続される。このホストは例えばマイクロコンピュータにより構成され、前記データ入出力端子５から出力されたデータを受ける。さらに、ホストは、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴを出力する。ホストからデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に供給され、コマンド及びアドレスは制御信号及び制御電圧発生回路７に供給される。

ワード線制御回路６は、メモリセルアレイ１に接続されている。このワード線制御回路６は、メモリセルアレイ１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。

メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６は、制御信号及び制御電圧発生回路７に接続され、この制御信号及び制御電圧発生回路７によって制御される。制御信号及び制御電圧発生回路７は、制御信号入力端子８に接続され、ホストから制御信号入力端子８を介して入力される制御信号ＡＬＥ（アドレス・ラッチ・イネーブル）、ＣＬＥ（コマンド・ラッチ・イネーブル）、ＷＥ（ライト・イネーブル）、ＲＥ（リード・イネーブル）によって制御される。

前記ビット線制御回路２、カラムデコーダ３、ワード線制御回路６、制御信号及び制御電圧発生回路７は書き込み回路、及び読み出し回路を構成している。

また、ビット線制御回路２の出力端にはカウンタ９が接続されている。このカウンタ９は、後述するように、消去時に消去されていないメモリセルの数をカウントするものである。このカウンタ９の出力信号は前記制御信号及び制御電圧発生回路７に供給される。この制御信号及び制御電圧発生回路７は、カウンタ９の出力信号に応じて消去電圧を変化させる。

図２は、図１に示すメモリセルアレイ１及びビット線制御回路２の構成を示している。メモリセルアレイ１には複数のＮＡＮＤセルが配置されている。１つのＮＡＮＤセルは、直列接続された例えば３２個のＥＥＰＲＯＭからなるメモリセルＭＣと、選択ゲートＳ１、Ｓ２とにより構成されている。選択ゲートＳ２はビット線ＢＬ０ｅに接続され、選択ゲートＳ１はソース線ＳＲＣに接続されている。各ロウに配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ２９、ＷＬ３０、ＷＬ３１に共通接続されている。また、選択ゲートＳ２はセレクト線ＳＧＤに共通接続され、選択ゲートＳ１はセレクト線ＳＧＳに共通接続されている。

ビット線制御回路２は複数のデータ記憶回路１０を有している。各データ記憶回路１０には、一対のビット線（ＢＬ０ｅ、ＢＬ０ｏ）、（ＢＬ１ｅ、ＢＬ１ｏ）…（ＢＬｉｅ、ＢＬｉｏ）、（ＢＬ８ｋｅ、ＢＬ８ｋｏ）が接続されている。

メモリセルアレイ１は、破線で示すように、複数のブロックを含んでいる。各ブロックは、複数のＮＡＮＤセルにより構成され、例えばこのブロック単位でデータが消去される。また、消去動作は、データ記憶回路１０に接続されている２本のビット線について同時に行なわれる。

また、ビット線の１つおきに配置され、１つのワード線に接続された複数のメモリセル（破線で囲まれた範囲のメモリセル）は、１セグメントを構成する。このセグメント毎にデータが書き込まれ、読み出される。

リード動作、プログラムベリファイ動作及びプログラム動作時において、データ記憶回路１０に接続されている２本のビット線（ＢＬｉｅ、ＢＬｉｏ）のうち外部より供給されるアドレス信号（ＹＡ０、ＹＡ１…ＹＡｉ…ＹＡ８ｋ）に応じて１本のビット線が選択される。さらに、外部アドレスに応じて、１本のワード線が選択される。

さらに、外部アドレスにより、１本のワード線が選択され、図２の点線で示す、２ページが選択される。この２ページの切り替えはアドレスによって行われる。１セルに２ビットを記憶する場合は、２ページであるが、１セルに３ビット記憶する場合は３ページ、１セルに４ビット記憶する場合は４ページ選択される。消去動作は、図２の点線で示しているブロック単位で行う。

図３は、ロウ方向に並んだ全てのセルを一括して書き込む場合の構成を示している。この例の場合、各ビット線ＢＬ０，ＢＬ１…ＢＬ８ｋ−１，ＢＬ８ｋは、それぞれデータ記憶回路１０に接続され、各データ記憶回路１０には、アドレス信号ＹＡ０、ＹＡ１…ＹＡ８ｋ−１、ＹＡ８ｋがそれぞれ供給されている。

図４（ａ）はメモリセル、図４（ｂ）は選択ゲートの断面図を示している。図４（ａ）において、基板５１（後述するＰ型ウェル領域５５）にはメモリセルのソース、ドレインとしてのｎ型拡散層４２が形成されている。Ｐ型ウェル領域５５の上にはゲート絶縁膜４３を介して浮遊ゲート（ＦＧ）４４が形成され、この浮遊ゲート４４の上には絶縁膜４５を介して制御ゲート（ＣＧ）４６が形成されている。図４（ｂ）において、Ｐ型ウェル領域５５にはソース、ドレインとしてのｎ型拡散層４７が形成されている。Ｐ型ウェル領域５５の上にはゲート絶縁膜４８を介して制御ゲート４９が形成されている。

図５は、第１の実施形態に対応する半導体記憶装置の断面図を示している。例えばＰ型半導体基板５１内には、Ｎ型ウェル領域５２、５３、５４、Ｐ型ウェル領域５６が形成されている。Ｎ型ウェル領域５２内にはＰ型ウェル領域５５が形成され、このＰ型ウェル領域５５内にメモリセルアレイ１を構成する低電圧ＮチャネルトランジスタＬＶＮＴｒが形成されている。さらに、前記Ｎ型ウェル領域５３、Ｐ型ウェル領域５６内に、データ記憶回路１０を構成する低電圧ＰチャネルトランジスタＬＶＰＴｒ、低電圧ＮチャネルトランジスタＬＶＮＴｒが形成されている。前記基板５１内には、ビット線とデータ記憶回路１０を接続する高電圧ＮチャネルトランジスタＨＶＮＴｒが形成されている。また、前記Ｎ型ウェル領域５４内には例えばワード線駆動回路等を構成する高電圧ＰチャネルトランジスタＨＶＰＴｒが形成されている。図５に示すように、高電圧トランジスタＨＶＮＴｒ、ＨＶＰＴｒは、低電圧トランジスタＬＶＮＴｒ、ＬＶＰＴｒに比べて例えば厚いゲート絶縁膜を有している。

図６は、メモリセルの消去、プログラム、リード時において、図５に示す各部に供給される電圧の例を示している。

図７は、図２、図３に示すデータ記憶回路１０の一例を示す回路図である。

このデータ記憶回路１０は、プライマリデータキャッシュ（ＰＤＣ）、セコンダリデータキャッシュ（ＳＤＣ）、ダイナミックデータキャッシュ（ＤＤＣ０）、ダイナミックデータキャッシュＱ（ＤＤＣ１）、テンポラリデータキャッシュ（ＴＤＣ）を有している。ＳＤＣ、ＰＤＣ、ＤＤＣ０は、書き込み時に入力データを保持し、読み出し時に読み出しデータを保持し、ベリファイ時に一時的にデータを保持し、多値データを記憶する際に内部データの操作に使用される。ＴＤＣは、データの読み出し時にビット線のデータを増幅し、一時的に保持するとともに、多値データを記憶する際に内部データの操作に使用される。

ＳＤＣは、ラッチ回路を構成するクロックドインバータ回路６１ａ、６１ｂ、及びトランジスタ６１ｃ、６１ｄにより構成されている。トランジスタ６１ｃはクロックドインバータ回路６１ａの入力端と、クロックドインバータ回路６１ｂの入力端の間に接続されている。このトランジスタ６１ｃのゲートには信号ＥＱ２が供給されている。トランジスタ６１ｄはクロックドインバータ回路６１ｂの出力端と接地間に接続されている。このトランジスタ６１ｄのゲートには信号ＰＲＳＴが供給されている。ＳＤＣのノードＮ２ａは、カラム選択トランジスタ６１ｅを介して入出力データ線ＩＯに接続され、ノードＮ２ｂは、カラム選択トランジスタ６１ｆを介して入出力データ線ＩＯｎに接続される。これらトランジスタ６１ｅ、６１ｆのゲートにはカラム選択信号ＣＳＬｉが供給されている。ＳＤＣのノードＮ２ａは、トランジスタ６１ｇ、６１ｈを介してＰＤＣのノードＮ１ａに接続されている。トランジスタ６１ｇのゲートには信号ＢＬＣ２が供給され、トランジスタ６１ｈのゲートには信号ＢＬＣ１が供給されている。

ＰＤＣは、クロックドインバータ回路６１ｉ、６１ｊ及びトランジスタ６１ｋにより構成されている。トランジスタ６１ｋは、クロックドインバータ回路６１ｉの入力端とクロックドインバータ回路６１ｊの入力端の相互間に接続されている。このトランジスタ６１ｋのゲートには信号ＥＱ１が供給されている。ＰＤＣのノードＮ１ｂはトランジスタ６１ｌのゲートに接続されている。このトランジスタ６１ｌの電流通路の一端はトランジスタ６１ｍを介して接地されている。このトランジスタ６１ｍのゲートには信号ＣＨＫ１が供給されている。また、トランジスタ６１ｌの電流通路の他端はトランスファーゲートを構成するトランジスタ６１ｎ、６１ｏの電流通路の一端に接続されている。このトランジスタ６１ｎのゲートには信号ＣＨＫ２ｎが供給されている。また、トランジスタ６１ｏのゲートは前記クロックドインバータ回路６１ａの出力端に接続されている。トランジスタ６１ｎ、６１ｏの電流通路の他端には、配線ＣＯＭｉが接続されている。この配線ＣＯＭｉは全データ記憶回路１０に共通の配線であり、全データ記憶回路１０のベリファイが完了した場合、配線ＣＯＭｉの電位はハイレベルとなる。すなわち、後述するように、ベリファイが完了すると、ＰＤＣのノードＮ１ｂがローレベルとなる。この状態において、信号ＣＨＫ１、ＣＨＫ２ｎをハイレベルとすると、ベリファイが完了している場合、配線ＣＯＭｉの電位はハイレベルとなる。

さらに、前記ＴＤＣは、例えばＭＯＳキャパシタ６１ｐにより構成されている。このキャパシタ６１ｐは、一端が前記トランジスタ６１ｇ、６１ｈの接続ノードＮ３に接続され、他端に信号ＢＯＯＳＴが供給される。また、接続ノードＮ３には、トランジスタ６１ｑを介してＤＤＣ０が接続されている。トランジスタ６１ｑのゲートには、信号ＲＥＧ０が供給されている。

ＤＤＣ０は、トランジスタ６１ｒ、６１ｓにより構成されている。トランジスタ６１ｒの電流通路の一端には信号ＶＰＲＥが供給され、他端は前記トランジスタ６１ｑの電流通路に接続されている。このトランジスタ６１ｒのゲートはトランジスタ６１ｓを介して前記ＰＤＣのノードＮ１ａに接続されている。このトランジスタ６１ｓのゲートには信号ＤＴＧ０が供給されている。

ＤＤＣ１は、トランジスタ６１Ｑｒ、６１Ｑｓにより構成されている。トランジスタ６１Ｑｒの電流通路の一端には信号ＶＰＲＥが供給され、他端は前記トランジスタ６１Ｑｑを介して接続ノードＮ３に接続されている。トランジスタ６１Ｑｑのゲートには、信号ＲＥＧ１が供給されている。トランジスタ６１Ｑｒのゲートはトランジスタ６１Ｑｓを介して前記ＰＤＣのノードＮ１ａに接続されている。このトランジスタ６１Ｑｓのゲートには信号ＤＴＧ１が供給されている。

さらに、前記接続ノードＮ３にはトランジスタ６１ｔ、６１ｕの電流通路の一端が接続されている。トランジスタ６１ｕの電流通路の他端には信号ＶＰＲＥが供給され、ゲートにはＢＬＰＲＥが供給されている。前記トランジスタ６１ｔのゲートには信号ＢＬＣＬＡＭＰが供給されている。このトランジスタ６１ｔの電流通路の他端はトランジスタ６１ｖを介してビット線ＢＬｏの一端に接続され、トランジスタ６１ｗを介してビット線ＢＬｅの一端に接続されている。ビット線ＢＬｏの他端はトランジスタ６１ｘの電流通路の一端に接続されている。このトランジスタ６１ｘのゲートには信号ＢＩＡＳｏが供給されている。ビット線ＢＬｅの他端はトランジスタ６１ｙの電流通路の一端に接続されている。このトランジスタ６１ｙのゲートには信号ＢＩＡＳｅが供給されている。これらトランジスタ６１ｘ、６１ｙの電流通路の他端には、信号ＢＬＣＲＬが供給されている。トランジスタ６１ｘ、６１ｙは、信号ＢＩＡＳｏ、ＢＩＡＳｅに応じてトランジスタ６１ｖ、６１ｗと相補的にオンとされ、非選択のビット線に信号ＢＬＣＲＬの電位を供給する。

上記各信号及び電圧は、図１に示す制御信号及び制御電圧発生回路７により生成され、この制御信号及び制御電圧発生回路７の制御に基づき、以下の動作が制御される。

また、図３に示すデータ記憶回路１０は、図７に示す構成と同様であり、ビット線との接続のみが相違している。すなわち、図７に示すように、トランジスタ６１ｔの他端部には、例えばトランジスタ６１ｖのみが接続され、このトランジスタ６１ｖを介してビット線ＢＬｅ又はＢＬｏが接続される。

本メモリ、多値メモリであり、１セルに２ビットのデータを記憶することができる。２ビットの切り替えはアドレス（第１ページ、第２ページ）によって行なう。１セルに２ビットを記憶する場合、２ページであるが、１セルに３ビットを記憶する場合、アドレス（第１ページ、第２ページ、第３ページ）によって切り換える。さらに、１セルに４ビットを記憶する場合は、アドレス（第１ページ、第２ページ、第３ページ、第４ページ）によって切り換える。

図８は、メモリセルのデータとメモリセルの閾値電圧の関係を示している。以下、１セルに２ビットを記憶する４値の場合について説明する。消去動作を行なうとメモリセルのデータは“０”となる。第１ページと第２ページの書き込みで、メモリセルのデータはデータ“０”、“１”、“２”、“３”となる。本実施形態において、メモリセルのデータは閾値電圧の低い方から高い方へと定義されている。

（読み出し動作）
図８に示すように、データの書き込み後、メモリセルのデータは、“０”、“１”、“２”、“３”のいずれかにある。このため、“ａ”、“ｂ”、“ｃ”のレベルで読み出し動作を行うことによりデータを読み出すことができる。

図９は、リードシーケンスのフローチャートを示している。先ず、読み出しレベル“ａ”で読み出し（Ｓ１１）、この後、読み出しレベル“ｂ”で読み出し（Ｓ１２）、さらに、読み出しレベル“ｃ”で読み出し動作を行う（Ｓ１３）。これにより、２ビットのデータをセルから読み出すことができる。

図１０は、リード及びベリファイリードの動作波形を示している。図１０用いて読み出し動作について説明する。先ず、選択されているセルのウェル、ソース線、非選択ビット線を電圧Ｖxとすると同時に、選択ワード線にリードの時の電位“ａ”、“ｂ”、“ｃ”（例えば“ａ”＝０Ｖ）を供給し、選択ブロックの非選択ワード線にＶｒｅａｄ＋Ｖｘ、選択ブロックのセレクト線ＳＧＤにＶｓｇ（Ｖｄｄ＋Ｖｔｈ）＋Ｖｘ、セレクト線ＳＧＳにＶｓｓをそれぞれ供給する。ここで、Ｖｄｄは電源電圧、ＶｔｈはｎチェネルＭＯＳトランジスタの閾値電圧、Ｖｘは所定の電圧である。図５に示すデータ記憶回路のＶｐｒｅにＶｄｄ（例えば２．５Ｖ）、ＢＬＰＲＥにＶｓｇ（＝Ｖｄｄ＋Ｖｔｈ）、信号ＢＬＣＬＡＭＰに例えば（０．６Ｖ＋Ｖｔｈ＋Ｖｘ）の電圧を一旦与え、ビット線を例えば（０．６Ｖ＋Ｖｘ）にプリチャージする。次に、セルのソース側のセレクト線ＳＧＳをＶｄｄ＋Ｖｘにする。メモリセルの閾値電圧が“ａ”又は“ｂ”、“ｃ”（例えば“ａ”＝０Ｖ）より高い時、セルはオフする。このため、ビット線はＨレベル（ハイレベル）（例えば１．６Ｖ）のままである。また、メモリセルの閾値電圧が“ａ”又は“ｂ”、“ｃ”より低い時、セルはオンする。このため、ビット線は放電され、ソース線と同電位、つまり接地電位Ｖｘとなる。

ここで、図７に示すデータ記憶回路１０の信号ＢＬＰＲＥを一旦Ｖｓｇ（＝Ｖｄｄ＋Ｖｔｈ）として、ＴＤＣのノードＮ３を電源電圧Ｖｄｄにプリチャージした後、信号ＢＯＯＳＴを接地電位ＶｓｓからＶｄｄにする。これによりＴＤＣのノードＮ３は２Ｖｄｄとなる。次に、信号ＢＬＣＬＡＭＰに例えば（０．４５Ｖ＋Ｖｔｈ＋Ｖｘ）の電圧を与える。ＴＤＣのノードＮ３はビット線の電位が０．４５Ｖ＋Ｖｘより低い場合Ｌレベル（ローレベル）となり、ビット線の電位が０．４５Ｖ＋Ｖｘより高い場合、Ｈレベルのままとなる。ここで、ＢＬＣＬＡＭＰをＶＳＳにしてＯＦＦした後、信号ＢＯＯＳＴをＶｄｄからＶｓｓにした後、信号ＢＬＣ１＝Ｖｓｇ（＝Ｖｄｄ＋Ｖｔｈ）として、ＴＤＣの電位をＰＤＣに読み込む。セルの閾値電圧が、“ａ”、“ｂ”、“ｃ”のレベルより低い場合、ＰＤＣはＬレベル、高い場合、ＰＤＣはＨレベルとなり、ＰＤＣのデータが読み出される。

（プログラム及びプログラムベリファイ）
図１１は、プログラム動作のフローチャートを示している。プログラム動作は、先ず、アドレスを指定し、例えば図３に示す２ページが選択する。本メモリは、第１ページと第２ページを同時に書き込む。書き込みたい第１ページのデータが外部より入力され、全てのデータ記憶回路１０内のＳＤＣに記憶される（Ｓ２１）。この後、転送コマンドが入力されると、全てのデータ記憶回路１０内のＳＤＣのデータがＰＤＣに転送される（Ｓ２２）。同様にして、第２ページのデータが外部より入力され、全てのデータ記憶回路１０内のＳＤＣに記憶される。この後、データ操作が行われ、ＳＤＣ、ＰＤＣ、ＤＤＣ０にデータがセットされる（Ｓ２３）。次いで、プログラム動作が実行される。

（プログラム動作）（Ｓ２４）
図１２は、プログラム動作の波形図を示している。先ず、図７に示すデータ記憶回路１０の信号ＢＬＣ１をＶｄｄ＋Ｖｔｈとすると、ＰＤＣにデータ“１”（書き込みを行なわない）が記憶されている時、ビット線がＶｄｄとなり、ＰＤＣにデータ“０”（書き込みを行なう）が記憶されている時、ビット線がＶｓｓとなる。また、選択されたワード線に接続され、非選択ページ（ビット線が非選択）のセルは書き込みが行なわれてはならない。このため、これらのセルに接続されているビット線も、データ“１”と同じように、Ｖｄｄに設定される。

ここで、選択されているブロックのセレクト線ＳＧＤをＶｄｄ、選択ワード線にプログラム電圧ＶＰＧＭ（２０Ｖ）、非選択ワード線にＶＰＡＳＳ（１０Ｖ）を供給する。ビット線がＶｓｓになっている場合、セルのチャネルがＶｓｓ、ワード線がＶＰＧＭとなるため、書き込みが行なわれる。一方、ビット線がＶｄｄになっている場合、セルのチャネルがＶｓｓでなくＶＰＧＭを上げることになる。このため、カップリングでＶＰＧＭ／２程度となる。したがって、このセルはプログラムされない。このようにしてプログラムされた後、メモリセルのデータは“０”、“１”、“２”、“３”のいずれかとなる。

（プログラムベリファイ）
書き込み後に行われるプログラムベリファイは、リード動作と同じである。しかし、この場合、図８に示すように、選択ワード線にリードの時の電位ａ、ｂ、ｃよりそれぞれ少し高い電位ａ’、ｂ’、ｃ’が供給され、メモリセルのデータが読み出される（Ｓ２５、Ｓ２６、Ｓ２７）。以後“’”はベリファイ電位を示し、リードの電位より若干高い値とする。例えばａ＝０Ｖとするとａ’＝０．５Ｖに設定されている。プログラムベリファイの結果、メモリセルの閾値電圧がターゲットの閾値レベルに達している場合、ＰＤＣは“１”にセットされ、次回の書き込み動作では、書き込み非選択となる（Ｓ２８）。また、プログラムベリファイの結果、メモリセルの閾値電圧がターゲットの閾値レベルに達していない場合、プログラム電圧が若干アップされ、再度プログラムが行われる（Ｓ２８，Ｓ２９，Ｓ２４）。このような動作が、全てのメモリセルのベリファイが完了するまで繰り返される。

図２７は、リード時及びベリファイリード時に、選択ワード線に電位“ａ’”、“ｂ’”、“ｃ’”（ａ、ｂ、ｃ）の電圧を連続して加えた場合の選択ワード線と、非選択ワード線の波形を示している。“ａ”のレベルに書き込んでいるセルは、セルの閾値が低いため早く書き込みが完了する。このため、“ａ”のレベルに書き込んでいるセルが無くなると、この“ａ”のレベルでのベリファイ動作は不要となるため、“ａ”のレベルでのベリファイは省略し、“ｂ”と“ｃ”のレベルでのベリファイ動作を行う。

図２８は、ベリファイリード時に、選択ワード線に電位“ｂ’”、“ｃ’”の電圧を連続して加えた場合の選択ワード線と、非選択ワード線の波形を示している。図２８の“ｂ’”のレベルは、非選択ワード線をＶｒｅａｄに同時に上げるためワード線間のカップリングを受け、図２７に示す“ｂ’”のレベルより上昇している。このため、ベリファイを省略した場合、図２９に示すように非選択ワード線がＶｒｅａｄになってから、選択ワード線が安定するまで十分時間を取る必要がある。

図３０は、図２９の変形例であり、図３０に示すように、一旦、選択ワード線のレベルを前のレベル（“ａ”のレベル）に設定することも可能である。尚、ベリファイを省略する前、“ａ”のレベルもワード線間のカップリングを受けて上昇してしまう。しかし、リード時も同じようにカップリングを受けて上がるため問題はない。

（消去動作）
消去動作は、図３に点線で示すブロック単位で行う。消去後、メモリセルの閾値電圧は、図１３に示すように、最終的にデータ“０”となる。しかし、メモリセルの特性は一様ではなく、また、消去前にメモリセルに記憶されているデータに対応した閾値電圧によっても消去特性が相違する。そこで、消去動作後、消去ベリファイが行われる。

図１４は、消去動作のフローチャートを示し、図１５は消去動作の波形図を示している。消去動作は、選択されたブロック内の全てのセルについて一括して行う。先ず、選択ブロックのウェルに消去電圧Ｖｅｒａが供給され、選択ブロックの全ワード線に接地電位Ｖｓｓが供給されて消去動作が実行される（Ｓ３２）。次に、消去ベリファイ動作が行われる（Ｓ３３）。この消去ベリファイ動作は、例えばソースフォロワー方式により、選択されたブロック内の全てのセルについて一括して消去ベリファイが行われる。この結果、全てのメモリセルの閾値電圧がデータ“０”の閾値電圧に達していない場合、すなわち、ベリファイがパスしていない場合、消去電圧がステップアップされ（Ｓ３４，Ｓ３５）、消去動作が繰り返される。

また、ベリファイがパスしている場合、過消去状態のセルについてソフトプログラム（Ｓ３６）、及びソフトプログラムベリファイ（Ｓ３７）が行われる。この結果、全てのＮＡＮＤストリングがベリファイをパスしていない場合、再度消去動作が行われる（Ｓ３８、Ｓ３２）。また、全てのＮＡＮＤストリングがベリファイをパスしている場合、消去動作が終了される。尚、ソフトプログラムが不要である場合は、ソフトプログラム（Ｓ３６）、ソフトプログラムベリファイ（Ｓ３７）及び判別動作（Ｓ３８）が省略される。

尚、図１４のステップ３４は、全てのメモリセル、ステップ３６ｄ、３８は、全てのＮＡＮＤストリングと記載したが、これに限らず、例えば規定値を設け、この規定値を、ベリファイをパスしないメモリセル又はＮＡＮＤストリングの数が規定値以下かどうかを判別するように構成することも可能である。

ここで、上記ソースフォロワー方式の消去ベリファイについて説明する。

図１６は、ソースフォロワー方式の消去ベリファイのタイミングチャートを示している。この消去ベリファイは、選択されたブロック内の偶数番目のビット線に接続された全セルについて、一括してベリファイし、この後、選択されたブロック内の奇数番目のビット線に接続された全セルについて、一括してベリファイする。すなわち、先ず、ワード線に所定の電圧を加え、選択ブロックの偶数番目の選択ビット線がＶｓｓに設定され、奇数番目の選択ビット線がＶｄｄに設定される。これとともに、ソースがＶｄｄに設定され、ソース側の選択ゲートＳＧＳがオンとされる。

すると、選択ビット線の電圧は、例えばワード線の電圧が０Ｖ、ＮＡＮＤストリング内のセルの閾値電圧が、−２Ｖ、−１．５Ｖ、−０．５Ｖ、−１Ｖの場合（実際には、ＮＡＮＤストリングは３２セル又は６４セルある）、Ｖｇ−Ｖｔｈの電圧となる。このため、０Ｖ−（−０．５Ｖ（閾値電圧が一番浅いセルの閾値電圧））＝０．５Ｖとなる。ここで、図７に示すＴＤＣのノードＮ３をＶｄｄにプリチャージした後、信号ＢＯＯＳＴをＶｓｓからＶｄｄに設定し、ＴＤＣのノードＮ３を２Ｖｄｄとした後、信号ＢＬＣＬＡＭＰを例えば０．８Ｖ＋Ｖｔｈに設定する。ビット線の電圧が０．５Ｖであるため、ＴＤＣのノードＮ３はＬレベルとなる。この後、信号ＢＯＯＳＴをＶｄｄからＶｓｓに設定し、信号ＢＬＣ１をＨレベルに設定すると、ＴＤＣのノードＮ３にＬレベルがラッチされる。

一方、ＮＡＮＤストリング内のセルの閾値が、−２Ｖ、−１．５Ｖ、−１Ｖ、−１．１Ｖの場合、ビット線の電圧は、Ｖｇ−Ｖｔｈ＝０Ｖ−（−１Ｖ（閾値電圧が一番浅いセルの閾値電圧））＝１．０Ｖとなる。ここで、ＴＤＣのノードＮ３をＶｄｄにプリチャージした後、信号ＢＯＯＳＴをＶｓｓからＶｄｄに設定し、ＴＤＣを２Ｖｄｄとした後、信号ＢＬＣＬＡＭＰを例えば０．８Ｖ＋Ｖｔｈに設定する。すると、ビット線の電圧が１Ｖであるため、ＴＤＣのノードＮ３はＨレベルとなる。この後、信号ＢＯＯＳＴをＶｄｄからＶｓｓに設定し、信号ＢＬＣ１をＨレベルとすると、ＴＤＣのノードＮ３にＨレベルがラッチされる。つまり、セルの閾値電圧が、−０．８Ｖ以下であれば、ＴＤＣのノードＮ３がＨレベルとなり、−０．８Ｖ以上であればＬレベルとなる。

この後、奇数番目のビット線に接続されているメモリセルについても偶数番目のビット線に接続されたメモリセルと同様にベリファイが実行される。この後、偶数番目と奇数番目のビット線に接続されているメモリセルのベリファイ結果が合わされ、選択ブロックの全てのセルが、消去ベリファイレベルに達するようにされる。この結果、消去ベリファイレベルに達していない場合、再度消去電圧を増加して消去動作が実行される。

この後、上記ソフトプログラム動作が行われ、消去後の閾値電圧が深くなり過ぎないように、弱い書き込みが行われる。このソフトプログラム動作は、図１７に示すように、ＥＡＳＢ（Erased Area Self Boost）書き込み方式を採用している場合、次の問題がある。すなわち、ＥＡＳＢ書き込み方式の場合、ソース線側のセルから書き込まれる。例えばワード線がＶｓｓに設定されているセルの消去レベルが深過ぎた場合、そのセルはオフしない。このため、データ“１”を書き込むとき（非書き込み時）、プログラム電圧Ｖｐｇｍがワード線に供給されているセルの直下がブートされ非書き込みにすることが出来なくなる。したがって、図１４に示すように、消去動作の後に、全ワード線を選択状態としてソフトプログラム動作を行う（Ｓ３６）。この後、全ＮＡＮＤストリングについてソフトプログラムベリファイを行う（Ｓ３７）。このソフトプログラムベリファイは、消去ベリファイ動作（Ｓ３３）と全く同じである。しかし、ソフトプログラムベリファイレベルは、消去ベリファイレベルの−０．８Ｖより浅く、例えば−０．５Ｖである。このため、ワード線の電圧を０．３Ｖとするか、信号ＢＬＣＬＡＭＰを０．５Ｖに設定する。

また、図１８に示すように、ソフトプログラムベリファイは、ＮＡＮＤストリング内で消去後の閾値電圧が最も浅いセルがソフトプログラムベリファイレベル１を超えた場合、そのセルについて、次回のソフトプログラムは非書込にする。このようにして全てのＮＡＮＤストリングのセルがソフトプログラムベリファイレベルを超えるように書き込む。この後、更にソフトプログラムベリファイレベルを少し上げ、全てのセルがこの少し上げたソフトプログラムベリファイレベル２以下になっていることを確認する。この結果、ソフトプログラムベリファイレベル２以下になっていない場合、再度消去動作を行う。このソフトプログラム動作は、消去中に行わなくても、プログラム中にレベル“０”を書き上げても良い。無論、不要の場合は省略可能である。

（第１の実施形態）
ＮＡＮＤ型フラッシュメモリは、消去及び書き込みを繰り返すと、なかなか消去しにくくなるため、消去電圧を上げる必要がある。したがって、出荷時は、ある程度消去及び書き込みを繰り返した後でも消去されるよう、消去電圧をある程度高くする必要がある。しかし、消去電圧が高い場合、セルにストレスが加わり劣化が加速してしまうという問題がある。

そこで、第１の実施形態は、通常よりも低い消去電圧で消去した後、消去ベリファイ動作により、ブロック内のＮＡＮＤストリングから一括してデータを読み出し、どのくらいの数のメモリセルが消去されていないかをカウントする。このカウントされた消去されていないセルの数に応じて、次の消去電圧が設定され、この設定された消去電圧を用いて消去動作が行われる。

図１９は、第１の実施形態に係る閾値電圧分布の遷移を示している。図１９（ａ）に示す状態において、通常よりも低い消去電圧により、弱い消去を行った場合、図１９（ｂ）に示すように、十分に消去されないセルが存在する。そこで、弱消去ベリファイレベルを越えているメモリセルの数をカウントし、このカウント数に応じて次の消去電圧が定められる。この求められた消去電圧により消去を行うことにより、図１９（ｃ）に示すように、メモリセルの閾値電圧分布を消去ベリファイレベル以下に設定する。

図２０は、第１の実施形態に係る消去シーケンスを示すものであり、図１４に示す消去シーケンスと同一部分には同一符号を付している。

第１の実施形態の場合、先ず、通常より低い第１の消去電圧を用いて、弱い消去が行われる（Ｓ４１）。この第１の消去電圧は、従来の消去電圧が、例えば２２Ｖであるのに対して、例えば２０Ｖに設定されている。しかし、これに限定されるものではなく、その他の電圧に設定することも可能である。この後、弱消去ベリファイが実行される（Ｓ４２）。この弱消去ベリファイは、図１４に示す消去ベリファイと同様であるが、ワード線のレベル若しくは信号ＢＬＣＬＡＭＰのレベルを変え、消去ベリファイより高い第１のベリファイレベル（弱消去レベル）で判断する。次に、第１のベリファイレベルより高いメモリセルを含むＮＡＮＤストリングの数がカウントされる（Ｓ４３）。具体的には、前述した一括ベリファイの結果、第１のベリファイレベルより高い閾値電圧を有するメモリセルを含むＮＡＮＤストリングに接続されたデータ記憶回路１０のＰＤＣには、Ｈレベルがラッチされている。このＰＤＣのデータは、ＳＤＣ、データ線ＩＯ，ＩＯｎ又は、配線ＣＯＭｉを介して図１に示すカウンタ９に供給され、カウントされる（Ｓ４３）。カウンタ９のカウント値は、制御信号及び制御電圧発生回路７に供給される。この制御信号及び制御電圧発生回路７は、カウンタ９の出力信号に応じて次の消去動作に使用される消去電圧を設定する（Ｓ４４）。例えばカウント値が規定値より大きい場合、消去不十分なメモリセルが多い。この場合、消去電圧のステップ幅が大きく設定され、消去電圧が高く設定される。この後、図１４において説明したと同様にして、消去動作（Ｓ３２）、消去ベリファイ（Ｓ３３）、ソフトプログラム動作（Ｓ３６）が実行される。尚、ソフトプログラム動作は、必要ない場合、省略することが可能である。

上記第１の実施形態によれば、通常の消去電圧より低い第１の消去電圧により、弱い消去を行い、この後、通常の消去ベリファイレベルより高い第１の消去ベリファイ電圧によりベリファイし、このベリファイを満足しないＮＡＮＤストリングの数をカウントし、このカウント値に応じて次の消去電圧を設定して消去動作を行っている。このため、これ以降の消去動作において、メモリセルに印加される消去パルスの印加回数を削減することができるため、消去時間を短縮することができるとともに、メモリセルに与えるストレスを低減することができる。しかも、消去の初期において適正な消去電圧を設定することができるため、消去の精度を向上することができる。

図１９（ａ）に示すように、消去前の閾値分布が、“０”となっているメモリセルの数が多い場合、又は全てのメモリセルが“０”となっている場合、弱消去を行った後、弱消去ベリファイを行うと、このレベルより閾値レベルが高いセルの数が非常に少ないか、若しくは、無くなってしまう。この場合、図２０に破線で示すように、消去動作を行わず、消去ベリファイ動作を行う。しかし、通常、ＮＡＮＤ型フラッシュメモリのチップ外に接続されるマイクロコンピュータにより構成されるホストは、消去を行ったかどうかは分かっている。このため、消去したセルに対して、再度消去することは問題ならない場合が多い。また、全てのデータが同じデータにならないよう、チップ外のホストが、ランダマイズしていることが多いため、全てのデータが“０”となる場合は、殆ど起こらないため、問題にならない。

図２１は、第１の実施形態に係る消去電圧とベリファイ電圧の関係を示している。図２１（ａ）は、第１の実施形態に係り、図２１（ｂ）は、図１４に示す消去動作を示している。第１の実施形態の場合、第１の消去電圧、第１の消去ベリファイレベルを用いた弱消去ベリファイ、弱消去ベリファイの結果に基づいて第２の消去電圧が設定されている。このため、２回目以降の消去パルスの電圧を適正に設定することができる。したがって、図２１（ｂ）に示す一般的な消去に比べて、消去動作の繰り返し回数を少なくすることができる。

尚、図２０に破線で示すように、ステップＳ３４において、ベリファイがパスしない場合、消去不十分なメモリセルの数をカウントし、このカウント値に応じて、消去電圧を変更することも可能である。また、このビット数のカウントは、消去ベリファイＳ３３の直後に行ってもよい。

（第２の実施形態）
図２２は、第２の実施形態に係る消去シーケンスを示している。図２２において、図２０と同一部分には同一符号を付している。

図１４、又は図２０に示す第１の実施形態において、弱消去ベリファイ、消去ベリファイ、ソフトプログラムベリファイ１、ソフトプログラムベリファイ２は、図１６に示すソースフォロワー方式で全ＮＡＮＤストリングを一括してベリファイした。しかし、このソースフォロワー方式の読み出しは、通常のリード及びプログラムベリファイリードと読み出し方が異なるため精度が低い。また、消去動作は、ブロック内の全てのセルを消去するため、殆どのセルは同様に消去されているはずである。また、消去後のソフトプログラムも、ブロック内の全てのセルを一括して書き込むため、殆どのセルは同様に書き込まれているはずである。このため、第２の実施形態では、ブロック内の特定のワード線のみについて、通常のリード及びプログラムベリファイリードを用いて弱消去後のベリファイを行う。

但し、１又は複数のワード線を選択状態とし、他のワード線を非選択状態として、選択ワード線に加える電圧より高い電圧を加えて、例えばソースフォロワー方式により読み出すことも可能である。

例えば、図２２において、先ず、第１の実施形態と同様にして、低い消去電圧を用いて、弱い消去が行われる（Ｓ４１）。この後、弱消去ベリファイが行われる（Ｓ５１）。この弱消去ベリファイは、例えば特定の１つのワード線、又は数本のワード線について、ソースフォロワー方式、又は、上述した通常のリード及びプログラムベリファイリードと同様に行われる。但し、第１のベリファイレベルが用いられる。特定のワード線は、例えばレイアウト上の理由により、予め消去が遅いセルの位置が分かっている場合、このセルを選択するワード線が用いられる。

この後、第１の実施形態と同様に、データ記憶回路１０に読み出された弱消去ベリファイレベルより高いメモリセルの数がカウンタ９によりカウントされる（Ｓ４３）。消去電圧が低いため、弱消去ベリファイレベルより高い閾値電圧を有するメモリセルの数はかなりある。このカウント値に応じて、制御信号及び制御電圧発生回路７により、次の消去電圧が設定される（Ｓ４４）。この設定された消去電圧により、再度消去動作が行われる（Ｓ３２）。

この後、消去ベリファイ、ソフトプログラム動作が第１の実施形態と同様に実行される。ソフトプログラム動作は、必要ない場合、省略することが可能である。

尚、弱消去ベリファイ、消去ベリファイ、ソフトプログラムベリファイにおいて、ワード線は１本に限定されるものではなく、数本のワード線を同時に選択してベリファイ読み出しを行っても良い。また、１本又は数本のワード線を順次スキャンしてベリファイ読み出しを行い、読み出し結果を合算させても良い。このように、合算させることで、選択したブロック内のセルに対してベリファイを確実に行うことが出来る。

また、図２４は、１本又は複数のワード線を選択してベリファイする場合において、通常のリード及びプログラムベリファイリード時のワード線及びフローティングゲートの電位の関係を示している。図２４において、破線で囲って示す選択されたセルのフローティングゲートは、選択されたセルに隣接するセルのワード線がＶｒｅａｄ＋Ｖｆｉｘ（例えば７Ｖ＋１．６Ｖ）と高いため、選択ワード線が例えば０Ｖであっても、カップリングにより、例えば１．２Ｖ程度になっている。弱消去ベリファイ、消去ベリファイ、及びソフトプログラムベリファイにおいて、セルの閾値電圧は、低い値となっている。このため、非選択セルのワード（ＷＬ）線には、Ｖｒｅａｄ＋Ｖｆｉｘ（例えば７Ｖ＋１．６Ｖ）と高い電圧を与える必要がない。

そこで、図２５に示すように、選択されたセルと隣接するセルのワード線を、電圧ＶＣＧＲＶ２、例えば０Ｖにする。すると、選択されたセルのフローティングゲートは、図２４に比べて低い値、例えば０．１Ｖとなる。この状態で、選択セルのワード線をＶＣＧＲＶ（例えば０Ｖ）としてベリファイを行う。

図２６は、メモリセルのゲート電圧と電流の関係を示している。ここで、フローティングゲートに蓄えられる電子により、メモリセルの特性が変化し、メモリセルに０．１μＡの電流が流れるときのゲート電圧を閾値電圧として定義する。図２６に示す特性Ａは、図２５に示す電位としてベリファイした場合を示している。このメモリセルは、図２６の特性Ａに従ってベリファイが完了する。これに対して、通常のリード及びプログラムベリファイリード時は、図２４に示すように、選択されたセルと隣接するセルのワード線の電位がＶｒｅａｄ＋Ｖｆｉｘ（例えば７Ｖ＋１．６Ｖ）と高い。このため、図２６の特性Ａとしてベリファイが完了していても、読み出し方式が変わることにより、図２６の特性Ｂに示すようになる。したがって、選択セルに隣接するセルのワード線のレベルを下げると、より低い閾値電圧でのベリファイが可能である。

また、図２に示す選択ゲートＳ１又はＳ２に隣接するセル（ワード線ＷＬ０，ＷＬ３１が接続されたセル）からデータを読み出す場合、セレクト線ＳＧＳ又はＳＧＤの電圧を下げることが出来ない。しかし、選択ゲートＳ１又はＳ２に隣接セルは特性が良くないことがある。このため、最近の製品において、選択ゲートＳ１又はＳ２と隣接するセルは、実際のデータを記憶するセルとしては用いられず、ダミーとして使用されるため問題ない。

さらに、全てのワード線を１本ずつ選択して読み出す場合、消去ベリファイ後、消去が不十分のセルが規定値以上存在するワード線には、消去電圧を供給し、消去が不十分のセルが規定値以下存在するワード線には、非消去電圧を供給して、再度消去動作を行い。これらの動作を繰り返して消去することも可能である。

また、全てのワード線を１本ずつ選択して読み出す場合、ソフトプログラム後、ソフトプログラムが不十分なセルが規定値以上存在するワード線には、書き込み電圧を供給し、ソフトプログラムが不十分なセルが規定値以下存在するワード線には、非書き込み電圧を供給して、再度ソフトプログラムを行う。これらの動作を繰り返してソフトプログラムを行うことも可能である。

上記第２の実施形態によれば、弱消去後、特定のワード線を用いて、通常のリード又はベリファイリードと同様に、弱消去ベリファイ、消去ベリファイ、ソフトプログラムベリファイを行っている。このため、高精度にメモリセルのデータを読み出すことができるため、消去不十分なセルの数を正確にカウントすることができる。したがって、次の消去のための消去電圧を正確に設定することが可能である。このため、消去パルスの印加回数をさらに抑制することができ、消去時間の短縮、及びメモリセルのストレスを緩和することができる。

また、図１４に示す弱消去ベリファイを使用しない従来例においても、１又は数本のワード線を選択状態として、通常の読み出し、又はソースフロワー方式を使用することも可能である。さらに、１本又は数本のワード線を選択状態として、順次スキャンしてベリファイ読み出しを行い、読み出し結果を合算させても良い。このように、合算させることで、選択したブロック内のセルに対してベリファイを確実に行うことができる。

（第３の実施形態）
図２３は、第３の実施形態に係る消去シーケンスを示している。第３の実施形態において、第２の実施形態と同一部分には同一符号を付している。第２の実施形態は、低い消去電圧を用いて、弱消去を行った後、ブロック内の特定のワード線のみについて、通常のリード及びプログラムベリファイリードを用いて弱消去ベリファイを行い、この弱消去ベリファイレベルより高いセルの数をカウントし、このカウント値に応じて、消去電圧を設定して、次の消去動作を行った。

これに対して、第３の実施形態は、弱消去ベリファイレベルを僅かずつ変えて複数回読み出し、閾値電圧分布の中心を調べ、この閾値電圧分布の中心のレベルに応じて、消去電圧を設定して、次の消去動作を行う。弱消去ベリファイレベルを僅かずつ変えて複数回読み出すリード方法は、通常のリード及びプログラムベリファイリードと全く同じである。

すなわち、図２３に示すように、先ず、低い消去電圧を用いて、弱消去が行われる（Ｓ４１）。この後、ブロック内の特定の１つのワード線のみについて、通常のリード及びプログラムベリファイリードを用いて弱消去ベリファイが行われる（Ｓ５１）。この弱消去ベリファイは、第２の実施形態と同様に、特定の複数のワード線を用いて行うことも可能である。次に、カウンタ９により、弱消去ベリファイレベルより高いセルの数がカウントされる（Ｓ４３）。この後、カウント値が閾値電圧分布の中心かどうかが判別される（Ｓ５２）。すなわち、例えばカウンタ９のカウント値が前回のカウント値と比較され、カウント値が最大となったかどうかが判別される。このため、カウント値は、例えばレジスタを用いて保持される。この判別の結果、カウント値が最大に達していない場合、リードレベル、すなわち、弱消去ベリファイレベルが僅かに増加される（Ｓ５３）。この増加された弱消去ベリファイレベルを用いて、再度、特定のワード線について弱消去ベリファイ（Ｓ５１）、セル数のカウント（Ｓ４３）、閾値電圧分布の中心かどうかが判別される（Ｓ５２）。この結果、閾値電圧分布の中心である場合、カウント値に応じて次の消去電圧が設定される（Ｓ４４）。この後、設定された消去電圧により消去動作（Ｓ３２）、ベリファイ動作（Ｓ３４）、ソフトプログラムシーケンス（Ｓ３６）、ソフトプログラムベリファイ（Ｓ３７）が行われる。ソフトプログラム動作は、必要ない場合、省略することが可能である。

上記第３の実施形態によれば、弱消去後、弱消去ベリファイレベルを変えて特定のワード線に接続されたメモリセルの閾値電圧をベリファイし、弱消去ベリファイレベルを越えているセルの数をカウントし、このカウント値より、閾値電圧分布の中心を検出し、この閾値電圧分布の中心に応じて、次の消去電圧を設定している。このため、次の消去電圧を一層確実に設定することができるため、少ない消去パルス数によりメモリセルを消去することができる。このため、消去時間を短縮できるとともに、メモリセルのストレスを軽減することが可能である。

無論、１本又は数本のワード線を選択状態として、通常の読み出し、又はソースフロワー方式を使用することも可能である。また、１本又は数本のワード線を選択状態として、順次スキャンしてベリファイ読み出しを行い、読み出し結果を合算させても良い。このように、合算させることで、選択したブロック内のセルに対してベリファイを確実に行うことが出来る。

尚、図２０、２２、２３のステップ３４は、全てのメモリセル、ステップ３６中のステップ３６ｄ（図１４に記載）、及びステップ３８は、全てのＮＡＮＤストリングと記載した。しかし、これに限らず、図１４と同様に、例えば規定値を設け、ベリファイをパスしないメモリセル又はＮＡＮＤストリングの数が、規定値以下かどうかを判別するように構成することも可能である。

また、図２２、図２３も、図２０と同様に、ステップＳ３４において、ベリファイがパスしない場合、消去不十分なメモリセルの数をカウントし、このカウント値に応じて、消去電圧を変更することも可能である。また、このビット数のカウントは、消去ベリファイＳ３３の直後に行ってもよい。

図１４に示す従来例、及び図２０、図２２、図２３に示す実施形態において、消去動作は、図１５に示すタイミングにより、選択されたブロック内の全てのセルについて一括して行われる。

図３１は、図２、図３に示すメモリセルアレイとローデコーダの一例を示している。前述したように、選択ゲートの隣のセルは特性が悪いことが知られている。このため、選択ゲートの隣のセルはダミーとして使用し、データ記憶用のセルとして使用しないようにしている。しかし、消去動作はブロック単位で行うため、ブロック内の全てのセルが消去され、この後、必要に応じてブロック内の全てのセルが同時にソフトプログラムされる。このため、ダミーセルも劣化する。ダミーセルは、選択ゲートの隣にあるため、特性が他のセルよりも悪いことがあり、正常なセルに比べて一層劣化する場合がある。

図３２は、従来のダミーセルも消去動作を行う場合の波形である。しかし、図３３に示すように、消去動作中のダミーセルのワード線ＷＬＤＤ、ＷＬＤＳの電圧を例えば０．５Ｖ又は１Ｖにすると消去が緩和される。このため、消去が僅かしか行われず、ダミーセルの劣化を防止できる。さらに消去を緩和するには、ワード線に高い電圧を加えればよい。しかし、選択ブロックのローデコーダを選択するトランジスタのゲートに供給される信号TransferGは、消去動作時にＶｄｄとなっている。このため、このトランジスタを介してＶｄｄより高い電圧をワード線に供給することが困難である。

そこで、図３４に示すように、選択ブロックのローデコーダを選択するトランジスタのゲートに供給される信号TransferGをＶｄｄより高い電圧、例えばリード時と同じ電圧ＶｒｅａｄＨとすることにより、Ｖｄｄより高い電圧をワード線に供給することが可能である。

さらに、図３５に示すように、選択ブロックのローデコーダを選択するトランジスタのゲートに供給される信号TransferGをＶｄｄとし、ダミーワード線ＷＬＤＤ、ＷＬＤＳの駆動回路をＶｄｄとする。すると、ダミーセルのローデコーダを選択するトランジスタのみオフし、ダミーワード線ＷＬＤＤ、ＷＬＤＳの電位がカップリングにより高い電圧となるため、ダミーセルを非選択状態にすることができる。しかし、この場合、ダミーセルのワード線が高い電位となるため、ダミーセルの隣のセルのワード線がカップリングによりＶｓｓより高い電位となるため、消去が遅くなる可能性がある。

この場合、図３６に示すように、ダミーワード線ＷＬＤＤ、ＷＬＤＳの隣のワード線ＷＬ０，ＷＬ３１にＶｓｓを供給し、その他のワード線ＷＬ１〜ＷＬ３０に所定の少し低い電圧、例えば０．５Ｖ又は１Ｖを供給し、僅かに消去されにくくして、ダミーワード線の隣のワード線ＷＬ０，ＷＬ３１のセルと、その他のワード線ＷＬ１〜ＷＬ３０の消去を等しくする。

尚、このようにして、ダミーワード線の消去を緩和したり、非消去にした場合、又は、緩和しない場合においても、ダミーセルは他のセルと特性が異なるため、本来の消去レベルまで消去されず、ベリファイ動作が正常に行われなくなることがある。この場合、消去ベリファイやソフトプログラムベリファイの読み出し時に、ダミーワード線には、選択ワード線に供給する電位より高い電位、例えばＶｄｄやＶｒｅａｄなどを供給し、ベリファイ対象から除いてもよい。

その他、本発明は、上記実施形態に限定されるものではなく、発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。

１…メモリセルアレイ、７…制御信号及び制御電圧発生回路、９…カウンタ、１０…データ記憶回路。

Claims (6)

1. 直列接続された複数のメモリセルを有するＮＡＮＤストリングを複数有し、第１の方向に並んだ前記複数のメモリセルに共通接続されたワード線と、それぞれの前記ＮＡＮＤストリングの一端に接続されたビット線とを有するメモリセルアレイと、
   複数の前記ワード線、及び複数の前記ビット線の電位を制御する制御回路を具備し、
   前記制御回路は、消去動作により、前記複数のメモリセルを一括して消去し、前記ワード線のうち、特定のワード線により選択されるメモリセルの閾値電圧を第１のベリファイレベルによりベリファイし、前記第１のベリファイレベルは、全てのワード線を一括してベリファイする場合の第２のベリファイレベルよりオフセットしていることを特徴とする半導体記憶装置。
2. 直列接続された複数のメモリセルを有するＮＡＮＤストリングを複数有し、第１の方向に並んだ前記複数のメモリセルに共通接続されたワード線と、それぞれの前記ＮＡＮＤストリングの一端に接続されたビット線とを有するメモリセルアレイと、
   複数の前記ワード線、及び複数の前記ビット線の電位を制御する制御回路を具備し、
   前記制御回路は、消去動作により、複数の前記ワード線のうち、ｎ個のワード線に接続されたメモリセルを一括して消去し、前記ｎ個のワード線のうち、特定のワード線により選択されるメモリセルの閾値電圧がベリファイレベルに達したかどうかベリファイすることを特徴とする半導体記憶装置。
3. 複数のワード線、及び複数のビット線に接続された複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、
   複数の前記ワード線、及び複数の前記ビット線の電位を制御する制御回路を具備し、
   前記制御回路は、消去動作により、複数の前記ワード線のうち、ｎ個のワード線に接続されたメモリセルを一括して消去した後、複数の前記ワード線のうち、ｎ個のワード線に接続されたメモリセルを一括して書き込み動作を行い、前記ｎ個のワード線のうち、特定のワード線により選択されるメモリセルの閾値電圧がベリファイレベルに達したかどうかベリファイすることを特徴とする半導体記憶装置。
4. 前記特定のワード線は、１又は複数のワード線であることを特徴とする請求項２又は３記載の半導体記憶装置。
5. 前記特定のワード線は、各々が隣り合った、少なくとも３本のワード線であることを特徴とする請求項２又は３記載の半導体記憶装置。
6. 前記特定のワード線により選択されるメモリセルの隣のメモリセルには、読み出し動作時に供給される電圧より低い電圧が供給されることを特徴とする請求項２又は３記載の半導体記憶装置。

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