KR101097687B1

KR101097687B1 - 소거 시간을 단축하는 것이 가능한 반도체 기억 장치

Info

Publication number: KR101097687B1
Application number: KR1020080125817A
Authority: KR
Inventors: 노보루 시바따
Original assignee: 가부시끼가이샤 도시바
Priority date: 2007-12-13
Filing date: 2008-12-11
Publication date: 2011-12-22
Also published as: US20240047001A1; JP2012195051A; JP2009163782A; KR20090063133A

Abstract

메모리 셀 어레이는, 복수의 워드선, 및 복수의 비트선에 접속된 복수의 메모리 셀이 매트릭스 형상으로 배치되어 있다. 제어 회로는, 복수의 워드선, 및 복수의 비트선의 전위를 제어한다. 제어 회로는, 소거 동작 시에, 제1 소거 전압에 의해 복수의 메모리 셀 중, n개(2 이상의 자연수)의 메모리 셀을 동시에 소거하고, 제1 베리파이 레벨에 의해 베리파이 동작을 행하고, 제1 베리파이 레벨을 초과하는 셀의 수 k(k≤n)를 구하고, 이 수에 따라서, 제2 소거 전압을 결정하고, 제2 소거 전압에 의해 다시 소거를 행한다.

반도체 기억 장치, 워드선, 비트선, 제어 회로, 메모리 셀, 소거 전압, 베리파이

Description

소거 시간을 단축하는 것이 가능한 반도체 기억 장치 {SEMICONDUCTOR MEMORY DEVICE CAPABLE OF REDUCING ERASING TIME}

<관련 출원>

본 출원은 일본 특허 출원 제2007-322415호(2007년 12월 13일) 및 일본 특허 출원 제2007-338363호(2007년 12월 27일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.

본 발명은, 1개의 메모리 셀에 복수의 데이터를 기억하는 것이 가능한 반도체 기억 장치에 관한 것이다.

불휘발성 반도체 기억 장치로서, NAND형 플래시 메모리가 개발되어 있다. 이 NAND형 플래시 메모리는, 로우 방향으로 배열된 복수의 셀 모두, 또는 절반수의 셀이 각각 비트선에 접속된다. 각 비트선은, 기입, 및 읽어내기 데이터를 기억하는 래치 회로에 접속되고, 로우 방향으로 배열된 모든 셀, 또는 절반수의 셀(예를 들면 2∼4kB의 셀)이 일괄하여 기입 또는 읽어내기 동작된다. 소거 동작은, 메모리 셀의 임계값 전압을 마이너스로 하고, 기입 동작에 의해 메모리 셀 내에 전자를 주입함으로써 임계값 전압을 플러스로 한다. 이 소거 동작은, 복수의 NAND 스트링을 포함하는 블록 단위(예를 들면 1MB의 셀)로 실행된다(예를 들면 일본 특허 공개 제2004-192789호 공보 참조).

여기에서, 소거 동작에 의해, 메모리 셀이 깊게 소거되고, 메모리 셀의 임계값 전압이 크게 마이너스로 된 경우, 셀에 큰 스트레스가 가해져 열화가 진행된다. 이 때문에, 데이터 리텐션 특성이 악화된다고 하는 문제가 있다. 따라서, 되도록이면 얕게 소거할 필요가 있다. 그러나, 소거 전압을 낮게 한 경우, NAND형 플래시 메모리는, 기입 및 소거 동작을 반복하면, 소거되기 어려워지는 문제가 있다. 이 때문에, 얕은 소거를 행하는 경우, 소거 전압을 낮게 하고, 조금씩 소거 전압을 스텝 업시켜 조금씩 소거시키는 방법이 있다. 그러나, 이 경우, 소거 시간이 증대되고, 또한, 몇번이나 소거 펄스가 셀에 인가되기 때문에, 셀에 스트레스가 가해진다고 하는 문제가 있다.

따라서, 셀의 소거 검증 시에 소거된 셀의 수를 확인하여, 소거된 셀의 수가 설정된 수보다 적은 경우, 소거 펄스 폭 또는 소거 전압을 증가시켜 소거를 행하고, 소거된 셀의 수가 설정된 수보다 많은 경우, 소거 펄스 폭 혹은 소거 전압을 감소시켜 소거를 행함으로써, 공정이나 동작 환경에 따라서 변하는 소거 속도를 일정하게 유지하여, 과소거를 방지하는 기술이 개발되어 있다(예를 들면 일본 특허 공개 제2002-25283호 공보 참조).

또한, 소거 베리파이는 NAND 스트링 단위로 행하기 때문에, 1워드선마다의 리드에 비하여 베리파이 정밀도가 나쁘다고 하는 문제를 갖고 있다. 따라서, 소거 시간의 단축 및 고신뢰성의 확보를 실현할 수 있는 불휘발성 반도체 기억 장치가 개발되어 있다(예를 들면 일본 특허 공개 제2002-157890호 공보 참조).

그러나, 이들은 충분한 것이 아니라, 한층 더 소거 시간의 단축 및 소거 베리파이 정밀도의 향상이 요망되고 있다.

본 발명에 따르면, 1개의 메모리 셀에 복수의 데이터를 기억하는 것이 가능하고, 한층 더 소거 시간의 단축 및 소거 베리파이 정밀도가 향상된 반도체 기억 장치를 제공하는 데 있다.

본 발명의 제1 측면에 따르면,

복수의 워드선, 및 복수의 비트선에 접속된 복수의 메모리 셀이 매트릭스 형상으로 배치된 메모리 셀 어레이와,

복수의 상기 워드선, 및 복수의 상기 비트선의 전위를 제어하는 제어 회로를 포함하는 반도체 기억 장치로서,

상기 제어 회로는, 소거 동작 시에, 제1 소거 전압에 의해 복수의 상기 메모리 셀 중, n개(2 이상의 자연수)의 메모리 셀을 동시에 소거하고, 제1 베리파이 레벨에 의해 베리파이 동작을 행하여, 상기 제1 베리파이 레벨을 초과하는 셀의 수 k(k≤n)(k는 1 이상의 자연수)를 구하고, 이 수에 따라서, 제2 소거 전압을 결정하고, 상기 제2 소거 전압에 의해 제2 소거 동작을 행하는 반도체 기억 장치를 제공한다.

본 발명의 제2 측면에 따르면,

상기 제어 회로는, 소거 동작에 의해, 상기 복수의 메모리 셀을 일괄하여 소거하고, 상기 워드선 중, 특정한 워드선에 의해 선택되는 메모리 셀의 임계값 전압을 제1 베리파이 레벨에 의해 베리파이하고, 상기 제1 베리파이 레벨은, 모든 워드선을 일괄하여 베리파이하는 경우의 제2 베리파이 레벨로부터 오프셋되어 있는 반도체 기억 장치를 제공한다.

본 발명의 제3 측면에 따르면,

상기 제어 회로는, 소거 동작에 의해, 복수의 상기 워드선 중, n개의 워드선에 접속된 메모리 셀을 일괄하여 소거하고, 상기 n개의 워드선 중, 특정한 워드선에 의해 선택되는 메모리 셀의 임계값 전압이, 상기 소거 동작에 의한 임계값 레벨에 도달하였는지 제1 베리파이 레벨에 의해 베리파이 동작을 행하는 반도체 기억 장치를 제공한다.

본 발명의 제4 측면에 따르면,

상기 제어 회로는, 소거 동작에 의해, 복수의 상기 워드선 중, n개의 워드선에 접속된 메모리 셀을 일괄하여 소거한 후, 상기 n개의 워드선에 접속된 메모리 셀을 일괄하여 기입 동작을 행하고, 상기 n개의 워드선 중, 특정한 워드선에 의해 선택되는 메모리 셀의 임계값 전압을 제1 베리파이 레벨에 의해 임계값 레벨에 도달하였는지의 베리파이 동작을 행하는 반도체 기억 장치를 제공한다.

이하, 본 발명의 실시 형태에 대하여, 도면을 참조하여 설명한다.

도 1은, 본 발명의 실시 형태에 적용되는 반도체 기억 장치, 예를 들면 4치(2비트)를 기억하는 것이 가능한 NAND형 플래시 메모리의 구성을 도시하고 있다.

메모리 셀 어레이(1)는, 복수의 비트선과 복수의 워드선과 공통 소스선을 포함하고, 예를 들면 EEPROM 셀로 이루어지는 전기적으로 데이터를 재기입 가능한 메모리 셀이 매트릭스 형상으로 배치되어 있다. 이 메모리 셀 어레이(1)에는, 비트선을 제어하기 위한 비트선 제어 회로(2)와 워드선 제어 회로(6)가 접속되어 있다.

비트선 제어 회로(2)는, 비트선을 통하여 메모리 셀 어레이(1) 중의 메모리 셀의 데이터를 읽어내거나, 비트선을 통하여 메모리 셀 어레이(1) 중의 메모리 셀 의 상태를 검출하거나, 비트선을 통하여 메모리 셀 어레이(1) 중의 메모리 셀에 기입 제어 전압을 인가하여 메모리 셀에 기입을 행한다. 비트선 제어 회로(2)에는, 컬럼 디코더(3), 데이터 입출력 버퍼(4)가 접속되어 있다. 비트선 제어 회로(2) 내의 데이터 기억 회로는 컬럼 디코더(3)에 의해 선택된다. 데이터 기억 회로에 읽어내어진 메모리 셀의 데이터는, 상기 데이터 입출력 버퍼(4)를 통하여 데이터 입출력 단자(5)로부터 외부에 출력된다. 데이터 입출력 단자(5)는, 예를 들면 메모리 칩 외부의 도시하지 않은 호스트에 접속된다. 이 호스트는 예를 들면 마이크로컴퓨터에 의해 구성되고, 상기 데이터 입출력 단자(5)로부터 출력된 데이터를 받는다. 또한, 호스트는, NAND형 플래시 메모리의 동작을 제어하는 각종 커맨드 CMD, 어드레스 ADD, 및 데이터 DT를 출력한다. 호스트로부터 데이터 입출력 단자(5)에 입력된 기입 데이터는, 데이터 입출력 버퍼(4)를 통하여, 컬럼 디코더(3)에 의해 선택된 데이터 기억 회로에 공급되고, 커맨드 및 어드레스는 제어 신호 및 제어 전압 발생 회로(7)에 공급된다.

워드선 제어 회로(6)는, 메모리 셀 어레이(1)에 접속되어 있다. 이 워드선 제어 회로(6)는, 메모리 셀 어레이(1) 중의 워드선을 선택하고, 선택된 워드선에 읽어내기, 기입 혹은 소거에 필요한 전압을 인가한다.

메모리 셀 어레이(1), 비트선 제어 회로(2), 컬럼 디코더(3), 데이터 입출력 버퍼(4), 및 워드선 제어 회로(6)는, 제어 신호 및 제어 전압 발생 회로(7)에 접속되고, 이 제어 신호 및 제어 전압 발생 회로(7)에 의해 제어된다. 제어 신호 및 제어 전압 발생 회로(7)는, 제어 신호 입력 단자(8)에 접속되고, 호스트로부터 제 어 신호 입력 단자(8)를 통하여 입력되는 제어 신호 ALE(어드레스 래치 인에이블), CLE(커맨드 래치 인에이블), WE(라이트 인에이블), RE(리드 인에이블)에 의해 제어된다.

상기 비트선 제어 회로(2), 컬럼 디코더(3), 워드선 제어 회로(6), 제어 신호 및 제어 전압 발생 회로(7)는 기입 회로, 및 읽어내기 회로를 구성하고 있다.

또한, 비트선 제어 회로(2)의 출력단에는 카운터(9)가 접속되어 있다. 이 카운터(9)는, 후술하는 바와 같이, 소거 시에 소거되지 않은 메모리 셀의 수를 카운트하는 것이다. 이 카운터(9)의 출력 신호는 상기 제어 신호 및 제어 전압 발생 회로(7)에 공급된다. 이 제어 신호 및 제어 전압 발생 회로(7)는, 카운터(9)의 출력 신호에 따라서 소거 전압을 변화시킨다.

도 2는, 도 1에 도시하는 메모리 셀 어레이(1) 및 비트선 제어 회로(2)의 구성을 도시하고 있다. 메모리 셀 어레이(1)에는 복수의 NAND 셀이 배치되어 있다. 1개의 NAND 셀은, 직렬 접속된 예를 들면 32개의 EEPROM으로 이루어지는 메모리 셀 MC와, 선택 게이트 S1, S2에 의해 구성되어 있다. 선택 게이트 S2는 비트선 BL0e에 접속되고, 선택 게이트 S1은 소스선 SRC에 접속되어 있다. 각 로우에 배치된 메모리 셀 MC의 제어 게이트는 워드선 WL0∼WL29, WL30, WL31에 공통 접속되어 있다. 또한, 선택 게이트 S2는 셀렉트선 SGD에 공통 접속되고, 선택 게이트 S1은 셀렉트선 SGS에 공통 접속되어 있다.

비트선 제어 회로(2)는 복수의 데이터 기억 회로(10)를 갖고 있다. 각 데이터 기억 회로(10)에는, 한쌍의 비트선(BL0e, BL0o), (BL1e, BL1o) … (BLie, BLio), (BL8ke, BL8ko)가 접속되어 있다.

메모리 셀 어레이(1)는, 파선으로 나타낸 바와 같이, 복수의 블록을 포함하고 있다. 각 블록은, 복수의 NAND 셀에 의해 구성되고, 예를 들면 이 블록 단위로 데이터가 소거된다. 또한, 소거 동작은, 데이터 기억 회로(10)에 접속되어 있는 2개의 비트선에 대하여 동시에 행해진다.

또한, 비트선이 1개 걸러 배치되고, 1개의 워드선에 접속된 복수의 메모리 셀(파선으로 둘러싸여진 범위의 메모리 셀)은, 1세그먼트를 구성한다. 이 세그먼트마다 데이터가 기입되고, 읽어내어진다.

리드 동작, 프로그램 베리파이 동작 및 프로그램 동작 시에 있어서, 데이터 기억 회로(10)에 접속되어 있는 2개의 비트선(BLie, BLio) 중 외부로부터 공급되는 어드레스 신호(YA0, YA1 … YAi … YA8k)에 따라서 1개의 비트선이 선택된다. 또한, 외부 어드레스에 따라서, 1개의 워드선이 선택된다.

또한, 외부 어드레스에 의해, 1개의 워드선이 선택되고, 도 2의 점선으로 나타내는, 2페이지가 선택된다. 이 2페이지의 절환은 어드레스에 의해 행해진다. 1셀에 2비트를 기억하는 경우에는 2페이지이지만, 1셀에 3비트를 기억하는 경우에는 3페이지, 1셀에 4비트를 기억하는 경우에는 4페이지 선택된다. 소거 동작은, 도 2의 점선으로 나타내고 있는 블록 단위로 행한다.

도 3은, 로우 방향으로 배열한 모든 셀을 일괄하여 기입하는 경우의 구성을 도시하고 있다. 이 예의 경우, 각 비트선 BL0, BL1 … BL8k-1, BL8k는, 각각 데이터 기억 회로(10)에 접속되고, 각 데이터 기억 회로(10)에는, 어드레스 신호 YA0, YA1 … YA8k-1, YA8k가 각각 공급되어 있다.

도 4a는 메모리 셀, 도 4b는 선택 게이트의 단면도를 도시하고 있다. 도 4a에서, 기판(51)(후술하는 P형 웰 영역(55))에는 메모리 셀의 소스, 드레인으로서의 n형 확산층(42)이 형성되어 있다. P형 웰 영역(55) 상에는 게이트 절연막(43)을 개재하여 부유 게이트(FG)(44)가 형성되고, 이 부유 게이트(44)의 위에는 절연막(45)을 개재하여 제어 게이트(CG)(46)가 형성되어 있다. 도 4b에서, P형 웰 영역(55)에는 소스, 드레인으로서의 n형 확산층(47)이 형성되어 있다. P형 웰 영역(55) 상에는 게이트 절연막(48)을 개재하여 제어 게이트(49)가 형성되어 있다.

도 5는, 제1 실시 형태에 대응하는 반도체 기억 장치의 단면도를 도시하고 있다. 예를 들면 P형 반도체 기판(51) 내에는, N형 웰 영역(52, 53, 54), P형 웰 영역(56)이 형성되어 있다. N형 웰 영역(52) 내에는 P형 웰 영역(55)이 형성되고, 이 P형 웰 영역(55) 내에 메모리 셀 어레이(1)를 구성하는 저전압 N채널 트랜지스터 LVNTr이 형성되어 있다. 또한, 상기 N형 웰 영역(53), P형 웰 영역(56) 내에, 데이터 기억 회로(10)를 구성하는 저전압 P채널 트랜지스터 LVPTr, 저전압 N채널 트랜지스터 LVNTr이 형성되어 있다. 상기 기판(51) 내에는, 비트선과 데이터 기억 회로(10)를 접속하는 고전압 N채널 트랜지스터 HVNTr이 형성되어 있다. 또한, 상기 N형 웰 영역(54) 내에는 예를 들면 워드선 구동 회로 등을 구성하는 고전압 P채널 트랜지스터 HVPTr이 형성되어 있다. 도 5에 도시한 바와 같이, 고전압 트랜지스터 HVNTr, HVPTr은, 저전압 트랜지스터 LVNTr, LVPTr에 비하여 예를 들면 두꺼운 게이트 절연막을 갖고 있다.

도 6은, 메모리 셀의 소거, 프로그램, 리드 시에 있어서, 도 5에 도시하는 각 부에 공급되는 전압의 예를 나타내고 있다.

도 7은, 도 2, 도 3에 도시하는 데이터 기억 회로(10)의 일례를 도시하는 회로도이다.

이 데이터 기억 회로(10)는, 프라이머리 데이터 캐시(PDC), 세컨더리 데이터 캐시(SDC), 다이나믹 데이터 캐시(DDC0), 다이나믹 데이터 캐시 Q(DDC1), 뎀포러리 데이터 캐시(TDC)를 갖고 있다. SDC, PDC, DDC0은, 기입 시에 입력 데이터를 유지하고, 읽어내기 시에 읽어내기 데이터를 유지하고, 베리파이 시에 일시적으로 데이터를 유지하고, 다치 데이터를 기억할 때에 내부 데이터의 조작에 사용된다. TDC는, 데이터의 읽어내기 시에 비트선의 데이터를 증폭하고, 일시적으로 유지함과 함께, 다치 데이터를 기억할 때에 내부 데이터의 조작에 사용된다.

SDC는, 래치 회로를 구성하는 클럭드 인버터 회로(61a, 61b), 및 트랜지스터(61c, 61d)에 의해 구성되어 있다. 트랜지스터(61c)는 클럭드 인버터 회로(61a)의 입력단과, 클럭드 인버터 회로(61b)의 입력단의 사이에 접속되어 있다. 이 트랜지스터(61c)의 게이트에는 신호 EQ2가 공급되어 있다. 트랜지스터(61d)는 클럭드 인버터 회로(61b)의 출력단과 접지 사이에 접속되어 있다. 이 트랜지스터(61d)의 게이트에는 신호 PRST가 공급되어 있다. SDC의 노드 N2a는, 컬럼 선택 트랜지스터(61e)를 통하여 입출력 데이터선 IO에 접속되고, 노드 N2b는, 컬럼 선택 트랜지스터(61f)를 통하여 입출력 데이터선 IOn에 접속된다. 이들 트랜지스터(61e, 61f)의 게이트에는 컬럼 선택 신호 CSLi가 공급되어 있다. SDC의 노드 N2a는, 트 랜지스터(61g, 61h)를 통하여 PDC의 노드 N1a에 접속되어 있다. 트랜지스터(61g)의 게이트에는 신호 BLC2가 공급되고, 트랜지스터(61h)의 게이트에는 신호 BLC1이 공급되어 있다.

PDC는, 클럭드 인버터 회로(61i, 61j) 및 트랜지스터(61k)에 의해 구성되어 있다. 트랜지스터(61k)는, 클럭드 인버터 회로(61i)의 입력단과 클럭드 인버터 회로(61j)의 입력단의 상호 간에 접속되어 있다. 이 트랜지스터(61k)의 게이트에는 신호 EQ1이 공급되어 있다. PDC의 노드 N1b는 트랜지스터(61l)의 게이트에 접속되어 있다. 이 트랜지스터(61l)의 전류 통로의 일단은 트랜지스터(61m)를 통하여 접지되어 있다. 이 트랜지스터(61m)의 게이트에는 신호 CHK1이 공급되어 있다. 또한, 트랜지스터(61l)의 전류 통로의 타단은 트랜스퍼 게이트를 구성하는 트랜지스터(61n, 61o)의 전류 통로의 일단에 접속되어 있다. 이 트랜지스터(61n)의 게이트에는 신호 CHK2n이 공급되어 있다. 또한, 트랜지스터(61o)의 게이트는 상기 클럭드 인버터 회로(61a)의 출력단에 접속되어 있다. 트랜지스터(61n, 61o)의 전류 통로의 타단에는, 배선 COMi가 접속되어 있다. 이 배선 COMi는 전체 데이터 기억 회로(10)에 공통인 배선이며, 전체 데이터 기억 회로(10)의 베리파이가 완료된 경우, 배선 C0Mi의 전위는 하이 레벨로 된다. 즉, 후술하는 바와 같이, 베리파이가 완료되면, PDC의 노드 N1b가 로우 레벨로 된다. 이 상태에서, 신호 CHK1, CHK2n을 하이 레벨로 하면, 베리파이가 완료되어 있는 경우, 배선 COMi의 전위는 하이 레벨로 된다.

또한, 상기 TDC는, 예를 들면 MOS 캐패시터(61p)에 의해 구성되어 있다. 이 캐패시터(61p)는, 일단이 상기 트랜지스터(61g, 61h)의 접속 노드 N3에 접속되고, 타단에 신호 BOOST가 공급된다. 또한, 접속 노드 N3에는, 트랜지스터(61q)를 통하여 DDC0이 접속되어 있다. 트랜지스터(61q)의 게이트에는, 신호 REG0이 공급되어 있다.

DDC0은, 트랜지스터(61r, 61s)에 의해 구성되어 있다. 트랜지스터(61r)의 전류 통로의 일단에는 신호 VREG가 공급되고, 타단은 상기 트랜지스터(61q)의 전류 통로에 접속되어 있다. 이 트랜지스터(61r)의 게이트는 트랜지스터(61s)를 통하여 상기 PDC의 노드 N1a에 접속되어 있다. 이 트랜지스터(61s)의 게이트에는 신호 DTG0이 공급되어 있다.

DDC1은, 트랜지스터(61Qr, 61Qs)에 의해 구성되어 있다. 트랜지스터(61Qr)의 전류 통로의 일단에는 신호 VREG가 공급되고, 타단은 상기 트랜지스터(61Qq)를 통하여 접속 노드 N3에 접속되어 있다. 트랜지스터(61Qq)의 게이트에는, 신호 REG1이 공급되어 있다. 트랜지스터(61Qr)의 게이트는 트랜지스터(61Qs)를 통하여 상기 PDC의 노드 N1a에 접속되어 있다. 이 트랜지스터(61Qs)의 게이트에는 신호 DTG1이 공급되어 있다.

또한, 상기 접속 노드 N3에는 트랜지스터(61t, 61u)의 전류 통로의 일단이 접속되어 있다. 트랜지스터(61u)의 전류 통로의 타단에는 신호 VPRE가 공급되고, 게이트에는 BLPRE가 공급되어 있다. 상기 트랜지스터(61t)의 게이트에는 신호 BLCLAMP가 공급되어 있다. 이 트랜지스터(61t)의 전류 통로의 타단은 트랜지스터(61v)를 통하여 비트선 BLo의 일단에 접속되고, 트랜지스터(61w)를 통하여 비트 선 BLe의 일단에 접속되어 있다. 비트선 BLo의 타단은 트랜지스터(61x)의 전류 통로의 일단에 접속되어 있다. 이 트랜지스터(61x)의 게이트에는 신호 BIASo가 공급되어 있다. 비트선 BLe의 타단은 트랜지스터(61y)의 전류 통로의 일단에 접속되어 있다. 이 트랜지스터(61y)의 게이트에는 신호 BIASe가 공급되어 있다. 이들 트랜지스터(61x, 61y)의 전류 통로의 타단에는, 신호 BLCRL이 공급되어 있다. 트랜지스터(61x, 61y)는, 신호 BIASo, BIASe에 따라서 트랜지스터(61v, 61w)와 상보적으로 온으로 되고, 비선택의 비트선에 신호 BLCRL의 전위를 공급한다.

상기 각 신호 및 전압은, 도 1에 도시하는 제어 신호 및 제어 전압 발생 회로(7)에 의해 생성되고, 이 제어 신호 및 제어 전압 발생 회로(7)의 제어에 기초하여, 이하의 동작이 제어된다.

또한, 도 3에 도시하는 데이터 기억 회로(10)는, 도 7에 도시하는 구성과 마찬가지이며, 비트선과의 접속만이 상위하다. 즉, 도 7에 도시한 바와 같이, 트랜지스터(61t)의 타단부에는, 예를 들면 트랜지스터(61v)만이 접속되고, 이 트랜지스터(61v)를 통하여 비트선 BLe 또는 BLo가 접속된다.

본 메모리는, 다치 메모리이며, 1셀에 2비트의 데이터를 기억할 수 있다. 2비트의 절환은 어드레스(제1 페이지, 제2 페이지)에 의해 행한다. 1셀에 2비트를 기억하는 경우, 2페이지이지만, 1셀에 3비트를 기억하는 경우, 어드레스(제1 페이지, 제2 페이지, 제3 페이지)에 의해 절환한다. 또한, 1셀에 4비트를 기억하는 경우에는, 어드레스(제1 페이지, 제2 페이지, 제3 페이지, 제4 페이지)에 의해 절환한다.

도 8은, 메모리 셀의 데이터와 메모리 셀의 임계값 전압의 관계를 나타내고 있다. 이하, 1셀에 2비트를 기억하는 4치의 경우에 대하여 설명한다. 소거 동작을 행하면 메모리 셀의 데이터는 "0"으로 된다. 제1 페이지와 제2 페이지의 기입에서, 메모리 셀의 데이터는 데이터 "0", "1", "2", "3"으로 된다. 본 실시 형태에서, 메모리 셀의 데이터는 임계값 전압이 낮은 쪽으로부터 높은 쪽으로 정의되어 있다.

<읽어내기 동작>

도 8에 도시한 바와 같이, 데이터의 기입 후, 메모리 셀의 데이터는, "0", "1", "2", "3" 중 어느 하나에 있다. 이 때문에, "a", "b", "c"의 레벨에서 읽어내기 동작을 행함으로써 데이터를 읽어낼 수 있다.

도 9는, 리드 시퀀스의 플로우차트를 나타내고 있다. 우선, 읽어내기 레벨 "a"에서 읽어내고(S11), 이 후, 읽어내기 레벨 "b"에서 읽어내고(S12), 또한 읽어내기 레벨 "c"에서 읽어내기 동작을 행한다(S13). 이에 의해, 2비트의 데이터를 셀로부터 읽어낼 수 있다.

도 10은, 리드 및 베리파이 리드의 동작 파형을 나타내고 있다. 도 10을 이용하여 읽어내기 동작에 대하여 설명한다. 우선, 선택되어 있는 셀의 웰, 소스선, 비선택 비트선을 전압 Vx로 함과 동시에, 선택 워드선에 리드 시의 전위 "a", "b", "c"(예를 들면 "a"=0V)를 공급하고, 선택 블록의 비선택 워드선에 Vread+Vx, 선택 블록의 셀렉트선 SGD에 Vsg(Vdd+Vth)+Vx, 셀렉트선 SGS에 Vss를 각각 공급한다. 여기에서, Vdd는 전원 전압, Vth는 n채널 MOS 트랜지스터의 임계값 전압, Vx는 소정의 전압이다. 도 7에 도시하는 데이터 기억 회로의 Vpre에 Vdd(예를 들면 2.5V), BLPRE에 Vsg(=Vdd+Vth), 신호 BLCLAMP에 예를 들면 (0.6V+Vth+Vx)의 전압을 일단 공급하고, 비트선을 예를 들면 (0.6V+Vx)에 프리차지한다. 다음으로, 셀의 소스측의 셀렉트선 SGS를 Vdd+Vx로 한다. 메모리 셀의 임계값 전압이 "a" 또는 "b", "c"(예를 들면 "a"=0V)보다 높을 때, 셀은 오프한다. 이 때문에, 비트선은 H 레벨(하이 레벨)(예를 들면 1.6V)인 채이다. 또한, 메모리 셀의 임계값 전압이 "a" 또는 "b", "c"보다 낮을 때, 셀은 온한다. 이 때문에, 비트선은 방전되고, 소스선과 동전위, 즉 접지 전위 Vx로 된다.

여기에서, 도 7에 도시하는 데이터 기억 회로(10)의 신호 BLPRE를 일단 Vsg(=Vdd+Vth)로 하고, TDC의 노드 N3을 전원 전압 Vdd에 프리차지한 후, 신호 BOOST를 접지 전위 Vss로부터 Vdd로 한다. 이에 의해 TDC의 노드 N3은 2Vdd로 된다. 다음으로, 신호 BLCLAMP에 예를 들면 (0.45V+Vth+Vx)의 전압을 공급한다. TDC의 노드 N3은 비트선의 전위가 0.45V+Vx보다 낮은 경우 L 레벨(로우 레벨)로 되고, 비트선의 전위가 0.45V+Vx보다 높은 경우, H 레벨인 채로 된다. 여기에서, BLCLAMP를 VSS로 하여 OFF한 후, 신호 BOOST를 Vdd로부터 Vss로 한 후, 신호 BLC1=Vsg(=Vdd+Vth)로 하여, TDC의 전위를 PDC에 읽어들인다. 셀의 임계값 전압이, "a", "b", "c"의 레벨보다 낮은 경우, PDC는 L 레벨, 높은 경우, PDC는 H 레벨로 되고, PDC의 데이터가 읽어내어진다.

<프로그램 및 프로그램 베리파이>

도 11은, 프로그램 동작의 플로우차트를 나타내고 있다. 프로그램 동작은, 우선, 어드레스를 지정하고, 예를 들면 도 3에 나타내는 2페이지가 선택된다. 본 메모리는, 제1 페이지와 제2 페이지를 동시에 기입한다. 기입하고자 하는 제1 페이지의 데이터가 외부로부터 입력되고, 모든 데이터 기억 회로(10) 내의 SDC에 기억된다(S21). 이 후, 전송 커맨드가 입력되면, 모든 데이터 기억 회로(10) 내의 SDC의 데이터가 PDC에 전송된다(S22). 마찬가지로 하여, 제2 페이지의 데이터가 외부로부터 입력되고, 모든 데이터 기억 회로(10) 내의 SDC에 기억된다. 이 후, 데이터 조작이 행해지고, SDC, PDC, DDC0에 데이터가 세트된다(S23). 다음으로, 프로그램 동작이 실행된다.

<프로그램 동작>(S24)

도 12는, 프로그램 동작의 파형도를 나타내고 있다. 우선, 도 7에 도시하는 데이터 기억 회로(10)의 신호 BLC1을 Vdd+Vth로 하면, PDC에 데이터 "1"(기입을 행하지 않음)이 기억되어 있을 때, 비트선이 Vdd로 되고, PDC에 데이터 "0"(기입을 행함)이 기억되어 있을 때, 비트선이 Vss로 된다. 또한, 선택된 워드선에 접속되고, 비선택 페이지(비트선이 비선택)의 셀은 기입이 행해져서는 안된다. 이 때문에, 이들 셀에 접속되어 있는 비트선도, 데이터 "1"과 동일하게 Vdd로 설정된다.

여기에서, 선택되어 있는 블록의 셀렉트선 SGD를 Vdd, 선택 워드선에 프로그램 전압 VPGM(20V), 비선택 워드선에 VPASS(10V)를 공급한다. 비트선이 Vss로 되어 있는 경우, 셀의 채널이 Vss, 워드선이 VPGM으로 되기 때문에, 기입이 행해진다. 한편, 비트선이 Vdd로 되어 있는 경우, 셀의 채널이 Vss가 아니라 VPGM을 올리게 된다. 이 때문에, 커플링에 의해 VPGM/2 정도로 된다. 따라서, 이 셀은 프로그램되지 않는다. 이와 같이 하여 프로그램된 후, 메모리 셀의 데이터는 "0", "1", "2", "3" 중 어느 하나로 된다.

<프로그램 베리파이>

기입 후에 행해지는 프로그램 베리파이는, 리드 동작과 동일하다. 그러나, 이 경우, 도 8에 도시한 바와 같이, 선택 워드선에 리드 시의 전위 a, b, c보다 각각 조금 높은 전위 a', b', c'가 공급되고, 메모리 셀의 데이터가 읽어내어진다(S25, S26, S27). 이후 " "는 베리파이 전위를 나타내고, 리드의 전위보다 약간 높은 값으로 한다. 예를 들면 a=0V로 하면 a'=0.5V로 설정되어 있다. 프로그램 베리파이의 결과, 메모리 셀의 임계값 전압이 타겟의 임계값 레벨에 도달하고 있는 경우, PDC는 "1"로 세트되고, 차회의 기입 동작에서는, 비선택으로 된다(S28). 또한, 프로그램 베리파이의 결과, 메모리 셀의 임계값 전압이 타겟의 임계값 레벨에 도달하지 않은 경우, 프로그램 전압이 약간 업되고, 다시 프로그램이 행해진다(S28, S29, S24). 이러한 동작이, 모든 메모리 셀의 베리파이가 완료될 때까지 반복된다.

도 27은, 리드 시 및 베리파이 리드 시에, 선택 워드선에 전위 "a'", "b'", "c'"(a, b, c)의 전압을 연속하여 가한 경우의 선택 워드선과, 비선택 워드선의 파형을 나타내고 있다. "a"의 레벨에 기입하고 있는 셀은, 셀의 임계값이 낮기 때문에 빨리 기입이 완료된다. 이 때문에, "a"의 레벨에 기입하고 있는 셀이 없어지면, 이 "a"의 레벨에서의 베리파이 동작은 불필요해지기 때문에, "a"의 레벨에서의 베리파이는 생략하고, "b"와 "c"의 레벨에서의 베리파이 동작을 행한다.

도 28은, 베리파이 리드 시에, 선택 워드선에 전위 "b'", "c'"의 전압을 연 속하여 가한 경우의 선택 워드선과, 비선택 워드선의 파형을 나타내고 있다. 도 28의 "b'"의 레벨은, 비선택 워드선을 Vread로 동시에 올리기 위하여 워드선 간의 커플링을 받고, 도 27에 나타내는 "b'"의 레벨보다 상승되어 있다. 이 때문에, 베리파이를 생략한 경우, 도 29에 도시한 바와 같이 비선택 워드선이 Vread로 되고 나서, 선택 워드선이 안정될 때까지 충분히 시간을 취할 필요가 있다.

도 30은 도 29의 변형예로서, 도 30에 도시한 바와 같이, 일단, 선택 워드선의 레벨을 전의 레벨("a"의 레벨)로 설정하는 것도 가능하다. 또한, 베리파이를 생략하기 전, "a"의 레벨도 워드선 간의 커플링을 받아 상승하게 된다. 그러나, 리드 시도 동일하게 커플링을 받아 오르므로 문제는 없다.

<소거 동작>

소거 동작은, 도 3에 점선으로 나타내는 블록 단위로 행한다. 소거 후, 메모리 셀의 임계값 전압은, 도 13에 도시한 바와 같이, 최종적으로 데이터 "0"으로 된다. 그러나, 메모리 셀의 특성은 동일하지 않으며, 또한, 소거 전에 메모리 셀에 기억되어 있는 데이터에 대응한 임계값 전압에 따라서도 소거 특성이 상위하다. 따라서, 소거 동작 후, 소거 베리파이가 행해진다.

도 14는, 소거 동작의 플로우차트를 나타내고, 도 15는 소거 동작의 파형도를 나타낸다. 소거 동작은, 선택된 블록 내의 모든 셀에 대하여 일괄하여 행한다. 우선, 선택 블록의 웰에 소거 전압 Vera가 공급되고, 선택 블록의 전체 워드선에 접지 전위 Vss가 공급되어 소거 동작이 실행된다(S32). 다음으로, 소거 베리파이 동작이 행해진다(S33). 이 소거 베리파이 동작은, 예를 들면 소스 팔로워 방식에 의해, 선택된 블록 내의 모든 셀에 대하여 일괄하여 소거 베리파이가 행해진다. 이 결과, 모든 메모리 셀의 임계값 전압이 데이터 "0"의 임계값 전압에 도달하지 않은 경우, 즉, 베리파이가 패스하지 않은 경우, 소거 전압이 스텝 업되고(S34, S35), 소거 동작이 반복된다.

또한, 베리파이가 패스하는 경우, 과소거 상태의 셀에 대하여 임계값 전압을 약간 올리는 소프트 프로그램(S36), 및 소프트 프로그램 베리파이(S37)가 행해진다. 이 결과, 모든 NAND 스트링이 베리파이를 패스하지 않은 경우, 다시 소거 동작이 행해진다(S38, S32). 또한, 모든 NAND 스트링이 베리파이를 패스한 경우, 소거 동작이 종료된다. 또한, 소프트 프로그램이 불필요한 경우에는, 소프트 프로그램(S36), 소프트 프로그램 베리파이(S37) 및 판별 동작(S38)이 생략된다.

또한, 도 14의 스텝 S34는 모든 메모리 셀, 스텝 S36d, S38은 모든 NAND 스트링이라고 기재하였지만, 이것에 한하지 않고, 예를 들면 규정값을 설정하고, 이 규정값을, 베리파이를 패스하지 않은 메모리 셀 또는 NAND 스트링의 수가 규정값 이하인지의 여부를 판별하도록 구성하는 것도 가능하다.

여기에서, 상기 소스 팔로워 방식의 소거 베리파이에 대하여 설명한다.

도 16은, 소스 팔로워 방식의 소거 베리파이의 타이밍차트를 나타내고 있다. 이 소거 베리파이는, 선택된 블록 내의 짝수번째의 비트선에 접속된 전체 셀에 대하여, 일괄하여 베리파이하고, 이 후, 선택된 블록 내의 홀수번째의 비트선에 접속된 전체 셀에 대하여, 일괄하여 베리파이한다. 즉, 우선, 워드선에 소정의 전압을 가하고, 선택 블록의 짝수번째의 선택 비트선이 Vss로 설정되고, 홀수번째의 선택 비트선이 Vdd로 설정된다. 이와 함께, 소스가 Vdd로 설정되고, 소스측의 선택 게이트 SGS가 온으로 된다.

그러면, 선택 비트선의 전압은, 예를 들면 워드선의 전압이 0V, NAND 스트링 내의 셀의 임계값 전압이, -2V, -1.5V, -0.5V, -1V인 경우(실제로는, NAND 스트링은 32셀 또는 64셀 있음), Vg-Vth의 전압으로 된다. 이 때문에, 0V-(-0.5V(임계값 전압이 가장 얕은 셀의 임계값 전압))=0.5V로 된다. 여기에서, 도 7에 도시하는 TDC의 노드 N3을 Vdd에 프리차지한 후, 신호 BOOST를 Vss로부터 Vdd로 설정하고, TDC의 노드 N3을 2Vdd로 한 후, 신호 BLCLAMP를 예를 들면 0.8V+Vth로 설정한다. 비트선의 전압이 0.5V이기 때문에, TDC의 노드 N3은 L 레벨로 된다. 이 후, 신호 BOOST를 Vdd로부터 Vss로 설정하고, 신호 BLC1을 H 레벨로 설정하면, TDC의 노드 N3에 L 레벨이 래치된다.

한편, NAND 스트링 내의 셀의 임계값이, -2V, -1.5V, -1V, -1.1V인 경우, 비트선의 전압은, Vg-Vth=0V-(-1V(임계값 전압이 가장 얕은 셀의 임계값 전압))=1.0V로 된다. 여기에서, TDC의 노드 N3을 Vdd에 프리차지한 후, 신호 BOOST를 Vss로부터 Vdd로 설정하고, TDC를 2Vdd로 한 후, 신호 BLCLAMP를 예를 들면 0.8V+Vth로 설정한다. 그러면, 비트선의 전압이 1V이기 때문에, TDC의 노드 N3은 H 레벨로 된다. 이 후, 신호 BOOST를 Vdd로부터 Vss로 설정하고, 신호 BLC1을 H 레벨로 하면, TDC의 노드 N3에 H 레벨이 래치된다. 즉, 셀의 임계값 전압이, -0.8V 이하이면, TDC의 노드 N3이 H 레벨로 되고, -0.8V 이상이면 L 레벨로 된다.

이 후, 홀수번째의 비트선에 접속되어 있는 메모리 셀에 대해서도 짝수번째 의 비트선에 접속된 메모리 셀과 마찬가지로 베리파이가 실행된다. 이 후, 짝수번째와 홀수번째의 비트선에 접속되어 있는 메모리 셀의 베리파이 결과가 합쳐져, 선택 블록의 모든 셀이, 소거 베리파이 레벨에 도달하게 된다. 이 결과, 소거 베리파이 레벨에 도달하지 않은 경우, 다시 소거 전압을 증가하여 소거 동작이 실행된다.

이 후, 상기 소프트 프로그램 동작이 행해지고, 소거 후의 임계값 전압이 지나치게 깊어지지 않도록, 약한 기입이 행해진다. 이 소프트 프로그램 동작은, 도 17에 도시한 바와 같이, EASB(Erased Area Self Boost) 기입 방식을 채용하고 있는 경우, 다음의 문제가 있다. 즉, EASB 기입 방식의 경우, 소스선측의 셀로부터 기입된다. 예를 들면 워드선이 Vss로 설정되어 있는 셀의 소거 레벨이 지나치게 깊은 경우, 그 셀은 오프하지 않는다. 이 때문에, 데이터 "1"을 기입할 때(비기입 시), 프로그램 전압 Vpgm이 워드선에 공급되어 있는 셀의 바로 아래가 부팅되어 비기입으로 할 수 없게 된다. 따라서, 도 14에 도시한 바와 같이, 소거 동작 후에, 전체 워드선을 선택 상태로 하여 소프트 프로그램 동작을 행한다(S36). 이 후, 전체 NAND 스트링에 대하여 소프트 프로그램 베리파이를 행한다(S37). 이 소프트 프로그램 베리파이는, 소거 베리파이 동작(S33)과 완전히 동일하다. 그러나, 소프트 프로그램 베리파이 레벨은, 소거 베리파이 레벨의 -0.8V보다 얕고, 예를 들면 -0.5V이다. 이 때문에, 워드선의 전압을 0.3V로 하거나, 신호 BLCLAMP를 0.5V로 설정한다.

또한, 도 18에 도시한 바와 같이, 소프트 프로그램 베리파이는, NAND 스트링 내에서 소거 후의 임계값 전압이 가장 얕은 셀이 소프트 프로그램 베리파이 레벨 1을 초과한 경우, 그 셀에 대하여, 차회의 소프트 프로그램은 비기입으로 한다. 이와 같이 하여 모든 NAND 스트링의 셀이 소프트 프로그램 베리파이 레벨을 초과하도록 기입한다. 이 후, 소프트 프로그램 베리파이 레벨을 조금 더 올리고, 모든 셀이 이 조금 올린 소프트 프로그램 베리파이 레벨 2 이하로 되어 있는 것을 확인한다. 이 결과, 소프트 프로그램 베리파이 레벨 2 이하로 되어 있지 않은 경우, 다시 소거 동작을 행한다. 이 소프트 프로그램 동작은, 소거 중에 행하지 않아도, 프로그램 중에 레벨 "0"을 다 기입하여도 된다. 물론, 불필요한 경우에는 생략 가능하다.

<제1 실시 형태>

NAND형 플래시 메모리는, 소거 및 기입을 반복하면, 여간해서 소거하기 어렵게 되므로, 소거 전압을 올릴 필요가 있다. 따라서, 출하 시는, 어느 정도 소거 및 기입을 반복한 후라도 소거되도록, 소거 전압을 어느 정도 높게 할 필요가 있다. 그러나, 소거 전압이 높은 경우, 셀에 스트레스가 가해져 열화가 가속되게 된다고 하는 문제가 있다.

따라서, 제1 실시 형태는, 통상보다도 낮은 소거 전압으로 소거한 후, 소거 베리파이 동작에 의해, 블록 내의 NAND 스트링으로부터 일괄하여 데이터를 읽어내고, 어느 정도의 수의 메모리 셀이 소거되어 있지 않은지를 카운트한다. 이 카운트된 소거되지 않은 셀의 수에 따라서, 다음의 소거 전압이 설정되고, 이 설정된 소거 전압을 이용하여 소거 동작이 행해진다.

도 19는, 제1 실시 형태에 따른 임계값 전압 분포의 천이를 나타내고 있다. 도 19a에 도시하는 상태에서, 통상보다도 낮은 소거 전압에 의해, 약한 소거를 행한 경우, 도 19b에 도시한 바와 같이, 충분히 소거되지 않는 셀이 존재한다. 따라서, 약소거 베리파이 레벨을 초과하는 메모리 셀의 수를 카운트하고, 이 카운트 수에 따라서 다음 소거 전압이 정해진다. 이 요청된 소거 전압에 의해 소거를 행함으로써, 도 19c에 도시한 바와 같이, 메모리 셀의 임계값 전압 분포를 소거 베리파이 레벨 이하로 설정한다.

도 20은, 제1 실시 형태에 따른 소거 시퀀스를 도시하는 것이며, 도 14에 도시하는 소거 시퀀스와 동일 부분에는 동일 부호를 붙이고 있다.

제1 실시 형태의 경우, 우선, 통상보다 낮은 제1 소거 전압을 이용하여, 약한 소거가 행해진다(S41). 이 제1 소거 전압은, 종래의 소거 전압이, 예를 들면 22V인 것에 대하여, 예를 들면 20V로 설정되어 있다. 그러나, 이것에 한정되는 것이 아니며, 그 밖의 전압으로 설정하는 것도 가능하다. 이 후, 약소거 베리파이가 실행된다(S42). 이 약소거 베리파이는, 도 14에 도시하는 소거 베리파이와 마찬가지이지만, 워드선의 레벨 혹은 신호 BLCLAMP의 레벨을 바꾸어, 소거 베리파이보다 높은 제1 베리파이 레벨(약소거 레벨)에서 판단한다. 다음으로, 제1 베리파이 레벨보다 높은 메모리 셀을 포함하는 NAND 스트링의 수가 카운트된다(S43). 구체적으로는, 전술한 일괄 베리파이의 결과, 제1 베리파이 레벨보다 높은 임계값 전압을 갖는 메모리 셀을 포함하는 NAND 스트링에 접속된 데이터 기억 회로(10)의 PDC에는, H 레벨이 래치되어 있다. 이 PDC의 데이터는, SDC, 데이터선 IO, IOn 또는, 배선 COMi를 통하여 도 1에 도시하는 카운터(9)에 공급되고, 카운트된다(S43). 카운터(9)의 카운트값은, 제어 신호 및 제어 전압 발생 회로(7)에 공급된다. 이 제어 신호 및 제어 전압 발생 회로(7)는, 카운터(9)의 출력 신호에 따라서 다음 소거 동작에 사용되는 소거 전압을 설정한다(S44). 예를 들면 카운트값이 규정값보다 큰 경우, 소거 불충분한 메모리 셀이 많다. 이 경우, 소거 전압의 스텝 폭이 크게 설정되고, 소거 전압이 높게 설정된다. 이 후, 도 14에서 설명한 것과 마찬가지로 하여, 소거 동작(S32), 소거 베리파이(S33), 소프트 프로그램 동작(S36)이 실행된다. 또한, 소프트 프로그램 동작은, 필요없는 경우, 생략하는 것이 가능하다.

상기 제1 실시 형태에 따르면, 통상의 소거 전압보다 낮은 제1 소거 전압에 의해, 약한 소거를 행하고, 이 후, 통상의 소거 베리파이 레벨보다 높은 제1 소거 베리파이 전압에 의해 베리파이하고, 이 베리파이를 만족하지 않는 NAND 스트링의 수를 카운트하고, 이 카운트값에 따라서 다음 소거 전압을 설정하여 소거 동작을 행하고 있다. 이 때문에, 이 이후의 소거 동작에서, 메모리 셀에 인가되는 소거 펄스의 인가 횟수를 삭감할 수 있기 때문에, 소거 시간을 단축할 수 있음과 함께, 메모리 셀에 부여하는 스트레스를 저감할 수 있다. 게다가, 소거의 초기에서 적정한 소거 전압을 설정할 수 있기 때문에, 소거의 정밀도를 향상시킬 수 있다.

도 19a에 도시한 바와 같이, 소거 전의 임계값 분포가 "0"으로 되어 있는 메모리 셀의 수가 많은 경우, 또는 모든 메모리 셀이 "0"으로 되어 있는 경우, 약소거를 행한 후, 약소거 베리파이를 행하면, 이 레벨보다 임계값 레벨이 높은 셀의 수가 매우 적거나, 혹은 없어지게 된다. 이 경우, 소거 동작을 행하지 않고, 소거 베리파이 동작을 행한다. 그러나, 통상적으로, NAND형 플래시 메모리의 칩 외에 접속되는 마이크로컴퓨터에 의해 구성되는 호스트는, 소거를 행하였는지의 여부는 알고 있다. 이 때문에, 소거한 셀에 대하여, 다시 소거하는 것은 문제되지 않는 경우가 많다. 또한, 모든 데이터가 동일한 데이터로 되지 않도록, 칩 외의 호스트가 랜더마이즈되어 있는 경우가 많으므로, 모든 데이터가 "0"으로 되는 경우는 거의 일어나지 않기 때문에, 문제로 되지 않는다.

도 21은, 제1 실시 형태에 따른 소거 전압과 베리파이 전압의 관계를 나타내고 있다. 도 21a는 제1 실시 형태에 관한 것이고, 도 21b는 도 14에 나타내는 소거 동작을 도시하고 있다. 제1 실시 형태의 경우, 제1 소거 전압, 제1 소거 베리파이 레벨을 이용한 약소거 베리파이, 약소거 베리파이의 결과에 기초하여 제2 소거 전압이 설정되어 있다. 이 때문에, 2회째 이후의 소거 펄스의 전압을 적정하게 설정할 수 있다. 따라서, 도 21b에 도시하는 일반적인 소거에 비해, 소거 동작의 반복 횟수를 적게 할 수 있다.

또한, 도 20에 파선으로 나타낸 바와 같이, 스텝 S34에서, 베리파이가 패스하지 않는 경우, 소거 불충분한 메모리 셀의 수를 카운트하고, 이 카운트값에 따라서, 소거 전압을 변경하는 것도 가능하다. 또한, 이 비트수의 카운트는, 소거 베리파이 S33의 직후에 행하여도 된다.

<제2 실시 형태>

도 22는, 제2 실시 형태에 따른 소거 시퀀스를 도시하고 있다. 도 22에서, 도 20과 동일 부분에는 동일 부호를 붙이고 있다.

도 14, 또는 도 20에 도시하는 제1 실시 형태에서, 약소거 베리파이, 소거 베리파이, 소프트 프로그램 베리파이 1, 소프트 프로그램 베리파이 2는, 도 16에 도시하는 소스 팔로워 방식에 의해 전체 NAND 스트링을 일괄하여 베리파이하였다. 그러나, 이 소스 팔로워 방식의 읽어내기는, 통상의 리드 및 프로그램 베리파이 리드와 읽어내기 방법이 다르므로 정밀도가 낮다. 또한, 소거 동작은, 블록 내의 모든 셀을 소거하기 때문에, 대부분의 셀은 마찬가지로 소거되어 있을 것이다. 또한, 소거 후의 소프트 프로그램도, 블록 내의 모든 셀을 일괄하여 기입하기 때문에, 대부분의 셀은 마찬가지로 기입되어 있을 것이다. 이 때문에, 제2 실시 형태에서는, 블록 내의 특정한 워드선에 대해서만, 통상의 리드 및 프로그램 베리파이 리드를 이용하여 약소거 후의 베리파이를 행한다.

단, 1 또는 복수의 워드선을 선택 상태로 하고, 다른 워드선을 비선택 상태로 하여, 선택 워드선에 가하는 전압보다 높은 전압을 가하여, 예를 들면 소스 팔로워 방식에 의해 읽어내는 것도 가능하다.

예를 들면, 도 22에서, 우선, 제1 실시 형태와 마찬가지로 하여, 낮은 소거 전압을 이용하여, 약한 소거가 행해진다(S41). 이 후, 약소거 베리파이가 행해진다(S51). 이 약소거 베리파이는, 예를 들면 특정한 1개의 워드선, 또는 몇개의 워드선에 대하여, 소스 팔로워 방식, 또는 전술한 통상의 리드 및 프로그램 베리파이 리드와 마찬가지로 행해진다. 단, 제1 베리파이 레벨이 이용된다. 특정한 워드선은, 예를 들면 레이아웃 상의 이유에 의해, 미리 소거가 느린 셀의 위치를 알고 있는 경우, 이 셀을 선택하는 워드선이 이용된다.

이 후, 제1 실시 형태와 마찬가지로, 데이터 기억 회로(10)에 읽어내어진 약소거 베리파이 레벨보다 높은 메모리 셀의 수가 카운터(9)에 의해 카운트된다(S43). 소거 전압이 낮기 때문에, 약소거 베리파이 레벨보다 높은 임계값 전압을 갖는 메모리 셀의 수는 상당히 있다. 이 카운트값에 따라서, 제어 신호 및 제어 전압 발생 회로(7)에 의해, 다음 소거 전압이 설정된다(S44). 이 설정된 소거 전압에 의해, 다시 소거 동작이 행해진다(S32).

이 후, 소거 베리파이, 소프트 프로그램 동작이 제1 실시 형태와 마찬가지로 실행된다. 소프트 프로그램 동작은, 필요없는 경우, 생략하는 것이 가능하다.

또한, 약소거 베리파이, 소거 베리파이, 소프트 프로그램 베리파이에서, 워드선은 1개에 한정되는 것이 아니며, 몇개의 워드선을 동시에 선택하여 베리파이 읽어내기를 행하여도 된다. 또한, 1개 또는 몇개의 워드선을 순차적으로 스캔하여 베리파이 읽어내기를 행하고, 읽어내기 결과를 합산시켜도 된다. 이와 같이, 합산시킴으로써, 선택한 블록 내의 셀에 대하여 베리파이를 확실하게 행할 수 있다.

또한, 도 24는, 1개 또는 복수의 워드선을 선택하여 베리파이하는 경우에, 통상의 리드 및 프로그램 베리파이 리드시의 워드선 및 플로팅 게이트의 전위의 관계를 나타내고 있다. 도 24에서, 파선으로 둘러싸서 나타내는 선택된 셀의 플로팅 게이트는, 선택된 셀에 인접하는 셀의 워드선이 Vread+Vfix(예를 들면 7V+1.6V)로 높기 때문에, 선택 워드선이 예를 들면 0V이어도, 커플링에 의해, 예를 들면 1.2V 정도로 되어 있다. 약소거 베리파이, 소거 베리파이, 및 소프트 프로그램 베리파이에서, 셀의 임계값 전압은 낮은 값으로 되어 있다. 이 때문에, 비선택 셀의 워 드(WL)선에는, Vread+Vfix(예를 들면 7V+1.6V)로 높은 전압을 공급할 필요가 없다.

따라서, 도 25에 도시한 바와 같이, 선택된 셀과 인접하는 셀의 워드선을, 전압 VCGRV2, 예를 들면 0V로 한다. 그러면, 선택된 셀의 플로팅 게이트는, 도 24에 비하여 낮은 값, 예를 들면 0.1V로 된다. 이 상태에서, 선택 셀의 워드선을 VCGRV(예를 들면 0V)로 하여 베리파이를 행한다.

도 26은, 메모리 셀의 게이트 전압과 전류의 관계를 나타내고 있다. 여기에서, 플로팅 게이트에 축적되는 전자에 의해, 메모리 셀의 특성이 변화하고, 메모리 셀에 0.1μA의 전류가 흐를 때의 게이트 전압을 임계값 전압으로서 정의한다. 도 26에 나타내는 특성 A는, 도 25에 나타내는 전위로서 베리파이한 경우를 도시하고 있다. 이 메모리 셀은, 도 26의 특성 A에 따라서 베리파이가 완료된다. 이에 대하여, 통상의 리드 및 프로그램 베리파이 리드 시에는, 도 24에 도시한 바와 같이, 선택된 셀과 인접하는 셀의 워드선의 전위가 Vread+Vfix(예를 들면 7V+1.6V)로 높다. 이 때문에, 도 26의 특성 A로서 베리파이가 완료되었어도, 읽어내기 방식이 변함으로써, 도 26의 특성 B에 나타낸 바와 같이 된다. 따라서, 선택 셀에 인접하는 셀의 워드선의 레벨을 내리면, 보다 낮은 임계값 전압에서의 베리파이가 가능하다.

또한, 도 2에 도시하는 선택 게이트 S1 또는 S2에 인접하는 셀(워드선 WL0, WL31이 접속된 셀)로부터 데이터를 읽어내는 경우, 셀렉트선 SGS 또는 SGD의 전압을 내리는 것이 불가능하다. 그러나, 선택 게이트 S1 또는 S2에 인접하는 셀은 특성이 좋지 않은 경우가 있다. 이 때문에, 최근의 제품에서, 선택 게이트 S1 또는 S2와 인접하는 셀은, 실제의 데이터를 기억하는 셀로서는 이용되지 않고, 더미로서 사용되기 때문에 문제없다.

또한, 모든 워드선을 1개씩 선택하여 읽어내는 경우, 소거 베리파이 후, 소거가 불충분한 셀이 규정값 이상 존재하는 워드선에는, 소거 전압을 공급하고, 소거가 불충분한 셀이 규정값 이하 존재하는 워드선에는, 비소거 전압을 공급하여, 다시 소거 동작을 행한다. 이들 동작을 반복하여 소거하는 것도 가능하다.

또한, 모든 워드선을 1개씩 선택하여 읽어내는 경우, 소프트 프로그램 후, 소프트 프로그램이 불충분한 셀이 규정값 이상 존재하는 워드선에는, 기입 전압을 공급하고, 소프트 프로그램이 불충분한 셀이 규정값 이하 존재하는 워드선에는, 비기입 전압을 공급하여, 다시 소프트 프로그램을 행한다. 이들 동작을 반복하여 소프트 프로그램을 행하는 것도 가능하다.

상기 제2 실시 형태에 따르면, 약소거 후, 특정한 워드선을 이용하여, 통상의 리드 또는 베리파이 리드와 마찬가지로, 약소거 베리파이, 소거 베리파이, 소프트 프로그램 베리파이를 행하고 있다. 이 때문에, 고정밀도로 메모리 셀의 데이터를 읽어낼 수 있기 때문에, 소거 불충분한 셀의 수를 정확하게 카운트할 수 있다. 따라서, 다음 소거를 위한 소거 전압을 정확하게 설정하는 것이 가능하다. 이 때문에, 소거 펄스의 인가 횟수를 더 억제할 수 있어, 소거 시간의 단축, 및 메모리 셀의 스트레스를 완화할 수 있다.

또한, 도 14에 나타내는 약소거 베리파이를 사용하지 않는 예에서도, 1 또는 몇개의 워드선을 선택 상태로 하여, 통상의 읽어내기, 또는 소스 팔로워 방식을 사 용하는 것도 가능하다. 또한, 1개 또는 몇개의 워드선을 선택 상태로 하여, 순차적으로 스캔하여 베리파이 읽어내기를 행하고, 읽어내기 결과를 합산시켜도 된다. 이와 같이, 합산시킴으로써, 선택한 블록 내의 셀에 대하여 베리파이를 확실하게 행할 수 있다.

<제3 실시 형태>

도 23은, 제3 실시 형태에 따른 소거 시퀀스를 도시하고 있다. 제3 실시 형태에서, 제2 실시 형태와 동일 부분에는 동일 부호를 붙이고 있다. 제2 실시 형태는, 낮은 소거 전압을 이용하여, 약소거를 행한 후, 블록 내의 특정한 워드선에 대해서만, 통상의 리드 및 프로그램 베리파이 리드를 이용하여 약소거 베리파이를 행하고, 이 약소거 베리파이 레벨보다 높은 셀의 수를 카운트하고, 이 카운트값에 따라서, 소거 전압을 설정하여, 다음 소거 동작을 행하였다.

이에 대하여, 제3 실시 형태는, 약소거 베리파이 레벨을 조금씩 바꾸어 복수회 읽어내고, 임계값 전압 분포의 중심을 조사하고, 이 임계값 전압 분포의 중심의 레벨에 따라서, 소거 전압을 설정하여, 다음 소거 동작을 행한다. 약소거 베리파이 레벨을 조금씩 바꾸어 복수회 읽어내는 리드 방법은, 통상의 리드 및 프로그램 베리파이 리드와 완전히 동일하다.

즉, 도 23에 도시한 바와 같이, 우선, 낮은 소거 전압을 이용하여, 약소거가 행해진다(S41). 이 후, 블록 내의 특정한 1개의 워드선에 대해서만, 통상의 리드 및 프로그램 베리파이 리드를 이용하여 약소거 베리파이가 행해진다(S51). 이 약소거 베리파이는, 제2 실시 형태와 마찬가지로, 특정한 복수의 워드선을 이용하여 행하는 것도 가능하다. 다음으로, 카운터(9)에 의해, 약소거 베리파이 레벨보다 높은 셀의 수가 카운트된다(S43). 이 후, 카운트값이 임계값 전압 분포의 중심인지의 여부가 판별된다(S52). 즉, 예를 들면 카운터(9)의 카운트값이 전회의 카운트값과 비교되고, 카운트값이 최대로 되었는지의 여부가 판별된다. 이 때문에, 카운트값은, 예를 들면 레지스터를 이용하여 유지된다. 이 판별 결과, 카운트값이 최대에 도달하지 않은 경우, 리드 레벨, 즉, 약소거 베리파이 레벨이 약간 증가된다(S53). 이 증가된 약소거 베리파이 레벨을 이용하여, 다시, 특정한 워드선에 대하여 약소거 베리파이(S51), 셀 수의 카운트(S43), 임계값 전압 분포의 중심인지의 여부가 판별된다(S52). 이 결과, 임계값 전압 분포의 중심인 경우, 카운트값에 따라서 다음 소거 전압이 설정된다(S44). 이 후, 설정된 소거 전압에 의해 소거 동작(S32), 베리파이 동작(S34), 소프트 프로그램 시퀀스(S36), 소프트 프로그램 베리파이(S37)가 행해진다. 소프트 프로그램 동작은, 필요없는 경우, 생략하는 것이 가능하다.

상기 제3 실시 형태에 따르면, 약소거 후, 약소거 베리파이 레벨을 바꾸어 특정한 워드선에 접속된 메모리 셀의 임계값 전압을 베리파이하고, 약소거 베리파이 레벨을 초과하는 셀의 수를 카운트하고, 이 카운트값으로부터, 임계값 전압 분포의 중심을 검출하고, 이 임계값 전압 분포의 중심에 따라서, 다음 소거 전압을 설정하고 있다. 이 때문에, 다음 소거 전압을 한층 확실하게 설정할 수 있기 때문에, 적은 소거 펄스 수에 의해 메모리 셀을 소거할 수 있다. 이 때문에, 소거 시간을 단축할 수 있음과 함께, 메모리 셀의 스트레스를 경감하는 것이 가능하다.

물론, 1개 또는 몇개의 워드선을 선택 상태로 하여, 통상의 읽어내기, 또는 소스 팔로워 방식을 사용하는 것도 가능하다. 또한, 1개 또는 몇개의 워드선을 선택 상태로 하여, 순차적으로 스캔하여 베리파이 읽어내기를 행하고, 읽어내기 결과를 합산시켜도 된다. 이와 같이 합산시킴으로써, 선택한 블록 내의 셀에 대하여 베리파이를 확실하게 행할 수 있다.

또한, 도 20, 도 22, 도 23의 스텝 S34는 모든 메모리 셀, 스텝 S36 중의 스텝 S36d(도 14에 기재) 및 스텝 S38은 모든 NAND 스트링이라고 기재하였다. 그러나, 이것에 한하지 않고, 도 14와 마찬가지로, 예를 들면 규정값을 설정하고, 베리파이를 패스하지 않은 메모리 셀 또는 NAND 스트링의 수가, 규정값 이하인지의 여부를 판별하도록 구성하는 것도 가능하다.

또한, 도 22, 도 23도, 도 20과 마찬가지로, 스텝 S34에서, 베리파이가 패스되지 않는 경우, 소거 불충분한 메모리 셀의 수를 카운트하고, 이 카운트값에 따라서, 소거 전압을 변경하는 것도 가능하다. 또한, 이 비트수의 카운트는, 소거 베리파이 S33의 직후에 행하여도 된다.

도 14에 도시하는 종래예, 및 도 20, 도 22, 도 23에 도시하는 실시 형태에서, 소거 동작은, 도 15에 도시하는 타이밍에 의해, 선택된 블록 내의 모든 셀에 대하여 일괄하여 행해진다.

도 31은, 도 2, 도 3에 도시하는 메모리 셀 어레이와 로우 디코더의 일례를 도시하고 있다. 전술한 바와 같이, 선택 게이트에 인접하는 셀은 특성이 나쁜 것이 알려져 있다. 이 때문에, 선택 게이트에 인접하는 셀은 더미로서 사용하고, 데 이터 기억용의 셀로서 사용하지 않도록 하고 있다. 그러나, 소거 동작은 블록 단위로 행하기 때문에, 블록 내의 모든 셀이 소거되고, 이 후, 필요에 따라서 블록 내의 모든 셀이 동시에 소프트 프로그램된다. 이 때문에, 더미 셀도 열화한다. 더미 셀은, 선택 게이트에 인접해 있기 때문에, 특성이 다른 셀보다도 나쁜 것이 있고, 정상적인 셀에 비하여 한층 열화하는 경우가 있다.

도 32는, 종래의 더미 셀도 소거 동작을 행하는 경우의 파형이다. 그러나, 도 33에 도시한 바와 같이, 소거 동작 중의 더미 셀의 워드선 WLDD, WLDS의 전압을 예를 들면 0.5V 또는 1V로 하면 소거가 완화된다. 이 때문에, 소거가 약간만 행해져, 더미 셀의 열화를 방지할 수 있다. 또한, 소거를 완화하기 위해서는, 워드선에 높은 전압을 가하면 된다. 그러나, 선택 블록의 로우 디코더를 선택하는 트랜지스터의 게이트에 공급되는 신호 TransferG는, 소거 동작 시에 Vdd로 되어 있다. 이 때문에, 이 트랜지스터를 통하여 Vdd보다 높은 전압을 워드선에 공급하는 것이 곤란하다.

따라서, 도 34에 도시한 바와 같이, 선택 블록의 로우 디코더를 선택하는 트랜지스터의 게이트에 공급되는 신호 TransferG를 Vdd보다 높은 전압, 예를 들면 리드 시와 동일한 전압 VreadH로 함으로써, Vdd보다 높은 전압을 워드선에 공급하는 것이 가능하다.

또한, 도 35에 도시한 바와 같이, 선택 블록의 로우 디코더를 선택하는 트랜지스터의 게이트에 공급되는 신호 TransferG를 Vdd로 하고, 더미 워드선 WLDD, WLDS의 구동 회로를 Vdd로 한다. 그러면, 더미 셀의 로우 디코더를 선택하는 트랜 지스터만 오프하고, 더미 워드선 WLDD, WLDS의 전위가 커플링에 의해 높은 전압으로 되기 때문에, 더미 셀을 비선택 상태로 할 수 있다. 그러나, 이 경우, 더미 셀의 워드선이 높은 전위로 되기 때문에, 더미 셀에 인접하는 셀의 워드선이 커플링에 의해 Vss보다 높은 전위로 되기 때문에, 소거가 늦어질 가능성이 있다.

이 경우, 도 36에 도시한 바와 같이, 더미 워드선 WLDD, WLDS에 인접하는 워드선 WL0, WL31에 Vss를 공급하고, 그 밖의 워드선 WL1∼WL30에 소정의 조금 낮은 전압, 예를 들면 0.5V 또는 1V를 공급하고, 약간 소거되기 어렵게 하여, 더미 워드선에 인접하는 워드선 WL0, WL31의 셀과, 그 밖의 워드선 WL1∼WL30의 소거를 동등하게 한다.

또한, 이와 같이 하여, 더미 워드선의 소거를 완화하거나, 비소거로 한 경우, 또는 완화하지 않는 경우에도, 더미 셀은 다른 셀과 특성이 다르므로, 본래의 소거 레벨까지 소거되지 않고, 베리파이 동작이 정상적으로 행해지지 않게 되는 경우가 있다. 이 경우, 소거 베리파이나 소프트 프로그램 베리파이의 읽어내기 시에, 더미 워드선에는, 선택 워드선에 공급하는 전위보다 높은 전위, 예를 들면 Vdd나 Vread 등을 공급하고, 베리파이 대상으로부터 제외하여도 된다.

당 분야의 업자라면 부가적인 장점 및 변경들을 용이하게 생각해 낼 것이다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구 범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경이 가능하다.

도 1은, 각 실시 형태에 적용되는 반도체 기억 장치를 도시하는 구성도.

도 2는, 도 1에 도시하는 메모리 셀 어레이 및 비트선 제어 회로의 일례를 도시하는 회로도.

도 3은, 도 1에 도시하는 메모리 셀 어레이 및 비트선 제어 회로의 다른 예를 도시하는 회로도.

도 4a는, 메모리 셀을 도시하는 단면도.

도 4b는, 선택 게이트를 도시하는 단면도.

도 5는, 메모리 셀 어레이 및 주변 회로를 도시하는 단면도.

도 6은, 도 5에 도시하는 각 부에 공급되는 전압의 예를 도시하는 도면.

도 7은, 도 2, 도 3에 도시하는 데이터 기억 회로의 일례를 도시하는 회로도.

도 8은, 데이터 기입 후의 메모리 셀의 임계값 전압의 일례를 도시하는 도면.

도 9는, 리드 동작의 일례를 나타내는 플로우차트.

도 10은, 리드 동작의 일례를 나타내는 타이밍차트.

도 11은, 프로그램(기입) 동작의 일례를 나타내는 플로우차트.

도 12는, 프로그램 동작의 일례를 나타내는 타이밍차트.

도 13은, 소거 시의 메모리 셀의 임계값 전압의 변화를 나타내는 도면.

도 14는, 소거 동작의 일례를 나타내는 플로우차트.

도 15는, 소거 동작의 일례를 나타내는 타이밍차트.

도 16은, 소스 팔로워 방식 베리파이 동작을 나타내는 타이밍차트.

도 17은, EASB 방식을 설명하기 위한 도면.

도 18은, 소프트 프로그램 시의 베리파이 레벨을 나타내는 도면.

도 19a, 19b, 19c는, 약소거 시의 메모리 셀의 임계값 전압의 변화를 나타내는 도면.

도 20은, 본 발명의 제1 실시 형태에 따른 약소거 동작을 나타내는 플로우차트.

도 21a는, 약소거 동작 시의 소거 전압과 소거 베리파이 전압의 관계를 나타내는 도면.

도 21b는, 통상의 소거 동작 시의 소거 전압과 소거 베리파이 전압의 관계를 나타내는 도면.

도 22는, 본 발명의 제2 실시 형태에 따른 약소거 동작을 나타내는 플로우차트.

도 23은, 본 발명의 제3 실시 형태에 따른 약소거 동작을 나타내는 플로우차트.

도 24는, 본 발명의 제2 실시 형태에 따른 베리파이 시의 전위의 관계를 나타내는 도면.

도 25는, 본 발명의 제2 실시 형태에 따른 베리파이 시의 전위의 관계를 나타내는 도면.

도 26은, 본 발명의 제2 실시 형태에 따른 게이트 전압과 베리파이 시의 전류의 관계를 나타내는 도면.

도 27은, 리드 시 및 베리파이 리드 시의 워드선의 전위를 나타내는 도면.

도 28은, 베리파이 리드 시의 워드선의 전위를 나타내는 도면.

도 29는, 베리파이를 생략한 경우에서의 워드선의 전위를 나타내는 도면.

도 30은, 도 29의 변형예로서, 베리파이를 생략한 경우에서의 워드선의 전위를 나타내는 도면.

도 31은, 도 2, 도 3에 도시하는 메모리 셀 어레이와 로우 디코더의 일례를 도시하는 회로도.

도 32는, 더미 셀도 소거 동작을 행하는 경우에서의 각 부의 전위를 나타내는 도면.

도 33은, 소거 동작 중의 더미 셀의 워드선 WLDD, WLDS의 전위를 나타내는 도면.

도 34는, 선택 블록의 로우 디코더를 선택하는 트랜지스터의 게이트에 공급되는 신호의 전위를 나타내는 도면.

도 35는, 선택 블록의 로우 디코더를 선택하는 트랜지스터의 게이트에 공급되는 전위를 나타내는 도면.

도 36은, 더미 워드선 WLDD, WLDS에 인접하는 워드선에 공급되는 전위를 나타내는 도면.

<도면의 주요 부분에 대한 부호의 설명>

1: 메모리 셀 어레이(MCA)

2: 비트선 제어 회로

3: 컬럼 디코더

4: 데이터 입출력 버퍼

5: 데이터 입출력 단자

6: 워드선 제어 회로

7: 제어 신호 및 제어 전압 발생 회로

8: 제어 신호 입력 단자

9: 카운터

Claims

복수의 워드선, 및 복수의 비트선에 접속된 복수의 메모리 셀이 매트릭스 형상으로 배치된 메모리 셀 어레이와,

복수의 상기 워드선, 및 복수의 상기 비트선의 전위를 제어하는 제어 회로를 포함하는 반도체 기억 장치로서,

상기 제어 회로는, 제1 소거 동작 시에, 제1 소거 전압에 의해 복수의 상기 메모리 셀 중, n개(2 이상의 자연수)의 메모리 셀을 동시에 소거하고, 제1 베리파이 레벨에 의해 베리파이 동작을 행하고, 상기 제1 베리파이 레벨을 초과하는 셀의 수 k(k≤n)(k는 1 이상의 자연수)를 구하고, 이 수 k에 따라서, 제2 소거 전압을 결정하고, 상기 제2 소거 전압에 의해 제2 소거 동작을 행하는 반도체 기억 장치.
제1항에 있어서,

상기 제어 회로는, 상기 셀의 수 k가 규정값 이상인 경우, 제2 소거 전압을 상기 제1 소거 전압보다 높게 설정하는 반도체 기억 장치.
제1항에 있어서,

상기 제어 회로는, 상기 제2 소거 동작 후, 제2 베리파이 레벨에 의한 베리파이 동작을 행하는 반도체 기억 장치.
제1항에 있어서,

상기 n개의 메모리 셀은, n/m(m<n)개의 셀을 갖는 m개의 세그먼트로 구성되고, 상기 제1 베리파이 레벨을 초과하는 k개의 셀을 포함하는 세그먼트에서, 상기 제1 베리파이 레벨을 초과하는 셀이 규정값 이상(규정값은 1 이상) 존재하는 세그먼트는, 상기 제2 소거 전압에 의한 소거 동작에서, 소거가 행해지고, 그 외의 세그먼트는, 비소거로 되는 반도체 기억 장치.
제1항에 있어서,

상기 제1 소거 전압은, 상기 제2 소거 전압보다 낮은 반도체 기억 장치.
제1항에 있어서,

상기 제2 소거 동작 후에 제2 베리파이 레벨 동작을 행하고, 제2 베리파이 레벨 동작의 결과가 조건을 충족하지 않는 경우, 다시 소거 동작을 행하는 반도체 기억 장치.
제6항에 있어서,

상기 제1 베리파이 레벨은, 상기 제2 베리파이 레벨보다 높은 반도체 기억 장치.
제1항에 있어서,

상기 베리파이 동작은, 복수의 비트선에 접속된 복수의 메모리 셀에 대하여 일괄하여 행해지는 반도체 기억 장치.
제1항에 있어서,

상기 베리파이 동작은, 인접하는 2개의 비트선 중, 1개의 비트선에 접속된 복수의 메모리 셀에 대하여 행한 후, 다른 1개의 비트선에 대하여 행하는 반도체 기억 장치.
복수의 워드선, 및 복수의 비트선에 접속된 복수의 메모리 셀이 매트릭스 형상으로 배치된 메모리 셀 어레이와,

복수의 상기 워드선, 및 복수의 상기 비트선의 전위를 제어하는 제어 회로를 포함하는 반도체 기억 장치로서,

상기 제어 회로는, 소거 동작에 의해, 선택된 상기 복수의 메모리 셀을 일괄하여 소거하고, 상기 워드선 중, 특정한 워드선에 의해 선택되는 메모리 셀의 임계값 전압을 제1 베리파이 레벨에 의해 베리파이하고, 상기 제1 베리파이 레벨은, 모든 워드선을 일괄하여 베리파이하는 경우의 제2 베리파이 레벨에 의해 시프트되어 있는 반도체 기억 장치.
제10항에 있어서,

상기 제어 회로는, 제1 소거 전압에 의해 상기 소거 동작을 행하고, 상기 제1 베리파이 레벨에 의한 상기 베리파이의 결과, 베리파이를 패스하지 않은 메모리 셀의 수가 규정값보다 많은 경우, 상기 제1 소거 전압보다 높은 제2 소거 전압에 의해 다시 소거 동작을 행하는 반도체 기억 장치.
제10항에 있어서,

상기 제1 베리파이 레벨은, 상기 제2 베리파이 레벨보다 높은 반도체 기억 장치.
복수의 워드선, 및 복수의 비트선에 접속된 복수의 메모리 셀이 매트릭스 형상으로 배치된 메모리 셀 어레이와,

복수의 상기 워드선, 및 복수의 상기 비트선의 전위를 제어하는 제어 회로를 포함하는 반도체 기억 장치로서,

상기 제어 회로는, 소거 동작에 의해, 복수의 상기 워드선 중, n개의 워드선에 접속된 메모리 셀을 일괄하여 소거하고, 상기 n개의 워드선 중, 특정한 워드선에 의해 선택되는 메모리 셀의 임계값 전압이, 상기 소거 동작에 의한 임계값 레벨에 도달하였는지 제1 베리파이 레벨에 의해 베리파이 동작을 행하는 반도체 기억 장치.
제13항에 있어서,

상기 특정한 워드선에 의해 선택되는 메모리 셀에 인접하는 메모리 셀의 워드선에는, 읽어내기 동작 시에 인가되는 전압보다 낮은 전압이 인가되는 반도체 기억 장치.
제13항에 있어서,

상기 특정한 워드선은, 1 또는 복수의 워드선인 반도체 기억 장치.
제13항에 있어서,

상기 특정한 워드선은, 각각이 인접한 적어도 3개의 워드선인 반도체 기억 장치.
복수의 워드선, 및 복수의 비트선에 접속된 복수의 메모리 셀이 매트릭스 형상으로 배치된 메모리 셀 어레이와,

복수의 상기 워드선, 및 복수의 상기 비트선의 전위를 제어하는 제어 회로를 포함하는 반도체 기억 장치로서,

상기 제어 회로는, 소거 동작에 의해, 복수의 상기 워드선 중, n개의 워드선에 접속된 메모리 셀을 일괄하여 소거한 후, 상기 n개의 워드선에 접속된 메모리 셀의 임계값 전압을 약간 상승시키기 위해 일괄하여 기입 동작을 행하고, 상기 n개의 워드선 중, 특정한 워드선에 의해 선택되는 메모리 셀의 임계값 전압을 제1 베리파이 레벨에 의해 임계값 레벨에 도달하였는지의 베리파이 동작을 행하는 반도체 기억 장치.
제17항에 있어서,

상기 특정한 워드선에 의해 선택되는 메모리 셀에 인접하는 메모리 셀의 워드선에는, 읽어내기 동작 시에 인가되는 전압보다 낮은 전압이 인가되는 반도체 기억 장치.
제17항에 있어서,

상기 특정한 워드선은, 1 또는 복수의 워드선인 반도체 기억 장치.
제17항에 있어서,

상기 특정한 워드선은, 각각이 인접한 적어도 3개의 워드선인 반도체 기억 장치.