JP2000285692A - 不揮発性半導体記憶装置、並びにデータ書き込み方法およびデータ読み出し方法 - Google Patents

不揮発性半導体記憶装置、並びにデータ書き込み方法およびデータ読み出し方法

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JP2000285692A
JP2000285692A JP9497199A JP9497199A JP2000285692A JP 2000285692 A JP2000285692 A JP 2000285692A JP 9497199 A JP9497199 A JP 9497199A JP 9497199 A JP9497199 A JP 9497199A JP 2000285692 A JP2000285692 A JP 2000285692A
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JP9497199A
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Toshio Terano
登志夫 寺野
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Sony Corp
Original Assignee
Sony Corp
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Abstract

(57)【要約】 【課題】既に書き込まれたセルよりソース線側にあるメ
モリセルを書き込んだ場合に生じるメモリセルのしきい
値のばらつきによる読み出し時のセル電流のばらつきを
小さくできる不揮発性半導体記憶装置を提供する。 【解決手段】書き込みベリファイ時に、選択メモリセル
の制御ゲートが接続された選択ワード線に印加する電圧
を、ベリファイを行うメモリセルのストリング内の位置
（アドレス）に応じて変化（ソース線に近いメモリセル
が接続されたワード線ほど高く、ビット線側に近づくに
従い漸次低く設定）させる電圧制御回路１３を設ける。
これにより、メモリストリング内の直列に接続にされた
メモリセル間の特性のバラツキを低減できる。したがっ
て、誤動作の発生を抑止することができ、一つのメモリ
セルに２ビット以上の情報を蓄える多値の記憶装置とし
ても適した品質の高い不揮発性半導体記憶装置を実現す
ることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ビット線とソース
線間に複数のメモリセルトランジスタが接続されるメモ
リストリング構成を有する不揮発性半導体記憶装置、並
びにデータ書き込み方法およびデータ読み出し方法に関
するものである。
【０００２】
【従来の技術】ビット線とソース線間に複数のメモリセ
ルトランジスタ（以下、メモリセルという）を直列に接
続してＮＡＮＤストリングを構成し、高集積化を実現し
たＮＡＮＤ型不揮発性半導体記憶装置が知られている。
【０００３】一般的なＮＡＮＤ型不揮発性半導体記憶装
置において、消去は、基盤にたとえば２０Ｖの高電圧を
印加し、制御ゲート（ワード線）に０Ｖを印加する。こ
れにより、たとえばポリシリコンなどからなる電荷蓄積
層より電子を引き抜いて、しきい値を消去しきい値（た
とえば、−３Ｖ）よりも低くする。
【０００４】一方、書き込み（プログラム）において
は、基盤に０Ｖを与え、制御ゲートにたとえば２０Ｖの
高電圧を印加する。これにより、基盤より電荷蓄積層に
電子を注入することにより、しきい値を書き込みしきい
値（たとえば１Ｖ）よりも高くする。
【０００５】これらのしきい値をとるメモリセルは、書
き込みしきい値と読み出ししきい値の間の読出電圧（た
とえば０Ｖ）を制御ゲートに印加することにより、その
メモリセルに電流が流れるが否かで、その状態を判断す
る。
【０００６】つまり、ビット線に読出時ビット線電圧
（たとえば２Ｖ）を印加してビット線に電子を注入し、
そのビット線の電圧が上昇するか否かをビット線に接続
されたセンスアンプによって読み出す。その際に、読み
出すメモリセルと直列に接続された非選択のメモリセル
の制御ゲートが接続されたワード線には読出時パス電圧
（たとえば４．５Ｖ）を印加する。この時に、読み出す
メモリセルが消去を行ったメモリセルのときは、直列に
接続されたメモリセルを通じて通常０Ｖのソース線に電
流を流すため、ビット線の電位は上昇しない。逆に、読
み出すメモリセルが書き込みを行ったメモリセルの場合
は電流を流さないのでビット線の電位は上昇する。
【０００７】また、書き込み時にはベリファイ動作によ
って、書き込みを行うメモリセルのしきい値が書き込み
しきい値よりも高いしきい値をとるかどうかの判定を行
いながら書き込みを行う。すなわち、ビット線にたとえ
ば０Ｖを印加し、ソース線に０Ｖを印加し、書き込むメ
モリセルに対して直列に接続された非選択のメモリセル
の制御ゲートが接続されたワード線には書込時パス電圧
（たとえば１０Ｖ）を印加した状態で、書き込むメモリ
セルの制御ゲートが選択されたワード線に高電圧パルス
（たとえば２０Ｖ、パルス幅１０μｓ）を印加して、電
子を電荷蓄積層に注入し書き込みを行う。
【０００８】この書き込みの後に、ビット線に読出時ビ
ット線電圧２Ｖを印加して、書き込みを行ったメモリセ
ルに直列に接続されたメモリセルの制御ゲートには読み
出し時パス電圧４．５Ｖを印加する。そして、書き込み
を行ったメモリセルの制御ゲートにはたとえば目的とす
る書き込みしきい値と同電位１Ｖを印加することによ
り、書き込みを行ったメモリセルに電流が流れるか否か
をビット線の電位上昇としてセンスアンプで読み出しを
行い、書き込みが終了したか否かを判断する。
【０００９】つまり、書き込みにより、しきい値が書き
込みしきい値１Ｖよりも低い場合には、ビット線よりメ
モリセルを通ってソース線へ電流が流れるためにビット
線電位が上昇しない。一方、書き込みによりしきい値が
書き込みしきい値１Ｖよりも高くなった場合には、メモ
リセルに電流が流れないためにビット線電位が上昇す
る。
【００１０】ベリファイの結果、書き込みが終了してい
ないと判断された場合には、再び書き込みが行われ、ベ
リファイが行われる。この一連の動作はベリファイによ
り、しきい値が書き込みしきい値よりも高くなったと判
断されると、書き込みを終了する。このように、ベリフ
ァイで書き込みが完了したか否か確認を行いながら書き
込みを行うことによって目的のメモリセルのしきい値を
書き込みしきい値よりも高くすることができる。
【００１１】
【発明が解決しようとする課題】しかしながら、上述し
た書き込み後のベリファイ動作においては、ベリファイ
を行うべきメモリセル（以下、選択セル）と直列に接続
されたメモリセル（以下、非選択セル）の書き込み状態
により、選択セルを流れる電流量が変化してしまうため
に、書き込みは、ＮＡＮＤストリングのソース線側から
必ず行われる必要があり、ランダムプログラムができな
いという課題がある。
【００１２】つまり、選択セルよりも、ソース線側に接
続されている非選択セルのうち、書き込み状態にあるメ
モリセルの数に応じて選択セルのソース電位が上昇し、
その結果、選択セルのしきい値は上昇し、電流量は低下
する。すなわち、メモリセルが読み出し時に非選択セル
である場合、読出時パス電圧４．５Ｖを制御ゲートに印
加するが、非選択セルであるメモリセルが消去状態にあ
るときには、しきい値は低い。そのため、流れる電流量
は大きいが、書き込み状態にあるときにはしきい値は高
く、その結果、流れる電流量は小さくなる。つまり、読
み出し時非選択セルは、消去セルであるときには抵抗が
小さく、書き込みセルであるときには抵抗が高い。この
オン抵抗の変化は、選択セルのソース電位の上昇を引き
起こし、いわゆる基板バイアス効果により、選択セルを
流れる電流量が小さくなる。
【００１３】そこで、一般的なＮＡＮＤ型不揮発性半導
体記憶装置において、書き込みは、ＮＡＮＤストリング
内のソース線に近い方から順に行われ、ベリファイの際
には、書き込みを行ったセルよりもソース線側にあるメ
モリセルのオン抵抗により書き込みを行ったメモリセル
が受ける基板バイアス効果を含んだ上で、セル電流量を
ビット線電位の上昇に変換して、書き込みが終了したこ
とを判断する。つまり、書き込み時には、そのメモリセ
ルよりもソース線側にあるメモリセルの状態も含んだ上
で、電荷蓄積層に注入される電子の量が決定される。そ
のために、ＮＡＮＤ型不揮発性半導体記憶装置では、書
き込まれたメモリセルよりもソース線側にあるメモリセ
ルに書き込みを行うことはできない。つまり、ランダム
プログラムを行うことができない。
【００１４】ある一つの書き込みセルに着目すると、そ
のセルよりもソース線側にある消去セルに書き込みを行
った場合に、いま着目しているセルに書き込みを行った
時のしきい値よりも高くなる。その結果、着目している
セルが読み出し時に非選択セルとして働く場合、メモリ
セルを流れる電流量が低下してしまい、読み出しが困難
になるという問題がある。また、ソース線から離れたメ
モリセルほどこのしきい値の上昇は大きく、ストリング
内でしきい値のばらつきを生み出すことになる。
【００１５】図１７は、直列に接続された１６個のメモ
リセルＭ１〜Ｍ１６をストリング内に有する一般的なＮ
ＡＮＤ型不揮発性半導体記憶装置における課題を説明す
るための図である。図１７（Ａ）は、メモリセルＭ１２
を除くメモリセルＭ１〜Ｍ１１，Ｍ１３〜Ｍ１６に対し
て書き込みを行った場合のしきい値電圧の分布を示す
図、図１７（Ｂ）はメモリセルＭ１２にデータを書き込
んだ時のしきい値電圧の分布を示す図、図１７（Ｃ）は
メモリセルＭ１２にデータを書き込んだ時の各メモリセ
ルがパストランジスタとして働く場合のドレイン電流分
布を示す図である。
【００１６】図１７（Ａ）に示すように、従来のベリフ
ァイ方法（ワード線に印加する電圧をワード線の位置
（アドレス）に従って変化させない方法）で書き込みを
行ったストリングはセルによらず一定のしきい値電圧を
持つ。しかし、このストリング中の１つのメモリセル
（ここではＭ１２）に対して新たに書き込みを行うと、
図１７（Ｂ）に示すように、このメモリセルＭ１２によ
りもビットコンタクト側にあるセルのしきい値が上昇す
る。このような、しきい値電圧分布をストリング内のメ
モリセルが持つ場合に、読み出しを行うと、各メモリセ
ルＭ１〜Ｍ１１，Ｍ１３〜Ｍ１６がパストランジスタと
して働く場合の電流分布は、図１７（Ｃ）に示すように
なり、メモリセルを流れる電流量が大幅に低下してしま
い、その結果、読み出しが困難になる。
【００１７】さらに、この問題は、１個のメモリセルに
少なくとも３値以上のデータを記憶する、いわゆる多値
メモリにおいては顕著に現れる。ＮＡＮＤ型多値メモリ
において、書き込みしきい値をたとえば、低い方から第
１の書き込みしきい値（たとえば１Ｖ）、第２の書き込
みしきい値（たとえば２．５Ｖ）、第３の書き込みしき
い値（たとえば４Ｖ）とするような４値の多値メモリの
場合、たとえば、第１もしくは第２の書き込みしきい値
をとるメモリセルよりもソース線側にある消去しきい値
をとるメモリセルに対して、第３の書き込みしきい値を
とるように書き込みを行った場合には、第１もしくは第
２のしきい値をとるメモリセルのしきい値が上昇し、そ
れぞれ、第２もしくは第３のしきい値を越えてしまう場
合がある。この場合は、書き込まれた情報が正しく読み
出せなくなってしまう。１セル当たりに記憶する情報が
より多い多値メモリになるほど、それぞれの書き込みし
きい値の差が小さくなり、しきい値の上昇による問題は
顕著になってくる。
【００１８】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、既に書き込まれたセルよりソー
ス線側にあるメモリセルにデータを書き込んだ場合に生
じるメモリセルのしきい値のばらつきによる読み出し時
のセル電流のばらつきを小さくすることができる不揮発
性半導体記憶装置、並びにデータ書き込み方法およびデ
ータ読み出し方法を提供することにある。
【００１９】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、ワード線、ビット線への印加電圧に応じ
て電荷蓄積部に蓄積された電荷量が変化し、その変化に
応じてしきい値電圧が変化し、しきい値電圧に応じた値
のデータを記憶するメモリセルが複数個接続されたメモ
リストリングを有し、当該メモリストリングの一端側お
よび他端がゲート電圧に応じて導通状態が制御される選
択トランジスタを介して上記ビット線およびソース線に
接続され、ストリング内のメモリセルの制御ゲートが異
なるワード線に接続され、データの書き込み時に、選択
ワード線にベリファイ電圧を印加し、非選択ワード線に
当該非選択ワード線に接続された非選択メモリセルが導
通状態となる電圧を印加して、選択メモリセルのしきい
値電圧が書き込みしきい値に達したか否かを判定する書
き込みベリファイを行う不揮発性半導体記憶装置であっ
て、上記書き込みベリファイ時に、メモリセルの書き込
み後のしきい値電圧が隣り合うメモリセルと異なる値と
なるように、上記選択ワード線に印加するベリファイ電
圧を、ストリング内のワード線それぞれに対して変化さ
せる電圧制御手段を有する。
【００２０】また、本発明では、上記電圧制御手段は、
ソース線に近いメモリセルが接続されたワード線ほど高
く、ビット線側に近づくに従い漸次低く設定して各選択
ワード線にベリファイ電圧を印加する。
【００２１】また、本発明では、上記電圧制御手段は、
ベリファイ電圧を発生するベリファイ電圧発生部と、各
ワード線のアドレスに応じて上記ベリファイ電圧発生部
で発生されたベリファイ電圧を異なる電圧幅で降下させ
て各ワード線に供給するワード線電圧調整回路とを少な
くとも有する。
【００２２】また、本発明は、ワード線、ビット線への
印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化
し、その変化に応じてしきい値電圧が変化し、しきい値
電圧に応じた値のデータを記憶するメモリセルが複数個
接続されたメモリストリングを有し、当該メモリストリ
ングの一端側および他端がゲート電圧に応じて導通状態
が制御される選択トランジスタを介して上記ビット線お
よびソース線に接続され、ストリング内のメモリセルの
制御ゲートが異なるワード線に接続され、データの書き
込み時に、選択ワード線にベリファイ電圧を印加し、非
選択ワード線に当該非選択ワード線に接続された非選択
メモリセルが導通状態となる電圧を印加して、選択メモ
リセルのしきい値電圧が書き込みしきい値に達したか否
かを判定する書き込みベリファイを行う不揮発性半導体
記憶装置であって、上記書き込みベリファイ時に、上記
非選択ワード線に印加する電圧を、ストリング内のワー
ド線それぞれに対して変化させる電圧制御手段を有す
る。
【００２３】また、本発明では、上記電圧制御手段は、
ビット線に近いメモリセルが接続されたワード線ほど高
く、ソース線側に近づくに従い漸次低く設定して各ワー
ド線に電圧を印加する。
【００２４】また、本発明では、上記電圧制御手段は、
ベリファイ時パス電圧を発生するベリファイ時パス電圧
発生部と、各ワード線のアドレスに応じて上記ベリファ
イ時パス電圧発生部で発生されたベリファイ時パス電圧
を異なる電圧幅で降下させて各非選択ワード線に供給す
るワード線電圧調整回路とを少なくとも有する。
【００２５】また、本発明は、ワード線、ビット線への
印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化
し、その変化に応じてしきい値電圧が変化し、しきい値
電圧に応じた値のデータを記憶するメモリセルが複数個
接続されたメモリストリングを有し、当該メモリストリ
ングの一端側および他端がゲート電圧に応じて導通状態
が制御される選択トランジスタを介して上記ビット線お
よびソース線に接続され、ストリング内のメモリセルの
制御ゲートが異なるワード線に接続され、データの読み
出し時は、選択ワード線に読出電圧を印加し、非選択ワ
ード線に当該非選択ワード線に接続された非選択メモリ
セルが導通状態となる電圧を印加して行う不揮発性半導
体記憶装置であって、上記読み出し時に、上記非選択ワ
ード線に印加する電圧を、ストリング内のワード線それ
ぞれに対して変化させる電圧制御手段を有する。
【００２６】また、本発明では、上記電圧制御手段は、
ビット線に近いメモリセルが接続されたワード線ほど高
く、ソース線側に近づくに従い漸次低く設定して各ワー
ド線に電圧を印加する。
【００２７】また、本発明では、上記電圧制御手段は、
読出時パス電圧を発生する読出時パス電圧発生部と、各
ワード線のアドレスに応じて上記読出時パス電圧発生部
で発生された読出時パス電圧を異なる電圧幅で降下させ
て各非選択ワード線に供給するワード線電圧調整回路と
を少なくとも有する。
【００２８】また、本発明は、ワード線、ビット線への
印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化
し、その変化に応じてしきい値電圧が変化し、しきい値
電圧に応じた値のデータを記憶するメモリセルが複数個
接続されたメモリストリングを有し、当該メモリストリ
ングの一端側および他端がゲート電圧に応じて導通状態
が制御される選択トランジスタを介して上記ビット線お
よびソース線に接続され、ストリング内のメモリセルの
制御ゲートが異なるワード線に接続され、データの読み
出し時は、選択ワード線に読出電圧を印加し、非選択ワ
ード線に当該非選択ワード線に接続された非選択メモリ
セルが導通状態となる電圧を印加して行う不揮発性半導
体記憶装置であって、上記読み出し時に、上記選択ワー
ド線に印加する読出電圧を、ストリング内のワード線そ
れぞれに対して変化させる電圧制御手段を有する。
【００２９】また、本発明では、上記電圧制御手段は、
ソース線に近いメモリセルが接続されたワード線ほど高
く、ビット線側に近づくに従い漸次低く設定して各ワー
ド線に電圧を印加する。
【００３０】また、本発明では、上記電圧制御手段は、
読出電圧を発生する読出電圧発生部と、各ワード線のア
ドレスに応じて上記読出電圧発生部で発生された読出電
圧を異なる電圧幅で降下させて選択ワード線に供給する
ワード線電圧調整回路とを少なくとも有する。
【００３１】また、本発明は、ワード線、ビット線への
印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化
し、その変化に応じてしきい値電圧が変化し、しきい値
電圧に応じた値のデータを記憶するメモリセルが複数個
接続されたメモリストリングを有し、当該メモリストリ
ングの一端側および他端がゲート電圧に応じて導通状態
が制御される選択トランジスタを介して上記ビット線お
よびソース線に接続され、ストリング内のメモリセルの
制御ゲートが異なるワード線に接続され、データの書き
込み時に、選択ワード線にベリファイ電圧を印加し、非
選択ワード線に当該非選択ワード線に接続された非選択
メモリセルが導通状態となる電圧を印加して、選択メモ
リセルのしきい値電圧が書き込みしきい値に達したか否
かを判定する書き込みベリファイを行い、データの読み
出し時は、選択ワード線に読出電圧を印加し、非選択ワ
ード線に当該非選択ワード線に接続された非選択メモリ
セルが導通状態となる電圧を印加して行う不揮発性半導
体記憶装置であって、上記書き込みベリファイ時に、メ
モリセルの書き込み後のしきい値電圧が隣り合うメモリ
セルと異なる値となるように、上記選択ワード線に印加
するベリファイ電圧を、ストリング内のワード線それぞ
れに対して変化させ、上記読み出し時に、上記非選択ワ
ード線に印加する電圧を、ストリング内のワード線それ
ぞれに対して変化させる電圧制御手段を有する。
【００３２】また、本発明では、上記電圧制御手段は、
書き込みベリファイ時には、ソース線に近いメモリセル
が接続されたワード線ほど高く、ビット線側に近づくに
従い漸次低く設定して各ワード線に電圧を印加し、読み
だ時には、ビット線に近いメモリセルが接続されたワー
ド線ほど高く、ソース線側に近づくに従い漸次低く設定
して各非選択ワード線に電圧を印加する。
【００３３】また、本発明では、上記電圧制御手段は、
ベリファイ電圧を発生するベリファイ電圧発生部と、各
ワード線のアドレスに応じて上記ベリファイ電圧発生部
で発生されたベリファイ電圧を異なる電圧幅で降下させ
て各ワード線に供給する第１のワード線電圧調整回路
と、読出時パス電圧を発生する読出時パス電圧発生部
と、各ワード線のアドレスに応じて上記読出時パス電圧
発生部で発生された読出時パス電圧を異なる電圧幅で降
下させて各非選択ワード線に供給する第２のワード線電
圧調整回路とを少なくとも有する。
【００３４】また、本発明では、読み出し時に印加する
読出時パス電圧の隣接ワード線間の電位差と、ベリファ
イ時にワード線に印加するベリファイ電圧の隣接ワード
線間の電位差とが略等しく設定され、上記電圧制御手段
は、ベリファイ電圧を発生するベリファイ電圧発生部
と、読出時パス電圧を発生する読出時パス電圧発生部
と、各ワード線に対応して設けられ、上記書き込みベリ
ファイ時に、対応するワード線が選択ワード線の場合に
は上記ベリファイ電圧発生部で発生されたベリファイ電
圧を所定の電圧幅で降下させて当該対応するワード線に
供給し、上記読み出し時に、対応するワード線が非選択
ワード線の場合には上記読出時パス電圧発生部で発生さ
れた読出時パス電圧を上記所定の電圧幅で降下させて当
該対応するワード線に供給する複数のワード線電圧調整
回路とを少なくとも有する。
【００３５】また、本発明は、ワード線、ビット線への
印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化
し、その変化に応じてしきい値電圧が変化し、しきい値
電圧に応じた値のデータを記憶するメモリセルが複数個
接続されたメモリストリングを有し、当該メモリストリ
ングの一端側および他端がゲート電圧に応じて導通状態
が制御される選択トランジスタを介して上記ビット線お
よびソース線に接続され、ストリング内のメモリセルの
制御ゲートが異なるワード線に接続され、データの書き
込み時に、選択ワード線にベリファイ電圧を印加し、非
選択ワード線に当該非選択ワード線に接続された非選択
メモリセルが導通状態となる電圧を印加して、選択メモ
リセルのしきい値電圧が書き込みしきい値に達したか否
かを判定する書き込みベリファイを行い、データの読み
出し時は、選択ワード線に読出電圧を印加し、非選択ワ
ード線に当該非選択ワード線に接続された非選択メモリ
セルが導通状態となる電圧を印加して行う不揮発性半導
体記憶装置であって、上記書き込みベリファイ時に、上
記非選択ワード線に印加するベリファイ時パス電圧を、
ストリング内のワード線それぞれに対して変化させ、上
記読み出し時に、上記非選択ワード線に印加する電圧
を、ストリング内のワード線それぞれに対して変化させ
る電圧制御手段を有する。
【００３６】また、本発明では、上記電圧制御手段は、
書き込みベリファイ時には、ビット線に近いメモリセル
が接続されたワード線ほど高く、ソース線側に近づくに
従い漸次低く設定して各非選択ワード線にベリファイ時
パス電圧を印加し、読みだ時には、ビット線に近いメモ
リセルが接続されたワード線ほど高く、ソース線側に近
づくに従い漸次低く設定した読出時パス電圧を各非選択
ワード線に印加する。
【００３７】また、本発明では、上記電圧制御手段は、
ベリファイ時パス電圧を発生するベリファイ時パス電圧
発生部と、読出時パス電圧を発生する読出時パス電圧発
生部と、上記書き込みベリファイ時または読み出し時
に、各ワード線のアドレスに応じて上記ベリファイ時パ
ス電圧発生部で発生されたベリファイ時パス電圧または
上記読出時パス電圧発生部で発生された読出時パス電圧
を異なる電圧幅で降下させて各非選択ワード線に供給す
るワード線電圧調整回路とを少なくとも有する。
【００３８】また、本発明は、ワード線、ビット線への
印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化
し、その変化に応じてしきい値電圧が変化し、しきい値
電圧に応じた値のデータを記憶するメモリセルが複数個
接続されたメモリストリングを有し、当該メモリストリ
ングの一端側および他端がゲート電圧に応じて導通状態
が制御される選択トランジスタを介して上記ビット線お
よびソース線に接続され、ストリング内のメモリセルの
制御ゲートが異なるワード線に接続され、データの書き
込み時に、選択ワード線にベリファイ電圧を印加し、非
選択ワード線に当該非選択ワード線に接続された非選択
メモリセルが導通状態となる電圧を印加して、選択メモ
リセルのしきい値電圧が書き込みしきい値に達したか否
かを判定する書き込みベリファイを行い、データの読み
出し時は、選択ワード線に読出電圧を印加し、非選択ワ
ード線に当該非選択ワード線に接続された非選択メモリ
セルが導通状態となる電圧を印加して行う不揮発性半導
体記憶装置であって、上記書き込みベリファイ時に、上
記非選択ワード線に印加するベリファイ時パス電圧を、
ストリング内のワード線それぞれに対して変化させ、上
記読み出し時に、上記選択ワード線に印加する読出電圧
を、ストリング内のワード線それぞれに対して変化させ
る電圧制御手段を有する。
【００３９】また、本発明では、上記電圧制御手段は、
書き込みベリファイ時には、ビット線に近いメモリセル
が接続されたワード線ほど高く、ソース線側に近づくに
従い漸次低く設定して各非選択ワード線に電圧を印加
し、読みだ時には、ソース線に近いメモリセルが接続さ
れたワード線ほど高く、ビット線側に近づくに従い漸次
低く設定して各選択ワード線に電圧を印加する。
【００４０】また、本発明では、上記電圧制御手段は、
ベリファイ時パス電圧を発生するベリファイ時パス電圧
発生部と、各ワード線のアドレスに応じて上記ベリファ
イ時パス電圧発生部で発生されたベリファイ電圧を異な
る電圧幅で降下させて各非選択ワード線に供給する第１
のワード線電圧調整回路と、読出電圧を発生する読出電
圧発生部と、各ワード線のアドレスに応じて上記読出電
圧発生部で発生された読出電圧を異なる電圧幅で降下さ
せて各選択ワード線に供給する第２のワード線電圧調整
回路とを少なくとも有する。
【００４１】また、本発明では、書き込みベリファイ時
に印加するベリファイ時パス電圧の隣接ワード線間の電
位差と、読み出し時にワード線に印加する読出電圧の隣
接ワード線間の電位差とが略等しく設定され、上記電圧
制御手段は、ベリファイ時パス電圧を発生するベリファ
イ時パス電圧発生部と、読出電圧を発生する読出電圧発
生部と、各ワード線に対応して設けられ、上記書き込み
ベリファイ時に、対応するワード線が非選択ワード線の
場合には上記ベリファイ時パス電圧発生部で発生された
ベリファイ時パス電圧を所定の電圧幅で降下させて当該
対応するワード線に供給し、上記読み出し時に、対応す
るワード線が選択ワード線の場合には上記読出電圧発生
部で発生された読出電圧を上記所定の電圧幅で降下させ
て当該対応するワード線に供給する複数のワード線電圧
調整回路とを少なくとも有する。
【００４２】また、本発明は、ワード線、ビット線への
印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化
し、その変化に応じてしきい値電圧が変化し、しきい値
電圧に応じた値のデータを記憶するメモリセルが複数個
接続されたメモリストリングを有し、当該メモリストリ
ングの一端側および他端がゲート電圧に応じて導通状態
が制御される選択トランジスタを介して上記ビット線お
よびソース線に接続され、ストリング内のメモリセルの
制御ゲートが異なるワード線に接続され、データの書き
込み時に、選択ワード線にベリファイ電圧を印加し、非
選択ワード線に当該非選択ワード線に接続された非選択
メモリセルが導通状態となる電圧を印加して、選択メモ
リセルのしきい値電圧が書き込みしきい値に達したか否
かを判定する書き込みベリファイを行い、データの読み
出し時は、選択ワード線に読出電圧を印加し、非選択ワ
ード線に当該非選択ワード線に接続された非選択メモリ
セルが導通状態となる電圧を印加して行う不揮発性半導
体記憶装置であって、上記書き込みベリファイ時に、上
記選択ワード線に印加するベリファイ電圧を、ストリン
グ内のワード線それぞれに対して変化させ、上記読み出
し時に、上記選択ワード線に印加する読出電圧を、スト
リング内のワード線それぞれに対して変化させる電圧制
御手段を有する。
【００４３】また、本発明では、上記電圧制御手段は、
書き込みベリファイ時には、ソース線に近いメモリセル
が接続されたワード線ほど高く、ビット線側に近づくに
従い漸次低く設定して各選択ワード線にベリファイ電圧
を印加し、読みだ時には、ソース線に近いメモリセルが
接続されたワード線ほど高く、ビット線側に近づくに従
い漸次低く設定して各選択ワード線に読出電圧を印加す
る。
【００４４】また、本発明では、上記電圧制御手段は、
ベリファイ電圧を発生するベリファイ電圧発生部と、読
出電圧を発生する読出電圧発生部と、上記書き込みベリ
ファイ時または読み出し時に、各ワード線のアドレスに
応じて上記ベリファイ電圧発生部で発生されたベリファ
イ電圧または上記読出電圧発生部で発生された読出電圧
を異なる電圧幅で降下させて選択ワード線に供給するワ
ード線電圧調整回路とを少なくとも有する。
【００４５】また、本発明は、ワード線、ビット線への
印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化
し、その変化に応じてしきい値電圧が変化し、しきい値
電圧に応じた値のデータを記憶するメモリセルが複数個
接続されたメモリストリングを有し、当該メモリストリ
ングの一端側および他端がゲート電圧に応じて導通状態
が制御される選択トランジスタを介して上記ビット線お
よびソース線に接続され、ストリング内のメモリセルの
制御ゲートが異なるワード線に接続された不揮発性半導
体記憶装置のデータ書き込み方法であって、選択ワード
線に書込電圧を印加し、非選択ワード線に当該書込電圧
と基準電圧の間の電圧である書込時パス電圧を印加して
データの書き込みを行った後、選択ワード線に、ストリ
ング内のワード線毎に異なる値に設定されるベリファイ
電圧を印加し、非選択ワード線に当該非選択ワード線に
接続された非選択メモリセルが導通状態となるベリファ
イ時パス電圧を印加して、選択メモリセルのしきい値電
圧が書き込みしきい値に達したか否かを判定する書き込
みベリファイを行う。
【００４６】また、本発明は、ワード線、ビット線への
印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化
し、その変化に応じてしきい値電圧が変化し、しきい値
電圧に応じた値のデータを記憶するメモリセルが複数個
接続されたメモリストリングを有し、当該メモリストリ
ングの一端側および他端がゲート電圧に応じて導通状態
が制御される選択トランジスタを介して上記ビット線お
よびソース線に接続され、ストリング内のメモリセルの
制御ゲートが異なるワード線に接続された不揮発性半導
体記憶装置のデータ書き込み方法であって、選択ワード
線に書込電圧を印加し、非選択ワード線に当該書込電圧
と基準電圧の間の電圧である書込時パス電圧を印加して
データの書き込みを行った後、選択ワード線にベリファ
イ電圧を印加し、非選択ワード線に当該非選択ワード線
に接続された非選択メモリセルが導通状態となり、かつ
ストリング内のワード線毎に異なる値に設定されるベリ
ファイ時パス電圧を印加して、選択メモリセルのしきい
値電圧が書き込みしきい値に達したか否かを判定する書
き込みベリファイを行う。
【００４７】また、本発明は、ワード線、ビット線への
印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化
し、その変化に応じてしきい値電圧が変化し、しきい値
電圧に応じた値のデータを記憶するメモリセルが複数個
接続されたメモリストリングを有し、当該メモリストリ
ングの一端側および他端がゲート電圧に応じて導通状態
が制御される選択トランジスタを介して上記ビット線お
よびソース線に接続され、ストリング内のメモリセルの
制御ゲートが異なるワード線に接続された不揮発性半導
体記憶装置のデータ読み出し方法であって、選択ワード
線に読出電圧を印加し、非選択ワード線に当該非選択ワ
ード線に接続された非選択メモリセルが導通状態とな
り、かつ各非選択ワード線毎に異なる値の読出時パス電
圧を印加してデータの読み出しを行う。
【００４８】また、本発明は、ワード線、ビット線への
印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化
し、その変化に応じてしきい値電圧が変化し、しきい値
電圧に応じた値のデータを記憶するメモリセルが複数個
接続されたメモリストリングを有し、当該メモリストリ
ングの一端側および他端がゲート電圧に応じて導通状態
が制御される選択トランジスタを介して上記ビット線お
よびソース線に接続され、ストリング内のメモリセルの
制御ゲートが異なるワード線に接続された不揮発性半導
体記憶装置のデータ読み出し方法であって、選択ワード
線に、ストリング内のワード線毎に異なる値に設定され
る読出電圧を印加し、非選択ワード線に当該非選択ワー
ド線に接続された非選択メモリセルが導通状態となる読
出時パス電圧を印加してデータの読み出しを行う。
【００４９】本発明によれば、書き込みベリファイ時
に、制御ゲートに印加する電圧がベリファイを行うメモ
リセルのストリング内の位置（アドレス）に応じて異な
る値に設定される。これにより、各メモリセルの書き込
み後のしきい値が変化する。その結果、既に書き込まれ
たセルよりもソース線側のセルを書き込んだ場合に生じ
るメモリセルのしきい値のばらつきが小さくなり、読み
出し時のセル電流のばらつきが小さくなる。また、読み
出し時に制御ゲートに印加する電圧が、読み出しを行う
メモリセルのストリング内の位置（アドレス）に応じて
異なる値に設定される。その結果、既に書き込まれたセ
ルよりもソース線側のセルを書き込んだ場合に生じるメ
モリセルのしきい値のばらつきによる読み出し時のセル
電流のばらつきが小さくなる。以上により、既に書き込
まれたメモリセルよりソース線側にあるメモリセルに対
して書き込みを行った場合に生じる情報の誤った読み出
しを防止できる。
【００５０】
【発明の実施の形態】以下に、本発明の実施形態を図面
に関連付けて説明する。
【００５１】第１実施形態 図１は、本発明に係る不揮発性半導体記憶装置の構成例
を示すブロック図である。
【００５２】本実施形態の不揮発性半導体記憶装置１０
は、図１に示すように、メモリセルアレイ１１、ロウデ
コーダ１２ａ，１２ｂ、電圧制御回路１３、センスアン
プを含むページバッファ１４ａ，１４ｂ、およびカラム
デコーダ１５を主構成要素として有している。なお、本
実施形態では、メモリセルアレイ１１の図中左右両側に
ロウデコーダ１２ａ，１２ｂを配置し、ページバッファ
１４ａ，１４ｂをメモリセルアレイ１１の図中上下に配
置した構成を示している。ただし、本発明がこの構成に
限定されるものではなく、たとえばロウデコーダをメモ
リセルアレイの片側にのみ配置する等、種々の態様が可
能であることはいうまでもない。
【００５３】メモリセルアレイ１１は、図２に示すよう
に、直列に接続された１６個のメモリトランジスタ（メ
モリセル）Ｍ１〜Ｍ１６およびその両端に直列に接続さ
れた２個の選択トランジスタＳＴ１，ＳＴ２により構成
されたメモリストリング（ＮＡＮＤストリング）ＳＴＲ
Ｇ１，ＳＴＲＧ２，・・・がマトリクス状に配置されて
いる。
【００５４】メモリストリングＳＴＲＧ１のメモリトラ
ンジスタＭ１のドレインが選択トランジスタＳＴ１、ビ
ットコンタクトＢＣ１を介してビット線ＢＬ１に接続さ
れ、メモリストリングＳＴＲＧ２のメモリトランジスタ
Ｍ１のドレインが選択トランジスタＳＴ１、ビットコン
タクトＢＣ２を介してビット線ＢＬ２に接続されてい
る。また、各メモリストリングＳＴＲＧ１，ＳＴＲＧ２
のメモリトランジスタＭ１６のソースがそれぞれ選択ト
ランジスタＳＴ２を介して共通のソース線ＳＲＬに接続
されている。
【００５５】また、同一行に配置されたメモリストリン
グＳＴＲＧ１，ＳＴＲＧ２のメモリトランジスタのゲー
ト電極が共通のワード線ＷＬ１〜ＷＬ１６に接続され、
選択トランジスタＳＴ１のゲート電極が共通の選択ゲー
ト線ＳＧ１に接続され、選択トランジスタＳＴ２のゲー
ト電極が共通の選択ゲート線ＳＧ２に接続されている。
また、本実施形態では、奇数のワード線ＷＬ１，ＷＬ
３，ＷＬ５，ＷＬ７，ＷＬ９，ＷＬ１１，ＷＬ１３，Ｗ
Ｌ１５、および選択ゲート線ＳＧ１がロウデコーダ１２
ａに接続され、偶数のワード線ＷＬ２，ＷＬ４，ＷＬ
６，ＷＬ８，ＷＬ１０，ＷＬ１２，ＷＬ１４，ＷＬ１
６、および選択ゲート線ＳＧ２がロウデコーダ１２ｂに
接続されている。
【００５６】そして、本実施形態では、連続して配置さ
れる１６本のワード線ＷＬ１〜ＷＬ１６および選択ゲー
ト線ＳＧ１，ＳＧ２に接続されたメモリストリングＳＴ
ＲＧ１，ＳＴＲＧ２，・・・を一つのブロックとして書
き込み等が行われる。
【００５７】ロウデコーダ１２ａは、ブロックデコーダ
１２１、ブロックデコーダ１２１により導通状態が制御
される転送ゲート群１２２ａ、電圧制御回路１３から供
給されるワード線電圧および選択ゲート線電圧の伝達線
ＬＷＬ１，ＬＷＬ３，ＬＷＬ５，ＬＷＬ７，ＬＷＬ９，
ＬＷＬ１１，ＬＷＬ１３，ＬＷＬ１５、およびＬＳＧ１
を主構成要素として有している。
【００５８】ブロックデコーダ１２１は、たとえばロウ
アドレスを受けて、選択されたブロックに対して、高電
圧（たとえば書き込み時には、１８Ｖ＋α、読み出し時
には６Ｖ＋α）レベルの選択信号Ｓ１２１を生成して転
送ゲート群１２２ａ、およびロウデコーダ１２ｂの転送
ゲート群１２２ｂに供給する。ここで、αは後述するよ
うに転送ゲートを構成するｎチャネルＭＯＳ（ＮＭＯ
Ｓ）トランジスタのしきい値電圧（たとえば０．８Ｖ）
以上の電圧に設定される。
【００５９】転送ゲート群１２２ａは、高耐圧ＮＭＯＳ
トランジスタからなる転送ゲートＴＷ１，ＴＷ３，ＴＷ
５，ＴＷ７，ＴＷ９，ＴＷ１１，ＴＷ１３，ＴＷ１５、
およびＴＳ１により構成されている。具体的には、転送
ゲートＴＷ１，ＴＷ３，ＴＷ５，ＴＷ７，ＴＷ９，ＴＷ
１１，ＴＷ１３、およびＴＷ１５は、ブロックデコーダ
１２１の出力信号Ｓ１２１の供給レベルに応じてワード
線ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７，ＷＬ９，ＷＬ１
１，ＷＬ１３，ＷＬ１５と電圧伝達線ＬＷＬ１，ＬＷＬ
３，ＬＷＬ５，ＬＷＬ７，ＬＷＬ９，ＬＷＬ１１，ＬＷ
Ｌ１３，ＬＷＬ１５とを作動的に接続する。同様に、転
送ゲートＴＳ１は、ブロックデコーダ１２１の出力信号
Ｓ１２１の供給レベルに応じて選択ゲート線ＳＧ１と電
圧伝達線ＬＳＧ１とを作動的に接続する。
【００６０】ロウデコーダ１２ｂは、ブロックデコーダ
１２１から導通状態が制御される転送ゲート群１２２
ｂ、電圧制御回路１３から供給されるワード線電圧およ
び選択ゲート線電圧の伝達線ＬＷＬ２，ＬＷＬ４，ＬＷ
Ｌ６，ＬＷＬ８，ＬＷＬ１０，ＬＷＬ１２，ＬＷＬ１
４，ＬＷＬ１６、およびＬＳＧ２を主構成要素として有
している。
【００６１】転送ゲート群１２２ｂは、高耐圧ＮＭＯＳ
トランジスタからなる転送ゲートＴＷ２，ＴＷ４，ＴＷ
６，ＴＷ８，ＴＷ１０，ＴＷ１２，ＴＷ１４，ＴＷ１
６、およびＴＳ２により構成されている。具体的には、
転送ゲートＴＷ２，ＴＷ４，ＴＷ６，ＴＷ８，ＴＷ１
０，ＴＷ１２，ＴＷ１４、およびＴＷ１６は、ブロック
デコーダ１２１の出力信号Ｓ１２１の供給レベルに応じ
てワード線ＷＬ２，ＷＬ４，ＷＬ６，ＷＬ８，ＷＬ１
０，ＷＬ１２，ＷＬ１４，ＷＬ１６と電圧伝達線ＬＷＬ
２，ＬＷＬ４，ＬＷＬ６，ＬＷＬ８，ＬＷＬ１０，ＬＷ
Ｌ１２，ＬＷＬ１４，ＬＷＬ１６とを作動的に接続す
る。同様に、転送ゲートＴＳ２は、ブロックデコーダ１
２１の出力信号Ｓ１２１の供給レベルに応じて選択ゲー
ト線ＳＧ２と電圧伝達線ＬＳＧ２とを作動的に接続す
る。
【００６２】電圧制御回路１３は、図３に示すように、
書込電圧発生部１３１、書込時パス電圧発生部１３２、
０Ｖ発生部１３３、ベリファイ時パス電圧発生部１３
４、読出時パス電圧発生部１３５、ベリファイ電圧（書
込しきい値電圧）発生部１３６、選択ゲート線電圧発生
部１３７、および各ワード線電圧伝達線ＬＷＬ１〜ＬＷ
Ｌ１６に書き込み、書き込み後ベリファイ、読み出しの
各動作に応じた電圧を供給するワード線電圧選択回路１
３８−１〜１３８−１６を有している。
【００６３】書込電圧発生部１３１は、書き込み時に、
高電圧、たとえば１８Ｖの書込電圧Ｖpgm を生成して、
各ワード線電圧選択回路１３８−１〜１３８−１６に供
給する。
【００６４】書込時パス電圧発生部１３２は、書き込み
時に、０Ｖと書込電圧Ｖpgm の中間電圧、たとえば１０
Ｖの書込時パス電圧Ｖpassを生成して、各ワード線電圧
選択回路１３８−１〜１３８−１６に供給する。
【００６５】０Ｖ電圧発生部１３３は、読み出し時に、
読出電圧としての０Ｖを生成して、各ワード線電圧選択
回路１３８−１〜１３８−１６に供給する。
【００６６】ベリファイ時パス電圧発生部１３４は、書
き込みベリファイ時に、たとえば４．５Ｖのベリファイ
時パス電圧Ｖvfyps を生成して、各ワード線電圧選択回
路１３８−１〜１３８−１６に供給する。
【００６７】読出時パス電圧発生部１３５は、読み出し
時に、たとえば６Ｖの読出時パス電圧Ｖreadpsを生成し
て、各ワード線電圧選択回路１３８−１〜１３８−１６
に供給する。
【００６８】ベリファイ電圧（書込しきい値電圧）発生
部１３６は、書き込み時に、ベリファイ動作で用いるた
とえば２．５Ｖの書込しきい値電圧Ｖvfy を生成して、
各ワード線電圧選択回路１３８−１〜１３８−１６に供
給する。
【００６９】選択ゲート線電圧発生部１３７は、書き込
み、読み出し等の各動作に応じて、たとえば電源電圧Ｖ
CCレベルの選択ゲート線電圧を生成して、電圧伝達線Ｌ
ＳＧ１，ＬＳＧ２の両者あるいは一方（ＬＳＧ１）に選
択的に供給する。
【００７０】ワード線電圧選択回路１３８−１は、書き
込み時には、ワード線ＷＬ１に選択されたメモリトラン
ジスタが接続されている場合には書込電圧発生部１３１
による書込電圧Ｖpgm を選択し、ワード線ＷＬ１に非選
択のメモリトランジスタが接続されている場合には書込
時パス電圧発生部１３２による書込時パス電圧Ｖpassを
選択して電圧伝達線ＬＷＬ１に供給する。また、書き込
みベリファイ時には、ワード線ＷＬ１に選択されたメモ
リトランジスタが接続されている場合にはベリファイ電
圧発生部１３６によるベリファイ電圧Ｖvfy を２．５Ｖ
から１．５Ｖだけ電圧降下させて１．０Ｖで電圧伝達線
ＬＷＬ１に供給し、ワード線ＷＬ１に非選択のメモリト
ランジスタが接続されている場合にはベリファイ時パス
電圧発生部１３４による４．５Ｖのベリファイ時パス電
圧Ｖvfyps を電圧伝達線ＬＷＬ１に供給する。また、読
み出し時には、ワード線ＷＬ１に選択されたメモリトラ
ンジスタが接続されている場合には０Ｖ発生部１３３に
よる０Ｖを選択し、ワード線ＷＬ１に非選択のメモリト
ランジスタが接続されている場合には読出時パス電圧発
生部１３５による読出時パス電圧Ｖreadpsを６Ｖのまま
で電圧伝達線ＬＷＬ１に供給する。
【００７１】ワード線電圧選択回路１３８−２は、書き
込み時には、ワード線ＷＬ２に選択されたメモリトラン
ジスタが接続されている場合には書込電圧発生部１３１
による書込電圧Ｖpgm を選択し、ワード線ＷＬ２に非選
択のメモリトランジスタが接続されている場合には書込
時パス電圧発生部１３２による書込時パス電圧Ｖpassを
選択して電圧伝達線ＬＷＬ２に供給する。また、書き込
みベリファイ時には、ワード線ＷＬ２に選択されたメモ
リトランジスタが接続されている場合にはベリファイ電
圧発生部１３６によるベリファイ電圧Ｖvfy を２．５Ｖ
から１．４Ｖだけ電圧降下させて１．１Ｖで電圧伝達線
ＬＷＬ２に供給し、ワード線ＷＬ２に非選択のメモリト
ランジスタが接続されている場合にはベリファイ時パス
電圧発生部１３４による４．５Ｖのベリファイ時パス電
圧Ｖvfyps を電圧伝達線ＬＷＬ２に供給する。また、読
み出し時には、ワード線ＷＬ２に選択されたメモリトラ
ンジスタが接続されている場合には０Ｖ発生部１３３に
よる０Ｖを選択し、ワード線ＷＬ２に非選択のメモリト
ランジスタが接続されている場合には読出時パス電圧発
生部１３４による読出時パス電圧Ｖreadpsを６Ｖから
０．１Ｖだけ電圧降下させて５．９Ｖで電圧伝達線ＬＷ
Ｌ２に供給する。
【００７２】ワード線電圧選択回路１３８−３は、書き
込み時には、ワード線ＷＬ３に選択されたメモリトラン
ジスタが接続されている場合には書込電圧発生部１３１
による書込電圧Ｖpgm を選択し、ワード線ＷＬ３に非選
択のメモリトランジスタが接続されている場合には書込
時パス電圧発生部１３２による書込時パス電圧Ｖpassを
選択して電圧伝達線ＬＷＬ３に供給する。また、書き込
みベリファイ時には、ワード線ＷＬ３に選択されたメモ
リトランジスタが接続されている場合にはベリファイ電
圧発生部１３６によるベリファイ電圧Ｖvfy を２．５Ｖ
から１．３Ｖだけ電圧降下させて１．２Ｖで電圧伝達線
ＬＷＬ３に供給し、ワード線ＷＬ３に非選択のメモリト
ランジスタが接続されている場合にはベリファイ時パス
電圧発生部１３４による４．５Ｖのベリファイ時パス電
圧Ｖvfyps を電圧伝達線ＬＷＬ３に供給する。また、読
み出し時には、ワード線ＷＬ３に選択されたメモリトラ
ンジスタが接続されている場合には０Ｖ発生部１３３に
よる０Ｖを選択し、ワード線ＷＬ３に非選択のメモリト
ランジスタが接続されている場合には読出時パス電圧発
生部１３４による読出時パス電圧Ｖreadpsを６Ｖから
０．２Ｖだけ電圧降下させて５．８Ｖで電圧伝達線ＬＷ
Ｌ３に供給する。
【００７３】ワード線電圧選択回路１３８−４は、書き
込み時には、ワード線ＷＬ４に選択されたメモリトラン
ジスタが接続されている場合には書込電圧発生部１３１
による書込電圧Ｖpgm を選択し、ワード線ＷＬ４に非選
択のメモリトランジスタが接続されている場合には書込
時パス電圧発生部１３２による書込時パス電圧Ｖpassを
選択して電圧伝達線ＬＷＬ４に供給する。また、書き込
みベリファイ時には、ワード線ＷＬ４に選択されたメモ
リトランジスタが接続されている場合にはベリファイ電
圧発生部１３６によるベリファイ電圧Ｖvfy を２．５Ｖ
から１．２Ｖだけ電圧降下させて１．３Ｖで電圧伝達線
ＬＷＬ４に供給し、ワード線ＷＬ４に非選択のメモリト
ランジスタが接続されている場合にはベリファイ時パス
電圧発生部１３４による４．５Ｖのベリファイ時パス電
圧Ｖvfyps を電圧伝達線ＬＷＬ４に供給する。また、読
み出し時には、ワード線ＷＬ４に選択されたメモリトラ
ンジスタが接続されている場合には０Ｖ発生部１３３に
よる０Ｖを選択し、ワード線ＷＬ４に非選択のメモリト
ランジスタが接続されている場合には読出時パス電圧発
生部１３４による読出時パス電圧Ｖreadpsを６Ｖから
０．３Ｖだけ電圧降下させて５．７Ｖで電圧伝達線ＬＷ
Ｌ４に供給する。
【００７４】以下同様に、ワード線電圧選択回路１３８
−１６、書き込み時には、ワード線ＷＬ１６に選択され
たメモリトランジスタが接続されている場合には書込電
圧発生部１３１による書込電圧Ｖpgm を選択し、ワード
線ＷＬ１６に非選択のメモリトランジスタが接続されて
いる場合には書込時パス電圧発生部１３２による書込時
パス電圧Ｖpassを選択して電圧伝達線ＬＷＬ１６に供給
する。また、書き込みベリファイ時には、ワード線ＷＬ
１６に選択されたメモリトランジスタが接続されている
場合にはベリファイ電圧発生部１３６によるベリファイ
電圧Ｖvfy を２．５Ｖのままで電圧伝達線ＬＷＬ１６に
供給し、ワード線ＷＬ１６に非選択のメモリトランジス
タが接続されている場合にはベリファイ時パス電圧発生
部１３４による４．５Ｖのベリファイ時パス電圧Ｖvfyp
s を電圧伝達線ＬＷＬ１６に供給する。また、読み出し
時には、ワード線ＷＬ１６に選択されたメモリトランジ
スタが接続されている場合には０Ｖ発生部１３３による
０Ｖを選択し、ワード線ＷＬ１６に非選択のメモリトラ
ンジスタが接続されている場合には読出時パス電圧発生
部１３４による読出時パス電圧Ｖreadpsを６Ｖから１．
５Ｖだけ電圧降下させて４．５Ｖで電圧伝達線ＬＷＬ１
６に供給する。
【００７５】このように、各ワード線電圧選択回路１３
８−１〜１３８−１６には、それぞれ、ワード線電圧調
整回路が設けられている。これらのワード線電圧調整回
路は、上述したように、書き込みベリファイ時、およ
び、読み出し時に制御ゲートに印加する電圧をそれぞれ
のストリング内のワード線の位置（アドレス）に応じて
変化させるために設けられている。つまり、書き込みベ
リファイ時に各選択ワード線に印加される電圧は、第１
のワード線（ＷＬ１）に最も低い電圧が印加され、その
次に高い電圧が第２のワード線（ＷＬ２）に印加され、
ワード線のストリング内の位置に従って順に印加される
電圧は高くなり、第１６のワード線（ＷＬ１６）に印加
される電圧が最も高い。これに対して、読み出し時に各
非選択ワード線に印加される電圧は、第１のワード線
（ＷＬ１）に最も高い電圧が印加され、その次に高い電
圧が第２のワード線（ＷＬ２）に印加され、ワード線の
ストリング内の位置に従って順に印加される電圧は低く
なり、第１６のワード線（ＷＬ１６）に印加される電圧
が最も低い。
【００７６】図４は、ワード線電圧選択回路の具体的な
構成例を示す回路図である。ワード線電圧選択回路１３
８は、図４に示すように、電圧選択スイッチ群１３８１
およびワード線電圧調整回路１３８２により構成されて
いる。
【００７７】電圧選択スイッチ群１３８１は、ＮＭＯＳ
およびＰＭＯＳトランジスタのソース・ドレイン同士を
接続した転送ゲートからなる電圧選択スイッチＴＭ１〜
ＴＭ６により構成されている。
【００７８】電圧選択スイッチＴＭ１は、書き込み時
に、電圧供給対象のワード線に選択されたメモリトラン
ジスタが接続されている場合に供給されるハイレベルで
アクティブのプログラム信号ｐｇｍ、／ｐｇｍ（／は反
転を示す）を受けて導通状態となり、書込電圧発生部１
３１による書込電圧Ｖpgm を電圧供給対象の電圧伝達線
ＬＷＬに供給する。
【００７９】電圧選択スイッチＴＭ２は、書き込み時
に、電圧供給対象のワード線に非選択のメモリトランジ
スタが接続されている場合に供給されるハイレベルでア
クティブのプログラム信号ｐｇｍｘ、／ｐｇｍｘを受け
て導通状態となり、書込時パス電圧発生部１３２による
書込時パス電圧Ｖpassを、電圧供給対象のワード線に接
続されている電圧伝達線ＬＷＬに供給する。
【００８０】電圧選択スイッチＴＭ３は、読み出し時
に、電圧供給対象のワード線に選択されたメモリトラン
ジスタが接続されている場合に供給されるハイレベルで
アクティブの読出信号ｒｄ、／ｒｄを受けて導通状態と
なり、０Ｖ発生部１３３による０Ｖを、電圧供給対象の
ワード線に接続されている電圧伝達線ＬＷＬに供給す
る。
【００８１】電圧選択スイッチＴＭ４は、書き込みベリ
ファイ時に、電圧供給対象のワード線に非選択のメモリ
トランジスタが接続されている場合に供給されるハイレ
ベルでアクティブのベリファイ信号ｖｆｙｘ、／ｖｆｙ
ｘを受けて導通状態となり、ベリファイ時パス電圧発生
部１３４による４．５Ｖのベリファイ時パス電圧Ｖvfyp
asを、電圧供給対象のワード線に接続されている電圧伝
達線ＬＷＬに供給する。
【００８２】電圧選択スイッチＴＭ５は、読み出し時
に、電圧供給対象のワード線に非選択のメモリトランジ
スタが接続されている場合に供給されるハイレベルでア
クティブの読出信号ｒｄｘ、／ｒｄｘを受けて導通状態
となり、読出時パス電圧発生部１３５による読出時パス
電圧Ｖreadps（６Ｖ）をワード線電圧調整回路群１３８
２に供給する。
【００８３】電圧選択スイッチＴＭ６は、書き込みベリ
ファイ時に、電圧供給対象のワード線に非選択のメモリ
トランジスタが接続されている場合に供給されるハイレ
ベルでアクティブのベリファイ信号ｖｆｙ、／ｖｆｙを
受けて導通状態となり、ベリファイ電圧発生部１３６に
よるベリファイ電圧Ｖvfy をワード線電圧調整回路群１
３８２に供給する。
【００８４】なお、電圧選択スイッチＴＭ１〜ＴＭ６か
らなる電圧選択スイッチ群１３８１は、１６個のワード
線電圧選択回路１３８−１〜１３８−１６で共通した構
成となっている。
【００８５】ワード線電圧調整回路群１３８２は、基本
的にはワード線電圧調整回路１３８２−１および１３８
２−２により構成されている。ただし、ワード線電圧調
整回路１３８２−１はワード線電圧選択回路１３８−１
には設けられず、ワード線電圧調整回路１３８２−２は
ワード線電圧選択回路１３８−１６には設けられない。
【００８６】ワード線電圧選択回路１３８−２〜１３８
−１６のワード線電圧調整回路１３８２−１は、電圧選
択スイッチＴＭ５を通して供給される読出時パス電圧Ｖ
readps（６Ｖ）を受けて、それぞれ０．１Ｖ〜１．５Ｖ
電圧降下させて、接続されている電圧伝達線ＬＷＬに供
給する。ワード線電圧調整回路１３８２−１の電圧降下
回路としては、たとえば図４に示すように、ダイオード
接続された（ドレインとゲートが接続された）しきい値
電圧０．１ＶのＮＭＯＳトランジスタＮＴを、電圧選択
スイッチＴＭ５の出力側に１個〜１５個（ＮＴ１０１〜
ＮＴ１１５）を直列に接続して、直列に接続されるＮＭ
ＯＳトランジスタの数ｍ（ｍは１〜１５）のしきい値分
（０．１×ｍ）だけ読出時パス電圧Ｖreadpsを低下させ
て、対応する電圧伝達線ＬＷＬ２〜ＬＷＬ１６に供給す
るように構成される。
【００８７】具体的には、ワード線電圧選択回路１３８
−２のワード線電圧調整回路１３８２−１には１個のＮ
ＭＯＳトランジスタＮＴ１０１が設けられ、ワード線電
圧選択回路１３８−３のワード線電圧調整回路１３８２
−１には２個のＮＭＯＳトランジスタＮＴ１０１，ＮＴ
１０２が設けられ、ワード線電圧選択回路１３８−４の
ワード線電圧調整回路１３８２−１には３個のＮＭＯＳ
トランジスタＮＴ１０１〜ＮＴ１０３が設けられ、以下
同様に、ＮＭＯＳトランジスタが１個ずつ多くなる形態
で各ワード線電圧調整回路が構成され、最終段のワード
線電圧選択１３８−１６のワード線電圧調整回路１３８
２−１には１５個のＮＭＯＳトランジスタＮＴ１０１〜
ＮＴ１１５が設けられる。
【００８８】このような構成を有するワード線電圧調整
回路１３８２−１により、０．１Ｖの差を持つ読出時パ
ス電圧が電圧伝達線ＬＷＬ１〜ＬＷＬ１６に供給され
る。
【００８９】ワード線電圧選択回路１３８−１〜１３８
−１５のワード線電圧調整回路１３８２−２は、電圧選
択スイッチＴＭ６を通して供給されるベリファイ電圧Ｖ
vfy（２．５Ｖ）を受けて、それぞれ１．５Ｖ〜０．１
Ｖ電圧降下させて、接続されている電圧伝達線ＬＷＬ１
〜ＬＷＬ１５に供給する。ワード線電圧調整回路１３８
２−２の電圧降下回路としては、たとえば図４に示すよ
うに、ダイオード接続された（ドレインとゲートが接続
された）しきい値電圧０．１ＶのＮＭＯＳトランジスタ
ＮＴを、電圧選択スイッチＴＭ６の出力側に１５個〜１
個（ＮＴ２１５〜ＮＴ２０１）を直列に接続して、直列
に接続されるＮＭＯＳトランジスタの数ｍのしきい値分
（０．１×ｍ）だけベリファイ電圧Ｖvfy を低下させ
て、対応する電圧伝達線ＬＷＬ１〜ＬＷＬ１５に供給す
るように構成される。
【００９０】具体的には、ワード線電圧選択回路１３８
−１のワード線電圧調整回路１３８２−２には１５個の
ＮＭＯＳトランジスタＮＴ２０１〜ＮＴ２１５が設けら
れ、ワード線電圧選択回路１３８−２のワード線電圧調
整回路１３８２−２には１４個のＮＭＯＳトランジスタ
ＮＴ２０１〜ＮＴ２１４が設けられ、ワード線電圧選択
回路１３８−３のワード線電圧調整回路１３８２−２に
は１３個のＮＭＯＳトランジスタＮＴ２０１〜ＮＴ２１
３が設けられ、以下同様に、ＮＭＯＳトランジスタが１
個ずつ少なくなる形態で各ワード線電圧調整回路が構成
され、ワード線電圧選択１３８−１５のワード線電圧調
整回路１３８２−２には１個のＮＭＯＳトランジスタＮ
Ｔ２０１が設けられる。
【００９１】このような構成を有するワード線電圧調整
回路１３８２−２により、０．１Ｖの差を持つベリファ
イ電圧が電圧伝達線ＬＷＬ１〜ＬＷＬ１６に供給され
る。
【００９２】次に、上記構成による書き込みおよび読み
出し動作について説明する。なお、ここでは、選択セル
がメモリストリングＳＴＲＧ１のメモリセルＭ１２（選
択ワード線がＷＬ１２）の場合を例に説明する。
【００９３】書き込み動作 書き込み時には、ベリファイ動作によって、書き込みを
行うメモリセルのしきい値電圧が書き込みしきい値電圧
よりも高いしきい値をとるかどうかの判定を行いながら
書き込みを行う。
【００９４】まず、電圧制御回路１３において、選択ワ
ード線ＷＬ１２に対応するワード線電圧選択回路１３８
−１２の電圧選択スイッチＴＭ１に対してプログラム信
号ｐｇｍ，／ｐｇｍがアクティブで供給される。これに
より、ワード線電圧選択回路１３８−１２に接続された
電圧伝達線ＬＷＬ１２に、書込電圧発生部１３１で生成
された、たとえば１８Ｖの高電圧である書込電圧Ｖpgm
が供給され、ロウデコーダ１２ｂに伝達される。
【００９５】また、非選択ワード線ＷＬ１〜ＷＬ１１，
ＷＬ１３〜ＷＬ１６に対応するワード線電圧選択回路１
３８−１〜１３８−１１，１３８−１３〜１３８−１６
の電圧選択スイッチＴＭ２に対してプログラム信号ｐｇ
ｍｘ，／ｐｇｍｘがアクティブで供給される。これによ
り、ワード線電圧選択回路１３８−１〜１３８−１１，
１３８−１３〜１３８−１６に接続された電圧伝達線Ｌ
ＷＬ１〜ＬＷＬ１１，ＬＷＬ１３〜ＬＷＬ１６に、書込
時パス電圧発生部１３２で発生された、たとえば１０Ｖ
の書込時パス電圧Ｖpassが供給され、ロウデコーダ１２
ａ，１２ｂに伝達される。
【００９６】さらに、電圧制御回路１３の選択ゲート線
電圧発生部１３７で生成されたたとえば電源電圧ＶCCレ
ベルおよび０Ｖの選択ゲート線電圧が生成されて、電圧
伝達線ＬＳＧ１，ＬＳＧ２にそれぞれ供給され、ロウデ
コーダ１２ａ，１２ｂに伝達される。
【００９７】また、ロウデコーダ１２ａのブロックデコ
ーダ１２１から選択信号Ｓ１２１がロウデコーダ１２ａ
の転送ゲート群１２２ａ、およびロウデコーダ１２ｂの
転送ゲート群１２２ｂにアクティブで供給される。転送
ゲート群１２２ａでは、ブロックデコーダ１２１による
選択信号Ｓ１２１を受けて、転送ゲートＴＷ１，ＴＷ
３，ＴＷ５，ＴＷ７，ＴＷ９，ＴＷ１１，ＴＷ１３，Ｔ
Ｗ１５、およびＴＳ１が導通状態に保持される。これに
より、ワード線ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７，ＷＬ
９，ＷＬ１１，ＷＬ１３，ＷＬ１５と電圧伝達線ＬＷＬ
１，ＬＷＬ３，ＬＷＬ５，ＬＷＬ７，ＬＷＬ９，ＬＷＬ
１１，ＬＷＬ１３，ＬＷＬ１５とが電気的に接続され
る。同様に、選択ゲート線ＳＧ１と電圧伝達線ＬＳＧ１
とが電気的に接続される。
【００９８】また、ロウデコーダ１２ｂでは、ブロック
デコーダ１２１による選択信号Ｓ１２１を受けて、転送
ゲートＴＷ２，ＴＷ４，ＴＷ６，ＴＷ８，ＴＷ１０，Ｔ
Ｗ１２，ＴＷ１４，ＴＷ１６、およびＴＳ２が導通状態
に保持される。これにより、ワード線ＷＬ２，ＷＬ４，
ＷＬ６，ＷＬ８，ＷＬ１０，ＷＬ１２，ＷＬ１４，ＷＬ
１６と電圧伝達線ＬＷＬ２，ＬＷＬ４，ＬＷＬ６，ＬＷ
Ｌ８，ＬＷＬ１０，ＬＷＬ１２，ＬＷＬ１４，ＬＷＬ１
６とが電気的に接続される。同様に、選択ゲート線ＳＧ
２と電圧伝達線ＬＳＧ２とが電気的に接続される。
【００９９】この結果、ワード線ＷＬ１２にプログラム
電圧Ｖpgm （１８Ｖ）が伝達され、ワード線ＷＬ１〜Ｗ
Ｌ１１，ＷＬ１３〜ＷＬ１６に書込時パス電圧Ｖpassが
伝達される。また、選択ゲート線ＳＧ１には電源電圧Ｖ
CC、選択ゲート線ＳＧ２には０Ｖが伝達される。
【０１００】またこのとき、カラムデコーダ１５を介し
てたとえばビット線ＢＬ１に０Ｖ、ビット線ＢＬ２に電
源電圧ＶCC（３．３Ｖ）が印加され、ソース線ＳＲＬに
は０Ｖが印加されている。
【０１０１】その結果、書き込みを禁止すべきメモリセ
ルＭＴ１２が接続されたメモリストリングＳＴＲＧ２の
チャネル部は選択トランジスタＳＴ１がカットオフする
ことからフローティング状態となり、このチャネル部の
電位は主として非選択ワード線に印加される書込時パス
電圧Ｖpassとのキャパシタカップリングによりブースト
されて書き込み禁止電圧まで上昇して、メモリストリン
グＳＴＲＧ２のメモリセルＭＴ１２へのデータの書き込
みが禁止される。一方、書き込みを行うべきメモリセル
ＭＴ１２が接続されたメモリストリングＳＴＲＧ１のチ
ャネル部は接地電位（０Ｖ）に設定され、選択ワード線
ＷＬ１２に印加された書込電圧Ｖpgm との電位差によ
り、メモリセルＭ１２へのデータの書き込みが行われ、
しきい値電圧は正方向にシフトして、たとえば消去状態
の−３Ｖから１Ｖ程度になる。
【０１０２】この書き込みの後に、ビット線ＢＬ１に読
出時ビット線電圧２Ｖが印加される。また、電圧制御回
路１３においては、選択ワード線ＷＬ１２に対応するワ
ード線電圧選択回路１３８−１２の電圧選択スイッチＴ
Ｍ６に対してベリファイ信号ｖｆｙ，／ｖｆｙがアクテ
ィブで供給される。これにより、ワード線電圧選択回路
１３８−１２のワード線電圧調整回路１３８２−２に
２．５Ｖのベリファイ電圧Ｖvfy が供給される。ワード
線電圧調整回路１３８２−２では、あらかじめ決められ
た電圧分（本例では０．４Ｖ）だけ電圧降下作用を受け
て、２．１Ｖで電圧伝達線ＬＷＬ１２に供給され、ロウ
デコーダ１２ｂに伝達される。
【０１０３】また、非選択ワード線ＷＬ１〜ＷＬ１１，
ＷＬ１３〜ＷＬ１６に対応するワード線選択回路１３８
−１〜１３８−１１，１３８−１３〜１３８−１６の電
圧選択スイッチＴＭ４に対してベリファイ信号ｖｆｙ
ｘ，／ｖｆｙｘがアクティブで供給される。これによ
り、ベリファイ時パス電圧発生部１３４で生成された
４．５Ｖのベリファイ時パス電圧Ｖvfyps が、ワード線
電圧選択回路１３８−１〜１３８−１１，１３８−１３
〜１３８−１６から電圧伝達線ＬＷＬ１〜ＬＷＬ１１，
ＬＷＬ１３〜ＬＷＬ１６にそれぞれ、ロウデコーダ１２
ａ，１２ｂに伝達される。
【０１０４】さらに、電圧制御回路１３の選択ゲート線
電圧発生部１３７で生成されたたとえば電源電圧ＶCCレ
ベルの選択ゲート線電圧が生成されて、電圧伝達線ＬＳ
Ｇ１，ＬＳＧ２にそれぞれ供給され、ロウデコーダ１２
ａ，１２ｂに伝達される。
【０１０５】また、ロウデコーダ１２ａのブロックデコ
ーダ１２１から選択信号Ｓ１２１がロウデコーダ１２ａ
の転送ゲート群１２２ａ、およびロウデコーダ１２ｂの
転送ゲート群１２２ｂにアクティブで供給される。転送
ゲート群１２２ａでは、ブロックデコーダ１２１による
選択信号Ｓ１２１を受けて、転送ゲートＴＷ１，ＴＷ
３，ＴＷ５，ＴＷ７，ＴＷ９，ＴＷ１１，ＴＷ１３，Ｔ
Ｗ１５、およびＴＳ１が導通状態に保持される。これに
より、ワード線ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７，ＷＬ
９，ＷＬ１１，ＷＬ１３，ＷＬ１５と電圧伝達線ＬＷＬ
１，ＬＷＬ３，ＬＷＬ５，ＬＷＬ７，ＬＷＬ９，ＬＷＬ
１１，ＬＷＬ１３，ＬＷＬ１５とが電気的に接続され
る。同様に、選択ゲート線ＳＧ１と電圧伝達線ＬＳＧ１
とが電気的に接続される。
【０１０６】また、ロウデコーダ１２ｂでは、ブロック
デコーダ１２１による選択信号Ｓ１２１を受けて、転送
ゲートＴＷ２，ＴＷ４，ＴＷ６，ＴＷ８，ＴＷ１０，Ｔ
Ｗ１２，ＴＷ１４，ＴＷ１６、およびＴＳ２が導通状態
に保持される。これにより、ワード線ＷＬ２，ＷＬ４，
ＷＬ６，ＷＬ８，ＷＬ１０，ＷＬ１２，ＷＬ１４，ＷＬ
１６と電圧伝達線ＬＷＬ２，ＬＷＬ４，ＬＷＬ６，ＬＷ
Ｌ８，ＬＷＬ１０，ＬＷＬ１２，ＬＷＬ１４，ＬＷＬ１
６とが電気的に接続される。同様に、選択ゲート線ＳＧ
２と電圧伝達線ＬＳＧ２とが電気的に接続される。
【０１０７】この結果、ワード線ＷＬ１２に２．１Ｖが
伝達され、ワード線ＷＬ１〜ＷＬ１１，ＷＬ１３〜ＷＬ
１６にベリファイ時パス電圧Ｖvfyps が伝達される。こ
れにより、メモリセルＭ１〜Ｍ１１，Ｍ１３〜Ｍ１６は
パストランジスタとし機能し、書き込みが行われたメモ
リセルＭ１２に電流が流れるか否かをビット線の電位上
昇としてセンスアンプで読み出しが行われ、書き込みが
終了したか否かが判断される。
【０１０８】つまり、書き込みにより、しきい値が書き
込みしきい値１Ｖよりも低い場合には、ビット線よりメ
モリセルを通ってソース線ＳＲＬへ電流が流れるために
ビット線電位は上昇しない。一方、書き込みによりしき
い値が書き込みしきい値１Ｖよりも高くなった場合に
は、メモリセルに電流が流れないためにビット線電位が
上昇する。
【０１０９】ベリファイの結果、書き込みが終了してい
ないと判断された場合には、再び書き込みが行われ、続
いてベリファイが行われる。この一連の動作はベリファ
イにより、しきい値が書き込みしきい値よりも高くなっ
たと判断されると、書き込みを終了する。このように、
ベリファイで書き込みが完了したか否か確認を行いなが
ら書き込みを行うことによって目的のメモリセルのしき
い値を書き込みしきい値よりも高くすることができる。
【０１１０】ここで、上記書き込みおよびベリファイ動
作におけるストリング内のメモリセルのしきい値電圧分
布および電流分布について、図５に関連付けて説明す
る。
【０１１１】図５（Ａ）はベリファイ電圧を変化させて
書き込みを行った場合のしきい値電圧の分布を示す図、
図５（Ｂ）はメモリセルＭ１２にデータを書き込んだ時
のしきい値電圧の分布を示す図、図５（Ｃ）はメモリセ
ルＭ１２にデータを書き込んだ時の各メモリセルがパス
トランジスタとして働く場合のドレイン電流分布を示す
図である。
【０１１２】上述したように、選択ワード線に印加する
電圧をソース線側から０．１Ｖ幅で小さくなるように設
定して書き込みベリファイを行いながら書き込みを行う
と、図５（Ａ）に示すように、書き込みを行った後のし
きい値電圧は、メモリセルＭ１がもっとも低く、次にメ
モリセルＭ２のしきい値電圧がメモリセルＭ１より０．
１Ｖ高く、順に、０．１Ｖずつ高くなり、メモリセルＭ
１６がもっとも高くなる。このようなしきい値分布を持
つストリング中の１つのメモリセル、たとえばＭ１２に
対して新たに書き込みを行うと、図５（Ｂ）に示すよう
に、メモリセルＭ１２よりもビットコンタクト側にある
メモリセルのしきい値電圧が上昇するが、新たに書き込
みを行う前のしきい値電圧分布があるために、結果的に
得られるしきい値電圧分布の幅は小さくなる。その結
果、図５（Ｃ）に示すように、読み出し時に各メモリセ
ルを流れるセル電流、つまり、選択セルが消去状態にあ
る場合に、ストリング中のそのメモリセルよりもソース
線側にあるメモリセルに新たに書き込みが行われた場合
のセル電流の分布幅は小さくなる。
【０１１３】読み出し動作 読み出し時には、選択されたメモリセルＭ１２の制御ゲ
ートが接続されたワード線ＷＬ１２に０Ｖを印加してオ
ン／オフを判定することにより、消去状態（データ”
１”）であるか書き込み状態（データ”０”）であるか
を判定する。
【０１１４】まず、電圧制御回路１３においては、選択
ワード線ＷＬ１２に対応するワード線電圧選択回路１３
８−１２の電圧選択スイッチＴＭ３に対して読出信号ｒ
ｄ，／ｒｄがアクティブで供給される。これにより、ワ
ード線電圧選択回路１３８−１２に接続された電圧伝達
線ＬＷＬ１２に、０Ｖ発生部１３３で生成された０Ｖが
供給され、ロウデコーダ１２ｂに伝達される。
【０１１５】また、非選択ワード線ＷＬ１〜ＷＬ１１，
ＷＬ１３〜ＷＬ１６に対応するワード線選択回路１３８
−１〜１３８−１１，１３８−１３〜１３８−１６の電
圧選択スイッチＴＭ５に対して読出信号ｒｄｘ，／ｒｄ
ｘがアクティブで供給される。これにより、ワード線電
圧選択回路１３８−１〜１３８−１１，１３８−１３〜
１３８−１６のワード線電圧調整回路１３８２−２に６
Ｖの読出時パス電圧Ｖreadpsが供給される。そして、各
ワード線電圧選択回路１３８−１〜１３８−１１，１３
８−１３〜１３８−１６のワード線電圧調整回路１３８
２−２では、あらかじめ決められた電圧分だけ電圧降下
作用を受けて、電圧伝達線ＬＷＬ１〜ＬＷＬ１１，ＬＷ
Ｌ１３〜ＬＷＬ１６に供給される。具体的には、電圧伝
達線ＬＷＬ１には６．０Ｖ、電圧伝達線ＬＷＬ２には
５．９Ｖ、電圧伝達線ＬＷＬ３には５．８Ｖ、電圧伝達
線ＬＷＬ４には５．７Ｖ、電圧伝達線ＬＷＬ５には５．
６Ｖ、電圧伝達線ＬＷＬ６には５．５Ｖ、電圧伝達線Ｌ
ＷＬ７には５．４Ｖ、電圧伝達線ＬＷＬ８には５．３
Ｖ、電圧伝達線ＬＷＬ９には５．２Ｖ、電圧伝達線ＬＷ
Ｌ１０には５．１Ｖ、電圧伝達線ＬＷＬ１１には５．０
Ｖ、電圧伝達線ＬＷＬ１３には４．８Ｖ、電圧伝達線Ｌ
ＷＬ１４には４．７Ｖ、電圧伝達線ＬＷＬ１５には４．
６Ｖ、電圧伝達線ＬＷＬ１６には４．５Ｖがそれぞれ供
給され、各電圧はロウデコーダ１２ａ，１２ｂに伝達さ
れる。
【０１１６】さらに、電圧制御回路１３の選択ゲート線
電圧発生部１３７で生成されたたとえば電源電圧ＶCCレ
ベルの選択ゲート線電圧が生成されて、電圧伝達線ＬＳ
Ｇ１，ＬＳＧ２にそれぞれ供給され、ロウデコーダ１２
ａ，１２ｂに伝達される。
【０１１７】また、ロウデコーダ１２ａのブロックデコ
ーダ１２１から選択信号Ｓ１２１がロウデコーダ１２ａ
の転送ゲート群１２２ａ、およびロウデコーダ１２ｂの
転送ゲート群１２２ｂにアクティブで供給される。転送
ゲート群１２２ａでは、ブロックデコーダ１２１による
選択信号Ｓ１２１を受けて、転送ゲートＴＷ１，ＴＷ
３，ＴＷ５，ＴＷ７，ＴＷ９，ＴＷ１１，ＴＷ１３，Ｔ
Ｗ１５、およびＴＳ１が導通状態に保持される。これに
より、ワード線ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７，ＷＬ
９，ＷＬ１１，ＷＬ１３，ＷＬ１５と電圧伝達線ＬＷＬ
１，ＬＷＬ３，ＬＷＬ５，ＬＷＬ７，ＬＷＬ９，ＬＷＬ
１１，ＬＷＬ１３，ＬＷＬ１５とが電気的に接続され
る。同様に、選択ゲート線ＳＧ１と電圧伝達線ＬＳＧ１
とが電気的に接続される。
【０１１８】また、ロウデコーダ１２ｂでは、ブロック
デコーダ１２１による選択信号Ｓ１２１を受けて、転送
ゲートＴＷ２，ＴＷ４，ＴＷ６，ＴＷ８，ＴＷ１０，Ｔ
Ｗ１２，ＴＷ１４，ＴＷ１６、およびＴＳ２が導通状態
に保持される。これにより、ワード線ＷＬ２，ＷＬ４，
ＷＬ６，ＷＬ８，ＷＬ１０，ＷＬ１２，ＷＬ１４，ＷＬ
１６と電圧伝達線ＬＷＬ２，ＬＷＬ４，ＬＷＬ６，ＬＷ
Ｌ８，ＬＷＬ１０，ＬＷＬ１２，ＬＷＬ１４，ＬＷＬ１
６とが電気的に接続される。同様に、選択ゲート線ＳＧ
２と電圧伝達線ＬＳＧ２とが電気的に接続される。
【０１１９】この結果、ワード線ＷＬ１２に０Ｖが伝達
され、ワード線ＷＬ１に６．０Ｖ、ワード線ＷＬ２に
５．９Ｖ、ワード線ＷＬ３に５．８Ｖ、ワード線ＷＬ４
に５．７Ｖ、ワード線ＷＬ５に５．６Ｖ、ワード線ＷＬ
６に５．５Ｖ、ワード線ＷＬ７に５．４Ｖ、ワード線Ｗ
Ｌ８に５．３Ｖ、ワード線ＷＬ９に５．２Ｖ、ワード線
ＷＬ１０に５．１Ｖ、ワード線ＷＬ１１に５．０Ｖ、ワ
ード線ＷＬ１３に４．８Ｖ、ワード線ＷＬ１４に４．７
Ｖ、ワード線ＷＬ１５に４．６Ｖ、ワード線ＷＬ１６に
４．５Ｖに伝達される。
【０１２０】その結果、メモリセルＭ１〜Ｍ１１，Ｍ１
３〜Ｍ１６はパストランジスタとし機能し、書き込みが
行われたメモリセルＭ１２に電流が流れるか否かをビッ
ト線の電位上昇としてセンスアンプで読み出しが行わ
れ、書き込みが終了したか否かが判断される。
【０１２１】また、読み出し時には、ビット線ＢＬ１，
ＢＬ２に、ＶCC／２程度の電圧、たとえば電源電圧ＶCC
が３．３Ｖの場合、約２Ｖ程度が印加される。この時
に、選択されたメモリセルＭ１２が消去を行ったメモリ
セルのときは、非選択のメモリセルＭ１〜Ｍ１１，ＭＴ
１３〜ＭＴ１６を通じて０Ｖのソース線ＳＲＬに電流が
流れるため、ビット線の電位は上昇しない。逆に、選択
されたメモリセルＭ１２が書き込みを行ったメモリセル
の場合は電流を流さないのでビット線ＢＬ１の電位は上
昇する。そして、そのビット線の電圧が上昇するか否か
をビット線に接続されたページバッファ１４ａ，１４ｂ
のセンスアンプによって読み出される。
【０１２２】ここで、上記読み出し動作におけるストリ
ング内のメモリセルのしきい値電圧分布および電流分布
について、図６に関連付けて説明する。
【０１２３】図６（Ａ）は従来のようにベリファイ電圧
を変化させないでメモリセルＭ１〜Ｍ１１，Ｍ１３〜Ｍ
１６に対して書き込みを行った場合のしきい値電圧の分
布を示す図、図６（Ｂ）はメモリセルＭ１２にデータを
書き込んだ時のしきい値電圧の分布を示す図、図６
（Ｃ）はメモリセルＭ１２にデータを書き込んだ時の各
メモリセルがパストランジスタとして働く場合のドレイ
ン電流分布を示す図である。
【０１２４】図６（Ａ）に示すように、従来のベリファ
イ方法（ワード線に印加する電圧をワード線の位置（ア
ドレス）に従って変化させない方法）で書き込みを行っ
たストリングはセルによらず一定のしきい値電圧を持
つ。しかし、このストリング中の１つのメモリセル（こ
こではＭ１２）に対して新たに書き込みを行うと、図６
（Ｂ）に示すように、このメモリセルＭ１２によりもビ
ットコンタクト側にあるセルのしきい値が上昇する。こ
のような、しきい値電圧分布をストリング内のメモリセ
ルが持つ場合に、本実施形態のように、読み出し時に印
加するワード線電圧（ゲート電圧）を変化させると、図
６（Ｃ）に示すように、各メモリセルを流れる電流、つ
まり、選択セルが消去状態にある場合に、ストリング中
のそのセルよりもソース側にあるセルに新たに書き込み
が行われた場合のセル電流の分布幅は小さくなる。その
結果、ワード線電位を変化させない場合に比べてセル電
流のばらつきが緩和される。
【０１２５】以上説明したように、本第１の実施形態に
よれば、書き込みベリファイ時に選択ワード線（制御ゲ
ート）に印加する電圧をベリファイを行うメモリセルの
ストリング内の位置（アドレス）に応じて変化させて、
各メモリセルの書き込み後のしきい値を変化させる電圧
制御回路１３を設けたので、既に書き込まれたメモリセ
ルよりもソース線側のメモリセルを書き込んだ場合に生
じるメモリセルのしきい値のばらつきを小さくし、読み
出し時のセル電流のばらつきを小さくすることができ
る。また、本第１の実施形態によれば、電圧制御回路１
３において、読み出し時にワード線（制御ゲート）に印
加する電圧を読み出しを行うメモリセルのストリング内
の位置に応じて変化させることから、既に書き込まれた
セルよりもソース線側のセルを書き込んだ場合に生じる
メモリセルのしきい値のばらつきによる読み出し時のセ
ル電流のばらつきを小さくすることができる。その結
果、既に書き込まれたセルよりもソース線側のセルを書
き込んだ場合に生じる情報の誤った読み出しをなくすこ
とが可能となり、一つのメモリセルの２ビット以上の情
報を蓄える多値の記憶装置としても適した品質の高い不
揮発性半導体記憶装置を実現することができる。また、
２値および多値のＮＡＮＤ型不揮発性半導体記憶装置に
おいて、ランダムプログラミングを可能となる利点があ
る。
【０１２６】第２実施形態 図７は、本発明に係る不揮発性半導体記憶装置の第２の
実施形態を説明するための回路図である。
【０１２７】本第２の実施形態が上述した第１の実施形
態と異なる点は、ワード線電圧選択回路におけるワード
線電圧調整回路の構成にある。具体的には、ワード線電
圧調整回路は、入力電圧と出力電圧の間に一定の電位差
を生み出すので、読み出し時に印加する読出時パス電圧
の隣接ワード線間の電位差と、ベリファイ時にワード線
に印加する電圧の隣接ワード線間の電位差を等しくする
ことにより、読み出し時に印加する読出時パス電圧用の
ワード線電圧調整回路と、ベリファイ時に印加するワー
ド線電圧用のワード線電圧調整回路を、一つの回路１３
８２−３で共有するように構成したことにある。
【０１２８】本第２の実施形態によれば、上述した第１
の実施形態の効果に加えて、ワード線電圧調整回路のチ
ップにおける面積を縮小することができる利点がある。
【０１２９】第３実施形態 図８はおよび図９は、本発明に係る不揮発性半導体記憶
装置の第３の実施形態を説明するためのブロック図であ
る。図８は本第３の実施形態に係る電圧制御回路の構成
例を示すブロック図、図９は本第３の実施形態に係るワ
ード線電圧選択回路の構成例を示すブロック図である。
【０１３０】本第３の実施形態が上述した第１の実施形
態と異なる点は、書き込みベリファイ時に、選択ワード
線に印加するベリファイ電圧を、ストリング内のワード
線の位置（アドレス）に応じて変化させる代わりに、非
選択ワード線に印加するベリファイ時パス電圧を変化さ
せるようにしたことにある。この場合、ベリファイ電圧
は１Ｖで固定であり、非選択ワード線に印加するベリフ
ァイ時パス電圧Ｖvypsf をビット線に近いメモリセルが
接続されたワード線ほど高く、ソース線に近づくに従い
漸次低く設定されるように、電圧制御回路１６が構成さ
れる。
【０１３１】その他の構成は第１の実施形態と同様であ
り、以下、図面に関連付けて電圧制御回路１６の構成お
よび機能について説明する。
【０１３２】電圧制御回路１６は、図８に示すように、
書込電圧発生部１６１、書込時パス電圧発生部１６２、
０Ｖ発生部１６３、１Ｖ発生部１６４、読出時パス電圧
発生部１６５、ベリファイ時パス電圧発生部１６６、選
択ゲート線電圧発生部１６７、および各ワード線電圧伝
達線ＬＷＬ１〜ＬＷＬ１６に書き込み、書き込み後ベリ
ファイ、読み出しの各動作に応じた電圧を供給するワー
ド線電圧選択回路１６８−１〜１６８−１６を有してい
る。
【０１３３】書込電圧発生部１６１は、書き込み時に、
高電圧、たとえば１８Ｖの書込電圧Ｖpgm を生成して、
各ワード線電圧選択回路１６８−１〜１６８−１６に供
給する。
【０１３４】書込時パス電圧発生部１６２は、書き込み
時に、０Ｖと書込電圧Ｖpgm の中間電圧、たとえば１０
Ｖの書込時パス電圧Ｖpassを生成して、各ワード線電圧
選択回路１６８−１〜１６８−１６に供給する。
【０１３５】０Ｖ電圧発生部１６３は、読み出し時に、
読出電圧としての０Ｖを生成して、各ワード線電圧選択
回路１６８−１〜１６８−１６に供給する。
【０１３６】１Ｖ電圧発生部１６４は、書き込みベリフ
ァイ時に、ベリファイ電圧としての１Ｖを生成して、各
ワード線電圧選択回路１６８−１〜１６８−１６に供給
する。
【０１３７】読出時パス電圧発生部１６５は、読み出し
時に、たとえば６Ｖの読出時パス電圧Ｖreadpsを生成し
て、各ワード線電圧選択回路１６８−１〜１６８−１６
に供給する。
【０１３８】ベリファイ時パス電圧発生部１６６は、書
き込み時に、ベリファイ動作で用いるたとえば６．０Ｖ
のベリファイ時パス電圧Ｖvfyps を生成して、各ワード
線電圧選択回路１６８−１〜１６８−１６に供給する。
【０１３９】選択ゲート線電圧発生部１６７は、書き込
み、読み出し等の各動作に応じて、たとえば電源電圧Ｖ
CCレベルの選択ゲート線電圧を生成して、電圧伝達線Ｌ
ＳＧ１，ＬＳＧ２の両者あるいは一方（ＬＳＧ１）に選
択的に供給する。
【０１４０】ワード線電圧選択回路１６８−１は、書き
込み時には、ワード線ＷＬ１に選択されたメモリトラン
ジスタが接続されている場合には書込電圧発生部１６１
による書込電圧Ｖpgm を選択し、ワード線ＷＬ１に非選
択のメモリトランジスタが接続されている場合には書込
時パス電圧発生部１６２による書込時パス電圧Ｖpassを
選択して電圧伝達線ＬＷＬ１に供給する。また、書き込
みベリファイ時には、ワード線ＷＬ１に選択されたメモ
リトランジスタが接続されている場合には１Ｖ発生部１
６４による１Ｖを選択し、ワード線ＷＬ１に非選択のメ
モリトランジスタが接続されている場合にはベリファイ
時パス電圧発生部１６６によるベリファイ時パス電圧Ｖ
vfyps を６Ｖのままで電圧伝達線ＬＷＬ１に供給する。
また、読み出し時には、ワード線ＷＬ１に選択されたメ
モリトランジスタが接続されている場合には０Ｖ発生部
１６３による０Ｖを選択し、ワード線ＷＬ１に非選択の
メモリトランジスタが接続されている場合には読出時パ
ス電圧発生部１６５による読出時パス電圧Ｖreadpsを６
Ｖのままで電圧伝達線ＬＷＬ１に供給する。
【０１４１】ワード線電圧選択回路１６８−２は、書き
込み時には、ワード線ＷＬ２に選択されたメモリトラン
ジスタが接続されている場合には書込電圧発生部１６１
による書込電圧Ｖpgm を選択し、ワード線ＷＬ２に非選
択のメモリトランジスタが接続されている場合には書込
時パス電圧発生部１６２による書込時パス電圧Ｖpassを
選択して電圧伝達線ＬＷＬ２に供給する。また、書き込
みベリファイ時には、ワード線ＷＬ２に選択されたメモ
リトランジスタが接続されている場合には１Ｖ発生部１
６４による１Ｖを選択し、ワード線ＷＬ２に非選択のメ
モリトランジスタが接続されている場合にはベリファイ
時パス電圧発生部１６６によるベリファイ時パス電圧Ｖ
vfyps を６．０Ｖから０．１Ｖだけ電圧降下させて５．
９Ｖで電圧伝達線ＬＷＬ２に供給する。また、読み出し
時には、ワード線ＷＬ２に選択されたメモリトランジス
タが接続されている場合には０Ｖ発生部１６３による０
Ｖを選択し、ワード線ＷＬ２に非選択のメモリトランジ
スタが接続されている場合には読出時パス電圧発生部１
６５による読出時パス電圧Ｖreadpsを６Ｖから０．１Ｖ
だけ電圧降下させて５．９Ｖで電圧伝達線ＬＷＬ２に供
給する。
【０１４２】ワード線電圧選択回路１６８−３は、書き
込み時には、ワード線ＷＬ３に選択されたメモリトラン
ジスタが接続されている場合には書込電圧発生部１６１
による書込電圧Ｖpgm を選択し、ワード線ＷＬ３に非選
択のメモリトランジスタが接続されている場合には書込
時パス電圧発生部１６２による書込時パス電圧Ｖpassを
選択して電圧伝達線ＬＷＬ３に供給する。また、書き込
みベリファイ時には、ワード線ＷＬ３に選択されたメモ
リトランジスタが接続されている場合には１Ｖ発生部１
６４による１Ｖを選択し、ワード線ＷＬ３に非選択のメ
モリトランジスタが接続されている場合にはベリファイ
時パス電圧発生部１６６によるベリファイ時パス電圧Ｖ
vfyps を６．０Ｖから０．２Ｖだけ電圧降下させて５．
８Ｖで電圧伝達線ＬＷＬ３に供給する。また、読み出し
時には、ワード線ＷＬ３に選択されたメモリトランジス
タが接続されている場合には０Ｖ発生部１６３による０
Ｖを選択し、ワード線ＷＬ３に非選択のメモリトランジ
スタが接続されている場合には読出時パス電圧発生部１
６５による読出時パス電圧Ｖreadpsを６Ｖから０．２Ｖ
だけ電圧降下させて５．８Ｖで電圧伝達線ＬＷＬ３に供
給する。
【０１４３】ワード線電圧選択回路１６８−４は、書き
込み時には、ワード線ＷＬ４に選択されたメモリトラン
ジスタが接続されている場合には書込電圧発生部１６１
による書込電圧Ｖpgm を選択し、ワード線ＷＬ４に非選
択のメモリトランジスタが接続されている場合には書込
時パス電圧発生部１６２による書込時パス電圧Ｖｐａｓ
ｓを選択して電圧伝達線ＬＷＬ４に供給する。また、書
き込みベリファイ時には、ワード線ＷＬ４に選択された
メモリトランジスタが接続されている場合には１Ｖ発生
部１６４による１Ｖを選択し、ワード線ＷＬ４に非選択
のメモリトランジスタが接続されている場合にはベリフ
ァイ時パス電圧発生部１６６によるベリファイ時パス電
圧Ｖｖｆｙｐｓ を６．０Ｖから０．３Ｖだけ電圧降下
させて５．７Ｖで電圧伝達線ＬＷＬ４に供給する。ま
た、読み出し時には、ワード線ＷＬ４に選択されたメモ
リトランジスタが接続されている場合には０Ｖ発生部１
６３による０Ｖを選択し、ワード線ＷＬ４に非選択のメ
モリトランジスタが接続されている場合には読出時パス
電圧発生部１３５による読出時パス電圧Ｖreadpsを６Ｖ
から０．３Ｖだけ電圧降下させて５．７Ｖで電圧伝達線
ＬＷＬ３に供給する。
【０１４４】以下同様に、ワード線電圧選択回路１６８
−１６は、書き込み時には、ワード線ＷＬ１６に選択さ
れたメモリトランジスタが接続されている場合には書込
電圧発生部１６１による書込電圧Ｖpgm を選択し、ワー
ド線ＷＬ１６に非選択のメモリトランジスタが接続され
ている場合には書込時パス電圧発生部１６２による書込
時パス電圧Ｖpassを選択して電圧伝達線ＬＷＬ１６に供
給する。また、書き込みベリファイ時には、ワード線Ｗ
Ｌ１６に選択されたメモリトランジスタが接続されてい
る場合には１Ｖ発生部１６４による１Ｖを選択し、ワー
ド線ＷＬ１６に非選択のメモリトランジスタが接続され
ている場合にはベリファイ時パス電圧発生部１６６によ
るベリファイ時パス電圧Ｖvfyps を６Ｖから１．５Ｖだ
け電圧降下させて４．５Ｖで電圧伝達線ＬＷＬ１６に供
給する。また、読み出し時には、ワード線ＷＬ１６に選
択されたメモリトランジスタが接続されている場合には
０Ｖ発生部１６３による０Ｖを選択し、ワード線ＷＬ１
６に非選択のメモリトランジスタが接続されている場合
には読出時パス電圧発生部１３４による読出時パス電圧
Ｖreadpsを６Ｖから１．５Ｖだけ電圧降下させて４．５
Ｖで電圧伝達線ＬＷＬ１６に供給する。
【０１４５】このように、各ワード線電圧選択回路１６
８−１〜１６８−１６には、それぞれ、ワード線電圧調
整回路が設けられている。これらのワード線電圧調整回
路は、上述したように、読み出し時、および、書き込み
ベリファイ時に非選択ワード線（制御ゲート）に印加す
る電圧をそれぞれのストリング内のワード線の位置（ア
ドレス）に応じて変化させるために設けられている。つ
まり、読み出し時および書き込みベリファイ時に、各非
選択ワード線に印加される電圧は、第１のワード線（Ｗ
Ｌ１）に最も高い電圧が印加され、その次に高い電圧が
第２のワード線（ＷＬ２）に印加され、ワード線のスト
リング内の位置に従って順に印加される電圧は低くな
り、第１６のワード線（ＷＬ１６）に印加される電圧が
最も低い。
【０１４６】ワード線電圧選択回路１６８は、図９に示
すように、電圧選択スイッチ群１６８１およびワード線
電圧調整回路１６８２により構成されている。
【０１４７】電圧選択スイッチ群１６８１は、ＮＭＯＳ
およびＰＭＯＳトランジスタのソース・ドレイン同士を
接続した転送ゲートからなる電圧選択スイッチＴＭ１１
〜ＴＭ１６により構成されている。
【０１４８】電圧選択スイッチＴＭ１１は、書き込み時
に、電圧供給対象のワード線に選択されたメモリトラン
ジスタが接続されている場合に供給されるハイレベルで
アクティブのプログラム信号ｐｇｍ、／ｐｇｍ（／は反
転を示す）を受けて導通状態となり、書込電圧発生部１
６１による書込電圧Ｖpgm を、電圧供給対象のワード線
に接続されている電圧伝達線ＬＷＬに供給する。
【０１４９】電圧選択スイッチＴＭ１２は、書き込み時
に、電圧供給対象のワード線に非選択のメモリトランジ
スタが接続されている場合に供給されるハイレベルでア
クティブのプログラム信号ｐｇｍｘ、／ｐｇｍｘを受け
て導通状態となり、書込時パス電圧発生部１６２による
書込時パス電圧Ｖpassを、電圧供給対象のワード線に接
続されている電圧伝達線ＬＷＬに供給する。
【０１５０】電圧選択スイッチＴＭ１３は、読み出し時
に、電圧供給対象のワード線に選択されたメモリトラン
ジスタが接続されている場合に供給されるハイレベルで
アクティブの読出信号ｒｄ、／ｒｄを受けて導通状態と
なり、０Ｖ発生部１６３による０Ｖを、電圧供給対象の
ワード線に接続されている電圧伝達線ＬＷＬに供給す
る。
【０１５１】電圧選択スイッチＴＭ１４は、書き込みベ
リファイ時に、電圧供給対象のワード線に選択されたメ
モリトランジスタが接続されている場合に供給されるハ
イレベルでアクティブのベリファイ信号ｖｆｙ、／ｖｆ
ｙを受けて導通状態となり、１Ｖ発生部１６４による１
Ｖを、電圧供給対象のワード線に接続されている電圧伝
達線ＬＷＬに供給する。
【０１５２】電圧選択スイッチＴＭ１５は、読み出し時
に、電圧供給対象のワード線に非選択のメモリトランジ
スタが接続されている場合に供給されるハイレベルでア
クティブの読出信号ｒｄｘ、／ｒｄｘを受けて導通状態
となり、読出時パス電圧発生部１６５による読出時パス
電圧Ｖreadps（６Ｖ）を、ワード線電圧調整回路群１６
８２に供給する。
【０１５３】電圧選択スイッチＴＭ１６は、書き込みベ
リファイ時に、電圧供給対象のワード線に非選択のメモ
リトランジスタが接続されている場合に供給されるハイ
レベルでアクティブのベリファイ信号ｖｆｙｘ、／ｖｆ
ｙｘを受けて導通状態となり、ベリファイ時パス電圧発
生部１６６によるベリファイ時パス電圧Ｖvfyps をワー
ド線電圧調整回路群１６８２に供給する。
【０１５４】なお、電圧選択スイッチＴＭ１１〜ＴＭ１
６からなる電圧選択スイッチ群１６８１は、１６個のワ
ード線電圧選択回路１６８−１〜１６８−１６で共通し
た構成となっている。
【０１５５】ワード線電圧調整回路群１６８２は、基本
的にはワード線電圧調整回路１６８２−１および１６８
２−２により構成されている。ただし、ワード線電圧調
整回路１６８２−１，１６８２−２はワード線電圧選択
回路１６８−１には設けられない。
【０１５６】ワード線電圧選択回路１６８−２〜１６８
−１６のワード線電圧調整回路１６８２−１は、電圧選
択スイッチＴＭ１５を通して供給される読出時パス電圧
Ｖreadps（６Ｖ）を受けて、それぞれ０．１Ｖ〜１．５
Ｖ電圧降下させて、接続されている電圧伝達線ＬＷＬに
供給する。同様に、ワード線電圧選択回路１６８−２〜
１６８−１６のワード線電圧調整回路１６８２−２は、
電圧選択スイッチＴＭ１６を通して供給されるベリファ
イ時パス電圧Ｖvfyps （６Ｖ）を受けて、それぞれ０．
１Ｖ〜１．５Ｖ電圧降下させて、接続されている電圧伝
達線ＬＷＬに供給する。
【０１５７】ワード線電圧調整回路１６８２−１，１６
８２−２の電圧降下回路としては、たとえば図９に示す
ように、ダイオード接続された（ドレインとゲートが接
続された）しきい値電圧０．１ＶのＮＭＯＳトランジス
タＮＴ１０１〜ＮＴ１１５，ＮＴ２０１〜ＮＴ２１５
を、電圧選択スイッチＴＭ１５，ＴＭ１６の出力側に１
個〜１５個の直列に接続して、直列に接続されるＮＭＯ
Ｓトランジスタの数ｍのしきい値分（０．１×ｍ）だけ
読出時パス電圧Ｖreadps，ベリファイ時パス電圧Ｖvfyp
s を低下させて、対応する電圧伝達線ＬＷＬ２〜ＬＷＬ
１６に供給するように構成される。
【０１５８】具体的には、ワード線電圧選択回路１６８
−２のワード線電圧調整回路１６８２−１，１６８２−
２には１個のＮＭＯＳトランジスタＮＴ１０１，ＮＴ２
０１が設けられ、ワード線電圧選択回路１６８−３のワ
ード線電圧調整回路１６８２−１，１６８２−２には２
個のＮＭＯＳトランジスタＮＴ１０１，ＮＴ１０２、Ｎ
Ｔ２０１，ＮＴ２０２が設けられ、ワード線電圧選択回
路１６８−４のワード線電圧調整回路１６８２−１，１
６８２−２には３個のＮＭＯＳトランジスタＮＴ１０１
〜ＮＴ１０３，ＮＴ２０１〜ＮＴ２０３が設けられ、以
下同様に、ＮＭＯＳトランジスタが１個ずつ多くなる形
態で各ワード線電圧調整回路が構成され、最終段のワー
ド線電圧選択１６８−１６のワード線電圧調整回路１６
８２−１，１６８２−２には１５個のＮＭＯＳトランジ
スタＮＴ１０１〜ＮＴ１１５，ＮＴ２０１〜ＮＴ２１５
が設けられる。
【０１５９】このような構成を有するワード線電圧調整
回路１６８２−１，１６８２−２により、０．１Ｖの差
を持つ読出時パス電圧またはベリファイ時パス電圧が電
圧伝達線ＬＷＬ１〜ＬＷＬ１６に供給される。
【０１６０】次に、上記構成による書き込みについて説
明する。なお、ここでは、選択セルがメモリストリング
ＳＴＲＧ１のメモリセルＭ１２（選択ワード線がＷＬ１
２）の場合を例に説明する。また、読み出し動作につい
ては上述した第１の実施形態と基本的には同様であるた
め、ここではその詳細は省略する。
【０１６１】書き込み動作 書き込み時には、ベリファイ動作によって、書き込みを
行うメモリセルのしきい値が書き込みしきい値よりも高
いしきい値をとるかどうかの判定を行いながら書き込み
を行う。
【０１６２】まず、電圧制御回路１６において、選択ワ
ード線ＷＬ１２に対応するワード線電圧選択回路１６８
−１２の電圧選択スイッチＴＭ１１に対してプログラム
信号ｐｇｍ，／ｐｇｍがアクティブで供給される。これ
により、ワード線電圧選択回路１６８−１２に接続され
た電圧伝達線ＬＷＬ１２に、書込電圧発生部１６１で生
成された、たとえば１８Ｖの高電圧である書込電圧Ｖpg
m が供給され、ロウデコーダ１２ｂに伝達される。
【０１６３】また、非選択ワード線ＷＬ１〜ＷＬ１１，
ＷＬ１３〜ＷＬ１６に対応するワード線選択回路１６８
−１〜１６８−１１，１６８−１３〜１６８−１６の電
圧選択スイッチＴＭ１２に対してプログラム信号ｐｇｍ
ｘ，／ｐｇｍｘがアクティブで供給される。これによ
り、ワード線電圧選択回路１６８−１〜１６８−１１，
１６８−１３〜１６８−１６に接続された電圧伝達線Ｌ
ＷＬ１〜ＬＷＬ１１，ＬＷＬ１３〜ＬＷＬ１６に、書込
時パス電圧発生部１６２で発生された、たとえば１０Ｖ
のパス電圧Ｖpassが供給され、ロウデコーダ１２ａ，１
２ｂに伝達される。
【０１６４】さらに、電圧制御回路１６の選択ゲート線
電圧発生部１６７で生成されたたとえば電源電圧ＶCCレ
ベルおよび０Ｖの選択ゲート線電圧が生成されて、電圧
伝達線ＬＳＧ１，ＬＳＧ２にそれぞれ供給され、ロウデ
コーダ１２ａ，１２ｂに伝達される。
【０１６５】また、ロウデコーダ１２ａのブロックデコ
ーダ１２１から選択信号Ｓ１２１がロウデコーダ１２ａ
の転送ゲート群１２２ａ、およびロウデコーダ１２ｂの
転送ゲート群１２２ｂにアクティブで供給される。転送
ゲート群１２２ａでは、ブロックデコーダ１２１による
選択信号Ｓ１２１を受けて、転送ゲートＴＷ１，ＴＷ
３，ＴＷ５，ＴＷ７，ＴＷ９，ＴＷ１１，ＴＷ１３，Ｔ
Ｗ１５、およびＴＳ１が導通状態に保持される。これに
より、ワード線ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７，ＷＬ
９，ＷＬ１１，ＷＬ１３，ＷＬ１５と電圧伝達線ＬＷＬ
１，ＬＷＬ３，ＬＷＬ５，ＬＷＬ７，ＬＷＬ９，ＬＷＬ
１１，ＬＷＬ１３，ＬＷＬ１５とが電気的に接続され
る。同様に、選択ゲート線ＳＧ１と電圧伝達線ＬＳＧ１
とが電気的に接続される。
【０１６６】また、ロウデコーダ１２ｂでは、ブロック
デコーダ１２１による選択信号Ｓ１２１を受けて、転送
ゲートＴＷ２，ＴＷ４，ＴＷ６，ＴＷ８，ＴＷ１０，Ｔ
Ｗ１２，ＴＷ１４，ＴＷ１６、およびＴＳ２が導通状態
に保持される。これにより、ワード線ＷＬ２，ＷＬ４，
ＷＬ６，ＷＬ８，ＷＬ１０，ＷＬ１２，ＷＬ１４，ＷＬ
１６と電圧伝達線ＬＷＬ２，ＬＷＬ４，ＬＷＬ６，ＬＷ
Ｌ８，ＬＷＬ１０，ＬＷＬ１２，ＬＷＬ１４，ＬＷＬ１
６とが電気的に接続される。同様に、選択ゲート線ＳＧ
２と電圧伝達線ＬＳＧ２とが電気的に接続される。
【０１６７】この結果、ワード線ＷＬ１２にプログラム
電圧Ｖpgm （１８Ｖ）が伝達され、ワード線ＷＬ１〜Ｗ
Ｌ１１，ＷＬ１３〜ＷＬ１６に書込時パス電圧Ｖpassが
伝達される。また、選択ゲート線ＳＧ１には電源電圧Ｖ
CC、選択ゲート線ＳＧ２は０Ｖが伝達される。
【０１６８】またこのとき、カラムデコーダ１５を介し
てたとえばビット線ＢＬ１に０Ｖ、ビット線ＢＬ２に電
源電圧ＶCC（３．３Ｖ）が印加され、ソース線ＳＲＬに
は０Ｖが印加されている。
【０１６９】その結果、書き込みを禁止すべきメモリセ
ルＭＴ１２が接続されたメモリストリングＳＴＲＧ２の
チャネル部は選択トランジスタＳＴ１がカットオフする
ことからフローティング状態となり、このチャネル部の
電位は主として非選択ワード線に印加される書込時パス
電圧Ｖpassとのキャパシタカップリングによりブースト
されて書き込み禁止電圧まで上昇して、メモリストリン
グＳＴＲＧ２のメモリセルＭＴ１２へのデータの書き込
みが禁止される。一方、書き込みを行うべきメモリセル
ＭＴ１２が接続されたメモリストリングＳＴＲＧ１のチ
ャネル部は接地電位（０Ｖ）に設定され、選択ワード線
ＷＬ１２に印加された書込電圧Ｖpgm との電位差によ
り、メモリセルＭ１２へのデータの書き込みが行われ、
しきい値電圧は正方向にシフトして、たとえば消去状態
の−３Ｖから１Ｖ程度になる。
【０１７０】この書き込みの後に、ビット線ＢＬ１に読
出時ビット線電圧２Ｖが印加される。また、電圧制御回
路１６においては、選択ワード線ＷＬ１２に対応するワ
ード線電圧選択回路１６８−１２の電圧選択スイッチＴ
Ｍ１４に対してベリファイ信号ｖｆｙ，／ｖｆｙがアク
ティブで供給される。これにより、ワード線電圧選択回
路１６８−１２に接続された電圧伝達線ＬＷＬ１２に、
１Ｖ発生部１６４で生成された１Ｖが供給され、ロウデ
コーダ１２ｂに伝達される。
【０１７１】また、非選択ワード線ＷＬ１〜ＷＬ１１，
ＷＬ１３〜ＷＬ１６に対応するワード線選択回路１６８
−１〜１６８−１１，１６８−１３〜１６８−１６の電
圧選択スイッチＴＭ１６に対してベリファイ信号ｖｆｙ
ｘ，／ｖｆｙｘがアクティブで供給される。これによ
り、ワード線電圧選択回路１６８−１〜１６８−１１，
１６８−１３〜１６８−１６のワード線電圧調整回路１
３８２−２に６．０Ｖのベリファイ時パス電圧Ｖvfpsが
供給される。そして、各ワード線電圧選択回路１６８−
１〜１６８−１１，１６８−１３〜１６８−１６のワー
ド線電圧調整回路１３８２−２では、あらかじめ決めら
れた電圧分だけ電圧降下作用を受けて、電圧伝達線ＬＷ
Ｌ１〜ＬＷＬ１１，ＬＷＬ１３〜ＬＷＬ１６に供給され
る。具体的には、電圧伝達線ＬＷＬ１には６．０Ｖ、電
圧伝達線ＬＷＬ２には５．９Ｖ、電圧伝達線ＬＷＬ３に
は５．８Ｖ、電圧伝達線ＬＷＬ４には５．７Ｖ、電圧伝
達線ＬＷＬ５には５．６Ｖ、電圧伝達線ＬＷＬ６には
５．５Ｖ、電圧伝達線ＬＷＬ７には５．４Ｖ、電圧伝達
線ＬＷＬ８には５．３Ｖ、電圧伝達線ＬＷＬ９には５．
２Ｖ、電圧伝達線ＬＷＬ１０には５．１Ｖ、電圧伝達線
ＬＷＬ１１には５．０Ｖ、電圧伝達線ＬＷＬ１３には
４．８Ｖ、電圧伝達線ＬＷＬ１４には４．７Ｖ、電圧伝
達線ＬＷＬ１５には４．６Ｖ、電圧伝達線ＬＷＬ１６に
は４．５Ｖがそれぞれ供給され、各電圧はロウデコーダ
１２ａ，１２ｂに伝達される。
【０１７２】さらに、電圧制御回路１６の選択ゲート線
電圧発生部１６７で生成されたたとえば電源電圧ＶCCレ
ベルの選択ゲート線電圧が生成されて、電圧伝達線ＬＳ
Ｇ１，ＬＳＧ２にそれぞれ供給され、ロウデコーダ１２
ａ，１２ｂに伝達される。
【０１７３】また、ロウデコーダ１２ａのブロックデコ
ーダ１２１から選択信号Ｓ１２１がロウデコーダ１２ａ
の転送ゲート群１２２ａ、およびロウデコーダ１２ｂの
転送ゲート群１２２ｂにアクティブで供給される。転送
ゲート群１２２ａでは、ブロックデコーダ１２１による
選択信号Ｓ１２１を受けて、転送ゲートＴＷ１，ＴＷ
３，ＴＷ５，ＴＷ７，ＴＷ９，ＴＷ１１，ＴＷ１３，Ｔ
Ｗ１５、およびＴＳ１が導通状態に保持される。これに
より、ワード線ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７，ＷＬ
９，ＷＬ１１，ＷＬ１３，ＷＬ１５と電圧伝達線ＬＷＬ
１，ＬＷＬ３，ＬＷＬ５，ＬＷＬ７，ＬＷＬ９，ＬＷＬ
１１，ＬＷＬ１３，ＬＷＬ１５とが電気的に接続され
る。同様に、選択ゲート線ＳＧ１と電圧伝達線ＬＳＧ１
とが電気的に接続される。
【０１７４】また、ロウデコーダ１２ｂでは、ブロック
デコーダ１２１による選択信号Ｓ１２１を受けて、転送
ゲートＴＷ２，ＴＷ４，ＴＷ６，ＴＷ８，ＴＷ１０，Ｔ
Ｗ１２，ＴＷ１４，ＴＷ１６、およびＴＳ２が導通状態
に保持される。これにより、ワード線ＷＬ２，ＷＬ４，
ＷＬ６，ＷＬ８，ＷＬ１０，ＷＬ１２，ＷＬ１４，ＷＬ
１６と電圧伝達線ＬＷＬ２，ＬＷＬ４，ＬＷＬ６，ＬＷ
Ｌ８，ＬＷＬ１０，ＬＷＬ１２，ＬＷＬ１４，ＬＷＬ１
６とが電気的に接続される。同様に、選択ゲート線ＳＧ
２と電圧伝達線ＬＳＧ２とが電気的に接続される。
【０１７５】この結果、ワード線ＷＬ１２に１Ｖが伝達
され、ワード線ＷＬ１に６．０Ｖ、ワード線ＷＬ２に
５．９Ｖ、ワード線ＷＬ３に５．８Ｖ、ワード線ＷＬ４
に５．７Ｖ、ワード線ＷＬ５に５．６Ｖ、ワード線ＷＬ
６に５．５Ｖ、ワード線ＷＬ７に５．４Ｖ、ワード線Ｗ
Ｌ８に５．３Ｖ、ワード線ＷＬ９に５．２Ｖ、ワード線
ＷＬ１０に５．１Ｖ、ワード線ＷＬ１１に５．０Ｖ、ワ
ード線ＷＬ１３に４．８Ｖ、ワード線ＷＬ１４に４．７
Ｖ、ワード線ＷＬ１５に４．６Ｖ、ワード線ＷＬ１６に
４．５Ｖに伝達される。
【０１７６】その結果、メモリセルＭ１〜Ｍ１１，Ｍ１
３〜Ｍ１６はパストランジスタとし機能し、書き込みが
行われたメモリセルＭ１２に電流が流れるか否かをビッ
ト線の電位上昇としてセンスアンプで読み出しが行わ
れ、書き込みが終了したか否かが判断される。
【０１７７】つまり、書き込みにより、しきい値が書き
込みしきい値１Ｖよりも低い場合には、ビット線よりメ
モリセルを通ってソース線ＳＲＬへ電流が流れるために
ビット線電位は上昇しない。一方、書き込みによりしき
い値が書き込みしきい値１Ｖよりも高くなった場合に
は、メモリセルに電流が流れないためにビット線電位が
上昇する。
【０１７８】ベリファイの結果、書き込みが終了してい
ないと判断された場合には、再び書き込みが行われ、続
いてベリファイが行われる。この一連の動作はベリファ
イにより、しきい値が書き込みしきい値よりも高くなっ
たと判断されると、書き込みを終了する。このように、
ベリファイで書き込みが完了したか否か確認を行いなが
ら書き込みを行うことによって目的の記憶素子のしきい
値を書き込みしきい値よりも高くすることができる。
【０１７９】この書き込みベリファイの際、ビット線側
のメモリセルでは、セル電流（Ｉｃｅｌｌ）が流れると
パストランジスタとして働いている非選択メモリセルの
抵抗（Ｒ）により、Ｉｃｅｌｌ×Ｒ分だけソース電位が
上がり、基板バイアス効果によりしきい値が上昇し、メ
モリセルに流れる電流Ｉｄが減少する。ところが、本実
施形態では、非選択メモリセルの制御ゲートが接続され
た非選択ワード線に印加する電圧を、ビット線に近いメ
モリセルが接続されたワード線ほど高く、ソース線側に
近づくに従い漸次低く設定していることにより、ビット
線側のメモリセルにおける基板バイアス効果により上昇
したしきい値電圧Ｖｔｈ分の電流の減少は、低く抑えら
れるように調整（相殺）される。
【０１８０】読み出し動作 読み出し時には、選択されたメモリセルＭ１２の制御ゲ
ートが接続されたワード線ＷＬ１２に０Ｖを印加し、非
選択ワード線ＷＬ１〜ＷＬ１１，ＷＬ１３〜ＷＬ１６に
読出時パス電圧６Ｖ〜４．５Ｖ（ビット線側に近い程高
く、ソース線側に近づくに従い漸次低い）を印加してオ
ン／オフを判定することにより、消去状態（データ”
１”）であるか書き込み状態（データ”０”）であるか
を判定する。
【０１８１】この読み出しの場合も、非選択メモリセル
の制御ゲートが接続された非選択ワード線に印加する電
圧を、ビット線に近いメモリセルが接続されたワード線
ほど高く、ソース線側に近づくに従い漸次低く設定して
いることにより、ビット線側のメモリセルにおける基板
バイアス効果により上昇したしきい値電圧Ｖｔｈ分の電
流の減少は、低く抑えられるように調整（相殺）され
る。
【０１８２】以上説明したように、本第３の実施形態に
よれば、電圧制御回路１６において、書き込みベリファ
イ時または読み出し時に、非選択メモリセルの制御ゲー
トが接続された非選択ワード線に印加する電圧を、ビッ
ト線に近いメモリセルが接続されたワード線ほど高く、
ソース線側に近づくに従い漸次低く設定していることか
ら、メモリストリング内の直列に接続にされたメモリセ
ル間の特性のバラツキを低減できる。したがって、誤動
作の発生を抑止することができ、一つのメモリセルに２
ビット以上の情報を蓄える多値の記憶装置としても適し
た品質の高い不揮発性半導体記憶装置を実現することが
できる。また、２値および多値のＮＡＮＤ型不揮発性半
導体記憶装置において、ランダムプログラムを可能とな
る利点がある。
【０１８３】第４実施形態 図１０は、本発明に係る不揮発性半導体記憶装置の第４
の実施形態を説明するするための回路図である。
【０１８４】本第４の実施形態が上述した第３の実施形
態と異なる点は、ワード線電圧選択回路におけるワード
線電圧調整回路の構成にある。具体的には、電圧降下さ
せる電圧幅が同一で、非選択メモリセルの制御ゲートが
接続された非選択ワード線に印加する電圧を、ビット線
に近いメモリセルが接続されたワード線ほど高く、ソー
ス線側に近づくに従い漸次低く設定することから、読み
出し時に印加する読出時パス電圧用のワード線電圧調整
回路と、ベリファイ時に印加するベリファイ時パス電圧
用のワード線電圧調整回路を一つの回路１６８２−３で
共有するように構成したことにある。
【０１８５】本第４の実施形態によれば、上述した第３
の実施形態の効果に加えて、ワード線電圧調整回路のチ
ップにおける面積を縮小することができる利点がある。
【０１８６】また、前述したように、読出時パス電圧発
生部およびベリファイ時パス電圧発生部において、同電
圧（たとえば６Ｖ）の読出時パス電圧Ｖreadpsおよびベ
リファイ時パス電圧Ｖvfyps を発生する場合には、両発
生部も共用するように構成することができ、この場合に
は、さらにチップ面積を縮小することができる。
【０１８７】第５実施形態 図１１はおよび図１２は、本発明に係る不揮発性半導体
記憶装置の第５の実施形態を説明するためのブロック図
である。図１１は本第５の実施形態に係る電圧制御回路
の構成例を示すブロック図、図１２は本第５の実施形態
に係るワード線電圧選択回路の構成例を示すブロック図
である。
【０１８８】本第５の実施形態が上述した第２の実施形
態と異なる点は、読み出し時に、非選択ワード線に印加
する読出時パス電圧を、ストリング内のワード線の位置
（アドレス）に応じて変化させる代わりに、選択ワード
線に印加する読出電圧を変化させるようにしたことにあ
る。この場合、読出時パス電圧Ｖreadpsは４．５Ｖで固
定であり、選択ワード線に印加する読出電圧Ｖreadをソ
ース線に近いメモリセルが接続されたワード線ほど高
く、ビット線に近づくに従い漸次低く設定されるよう
に、電圧制御回路１７が構成される。
【０１８９】その他の構成は第１の実施形態と同様であ
り、以下、図面に関連付けて電圧制御回路１７の構成お
よび機能について説明する。
【０１９０】電圧制御回路１７は、図１１に示すよう
に、書込電圧発生部１７１、書込時パス電圧発生部１７
２、読出時パス電圧発生部１７３、１Ｖ発生部１７４、
読出電圧発生部１７５、ベリファイ時パス電圧発生部１
７６、選択ゲート線電圧発生部１７７、および各ワード
線電圧伝達線ＬＷＬ１〜ＬＷＬ１６に書き込み、書き込
み後ベリファイ、読み出しの各動作に応じた電圧を供給
するワード線電圧選択回路１７８−１〜１７８−１６を
有している。
【０１９１】書込電圧発生部１７１は、書き込み時に、
高電圧、たとえば１８Ｖの書込電圧Ｖpgm を生成して、
各ワード線電圧選択回路１７８−１〜１７８−１６に供
給する。
【０１９２】書込時パス電圧発生部１７２は、書き込み
時に、０Ｖと書込電圧Ｖpgm の中間電圧、たとえば１０
Ｖの書込時パス電圧Ｖpassを生成して、各ワード線電圧
選択回路１７８−１〜１７８−１６に供給する。
【０１９３】読出時パス電圧発生部１７３は、読み出し
時に、たとえば４．５Ｖの読出時パス電圧Ｖreadpsを生
成して、各ワード線電圧選択回路１７８−１〜１７８−
１６に供給する。
【０１９４】１Ｖ電圧発生部１７４は、書き込みベリフ
ァイ時に、ベリファイ電圧としての１Ｖを生成して、各
ワード線電圧選択回路１７８−１〜１７８−１６に供給
する。
【０１９５】読出電圧発生部１７５は、読み出し時に、
たとえば０．９Ｖの読出電圧Ｖreadを生成して、各ワー
ド線電圧選択回路１７８−１〜１７８−１６に供給す
る。
【０１９６】ベリファイ時パス電圧発生部１７６は、書
き込み時に、ベリファイ動作で用いるたとえば６．０Ｖ
のベリファイ時パス電圧Ｖvfyps を生成して、各ワード
線電圧選択回路１７８−１〜１７８−１６に供給する。
【０１９７】選択ゲート線電圧発生部１７７は、書き込
み、読み出し等の各動作に応じて、たとえば電源電圧Ｖ
CCレベルの選択ゲート線電圧を生成して、電圧伝達線Ｌ
ＳＧ１，ＬＳＧ２の両者あるいは一方（ＬＳＧ１）に選
択的に供給する。
【０１９８】ワード線電圧選択回路１７８−１は、書き
込み時には、ワード線ＷＬ１に選択されたメモリトラン
ジスタが接続されている場合には書込電圧発生部１７１
による書込電圧Ｖpgm を選択し、ワード線ＷＬ１に非選
択のメモリトランジスタが接続されている場合には書込
時パス電圧発生部１７２による書込時パス電圧Ｖpassを
選択して電圧伝達線ＬＷＬ１に供給する。また、書き込
みベリファイ時には、ワード線ＷＬ１に選択されたメモ
リトランジスタが接続されている場合には１Ｖ発生部１
７４による１Ｖを選択し、ワード線ＷＬ１に非選択のメ
モリトランジスタが接続されている場合にはベリファイ
時パス電圧発生部１７６によるベリファイ時パス電圧Ｖ
vfyps を６Ｖのままで電圧伝達線ＬＷＬ１に供給する。
また、読み出し時には、ワード線ＷＬ１に選択されたメ
モリトランジスタが接続されている場合には読出電圧発
生部１７５による読出電圧Ｖreadを０．９Ｖから１．５
Ｖだけ電圧降下させて−０．６Ｖで電圧伝達線ＬＷＬ１
に供給し、ワード線ＷＬ１に非選択のメモリトランジス
タが接続されている場合には読出時パス電圧発生部１７
３による４．５Ｖの読出時パス電圧Ｖreadpsを電圧伝達
線ＬＷＬ１に供給する。
【０１９９】ワード線電圧選択回路１７８−２は、書き
込み時には、ワード線ＷＬ２に選択されたメモリトラン
ジスタが接続されている場合には書込電圧発生部１７１
による書込電圧Ｖpgm を選択し、ワード線ＷＬ２に非選
択のメモリトランジスタが接続されている場合には書込
時パス電圧発生部１７２による書込時パス電圧Ｖpassを
選択して電圧伝達線ＬＷＬ２に供給する。また、書き込
みベリファイ時には、ワード線ＷＬ２に選択されたメモ
リトランジスタが接続されている場合には１Ｖ発生部１
７４による１Ｖを選択し、ワード線ＷＬ２に非選択のメ
モリトランジスタが接続されている場合にはベリファイ
時パス電圧発生部１７６によるベリファイ時パス電圧Ｖ
vfyps を６．０Ｖから０．１Ｖだけ電圧降下させて５．
９Ｖで電圧伝達線ＬＷＬ２に供給する。また、読み出し
時には、ワード線ＷＬ２に選択されたメモリトランジス
タが接続されている場合には読出電圧発生部１７５によ
る読出電圧Ｖreadを０．９Ｖから１．４Ｖだけ電圧降下
させて−０．５Ｖで電圧伝達線ＬＷＬ２に供給し、ワー
ド線ＷＬ２に非選択のメモリトランジスタが接続されて
いる場合には読出時パス電圧発生部１７３による４．５
Ｖの読出時パス電圧Ｖreadpsを電圧伝達線ＬＷＬ２に供
給する。
【０２００】ワード線電圧選択回路１７８−３は、書き
込み時には、ワード線ＷＬ３に選択されたメモリトラン
ジスタが接続されている場合には書込電圧発生部１７１
による書込電圧Ｖpgm を選択し、ワード線ＷＬ３に非選
択のメモリトランジスタが接続されている場合には書込
時パス電圧発生部１７２による書込時パス電圧Ｖpassを
選択して電圧伝達線ＬＷＬ３に供給する。また、書き込
みベリファイ時には、ワード線ＷＬ３に選択されたメモ
リトランジスタが接続されている場合には１Ｖ発生部１
７４による１Ｖを選択し、ワード線ＷＬ３に非選択のメ
モリトランジスタが接続されている場合にはベリファイ
時パス電圧発生部１７６によるベリファイ時パス電圧Ｖ
vfyps を６．０Ｖから０．２Ｖだけ電圧降下させて５．
８Ｖで電圧伝達線ＬＷＬ３に供給する。また、読み出し
時には、ワード線ＷＬ３に選択されたメモリトランジス
タが接続されている場合には読出電圧発生部１７５によ
る読出電圧Ｖreadを０．９Ｖから１．３Ｖだけ電圧降下
させて−０．４Ｖで電圧伝達線ＬＷＬ３に供給し、ワー
ド線ＷＬ３に非選択のメモリトランジスタが接続されて
いる場合には読出時パス電圧発生部１７３による４．５
Ｖの読出時パス電圧Ｖreadpsを電圧伝達線ＬＷＬ３に供
給する。
【０２０１】ワード線電圧選択回路１７８−４は、書き
込み時には、ワード線ＷＬ４に選択されたメモリトラン
ジスタが接続されている場合には書込電圧発生部１７１
による書込電圧Ｖpgm を選択し、ワード線ＷＬ４に非選
択のメモリトランジスタが接続されている場合には書込
時パス電圧発生部１７２による書込時パス電圧Ｖpassを
選択して電圧伝達線ＬＷＬ４に供給する。また、書き込
みベリファイ時には、ワード線ＷＬ４に選択されたメモ
リトランジスタが接続されている場合には１Ｖ発生部１
７４による１Ｖを選択し、ワード線ＷＬ４に非選択のメ
モリトランジスタが接続されている場合にはベリファイ
時パス電圧発生部１７６によるベリファイ時パス電圧Ｖ
vfyps を６．０Ｖから０．３Ｖだけ電圧降下させて５．
７Ｖで電圧伝達線ＬＷＬ４に供給する。また、読み出し
時には、ワード線ＷＬ４に選択されたメモリトランジス
タが接続されている場合には読出電圧発生部１７５によ
る読出電圧Ｖreadを０．９Ｖから１．２Ｖだけ電圧降下
させて−０．３Ｖで電圧伝達線ＬＷＬ４に供給し、ワー
ド線ＷＬ４に非選択のメモリトランジスタが接続されて
いる場合には読出時パス電圧発生部１７３による４．５
Ｖの読出時パス電圧Ｖreadpsを電圧伝達線ＬＷＬ４に供
給する。
【０２０２】以下同様に、ワード線電圧選択回路１７８
−１６は、書き込み時には、ワード線ＷＬ１６に選択さ
れたメモリトランジスタが接続されている場合には書込
電圧発生部１７１による書込電圧Ｖpgm を選択し、ワー
ド線ＷＬ１６に非選択のメモリトランジスタが接続され
ている場合には書込時パス電圧発生部１７２による書込
時パス電圧Ｖpassを選択して電圧伝達線ＬＷＬ１６に供
給する。また、書き込みベリファイ時には、ワード線Ｗ
Ｌ１６に選択されたメモリトランジスタが接続されてい
る場合には１Ｖ発生部１７４による１Ｖを選択し、ワー
ド線ＷＬ１６に非選択のメモリトランジスタが接続され
ている場合にはベリファイ時パス電圧発生部１７６によ
るベリファイ時パス電圧Ｖvfyps を６Ｖから１．５Ｖだ
け電圧降下させて４．５Ｖで電圧伝達線ＬＷＬ１６に供
給する。また、読み出し時には、ワード線ＷＬ１６に選
択されたメモリトランジスタが接続されている場合には
読出電圧発生部１７５による読出電圧Ｖreadを０．９Ｖ
のままで電圧伝達線ＬＷＬ１６に供給し、ワード線ＷＬ
１６に非選択のメモリトランジスタが接続されている場
合には読出時パス電圧発生部１７３による４．５Ｖの読
出時パス電圧Ｖreadpsを電圧伝達線ＬＷＬ１６に供給す
る。
【０２０３】このように、各ワード線電圧選択回路１７
８−１〜１７８−１６には、それぞれ、ワード線電圧調
整回路が設けられている。これらのワード線電圧調整回
路は、上述したように、書き込みベリファイ時、およ
び、読み出し時に制御ゲートに印加する電圧をそれぞれ
のストリング内のワード線の位置（アドレス）に応じて
変化させるために設けられている。つまり、書き込みベ
リファイ時に、各非選択ワード線に印加される電圧は、
第１のワード線（ＷＬ１）に最も高い電圧が印加され、
その次に高い電圧が第２のワード線（ＷＬ２）に印加さ
れ、ワード線のストリング内の位置に従って順に印加さ
れる電圧は低くなり、第１６のワード線（ＷＬ１６）に
印加される電圧が最も低い。これに対して、読み出し時
に、各選択ワード線に印加される電圧は、第１のワード
線（ＷＬ１）に最も低い電圧が印加され、その次に高い
電圧が第２のワード線（ＷＬ２）に印加され、ワード線
のストリング内の位置に従って順に印加される電圧は低
くなり、第１６のワード線（ＷＬ１６）に印加される電
圧が最も高い。
【０２０４】ワード線電圧選択回路１７８は、図１２に
示すように、電圧選択スイッチ群１７８１およびワード
線電圧調整回路１７８２により構成されている。
【０２０５】電圧選択スイッチ群１７８１は、ＮＭＯＳ
およびＰＭＯＳトランジスタのソース・ドレイン同士を
接続した転送ゲートからなる電圧選択スイッチＴＭ２１
〜ＴＭ２６により構成されている。
【０２０６】電圧選択スイッチＴＭ２１は、書き込み時
に、電圧供給対象のワード線に選択されたメモリトラン
ジスタが接続されている場合に供給されるハイレベルで
アクティブのプログラム信号ｐｇｍ、／ｐｇｍ（／は反
転を示す）を受けて導通状態となり、書込電圧発生部１
７１による書込電圧Ｖpgm を、電圧供給対象のワード線
に接続されている電圧伝達線ＬＷＬに供給する。
【０２０７】電圧選択スイッチＴＭ２２は、書き込み時
に、電圧供給対象のワード線に非選択のメモリトランジ
スタが接続されている場合に供給されるハイレベルでア
クティブのプログラム信号ｐｇｍｘ、／ｐｇｍｘを受け
て導通状態となり、書込時パス電圧発生部１７２による
書込時パス電圧Ｖpassを、電圧供給対象のワード線に接
続されている電圧伝達線ＬＷＬに供給する。
【０２０８】電圧選択スイッチＴＭ２３は、読み出し時
に、電圧供給対象のワード線に非選択のメモリトランジ
スタが接続されている場合に供給されるハイレベルでア
クティブの読出信号ｒｄｘ、／ｒｄｘを受けて導通状態
となり、読出時パス電圧発生部１７３による４．５Ｖの
読出時パス電圧Ｖreadpsを、電圧供給対象のワード線に
接続されている電圧伝達線ＬＷＬに供給する。
【０２０９】電圧選択スイッチＴＭ２４は、書き込みベ
リファイ時に、電圧供給対象のワード線に選択されたメ
モリトランジスタが接続されている場合に供給されるハ
イレベルでアクティブのベリファイ信号ｖｆｙ、／ｖｆ
ｙを受けて導通状態となり、１Ｖ発生部１７４による１
Ｖを、電圧供給対象のワード線に接続されている電圧伝
達線ＬＷＬに供給する。
【０２１０】電圧選択スイッチＴＭ２５は、読み出し時
に、電圧供給対象のワード線に選択されたメモリトラン
ジスタが接続されている場合に供給されるハイレベルで
アクティブの読出信号ｒｄ、／ｒｄを受けて導通状態と
なり、読出電圧発生部１７５による読出電圧Ｖread
（０．９Ｖ）を、ワード線電圧調整回路群１７８２に供
給する。
【０２１１】電圧選択スイッチＴＭ２６は、書き込みベ
リファイ時に、電圧供給対象のワード線に非選択のメモ
リトランジスタが接続されている場合に供給されるハイ
レベルでアクティブのベリファイ信号ｖｆｙｘ、／ｖｆ
ｙｘを受けて導通状態となり、ベリファイ時パス電圧発
生部１７６によるベリファイ時パス電圧Ｖvfyps をワー
ド線電圧調整回路群１７８２に供給する。
【０２１２】なお、電圧選択スイッチＴＭ２１〜ＴＭ２
６からなる電圧選択スイッチ群１７８１は、１６個のワ
ード線電圧選択回路１７８−１〜１７８−１６で共通し
た構成となっている。
【０２１３】ワード線電圧調整回路群１７８２は、基本
的にはワード線電圧調整回路１７８２−１および１７８
２−２により構成されている。ただし、ワード線電圧調
整回路１７８２−１はワード線電圧選択回路１７８−１
６には設けられず、ワード線電圧調整回路１７８２−２
はワード線電圧選択回路１７８−１には設けられない。
【０２１４】ワード線電圧選択回路１７８−１〜１７８
−１５のワード線電圧調整回路１７８２−１は、電圧選
択スイッチＴＭ２５を通して供給される読出電圧Ｖread
（０．９Ｖ）を受けて、それぞれ１．５Ｖ〜０．１Ｖ電
圧降下させて、接続されている電圧伝達線ＬＷＬ１〜Ｌ
ＷＬ１６に供給する。
【０２１５】同様に、ワード線電圧選択回路１７８−２
〜１７８−１６のワード線電圧調整回路１７８２−２
は、電圧選択スイッチＴＭ２６を通して供給されるベリ
ファイ時パス電圧Ｖvfyps （６Ｖ）を受けて、それぞれ
０．１Ｖ〜１．５Ｖ電圧降下させて、接続されている電
圧伝達線ＬＷＬ１〜ＬＷＬ１６に供給する。
【０２１６】次に、上記構成による読み出し動作につい
て説明する。なお、ここでは、選択セルがメモリストリ
ングＳＴＲＧ１のメモリセルＭ１２（選択ワード線がＷ
Ｌ１２）の場合を例に説明する。また、書き込み動作に
ついては上述した第２の実施形態と基本的には同様であ
るため、ここではその詳細は省略する。
【０２１７】読み出し動作 読み出し時には、選択されたメモリセルＭ１２の制御ゲ
ートが接続されたワード線ＷＬ１２に読出電圧０．５Ｖ
を印加してオン／オフを判定することにより、消去状態
（データ”１”）であるか書き込み状態（データ”
０”）であるかを判定する。
【０２１８】まず、電圧制御回路１７においては、選択
ワード線ＷＬ１２に対応するワード線電圧選択回路１７
８−１２の電圧選択スイッチＴＭ２５に対して読出信号
ｒｄ，／ｒｄがアクティブで供給される。これにより、
ワード線電圧選択回路１７８−１２のワード線電圧調整
回路１７８−１に、読出電圧発生部１７５で生成された
０．９Ｖの読出電圧Ｖreadが供給される。ワード線電圧
調整回路１７８２−１では、供給された０．９Ｖの電圧
が０．４Ｖだけ降下されて、０．５Ｖで電圧伝達線ＬＷ
Ｌ２に供給され、ロウデコーダ１２ｂに伝達される。
【０２１９】また、非選択ワード線ＷＬ１〜ＷＬ１１，
ＷＬ１３〜ＷＬ１６に対応するワード線選択回路１７８
−１〜１７８−１１，１７８−１３〜１７８−１６の電
圧選択スイッチＴＭ２３に対して読出信号ｒｄｘ，／ｒ
ｄｘがアクティブで供給される。これにより、ワード線
選択回路１７８−１〜１７８−１１，１７８−１３〜１
７８−１６に接続された電圧伝達線ＬＷＬ１〜ＬＷＬ１
１，ＬＷＬ１３〜ＬＷＬ１６に、読出時パス電圧発生部
１７３で生成された４．５Ｖの読出時パス電圧Ｖreadps
が供給され、ロウデコーダ１２ａ，１２ｂに伝達され
る。
【０２２０】さらに、電圧制御回路１７の選択ゲート線
電圧発生部１７７で生成されたたとえば電源電圧ＶCCレ
ベルの選択ゲート線電圧が生成されて、電圧伝達線ＬＳ
Ｇ１，ＬＳＧ２にそれぞれ供給され、ロウデコーダ１２
ａ，１２ｂに伝達される。
【０２２１】また、ロウデコーダ１２ａのブロックデコ
ーダ１２１から選択信号Ｓ１２１がロウデコーダ１２ａ
の転送ゲート群１２２ａ、およびロウデコーダ１２ｂの
転送ゲート群１２２ｂにアクティブで供給される。転送
ゲート群１２２ａでは、ブロックデコーダ１２１による
選択信号Ｓ１２１を受けて、転送ゲートＴＷ１，ＴＷ
３，ＴＷ５，ＴＷ７，ＴＷ９，ＴＷ１１，ＴＷ１３，Ｔ
Ｗ１５、およびＴＳ１が導通状態に保持される。これに
より、ワード線ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７，ＷＬ
９，ＷＬ１１，ＷＬ１３，ＷＬ１５と電圧伝達線ＬＷＬ
１，ＬＷＬ３，ＬＷＬ５，ＬＷＬ７，ＬＷＬ９，ＬＷＬ
１１，ＬＷＬ１３，ＬＷＬ１５とが電気的に接続され
る。同様に、選択ゲート線ＳＧ１と電圧伝達線ＬＳＧ１
とが電気的に接続される。
【０２２２】また、ロウデコーダ１２ｂでは、ブロック
デコーダ１２１による選択信号Ｓ１２１を受けて、転送
ゲートＴＷ２，ＴＷ４，ＴＷ６，ＴＷ８，ＴＷ１０，Ｔ
Ｗ１２，ＴＷ１４，ＴＷ１６、およびＴＳ２が導通状態
に保持される。これにより、ワード線ＷＬ２，ＷＬ４，
ＷＬ６，ＷＬ８，ＷＬ１０，ＷＬ１２，ＷＬ１４，ＷＬ
１６と電圧伝達線ＬＷＬ２，ＬＷＬ４，ＬＷＬ６，ＬＷ
Ｌ８，ＬＷＬ１０，ＬＷＬ１２，ＬＷＬ１４，ＬＷＬ１
６とが電気的に接続される。同様に、選択ゲート線ＳＧ
２と電圧伝達線ＬＳＧ２とが電気的に接続される。
【０２２３】この結果、ワード線ＷＬ１２に０．５Ｖが
伝達され、ワード線ＷＬ１〜ＷＬ１１，ＷＬ１３〜ＷＬ
１６に読出時パス電圧Ｖreadps（４．５Ｖ）が伝達され
る。これにより、メモリセルＭ１〜Ｍ１１，Ｍ１３〜Ｍ
１６はパストランジスタとし機能し、書き込みが行われ
たメモリセルＭ１２に電流が流れるか否かをビット線の
電位上昇としてセンスアンプで読み出しが行われ、書き
込みが終了したか否かが判断される。
【０２２４】また、読み出し時には、ビット線ＢＬ１，
ＢＬ２に、ＶCC／２程度の電圧、たとえば電源電圧ＶCC
が３．３Ｖの場合、約２Ｖ程度が印加される。この時
に、選択されたメモリセルＭ１２が消去を行ったメモリ
セルのときは、非選択のメモリセルＭ１〜Ｍ１１，ＭＴ
１３〜ＭＴ１６を通じて０Ｖのソース線ＳＲＬに電流が
流れるため、ビット線の電位は上昇しない。逆に、選択
されたメモリセルＭ１２が書き込みを行ったメモリセル
の場合は電流を流さないのでビット線ＢＬ１の電位は上
昇する。そして、そのビット線の電圧が上昇するか否か
をビット線に接続されたページバッファ１４ａ，１４ｂ
のセンスアンプによって読み出される。
【０２２５】この読み出しを行う際、メモリセルＭ１２
に対して新たに書き込みを行って、メモリセルＭ１２に
よりもビットコンタクト側にあるセルのしきい値が上昇
したしきい値電圧分布をストリング内に持つ場合に、本
実施形態のように、読み出し時に印加するワード線電圧
（ゲート電圧）を変化させると、各メモリセルを流れる
電流、つまり、選択セルが消去状態にある場合に、スト
リング中のそのセルよりもソース側にあるセルに新たに
書き込みが行われた場合のセル電流の分布幅は小さくな
る。その結果、ワード線電位を変化させない場合に比べ
てセル電流のばらつきが緩和される。
【０２２６】書き込み動作 書き込み時には、ベリファイ動作によって、書き込みを
行うメモリセルのしきい値が書き込みしきい値よりも高
いしきい値をとるかどうかの判定を行いながら書き込み
を行う。
【０２２７】書き込みベリファイの場合、非選択メモリ
セルの制御ゲートが接続された非選択ワード線に印加す
る電圧を、ビット線に近いメモリセルが接続されたワー
ド線ほど高く、ソース線側に近づくに従い漸次低く設定
していることにより、ビット線側のメモリセルにおける
基板バイアス効果により上昇したしきい値電圧Ｖｔｈ分
の電流の減少は、低く抑えられるように調整（相殺）さ
れる。
【０２２８】以上説明したように、本第５の実施形態に
よれば、電圧制御回路１６において、読み出し時に、選
択メモリセルの制御ゲートが接続された選択ワード線に
印加する電圧を、ソース線に近いメモリセルが接続され
たワード線ほど高く、ビット線側に近づくに従い漸次低
く設定していることから、メモリストリング内の直列に
接続にされたメモリセル間の特性のバラツキを低減でき
る。したがって、誤動作の発生を抑止することができ、
一つのメモリセルに２ビット以上の情報を蓄える多値の
記憶装置としても適した品質の高い不揮発性半導体記憶
装置を実現することができる。また、２値および多値の
ＮＡＮＤ型不揮発性半導体記憶装置において、ランダム
プログラムを可能となる利点がある。
【０２２９】なお、本第５の実施形態では、読出電圧を
ワード線の位置（アドレス）に応じて負電圧を用いるよ
うに構成したが、たとえば書き込みしきい値を１Ｖでは
なく１．５Ｖ〜２Ｖとして設定する場合には、０．１Ｖ
幅で電位差を持たせる構成であっても正電圧のみで対応
することができる。この場合、ワード線電圧調整回路の
１６８２−１，１６８２−２の電圧降下回路としては、
たとえば上述した第１〜第４の実施形態のように、ダイ
オード接続された（ドレインとゲートが接続された）し
きい値電圧０．１ＶのＮＭＯＳトランジスタの出力側に
ｍ個直列に接続して構成することが可能である。
【０２３０】第６実施形態 図１３は、本発明に係る不揮発性半導体記憶装置の第６
の実施形態を説明するための回路図である。
【０２３１】本第６の実施形態が上述した第５の実施形
態と異なる点は、ワード線電圧選択回路におけるワード
線電圧調整回路の構成にある。具体的には、ワード線電
圧調整回路は、入力電圧と出力電圧の間に一定の電位差
を生み出すので、書き込みベリファイ時に印加するベリ
ファイ時パス電圧の隣接ワード線間の電位差と、読み出
し時にワード線に印加する読出電圧の隣接ワード線間の
電位差を等しくすることにより、書き込みベリファイ時
に印加するベリファイ時パス電圧用のワード線電圧調整
回路と、読み出し時に印加するワード線電圧用のワード
線電圧調整回路を、一つの回路１７８２−３で共有する
ように構成したことにある。
【０２３２】本第６の実施形態によれば、上述した第５
の実施形態の効果に加えて、ワード線電圧調整回路のチ
ップにおける面積を縮小することができる利点がある。
【０２３３】第７実施形態 図１４はおよび図１５は、本発明に係る不揮発性半導体
記憶装置の第７の実施形態を説明するためのブロック図
である。図１４は本第７の実施形態に係る電圧制御回路
の構成例を示すブロック図、図１５は本第７の実施形態
に係るワード線電圧選択回路の構成例を示すブロック図
である。
【０２３４】本第７の実施形態が上述した第１の実施形
態と異なる点は、読み出し時に、非選択ワード線に印加
する読出時パス電圧を、ストリング内のワード線の位置
（アドレス）に応じて変化させる代わりに、選択ワード
線に印加する読出電圧を変化させるようにしたことにあ
る。この場合、読出時パス電圧Ｖreadpsは４．５Ｖで固
定であり、選択ワード線に印加する読出電圧Ｖreadをソ
ース線に近いメモリセルが接続されたワード線ほど高
く、ビット線に近づくに従い漸次低く設定されるよう
に、電圧制御回路１８が構成される。
【０２３５】その他の構成は第１の実施形態と同様であ
り、以下、図面に関連付けて電圧制御回路１８の構成お
よび機能について説明する。
【０２３６】電圧制御回路１８は、図１４に示すよう
に、書込電圧発生部１８１、書込時パス電圧発生部１８
２、読出時パス電圧発生部１８３、ベリファイ時パス電
圧発生部１８４、読出電圧発生部１８５、ベリファイ電
圧発生部１８６、選択ゲート線電圧発生部１８７、およ
び各ワード線電圧伝達線ＬＷＬ１〜ＬＷＬ１６に書き込
み、書き込み後ベリファイ、読み出しの各動作に応じた
電圧を供給するワード線電圧選択回路１８８−１〜１８
８−１６を有している。
【０２３７】書込電圧発生部１８１は、書き込み時に、
高電圧、たとえば１８Ｖの書込電圧Ｖpgm を生成して、
各ワード線電圧選択回路１８８−１〜１８８−１６に供
給する。
【０２３８】書込時パス電圧発生部１８２は、書き込み
時に、０Ｖと書込電圧Ｖpgm の中間電圧、たとえば１０
Ｖの書込時パス電圧Ｖpassを生成して、各ワード線電圧
選択回路１８８−１〜１８８−１６に供給する。
【０２３９】読出時パス電圧発生部１８３は、読み出し
時に、たとえば４．５Ｖの読出時パス電圧Ｖreadpsを生
成して、各ワード線電圧選択回路１８８−１〜１８８−
１６に供給する。
【０２４０】ベリファイ時パス電圧発生部１８４は、書
き込みベリファイ時に、たとえば４．５Ｖのベリファイ
時パス電圧Ｖvfyps を生成して、各ワード線電圧選択回
路１８８−１〜１８８−１６に供給する。
【０２４１】読出電圧発生部１８５は、読み出し時に、
たとえば０．９Ｖの読出電圧Ｖreadを生成して、各ワー
ド線電圧選択回路１８８−１〜１８８−１６に供給す
る。
【０２４２】ベリファイ電圧発生部１８６は、書き込み
時に、ベリファイ動作で用いるたとえば２．５Ｖのベリ
ファイ電圧Ｖvfy を生成して、各ワード線電圧選択回路
１８８−１〜１８８−１６に供給する。
【０２４３】選択ゲート線電圧発生部１８７は、書き込
み、読み出し等の各動作に応じて、たとえば電源電圧Ｖ
CCレベルの選択ゲート線電圧を生成して、電圧伝達線Ｌ
ＳＧ１，ＬＳＧ２の両者あるいは一方（ＬＳＧ１）に選
択的に供給する。
【０２４４】ワード線電圧選択回路１８８−１は、書き
込み時には、ワード線ＷＬ１に選択されたメモリトラン
ジスタが接続されている場合には書込電圧発生部１８１
による書込電圧Ｖpgm を選択し、ワード線ＷＬ１に非選
択のメモリトランジスタが接続されている場合には書込
時パス電圧発生部１８２による書込時パス電圧Ｖpassを
選択して電圧伝達線ＬＷＬ１に供給する。また、書き込
みベリファイ時には、ワード線ＷＬ１に選択されたメモ
リトランジスタが接続されている場合にはベリファイ電
圧発生部１８６によるベリファイ電圧Ｖvfy を２．５Ｖ
から１．５Ｖだけ降下させて１．０Ｖで電圧伝達線ＬＷ
Ｌ１に供給し、ワード線ＷＬ１に非選択のメモリトラン
ジスタが接続されている場合にはベリファイ時パス電圧
発生部１８４による４．５Ｖのベリファイ時パス電圧Ｖ
vfyps を電圧伝達線ＬＷＬ１に供給する。また、読み出
し時には、ワード線ＷＬ１に選択されたメモリトランジ
スタが接続されている場合には読出電圧発生部１８５に
よる読出電圧Ｖreadを０．９Ｖから１．５Ｖだけ電圧降
下させて−０．６Ｖで電圧伝達線ＬＷＬ１に供給し、ワ
ード線ＷＬ１に非選択のメモリトランジスタが接続され
ている場合には読出時パス電圧発生部１８３による４．
５Ｖの読出時パス電圧Ｖreadpsを電圧伝達線ＬＷＬ１に
供給する。
【０２４５】ワード線電圧選択回路１８８−２は、書き
込み時には、ワード線ＷＬ２に選択されたメモリトラン
ジスタが接続されている場合には書込電圧発生部１８１
による書込電圧Ｖpgm を選択し、ワード線ＷＬ２に非選
択のメモリトランジスタが接続されている場合には書込
時パス電圧発生部１８２による書込時パス電圧Ｖpassを
選択して電圧伝達線ＬＷＬ２に供給する。また、書き込
みベリファイ時には、ワード線ＷＬ２に選択されたメモ
リトランジスタが接続されている場合にはベリファイ電
圧発生部１８６によるベリファイ電圧Ｖvfy を２．５Ｖ
から１．４Ｖだけ降下させて１．１Ｖで電圧伝達線ＬＷ
Ｌ２に供給し、ワード線ＷＬ２に非選択のメモリトラン
ジスタが接続されている場合にはベリファイ時パス電圧
発生部１８４による４．５Ｖのベリファイ時パス電圧Ｖ
vfyps を電圧伝達線ＬＷＬ２に供給する。また、読み出
し時には、ワード線ＷＬ２に選択されたメモリトランジ
スタが接続されている場合には読出電圧発生部１８５に
よる読出電圧Ｖreadを０．９Ｖから１．４Ｖだけ電圧降
下させて−０．５Ｖで電圧伝達線ＬＷＬ２に供給し、ワ
ード線ＷＬ２に非選択のメモリトランジスタが接続され
ている場合には読出時パス電圧発生部１８３による４．
５Ｖの読出時パス電圧Ｖreadpsを電圧伝達線ＬＷＬ２に
供給する。
【０２４６】ワード線電圧選択回路１８８−３は、書き
込み時には、ワード線ＷＬ３に選択されたメモリトラン
ジスタが接続されている場合には書込電圧発生部１８１
による書込電圧Ｖpgm を選択し、ワード線ＷＬ３に非選
択のメモリトランジスタが接続されている場合には書込
時パス電圧発生部１８２による書込時パス電圧Ｖpassを
選択して電圧伝達線ＬＷＬ３に供給する。また、書き込
みベリファイ時には、ワード線ＷＬ３に選択されたメモ
リトランジスタが接続されている場合にはベリファイ電
圧発生部１８６によるベリファイ電圧Ｖvfy を２．５Ｖ
から１．３Ｖだけ降下させて１．２Ｖで電圧伝達線ＬＷ
Ｌ３に供給し、ワード線ＷＬ３に非選択のメモリトラン
ジスタが接続されている場合にはベリファイ時パス電圧
発生部１８４による４．５Ｖのベリファイ時パス電圧Ｖ
vfyps を電圧伝達線ＬＷＬ３に供給する。また、読み出
し時には、ワード線ＷＬ３に選択されたメモリトランジ
スタが接続されている場合には読出電圧発生部１８５に
よる読出電圧Ｖreadを０．９Ｖから１．３Ｖだけ電圧降
下させて−０．４Ｖで電圧伝達線ＬＷＬ３に供給し、ワ
ード線ＷＬ３に非選択のメモリトランジスタが接続され
ている場合には読出時パス電圧発生部１８３による４．
５Ｖの読出時パス電圧Ｖreadpsを電圧伝達線ＬＷＬ３に
供給する。
【０２４７】ワード線電圧選択回路１８８−４は、書き
込み時には、ワード線ＷＬ４に選択されたメモリトラン
ジスタが接続されている場合には書込電圧発生部１８１
による書込電圧Ｖpgm を選択し、ワード線ＷＬ４に非選
択のメモリトランジスタが接続されている場合には書込
時パス電圧発生部１８２による書込時パス電圧Ｖpassを
選択して電圧伝達線ＬＷＬ４に供給する。また、書き込
みベリファイ時には、ワード線ＷＬ４に選択されたメモ
リトランジスタが接続されている場合にはベリファイ電
圧発生部１８６によるベリファイ電圧Ｖvfy を２．５Ｖ
から１．２Ｖだけ降下させて１．３Ｖで電圧伝達線ＬＷ
Ｌ４に供給し、ワード線ＷＬ４に非選択のメモリトラン
ジスタが接続されている場合にはベリファイ時パス電圧
発生部１８４による４．５Ｖのベリファイ時パス電圧Ｖ
vfyps を電圧伝達線ＬＷＬ４に供給する。また、読み出
し時には、ワード線ＷＬ４に選択されたメモリトランジ
スタが接続されている場合には読出電圧発生部１８５に
よる読出電圧Ｖreadを０．９Ｖから１．２Ｖだけ電圧降
下させて−０．３Ｖで電圧伝達線ＬＷＬ４に供給し、ワ
ード線ＷＬ４に非選択のメモリトランジスタが接続され
ている場合には読出時パス電圧発生部１８３による４．
５Ｖの読出時パス電圧Ｖreadpsを電圧伝達線ＬＷＬ４に
供給する。
【０２４８】以下同様に、ワード線電圧選択回路１８８
−１６は、書き込み時には、ワード線ＷＬ１６に選択さ
れたメモリトランジスタが接続されている場合には書込
電圧発生部１８１による書込電圧Ｖpgm を選択し、ワー
ド線ＷＬ１６に非選択のメモリトランジスタが接続され
ている場合には書込時パス電圧発生部１８２による書込
時パス電圧Ｖpassを選択して電圧伝達線ＬＷＬ１６に供
給する。また、書き込みベリファイ時には、ワード線Ｗ
Ｌ１６に選択されたメモリトランジスタが接続されてい
る場合にはベリファイ電圧発生部１８６によるベリファ
イ電圧Ｖvfy を２．５Ｖのままで電圧伝達線ＬＷＬ１６
に供給し、ワード線ＷＬ１６に非選択のメモリトランジ
スタが接続されている場合にはベリファイ時パス電圧発
生部１８４による４．５Ｖのベリファイ時パス電圧Ｖvf
yps を電圧伝達線ＬＷＬ１６に供給する。また、読み出
し時には、ワード線ＷＬ１６に選択されたメモリトラン
ジスタが接続されている場合には読出電圧発生部１８５
による読出電圧Ｖreadを０．９Ｖのままで電圧伝達線Ｌ
ＷＬ１６に供給し、ワード線ＷＬ１６に非選択のメモリ
トランジスタが接続されている場合には読出時パス電圧
発生部１８３による４．５Ｖの読出時パス電圧Ｖreadps
を電圧伝達線ＬＷＬ１６に供給する。
【０２４９】このように、各ワード線電圧選択回路１８
８−１〜１８８−１６には、それぞれ、ワード線電圧調
整回路が設けられている。これらのワード線電圧調整回
路は、上述したように、書き込みベリファイ時、およ
び、読み出し時に制御ゲートに印加する電圧をそれぞれ
のストリング内のワード線の位置（アドレス）に応じて
変化させるために設けられている。つまり、書き込みベ
リファイ時および読み出し時に、各選択ワード線に印加
される電圧は、第１のワード線（ＷＬ１）に最も低い電
圧が印加され、その次に高い電圧が第２のワード線（Ｗ
Ｌ２）に印加され、ワード線のストリング内の位置に従
って順に印加される電圧は低くなり、第１６のワード線
（ＷＬ１６）に印加される電圧が最も高い。
【０２５０】ワード線電圧選択回路１８８は、図１５に
示すように、電圧選択スイッチ群１８８１およびワード
線電圧調整回路１８８２により構成されている。
【０２５１】電圧選択スイッチ群１８８１は、ＮＭＯＳ
およびＰＭＯＳトランジスタのソース・ドレイン同士を
接続した転送ゲートからなる電圧選択スイッチＴＭ３１
〜ＴＭ３６により構成されている。
【０２５２】電圧選択スイッチＴＭ３１は、書き込み時
に、電圧供給対象のワード線に選択されたメモリトラン
ジスタが接続されている場合に供給されるハイレベルで
アクティブのプログラム信号ｐｇｍ、／ｐｇｍ（／は反
転を示す）を受けて導通状態となり、書込電圧発生部１
８１による書込電圧Ｖpgm を、電圧供給対象のワード線
に接続されている電圧伝達線ＬＷＬに供給する。
【０２５３】電圧選択スイッチＴＭ３２は、書き込み時
に、電圧供給対象のワード線に非選択のメモリトランジ
スタが接続されている場合に供給されるハイレベルでア
クティブのプログラム信号ｐｇｍｘ、／ｐｇｍｘを受け
て導通状態となり、書込時パス電圧発生部１８２による
書込時パス電圧Ｖpassを、電圧供給対象のワード線に接
続されている電圧伝達線ＬＷＬに供給する。
【０２５４】電圧選択スイッチＴＭ３３は、読み出し時
に、電圧供給対象のワード線に非選択のメモリトランジ
スタが接続されている場合に供給されるハイレベルでア
クティブの読出信号ｒｄｘ、／ｒｄｘを受けて導通状態
となり、読出時パス電圧発生部１８３による４．５Ｖの
読出時パス電圧Ｖreadpsを、電圧供給対象のワード線に
接続されている電圧伝達線ＬＷＬに供給する。
【０２５５】電圧選択スイッチＴＭ３４は、書き込みベ
リファイ時に、電圧供給対象のワード線に選択されたメ
モリトランジスタが接続されている場合に供給されるハ
イレベルでアクティブのベリファイ信号ｖｆｙｘ、／ｖ
ｆｙｘを受けて導通状態となり、ベリファイ時パス電圧
発生部１８４による４．５Ｖのベリファイ時パス電圧Ｖ
vfyps を、電圧供給対象のワード線に接続されている電
圧伝達線ＬＷＬに供給する。
【０２５６】電圧選択スイッチＴＭ３５は、読み出し時
に、電圧供給対象のワード線に選択されたメモリトラン
ジスタが接続されている場合に供給されるハイレベルで
アクティブの読出信号ｒｄ、／ｒｄを受けて導通状態と
なり、読出電圧発生部１８５による読出電圧Ｖread
（０．９Ｖ）を、ワード線電圧調整回路群１８８２に供
給する。
【０２５７】電圧選択スイッチＴＭ３６は、書き込みベ
リファイ時に、電圧供給対象のワード線に非選択のメモ
リトランジスタが接続されている場合に供給されるハイ
レベルでアクティブのベリファイ信号ｖｆｙ、／ｖｆｙ
を受けて導通状態となり、ベリファイ電圧発生部１８６
によるベリファイ電圧Ｖvfy をワード線電圧調整回路群
１８８２に供給する。
【０２５８】なお、電圧選択スイッチＴＭ３１〜ＴＭ３
６からなる電圧選択スイッチ群１３８１は、１６個のワ
ード線電圧選択回路１３８−１〜１３８−１６で共通し
た構成となっている。
【０２５９】ワード線電圧調整回路群１８８２は、基本
的にはワード線電圧調整回路１８８２−１および１８８
２−２により構成されている。ただし、ワード線電圧調
整回路１８８２−１，１８８２−２はワード線電圧選択
回路１８８−１６には設けられない。
【０２６０】ワード線電圧選択回路１８８−１〜１８８
−１５のワード線電圧調整回路１７８２−１は、電圧選
択スイッチＴＭ３５を通して供給される読出電圧Ｖread
（０．９Ｖ）を受けて、それぞれ１．５Ｖ〜０．１Ｖ電
圧降下させて、接続されている電圧伝達線ＬＷＬ１〜Ｌ
ＷＬ１６に供給する。
【０２６１】同様に、ワード線電圧選択回路１７８−１
〜１７８−１５のワード線電圧調整回路１８８２−２
は、電圧選択スイッチＴＭ８６を通して供給されるベリ
ファイ電圧Ｖvfy （０．９Ｖ）を受けて、それぞれ０．
１Ｖ〜１．５Ｖ電圧降下させて、接続されている電圧伝
達線ＬＷＬ１〜ＬＷＬ１６に供給する。
【０２６２】次に、上記構成による書き込みおよび読み
出し動作について説明する。ここでは、選択セルがメモ
リストリングＳＴＲＧ１のメモリセルＭ１２（選択ワー
ド線がＷＬ１２）の場合を例に説明する。なお、書き込
み動作については上述した第１の実施形態と基本的に同
様であり、読み出し動作については、上述した第５の実
施形態と基本的に同様である。
【０２６３】書き込み動作 書き込み時には、ベリファイ動作によって、書き込みを
行うメモリセルのしきい値電圧が書き込みしきい値電圧
よりも高いしきい値をとるかどうかの判定を行いながら
書き込みを行う。
【０２６４】まず、電圧制御回路１８において、選択ワ
ード線ＷＬ１２に対応するワード線電圧選択回路１８８
−１２の電圧選択スイッチＴＭ３１に対してプログラム
信号ｐｇｍ，／ｐｇｍがアクティブで供給される。これ
により、ワード線電圧選択回路１８８−１２に接続され
た電圧伝達線ＬＷＬ１２に、書込電圧発生部１８１で生
成された、たとえば１８Ｖの高電圧である書込電圧Ｖpg
m が供給され、ロウデコーダ１２ｂに伝達される。
【０２６５】また、非選択ワード線ＷＬ１〜ＷＬ１１，
ＷＬ１３〜ＷＬ１６に対応するワード線電圧選択回路１
８８−１〜１８８−１１，１８８−１３〜１８８−１６
の電圧選択スイッチＴＭ３２に対してプログラム信号ｐ
ｇｍｘ，／ｐｇｍｘがアクティブで供給される。これに
より、ワード線電圧選択回路１８８−１〜１８８−１
１，１８８−１３〜１８８−１６に接続された電圧伝達
線ＬＷＬ１〜ＬＷＬ１１，ＬＷＬ１３〜ＬＷＬ１６に、
書込時パス電圧発生部１８２で発生された、たとえば１
０Ｖの書込時パス電圧Ｖpassが供給され、ロウデコーダ
１２ａ，１２ｂに伝達される。
【０２６６】さらに、電圧制御回路１８の選択ゲート線
電圧発生部１８７で生成されたたとえば電源電圧ＶCCレ
ベルおよび０Ｖの選択ゲート線電圧が生成されて、電圧
伝達線ＬＳＧ１，ＬＳＧ２にそれぞれ供給され、ロウデ
コーダ１２ａ，１２ｂに伝達される。
【０２６７】また、ロウデコーダ１２ａのブロックデコ
ーダ１２１から選択信号Ｓ１２１がロウデコーダ１２ａ
の転送ゲート群１２２ａ、およびロウデコーダ１２ｂの
転送ゲート群１２２ｂにアクティブで供給される。転送
ゲート群１２２ａでは、ブロックデコーダ１２１による
選択信号Ｓ１２１を受けて、転送ゲートＴＷ１，ＴＷ
３，ＴＷ５，ＴＷ７，ＴＷ９，ＴＷ１１，ＴＷ１３，Ｔ
Ｗ１５、およびＴＳ１が導通状態に保持される。これに
より、ワード線ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７，ＷＬ
９，ＷＬ１１，ＷＬ１３，ＷＬ１５と電圧伝達線ＬＷＬ
１，ＬＷＬ３，ＬＷＬ５，ＬＷＬ７，ＬＷＬ９，ＬＷＬ
１１，ＬＷＬ１３，ＬＷＬ１５とが電気的に接続され
る。同様に、選択ゲート線ＳＧ１と電圧伝達線ＬＳＧ１
とが電気的に接続される。
【０２６８】また、ロウデコーダ１２ｂでは、ブロック
デコーダ１２１による選択信号Ｓ１２１を受けて、転送
ゲートＴＷ２，ＴＷ４，ＴＷ６，ＴＷ８，ＴＷ１０，Ｔ
Ｗ１２，ＴＷ１４，ＴＷ１６、およびＴＳ２が導通状態
に保持される。これにより、ワード線ＷＬ２，ＷＬ４，
ＷＬ６，ＷＬ８，ＷＬ１０，ＷＬ１２，ＷＬ１４，ＷＬ
１６と電圧伝達線ＬＷＬ２，ＬＷＬ４，ＬＷＬ６，ＬＷ
Ｌ８，ＬＷＬ１０，ＬＷＬ１２，ＬＷＬ１４，ＬＷＬ１
６とが電気的に接続される。同様に、選択ゲート線ＳＧ
２と電圧伝達線ＬＳＧ２とが電気的に接続される。
【０２６９】この結果、ワード線ＷＬ１２にプログラム
電圧Ｖpgm （１８Ｖ）が伝達され、ワード線ＷＬ１〜Ｗ
Ｌ１１，ＷＬ１３〜ＷＬ１６に書込時パス電圧Ｖpassが
伝達される。また、選択ゲート線ＳＧ１には電源電圧Ｖ
CC、選択ゲート線ＳＧ２には０Ｖが伝達される。
【０２７０】またこのとき、カラムデコーダ１５を介し
てたとえばビット線ＢＬ１に０Ｖ、ビット線ＢＬ２に電
源電圧ＶCC（３．３Ｖ）が印加され、ソース線ＳＲＬに
は０Ｖが印加されている。
【０２７１】その結果、書き込みを禁止すべきメモリセ
ルＭＴ１２が接続されたメモリストリングＳＴＲＧ２の
チャネル部は選択トランジスタＳＴ１がカットオフする
ことからフローティング状態となり、このチャネル部の
電位は主として非選択ワード線に印加される書込時パス
電圧Ｖpassとのキャパシタカップリングによりブースト
されて書き込み禁止電圧まで上昇して、メモリストリン
グＳＴＲＧ２のメモリセルＭＴ１２へのデータの書き込
みが禁止される。一方、書き込みを行うべきメモリセル
ＭＴ１２が接続されたメモリストリングＳＴＲＧ１のチ
ャネル部は接地電位（０Ｖ）に設定され、選択ワード線
ＷＬ１２に印加された書込電圧Ｖpgm との電位差によ
り、メモリセルＭ１２へのデータの書き込みが行われ、
しきい値電圧は正方向にシフトして、たとえば消去状態
の−３Ｖから１Ｖ程度になる。
【０２７２】この書き込みの後に、ビット線ＢＬ１に読
み出し時ビット線電圧２Ｖが印加される。また、電圧制
御回路１８においては、選択ワード線ＷＬ１２に対応す
るワード線電圧選択回路１８８−１２の電圧選択スイッ
チＴＭ３６に対してベリファイ信号ｖｆｙ，／ｖｆｙが
アクティブで供給される。これにより、ワード線電圧選
択回路１８８−１２のワード線電圧調整回路１８８２−
２に２．５Ｖのベリファイ電圧Ｖvfy が供給される。ワ
ード線電圧調整回路１８８２−２では、あらかじめ決め
られた電圧分（本例では０．４Ｖ）だけ電圧降下作用を
受けて、２．１Ｖで電圧伝達線ＬＷＬ１２に供給され、
ロウデコーダ１２ｂに伝達される。
【０２７３】また、非選択ワード線ＷＬ１〜ＷＬ１１，
ＷＬ１３〜ＷＬ１６に対応するワード線選択回路１８８
−１〜１８８−１１，１８８−１３〜１８８−１６の電
圧選択スイッチＴＭ３４に対してベリファイ信号ｖｆｙ
ｘ，／ｖｆｙｘがアクティブで供給される。これによ
り、ベリファイ時パス電圧発生部１８４で生成された
４．５Ｖのベリファイ時パス電圧Ｖvfyps が、ワード線
電圧選択回路１８８−１〜１８８−１１，１８８−１３
〜１８８−１６から電圧伝達線ＬＷＬ１〜ＬＷＬ１１，
ＬＷＬ１３〜ＬＷＬ１６にそれぞれ、ロウデコーダ１２
ａ，１２ｂに伝達される。
【０２７４】さらに、電圧制御回路１８の選択ゲート線
電圧発生部１８７で生成されたたとえば電源電圧ＶCCレ
ベルの選択ゲート線電圧が生成されて、電圧伝達線ＬＳ
Ｇ１，ＬＳＧ２にそれぞれ供給され、ロウデコーダ１２
ａ，１２ｂに伝達される。
【０２７５】また、ロウデコーダ１２ａのブロックデコ
ーダ１２１から選択信号Ｓ１２１がロウデコーダ１２ａ
の転送ゲート群１２２ａ、およびロウデコーダ１２ｂの
転送ゲート群１２２ｂにアクティブで供給される。転送
ゲート群１２２ａでは、ブロックデコーダ１２１による
選択信号Ｓ１２１を受けて、転送ゲートＴＷ１，ＴＷ
３，ＴＷ５，ＴＷ７，ＴＷ９，ＴＷ１１，ＴＷ１３，Ｔ
Ｗ１５、およびＴＳ１が導通状態に保持される。これに
より、ワード線ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７，ＷＬ
９，ＷＬ１１，ＷＬ１３，ＷＬ１５と電圧伝達線ＬＷＬ
１，ＬＷＬ３，ＬＷＬ５，ＬＷＬ７，ＬＷＬ９，ＬＷＬ
１１，ＬＷＬ１３，ＬＷＬ１５とが電気的に接続され
る。同様に、選択ゲート線ＳＧ１と電圧伝達線ＬＳＧ１
とが電気的に接続される。
【０２７６】また、ロウデコーダ１２ｂでは、ブロック
デコーダ１２１による選択信号Ｓ１２１を受けて、転送
ゲートＴＷ２，ＴＷ４，ＴＷ６，ＴＷ８，ＴＷ１０，Ｔ
Ｗ１２，ＴＷ１４，ＴＷ１６、およびＴＳ２が導通状態
に保持される。これにより、ワード線ＷＬ２，ＷＬ４，
ＷＬ６，ＷＬ８，ＷＬ１０，ＷＬ１２，ＷＬ１４，ＷＬ
１６と電圧伝達線ＬＷＬ２，ＬＷＬ４，ＬＷＬ６，ＬＷ
Ｌ８，ＬＷＬ１０，ＬＷＬ１２，ＬＷＬ１４，ＬＷＬ１
６とが電気的に接続される。同様に、選択ゲート線ＳＧ
２と電圧伝達線ＬＳＧ２とが電気的に接続される。
【０２７７】この結果、ワード線ＷＬ１２に２．１Ｖが
伝達され、ワード線ＷＬ１〜ＷＬ１１，ＷＬ１３〜ＷＬ
１６にベリファイ時パス電圧Ｖvfyps が伝達される。こ
れにより、メモリセルＭ１〜Ｍ１１，Ｍ１３〜Ｍ１６は
パストランジスタとし機能し、書き込みが行われたメモ
リセルＭ１２に電流が流れるか否かをビット線の電位上
昇としてセンスアンプで読み出しが行われ、書き込みが
終了したか否かが判断される。
【０２７８】つまり、書き込みにより、しきい値が書き
込みしきい値１Ｖよりも低い場合には、ビット線よりメ
モリセルを通ってソース線ＳＲＬへ電流が流れるために
ビット線電位は上昇しない。一方、書き込みによりしき
い値が書き込みしきい値１Ｖよりも高くなった場合に
は、メモリセルに電流が流れないためにビット線電位が
上昇する。
【０２７９】ベリファイの結果、書き込みが終了してい
ないと判断された場合には、再び書き込みが行われ、続
いてベリファイが行われる。この一連の動作はベリファ
イにより、しきい値が書き込みしきい値よりも高くなっ
たと判断されると、書き込みを終了する。このように、
ベリファイで書き込みが完了したか否か確認を行いなが
ら書き込みを行うことによって目的のメモリセルのしき
い値を書き込みしきい値よりも高くすることができる。
【０２８０】上述したように、選択ワード線に印加する
電圧をソース線側から０．１Ｖ幅で小さくなるように設
定して書き込みベリファイを行いながら書き込みを行う
と、書き込みを行った後のしきい値電圧は、メモリセル
Ｍ１がもっとも低く、次にメモリセルＭ２のしきい値電
圧がメモリセルＭ１より０．１Ｖ高く、順に、０．１Ｖ
ずつ高くなり、メモリセルＭ１６がもっとも高くなる。
このようなしきい値分布を持つストリング中の１つのメ
モリセル、たとえばＭ１２に対して新たに書き込みを行
うと、メモリセルＭ１２よりもビットコンタクト側にあ
るメモリセルのしきい値電圧が上昇するが、新たに書き
込みを行う前のしきい値電圧分布があるために、結果的
に得られるしきい値電圧分布の幅は小さくなる。その結
果、読み出し時に各メモリセルを流れるセル電流、つま
り、選択セルが消去状態にある場合に、ストリング中の
そのメモリセルよりもソース線側にあるメモリセルに新
たに書き込みが行われた場合のセル電流の分布幅は小さ
くなる。
【０２８１】読み出し動作 読み出し時には、選択されたメモリセルＭ１２の制御ゲ
ートが接続されたワード線ＷＬ１２に読出電圧０．５Ｖ
を印加してオン／オフを判定することにより、消去状態
（データ”１”）であるか書き込み状態（データ”
０”）であるかを判定する。
【０２８２】まず、電圧制御回路１８においては、選択
ワード線ＷＬ１２に対応するワード線電圧選択回路１７
８−１２の電圧選択スイッチＴＭ３５に対して読出信号
ｒｄ，／ｒｄがアクティブで供給される。これにより、
ワード線電圧選択回路１８８−１２のワード線電圧調整
回路１８８−１に、読出電圧発生部１８５で生成された
０．９Ｖの読出電圧Ｖreadが供給される。ワード線電圧
調整回路１８８２−１では、供給された０．９Ｖの電圧
が０．４Ｖだけ降下されて、０．５Ｖで電圧伝達線ＬＷ
Ｌ２に供給され、ロウデコーダ１２ｂに伝達される。
【０２８３】また、非選択ワード線ＷＬ１〜ＷＬ１１，
ＷＬ１３〜ＷＬ１６に対応するワード線選択回路１８８
−１〜１８８−１１，１８８−１３〜１８８−１６の電
圧選択スイッチＴＭ３３に対して読出信号ｒｄｘ，／ｒ
ｄｘがアクティブで供給される。これにより、ワード線
選択回路１８８−１〜１８８−１１，１８８−１３〜１
８８−１６に接続された電圧伝達線ＬＷＬ１〜ＬＷＬ１
１，ＬＷＬ１３〜ＬＷＬ１６に、読出時パス電圧発生部
１８３で生成された４．５Ｖの読出時パス電圧Ｖreadps
が供給され、ロウデコーダ１２ａ，１２ｂに伝達され
る。
【０２８４】さらに、電圧制御回路１８の選択ゲート線
電圧発生部１８７で生成されたたとえば電源電圧ＶCCレ
ベルの選択ゲート線電圧が生成されて、電圧伝達線ＬＳ
Ｇ１，ＬＳＧ２にそれぞれ供給され、ロウデコーダ１２
ａ，１２ｂに伝達される。
【０２８５】また、ロウデコーダ１２ａのブロックデコ
ーダ１２１から選択信号Ｓ１２１がロウデコーダ１２ａ
の転送ゲート群１２２ａ、およびロウデコーダ１２ｂの
転送ゲート群１２２ｂにアクティブで供給される。転送
ゲート群１２２ａでは、ブロックデコーダ１２１による
選択信号Ｓ１２１を受けて、転送ゲートＴＷ１，ＴＷ
３，ＴＷ５，ＴＷ７，ＴＷ９，ＴＷ１１，ＴＷ１３，Ｔ
Ｗ１５、およびＴＳ１が導通状態に保持される。これに
より、ワード線ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７，ＷＬ
９，ＷＬ１１，ＷＬ１３，ＷＬ１５と電圧伝達線ＬＷＬ
１，ＬＷＬ３，ＬＷＬ５，ＬＷＬ７，ＬＷＬ９，ＬＷＬ
１１，ＬＷＬ１３，ＬＷＬ１５とが電気的に接続され
る。同様に、選択ゲート線ＳＧ１と電圧伝達線ＬＳＧ１
とが電気的に接続される。
【０２８６】また、ロウデコーダ１２ｂでは、ブロック
デコーダ１２１による選択信号Ｓ１２１を受けて、転送
ゲートＴＷ２，ＴＷ４，ＴＷ６，ＴＷ８，ＴＷ１０，Ｔ
Ｗ１２，ＴＷ１４，ＴＷ１６、およびＴＳ２が導通状態
に保持される。これにより、ワード線ＷＬ２，ＷＬ４，
ＷＬ６，ＷＬ８，ＷＬ１０，ＷＬ１２，ＷＬ１４，ＷＬ
１６と電圧伝達線ＬＷＬ２，ＬＷＬ４，ＬＷＬ６，ＬＷ
Ｌ８，ＬＷＬ１０，ＬＷＬ１２，ＬＷＬ１４，ＬＷＬ１
６とが電気的に接続される。同様に、選択ゲート線ＳＧ
２と電圧伝達線ＬＳＧ２とが電気的に接続される。
【０２８７】この結果、ワード線ＷＬ１２に０．５Ｖが
伝達され、ワード線ＷＬ１〜ＷＬ１１，ＷＬ１３〜ＷＬ
１６に読出時パス電圧Ｖreadps（４．５Ｖ）が伝達され
る。これにより、メモリセルＭ１〜Ｍ１１，Ｍ１３〜Ｍ
１６はパストランジスタとし機能し、書き込みが行われ
たメモリセルＭ１２に電流が流れるか否かをビット線の
電位上昇としてセンスアンプで読み出しが行われ、書き
込みが終了したか否かが判断される。
【０２８８】また、読み出し時には、ビット線ＢＬ１，
ＢＬ２に、ＶCC／２程度の電圧、たとえば電源電圧ＶCC
が３．３Ｖの場合、約２Ｖ程度が印加される。この時
に、選択されたメモリセルＭ１２が消去を行ったメモリ
セルのときは、非選択のメモリセルＭ１〜Ｍ１１，ＭＴ
１３〜ＭＴ１６を通じて０Ｖのソース線ＳＲＬに電流が
流れるため、ビット線の電位は上昇しない。逆に、選択
されたメモリセルＭ１２が書き込みを行ったメモリセル
の場合は電流を流さないのでビット線ＢＬ１の電位は上
昇する。そして、そのビット線の電圧が上昇するか否か
をビット線に接続されたページバッファ１４ａ，１４ｂ
のセンスアンプによって読み出される。
【０２８９】この読み出しを行う際、メモリセルＭ１２
に対して新たに書き込みを行って、メモリセルＭ１２に
よりもビットコンタクト側にあるセルのしきい値が上昇
したしきい値電圧分布をストリング内に場合に、本実施
形態のように、読み出し時に印加するワード線電圧（ゲ
ート電圧）を変化させると、各メモリセルを流れる電
流、つまり、選択セルが消去状態にある場合に、ストリ
ング中のそのセルよりもソース側にあるセルに新たに書
き込みが行われた場合のセル電流の分布幅は小さくな
る。その結果、ワード線電位を変化させない場合に比べ
てセル電流のばらつきが緩和される。
【０２９０】以上説明したように、本第７の実施形態に
よれば、書き込みベリファイ時に選択ワード線（制御ゲ
ート）に印加する電圧をベリファイを行うメモリセルの
ストリング内の位置（アドレス）に応じて変化させて、
各メモリセルの書き込み後のしきい値を変化させる電圧
制御回路１８を設けたので、既に書き込まれたメモリセ
ルよりもソース線側のメモリセルを書き込んだ場合に生
じるメモリセルのしきい値のばらつきを小さくし、読み
出し時のセル電流のばらつきを小さくすることができ
る。また、本第７の実施形態によれば、電圧制御回路１
８において、読み出し時に、選択メモリセルの制御ゲー
トが接続された選択ワード線に印加する電圧を、ソース
線に近いメモリセルが接続されたワード線ほど高く、ビ
ット線側に近づくに従い漸次低く設定していることか
ら、メモリストリング内の直列に接続にされたメモリセ
ル間の特性のバラツキを低減できる。その結果、既に書
き込まれたセルよりもソース線側のセルを書き込んだ場
合に生じる情報の誤った読み出しをなくすことが可能と
なり、一つのメモリセルの２ビット以上の情報を蓄える
多値の記憶装置としても適した品質の高い不揮発性半導
体記憶装置を実現することができる。また、２値および
多値のＮＡＮＤ型不揮発性半導体記憶装置において、ラ
ンダムプログラミングを可能となる利点がある。
【０２９１】なお、本第７の実施形態では、読出電圧を
ワード線の位置（アドレス）に応じて負電圧を用いるよ
うに構成したが、たとえば書き込みしきい値を１Ｖでは
なく１．５Ｖ〜２Ｖとして設定する場合には、０．１Ｖ
幅で電位差を持たせる構成であっても正電圧のみで対応
することができる。この場合、ワード線電圧調整回路の
１８８２−１，１８８２−２の電圧降下回路としては、
たとえば上述した第１〜第４の実施形態のように、ダイ
オード接続された（ドレインとゲートが接続された）し
きい値電圧０．１ＶのＮＭＯＳトランジスタの出力側に
ｍ個直列に接続して構成することが可能である。
【０２９２】第８実施形態 図１６は、本発明に係る不揮発性半導体記憶装置の第８
の実施形態を説明するするための回路図である。
【０２９３】本第８の実施形態が上述した第７の実施形
態と異なる点は、ワード線電圧選択回路におけるワード
線電圧調整回路の構成にある。具体的には、電圧降下さ
せる電圧幅が同一で、選択メモリセルの制御ゲートが接
続された選択ワード線に印加する電圧を、ソース線に近
いメモリセルが接続されたワード線ほど高く、ビット線
側に近づくに従い漸次低く設定することから、読み出し
時に印加する読出電圧用のワード線電圧調整回路と、ベ
リファイ時に印加するベリファイ電圧用のワード線電圧
調整回路を一つの回路１８８２−３で共有するように構
成したことにある。
【０２９４】本第８の実施形態によれば、上述した第７
の実施形態の効果に加えて、ワード線電圧調整回路のチ
ップにおける面積を縮小することができる利点がある。
なお、この構成は、上述したように、読出電圧をワード
線の位置（アドレス）に応じて負電圧を用いずに、たと
えば書き込みしきい値を１Ｖではなく１．５Ｖ〜２Ｖと
して設定する場合には、０．１Ｖ幅で電位差を持たせる
構成の場合等に効果的である。
【０２９５】
【発明の効果】以上説明したように、本発明によれば、
ベリファイ時に制御ゲートに印加する電圧をベリファイ
を行うメモリセルのストリング内の位置に応じて変化さ
せて、各メモリセルの書き込み後のしきい値を変化させ
ることにより、既に書き込まれたセルよりもソース線側
のセルを書き込んだ場合に生じるメモリセルのしきい値
のばらつきを小さくし、読み出し時のセル電流のばらつ
きを小さくすることができる。また、読み出し時に制御
ゲートに印加する電圧を読み出しを行うメモリセルのス
トリング内の位置に応じて変化させて、既に書き込まれ
たセルよりもソース線側のセルを書き込んだ場合に生じ
るメモリセルのしきい値のばらつきによる読み出し時の
セル電流のばらつきを小さくすることができる。その結
果、既に書き込まれたセルよりもソース線側のセルを書
き込んだ場合に生じる情報の誤った読み出しをなくすこ
とが可能となり、一つのメモリセルの２ビット以上の情
報を蓄える多値の記憶装置としても適した品質の高い不
揮発性半導体記憶装置を実現することができる。また、
ランダムプログラミングを可能となる利点がある。
【図面の簡単な説明】
【図１】本発明に係るＮＡＮＤ型不揮発性半導体記憶装
置の構成例を示すブロック図である。
【図２】本発明に係るＮＡＮＤ型不揮発性半導体記憶装
置のメモリセルアレイおよびロウデコーダの構成例を示
す回路図である。
【図３】第１の実施形態に係る電圧制御回路の構成例を
示すブロック図である。
【図４】第１の実施形態に係るワード線電圧選択回路の
具体的な構成例を示す回路図である。
【図５】本発明に係る書き込みおよびベリファイ動作に
おけるストリング内のメモリセルのしきい値電圧分およ
び電流分布について説明するための図である。
【図６】本発明に係る読み出し動作におけるストリング
内のメモリセルのしきい値電圧分および電流分布につい
て説明するための図である。
【図７】第２の実施形態に係るワード線電圧選択回路の
構成例を示すブロック図である。
【図８】第３の実施形態に係る電圧制御回路の構成例を
示すブロック図である。
【図９】第３の実施形態に係るワード線電圧選択回路の
構成例を示すブロック図である。
【図１０】本発明に係る不揮発性半導体記憶装置の第４
の実施形態を説明するするための回路図である。
【図１１】第５の実施形態に係る電圧制御回路の構成例
を示すブロック図である。
【図１２】第５の実施形態に係るワード線電圧選択回路
の構成例を示すブロック図である。
【図１３】本発明に係る不揮発性半導体記憶装置の第６
の実施形態を説明するための回路図である。
【図１４】第７の実施形態に係る電圧制御回路の構成例
を示すブロック図である。
【図１５】第７の実施形態に係るワード線電圧選択回路
の構成例を示すブロック図である。
【図１６】本発明に係る不揮発性半導体記憶装置の第８
の実施形態を説明するための回路図である。
【図１７】従来の不揮発性半導体記憶装置に係る書き込
みおよびベリファイ動作におけるストリング内のメモリ
セルのしきい値電圧分および電流分布について説明する
ための図である。
【符号の説明】
１０…不揮発性半導体記憶装置、１１…メモリセルアレ
イ、１２ａ，１２ｂ…ロウデコーダ、１３，１６，１６
Ａ，１７，１７Ａ，１８，１８Ａ…電圧制御回路、１３
１，１６１，１７１，１８１…書込電圧発生部、１３
２，１６２，１７２，１８２…書込時パス電圧発生部、
１３３…０Ｖ発生部、１３４、１６６、１７６，１８４
…ベリファイ時パス電圧発生部、１３５，１６５，１７
３，１８３…読出時パス電圧発生部、１３６，１８６…
ベリファイ時パス電圧発生部、１６４，１７４…１Ｖ発
生部、１３７，１６７，１７７，１８７…選択ゲート線
電圧発生部、１３８−１〜１３８−１６，１６８−１〜
１６８−１６，１７８−１〜１７８−１６，１８８−１
〜１８８−１６…ワード線電圧選択回路、１４ａ，１４
ｂ…ページバッファ、１５…カラムデコーダ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 17/00 ６３３Ｂ ６３３Ｃ ６４１

Claims (44)

    【特許請求の範囲】
  1. 【請求項１】 ワード線、ビット線への印加電圧に応じ
    て電荷蓄積部に蓄積された電荷量が変化し、その変化に
    応じてしきい値電圧が変化し、しきい値電圧に応じた値
    のデータを記憶するメモリセルが複数個接続されたメモ
    リストリングを有し、当該メモリストリングの一端側お
    よび他端がゲート電圧に応じて導通状態が制御される選
    択トランジスタを介して上記ビット線およびソース線に
    接続され、ストリング内のメモリセルの制御ゲートが異
    なるワード線に接続され、データの書き込み時に、選択
    ワード線にベリファイ電圧を印加し、非選択ワード線に
    当該非選択ワード線に接続された非選択メモリセルが導
    通状態となる電圧を印加して、選択メモリセルのしきい
    値電圧が書き込みしきい値に達したか否かを判定する書
    き込みベリファイを行う不揮発性半導体記憶装置であっ
    て、 上記書き込みベリファイ時に、メモリセルの書き込み後
    のしきい値電圧が隣り合うメモリセルと異なる値となる
    ように、上記選択ワード線に印加するベリファイ電圧
    を、ストリング内のワード線それぞれに対して変化させ
    る電圧制御手段を有する不揮発性半導体記憶装置。
  2. 【請求項２】 上記電圧制御手段は、ソース線に近いメ
    モリセルが接続されたワード線ほど高く、ビット線側に
    近づくに従い漸次低く設定して各選択ワード線にベリフ
    ァイ電圧を印加する請求項１記載の不揮発性半導体記憶
    装置。
  3. 【請求項３】 上記電圧制御手段は、ベリファイ電圧を
    発生するベリファイ電圧発生部と、 各ワード線のアドレスに応じて上記ベリファイ電圧発生
    部で発生されたベリファイ電圧を異なる電圧幅で降下さ
    せて各ワード線に供給するワード線電圧調整回路とを少
    なくとも有する請求項１記載の不揮発性半導体記憶装
    置。
  4. 【請求項４】 上記電圧制御手段は、ベリファイ電圧を
    発生するベリファイ電圧発生部と、 各ワード線のアドレスに応じて上記ベリファイ電圧発生
    部で発生されたベリファイ電圧を異なる電圧幅で降下さ
    せて各ワード線に供給するワード線電圧調整回路とを少
    なくとも有する請求項２記載の不揮発性半導体記憶装
    置。
  5. 【請求項５】 ワード線、ビット線への印加電圧に応じ
    て電荷蓄積部に蓄積された電荷量が変化し、その変化に
    応じてしきい値電圧が変化し、しきい値電圧に応じた値
    のデータを記憶するメモリセルが複数個接続されたメモ
    リストリングを有し、当該メモリストリングの一端側お
    よび他端がゲート電圧に応じて導通状態が制御される選
    択トランジスタを介して上記ビット線およびソース線に
    接続され、ストリング内のメモリセルの制御ゲートが異
    なるワード線に接続され、データの書き込み時に、選択
    ワード線にベリファイ電圧を印加し、非選択ワード線に
    当該非選択ワード線に接続された非選択メモリセルが導
    通状態となる電圧を印加して、選択メモリセルのしきい
    値電圧が書き込みしきい値に達したか否かを判定する書
    き込みベリファイを行う不揮発性半導体記憶装置であっ
    て、 上記書き込みベリファイ時に、上記非選択ワード線に印
    加する電圧を、ストリング内のワード線それぞれに対し
    て変化させる電圧制御手段を有する不揮発性半導体記憶
    装置。
  6. 【請求項６】 上記電圧制御手段は、ビット線に近いメ
    モリセルが接続されたワード線ほど高く、ソース線側に
    近づくに従い漸次低く設定して各ワード線に電圧を印加
    する請求項５記載の不揮発性半導体記憶装置。
  7. 【請求項７】 上記電圧制御手段は、ベリファイ時パス
    電圧を発生するベリファイ時パス電圧発生部と、 各ワード線のアドレスに応じて上記ベリファイ時パス電
    圧発生部で発生されたベリファイ時パス電圧を異なる電
    圧幅で降下させて各非選択ワード線に供給するワード線
    電圧調整回路とを少なくとも有する請求項５記載の不揮
    発性半導体記憶装置。
  8. 【請求項８】 上記電圧制御手段は、ベリファイ時パス
    電圧を発生するベリファイ時パス電圧発生部と、 各ワード線のアドレスに応じて上記ベリファイ時パス電
    圧発生部で発生されたベリファイ時パス電圧を異なる電
    圧幅で降下させて各非選択ワード線に供給するワード線
    電圧調整回路とを少なくとも有する請求項６記載の不揮
    発性半導体記憶装置。
  9. 【請求項９】 ワード線、ビット線への印加電圧に応じ
    て電荷蓄積部に蓄積された電荷量が変化し、その変化に
    応じてしきい値電圧が変化し、しきい値電圧に応じた値
    のデータを記憶するメモリセルが複数個接続されたメモ
    リストリングを有し、当該メモリストリングの一端側お
    よび他端がゲート電圧に応じて導通状態が制御される選
    択トランジスタを介して上記ビット線およびソース線に
    接続され、ストリング内のメモリセルの制御ゲートが異
    なるワード線に接続され、データの読み出し時は、選択
    ワード線に読出電圧を印加し、非選択ワード線に当該非
    選択ワード線に接続された非選択メモリセルが導通状態
    となる電圧を印加して行う不揮発性半導体記憶装置であ
    って、 上記読み出し時に、上記非選択ワード線に印加する電圧
    を、ストリング内のワード線それぞれに対して変化させ
    る電圧制御手段を有する不揮発性半導体記憶装置。
  10. 【請求項１０】 上記電圧制御手段は、ビット線に近い
    メモリセルが接続されたワード線ほど高く、ソース線側
    に近づくに従い漸次低く設定して各ワード線に電圧を印
    加する請求項９記載の不揮発性半導体記憶装置。
  11. 【請求項１１】 上記電圧制御手段は、読出時パス電圧
    を発生する読出時パス電圧発生部と、 各ワード線のアドレスに応じて上記読出時パス電圧発生
    部で発生された読出時パス電圧を異なる電圧幅で降下さ
    せて各非選択ワード線に供給するワード線電圧調整回路
    とを少なくとも有する請求項９記載の不揮発性半導体記
    憶装置。
  12. 【請求項１２】 上記電圧制御手段は、読出時パス電圧
    を発生する読出時パス電圧発生部と、 各ワード線のアドレスに応じて上記読出時パス電圧発生
    部で発生された読出時パス電圧を異なる電圧幅で降下さ
    せて各非選択ワード線に供給するワード線電圧調整回路
    とを少なくとも有する請求項１０記載の不揮発性半導体
    記憶装置。
  13. 【請求項１３】 ワード線、ビット線への印加電圧に応
    じて電荷蓄積部に蓄積された電荷量が変化し、その変化
    に応じてしきい値電圧が変化し、しきい値電圧に応じた
    値のデータを記憶するメモリセルが複数個接続されたメ
    モリストリングを有し、当該メモリストリングの一端側
    および他端がゲート電圧に応じて導通状態が制御される
    選択トランジスタを介して上記ビット線およびソース線
    に接続され、ストリング内のメモリセルの制御ゲートが
    異なるワード線に接続され、データの読み出し時は、選
    択ワード線に読出電圧を印加し、非選択ワード線に当該
    非選択ワード線に接続された非選択メモリセルが導通状
    態となる電圧を印加して行う不揮発性半導体記憶装置で
    あって、 上記読み出し時に、上記選択ワード線に印加する読出電
    圧を、ストリング内のワード線それぞれに対して変化さ
    せる電圧制御手段を有する不揮発性半導体記憶装置。
  14. 【請求項１４】 上記電圧制御手段は、ソース線に近い
    メモリセルが接続されたワード線ほど高く、ビット線側
    に近づくに従い漸次低く設定して各ワード線に電圧を印
    加する請求項１３記載の不揮発性半導体記憶装置。
  15. 【請求項１５】 上記電圧制御手段は、読出電圧を発生
    する読出電圧発生部と、 各ワード線のアドレスに応じて上記読出電圧発生部で発
    生された読出電圧を異なる電圧幅で降下させて選択ワー
    ド線に供給するワード線電圧調整回路とを少なくとも有
    する請求項１３記載の不揮発性半導体記憶装置。
  16. 【請求項１６】 上記電圧制御手段は、読出電圧を発生
    する読出電圧発生部と、 各ワード線のアドレスに応じて上記読出電圧発生部で発
    生された読出電圧を異なる電圧幅で降下させて選択ワー
    ド線に供給するワード線電圧調整回路とを少なくとも有
    する請求項１３記載の不揮発性半導体記憶装置。
  17. 【請求項１７】 ワード線、ビット線への印加電圧に応
    じて電荷蓄積部に蓄積された電荷量が変化し、その変化
    に応じてしきい値電圧が変化し、しきい値電圧に応じた
    値のデータを記憶するメモリセルが複数個接続されたメ
    モリストリングを有し、当該メモリストリングの一端側
    および他端がゲート電圧に応じて導通状態が制御される
    選択トランジスタを介して上記ビット線およびソース線
    に接続され、ストリング内のメモリセルの制御ゲートが
    異なるワード線に接続され、データの書き込み時に、選
    択ワード線にベリファイ電圧を印加し、非選択ワード線
    に当該非選択ワード線に接続された非選択メモリセルが
    導通状態となる電圧を印加して、選択メモリセルのしき
    い値電圧が書き込みしきい値に達したか否かを判定する
    書き込みベリファイを行い、データの読み出し時は、選
    択ワード線に読出電圧を印加し、非選択ワード線に当該
    非選択ワード線に接続された非選択メモリセルが導通状
    態となる電圧を印加して行う不揮発性半導体記憶装置で
    あって、 上記書き込みベリファイ時に、メモリセルの書き込み後
    のしきい値電圧が隣り合うメモリセルと異なる値となる
    ように、上記選択ワード線に印加するベリファイ電圧
    を、ストリング内のワード線それぞれに対して変化さ
    せ、上記読み出し時に、上記非選択ワード線に印加する
    電圧を、ストリング内のワード線それぞれに対して変化
    させる電圧制御手段を有する不揮発性半導体記憶装置。
  18. 【請求項１８】 上記電圧制御手段は、書き込みベリフ
    ァイ時には、ソース線に近いメモリセルが接続されたワ
    ード線ほど高く、ビット線側に近づくに従い漸次低く設
    定して各ワード線に電圧を印加し、読みだ時には、ビッ
    ト線に近いメモリセルが接続されたワード線ほど高く、
    ソース線側に近づくに従い漸次低く設定して各非選択ワ
    ード線に電圧を印加する請求項１７記載の不揮発性半導
    体記憶装置。
  19. 【請求項１９】 上記電圧制御手段は、ベリファイ電圧
    を発生するベリファイ電圧発生部と、 各ワード線のアドレスに応じて上記ベリファイ電圧発生
    部で発生されたベリファイ電圧を異なる電圧幅で降下さ
    せて各ワード線に供給する第１のワード線電圧調整回路
    と、 読出時パス電圧を発生する読出時パス電圧発生部と、 各ワード線のアドレスに応じて上記読出時パス電圧発生
    部で発生された読出時パス電圧を異なる電圧幅で降下さ
    せて各非選択ワード線に供給する第２のワード線電圧調
    整回路とを少なくとも有する請求項１７記載の不揮発性
    半導体記憶装置。
  20. 【請求項２０】 上記電圧制御手段は、ベリファイ電圧
    を発生するベリファイ電圧発生部と、 各ワード線のアドレスに応じて上記ベリファイ電圧発生
    部で発生されたベリファイ電圧を異なる電圧幅で降下さ
    せて各ワード線に供給する第１のワード線電圧調整回路
    と、 読出時パス電圧を発生する読出時パス電圧発生部と、 各ワード線のアドレスに応じて上記読出時パス電圧発生
    部で発生された読出時パス電圧を異なる電圧幅で降下さ
    せて各非選択ワード線に供給する第２のワード線電圧調
    整回路とを少なくとも有する請求項１８記載の不揮発性
    半導体記憶装置。
  21. 【請求項２１】 読み出し時に印加する読出時パス電圧
    の隣接ワード線間の電位差と、ベリファイ時にワード線
    に印加するベリファイ電圧の隣接ワード線間の電位差と
    が略等しく設定され、 上記電圧制御手段は、ベリファイ電圧を発生するベリフ
    ァイ電圧発生部と、 読出時パス電圧を発生する読出時パス電圧発生部と、 各ワード線に対応して設けられ、上記書き込みベリファ
    イ時に、対応するワード線が選択ワード線の場合には上
    記ベリファイ電圧発生部で発生されたベリファイ電圧を
    所定の電圧幅で降下させて当該対応するワード線に供給
    し、上記読み出し時に、対応するワード線が非選択ワー
    ド線の場合には上記読出時パス電圧発生部で発生された
    読出時パス電圧を上記所定の電圧幅で降下させて当該対
    応するワード線に供給する複数のワード線電圧調整回路
    とを少なくとも有する請求項１７記載の不揮発性半導体
    記憶装置。
  22. 【請求項２２】 読み出し時に印加する読出時パス電圧
    の隣接ワード線間の電位差と、ベリファイ時にワード線
    に印加するベリファイ電圧の隣接ワード線間の電位差と
    が略等しく設定され、 上記電圧制御手段は、ベリファイ電圧を発生するベリフ
    ァイ電圧発生部と、 読出時パス電圧を発生する読出時パス電圧発生部と、 各ワード線に対応して設けられ、上記書き込みベリファ
    イ時に、対応するワード線が選択ワード線の場合には上
    記ベリファイ電圧発生部で発生されたベリファイ電圧を
    所定の電圧幅で降下させて当該対応するワード線に供給
    し、上記読み出し時に、対応するワード線が非選択ワー
    ド線の場合には上記読出時パス電圧発生部で発生された
    読出時パス電圧を上記所定の電圧幅で降下させて当該対
    応するワード線に供給する複数のワード線電圧調整回路
    とを少なくとも有する請求項１８記載の不揮発性半導体
    記憶装置。
  23. 【請求項２３】 ワード線、ビット線への印加電圧に応
    じて電荷蓄積部に蓄積された電荷量が変化し、その変化
    に応じてしきい値電圧が変化し、しきい値電圧に応じた
    値のデータを記憶するメモリセルが複数個接続されたメ
    モリストリングを有し、当該メモリストリングの一端側
    および他端がゲート電圧に応じて導通状態が制御される
    選択トランジスタを介して上記ビット線およびソース線
    に接続され、ストリング内のメモリセルの制御ゲートが
    異なるワード線に接続され、データの書き込み時に、選
    択ワード線にベリファイ電圧を印加し、非選択ワード線
    に当該非選択ワード線に接続された非選択メモリセルが
    導通状態となる電圧を印加して、選択メモリセルのしき
    い値電圧が書き込みしきい値に達したか否かを判定する
    書き込みベリファイを行い、データの読み出し時は、選
    択ワード線に読出電圧を印加し、非選択ワード線に当該
    非選択ワード線に接続された非選択メモリセルが導通状
    態となる電圧を印加して行う不揮発性半導体記憶装置で
    あって、 上記書き込みベリファイ時に、上記非選択ワード線に印
    加するベリファイ時パス電圧を、ストリング内のワード
    線それぞれに対して変化させ、上記読み出し時に、上記
    非選択ワード線に印加する電圧を、ストリング内のワー
    ド線それぞれに対して変化させる電圧制御手段を有する
    不揮発性半導体記憶装置。
  24. 【請求項２４】 上記電圧制御手段は、書き込みベリフ
    ァイ時には、ビット線に近いメモリセルが接続されたワ
    ード線ほど高く、ソース線側に近づくに従い漸次低く設
    定して各非選択ワード線にベリファイ時パス電圧を印加
    し、読みだ時には、ビット線に近いメモリセルが接続さ
    れたワード線ほど高く、ソース線側に近づくに従い漸次
    低く設定した読出時パス電圧を各非選択ワード線に印加
    する請求項２３記載の不揮発性半導体記憶装置。
  25. 【請求項２５】 上記電圧制御手段は、ベリファイ時パ
    ス電圧を発生するベリファイ時パス電圧発生部と、 読出時パス電圧を発生する読出時パス電圧発生部と、 上記書き込みベリファイ時または読み出し時に、各ワー
    ド線のアドレスに応じて上記ベリファイ時パス電圧発生
    部で発生されたベリファイ時パス電圧または上記読出時
    パス電圧発生部で発生された読出時パス電圧を異なる電
    圧幅で降下させて各非選択ワード線に供給するワード線
    電圧調整回路とを少なくとも有する請求項２３記載の不
    揮発性半導体記憶装置。
  26. 【請求項２６】 上記電圧制御手段は、ベリファイ時パ
    ス電圧を発生するベリファイ時パス電圧発生部と、 読出時パス電圧を発生する読出時パス電圧発生部と、 上記書き込みベリファイ時または読み出し時に、各ワー
    ド線のアドレスに応じて上記ベリファイ時パス電圧発生
    部で発生されたベリファイ時パス電圧または上記読出時
    パス電圧発生部で発生された読出時パス電圧を異なる電
    圧幅で降下させて各非選択ワード線に供給するワード線
    電圧調整回路とを少なくとも有する請求項２４記載の不
    揮発性半導体記憶装置。
  27. 【請求項２７】 ワード線、ビット線への印加電圧に応
    じて電荷蓄積部に蓄積された電荷量が変化し、その変化
    に応じてしきい値電圧が変化し、しきい値電圧に応じた
    値のデータを記憶するメモリセルが複数個接続されたメ
    モリストリングを有し、当該メモリストリングの一端側
    および他端がゲート電圧に応じて導通状態が制御される
    選択トランジスタを介して上記ビット線およびソース線
    に接続され、ストリング内のメモリセルの制御ゲートが
    異なるワード線に接続され、データの書き込み時に、選
    択ワード線にベリファイ電圧を印加し、非選択ワード線
    に当該非選択ワード線に接続された非選択メモリセルが
    導通状態となる電圧を印加して、選択メモリセルのしき
    い値電圧が書き込みしきい値に達したか否かを判定する
    書き込みベリファイを行い、データの読み出し時は、選
    択ワード線に読出電圧を印加し、非選択ワード線に当該
    非選択ワード線に接続された非選択メモリセルが導通状
    態となる電圧を印加して行う不揮発性半導体記憶装置で
    あって、 上記書き込みベリファイ時に、上記非選択ワード線に印
    加するベリファイ時パス電圧を、ストリング内のワード
    線それぞれに対して変化させ、上記読み出し時に、上記
    選択ワード線に印加する読出電圧を、ストリング内のワ
    ード線それぞれに対して変化させる電圧制御手段を有す
    る不揮発性半導体記憶装置。
  28. 【請求項２８】 上記電圧制御手段は、書き込みベリフ
    ァイ時には、ビット線に近いメモリセルが接続されたワ
    ード線ほど高く、ソース線側に近づくに従い漸次低く設
    定して各非選択ワード線に電圧を印加し、読みだ時に
    は、ソース線に近いメモリセルが接続されたワード線ほ
    ど高く、ビット線側に近づくに従い漸次低く設定して各
    選択ワード線に電圧を印加する請求項２７記載の不揮発
    性半導体記憶装置。
  29. 【請求項２９】 上記電圧制御手段は、ベリファイ時パ
    ス電圧を発生するベリファイ時パス電圧発生部と、 各ワード線のアドレスに応じて上記ベリファイ時パス電
    圧発生部で発生されたベリファイ電圧を異なる電圧幅で
    降下させて各非選択ワード線に供給する第１のワード線
    電圧調整回路と、 読出電圧を発生する読出電圧発生部と、 各ワード線のアドレスに応じて上記読出電圧発生部で発
    生された読出電圧を異なる電圧幅で降下させて各選択ワ
    ード線に供給する第２のワード線電圧調整回路とを少な
    くとも有する請求項２７記載の不揮発性半導体記憶装
    置。
  30. 【請求項３０】 上記電圧制御手段は、ベリファイ時パ
    ス電圧を発生するベリファイ時パス電圧発生部と、 各ワード線のアドレスに応じて上記ベリファイ時パス電
    圧発生部で発生されたベリファイ電圧を異なる電圧幅で
    降下させて各非選択ワード線に供給する第１のワード線
    電圧調整回路と、 読出電圧を発生する読出電圧発生部と、 各ワード線のアドレスに応じて上記読出電圧発生部で発
    生された読出電圧を異なる電圧幅で降下させて各選択ワ
    ード線に供給する第２のワード線電圧調整回路とを少な
    くとも有する請求項２８記載の不揮発性半導体記憶装
    置。
  31. 【請求項３１】 書き込みベリファイ時に印加するベリ
    ファイ時パス電圧の隣接ワード線間の電位差と、読み出
    し時にワード線に印加する読出電圧の隣接ワード線間の
    電位差とが略等しく設定され、 上記電圧制御手段は、ベリファイ時パス電圧を発生する
    ベリファイ時パス電圧発生部と、 読出電圧を発生する読出電圧発生部と、 各ワード線に対応して設けられ、上記書き込みベリファ
    イ時に、対応するワード線が非選択ワード線の場合には
    上記ベリファイ時パス電圧発生部で発生されたベリファ
    イ時パス電圧を所定の電圧幅で降下させて当該対応する
    ワード線に供給し、上記読み出し時に、対応するワード
    線が選択ワード線の場合には上記読出電圧発生部で発生
    された読出電圧を上記所定の電圧幅で降下させて当該対
    応するワード線に供給する複数のワード線電圧調整回路
    とを少なくとも有する請求項２８記載の不揮発性半導体
    記憶装置。
  32. 【請求項３２】 書き込みベリファイ時に印加するベリ
    ファイ時パス電圧の隣接ワード線間の電位差と、読み出
    し時にワード線に印加する読出電圧の隣接ワード線間の
    電位差とが略等しく設定され、 上記電圧制御手段は、ベリファイ時パス電圧を発生する
    ベリファイ時パス電圧発生部と、 読出電圧を発生する読出電圧発生部と、 各ワード線に対応して設けられ、上記書き込みベリファ
    イ時に、対応するワード線が非選択ワード線の場合には
    上記ベリファイ時パス電圧発生部で発生されたベリファ
    イ時パス電圧を所定の電圧幅で降下させて当該対応する
    ワード線に供給し、上記読み出し時に、対応するワード
    線が選択ワード線の場合には上記読出電圧発生部で発生
    された読出電圧を上記所定の電圧幅で降下させて当該対
    応するワード線に供給する複数のワード線電圧調整回路
    とを少なくとも有する請求項２９記載の不揮発性半導体
    記憶装置。
  33. 【請求項３３】 ワード線、ビット線への印加電圧に応
    じて電荷蓄積部に蓄積された電荷量が変化し、その変化
    に応じてしきい値電圧が変化し、しきい値電圧に応じた
    値のデータを記憶するメモリセルが複数個接続されたメ
    モリストリングを有し、当該メモリストリングの一端側
    および他端がゲート電圧に応じて導通状態が制御される
    選択トランジスタを介して上記ビット線およびソース線
    に接続され、ストリング内のメモリセルの制御ゲートが
    異なるワード線に接続され、データの書き込み時に、選
    択ワード線にベリファイ電圧を印加し、非選択ワード線
    に当該非選択ワード線に接続された非選択メモリセルが
    導通状態となる電圧を印加して、選択メモリセルのしき
    い値電圧が書き込みしきい値に達したか否かを判定する
    書き込みベリファイを行い、データの読み出し時は、選
    択ワード線に読出電圧を印加し、非選択ワード線に当該
    非選択ワード線に接続された非選択メモリセルが導通状
    態となる電圧を印加して行う不揮発性半導体記憶装置で
    あって、 上記書き込みベリファイ時に、上記選択ワード線に印加
    するベリファイ電圧を、ストリング内のワード線それぞ
    れに対して変化させ、上記読み出し時に、上記選択ワー
    ド線に印加する読出電圧を、ストリング内のワード線そ
    れぞれに対して変化させる電圧制御手段を有する不揮発
    性半導体記憶装置。
  34. 【請求項３４】 上記電圧制御手段は、書き込みベリフ
    ァイ時には、ソース線に近いメモリセルが接続されたワ
    ード線ほど高く、ビット線側に近づくに従い漸次低く設
    定して各選択ワード線にベリファイ電圧を印加し、読み
    だ時には、ソース線に近いメモリセルが接続されたワー
    ド線ほど高く、ビット線側に近づくに従い漸次低く設定
    して各選択ワード線に読出電圧を印加する請求項３３記
    載の不揮発性半導体記憶装置。
  35. 【請求項３５】 上記電圧制御手段は、ベリファイ電圧
    を発生するベリファイ電圧発生部と、 読出電圧を発生する読出電圧発生部と、 上記書き込みベリファイ時または読み出し時に、各ワー
    ド線のアドレスに応じて上記ベリファイ電圧発生部で発
    生されたベリファイ電圧または上記読出電圧発生部で発
    生された読出電圧を異なる電圧幅で降下させて選択ワー
    ド線に供給するワード線電圧調整回路とを少なくとも有
    する請求項３３記載の不揮発性半導体記憶装置。
  36. 【請求項３６】 上記電圧制御手段は、ベリファイ電圧
    を発生するベリファイ時パス電圧発生部と、 読出電圧を発生する読出電圧発生部と、 上記書き込みベリファイ時または読み出し時に、各ワー
    ド線のアドレスに応じて上記ベリファイ電圧発生部で発
    生されたベリファイ電圧または上記読出電圧発生部で発
    生された読出電圧を異なる電圧幅で降下させて選択ワー
    ド線に供給するワード線電圧調整回路とを少なくとも有
    する請求項３４記載の不揮発性半導体記憶装置。
  37. 【請求項３７】 ワード線、ビット線への印加電圧に応
    じて電荷蓄積部に蓄積された電荷量が変化し、その変化
    に応じてしきい値電圧が変化し、しきい値電圧に応じた
    値のデータを記憶するメモリセルが複数個接続されたメ
    モリストリングを有し、当該メモリストリングの一端側
    および他端がゲート電圧に応じて導通状態が制御される
    選択トランジスタを介して上記ビット線およびソース線
    に接続され、ストリング内のメモリセルの制御ゲートが
    異なるワード線に接続された不揮発性半導体記憶装置の
    データ書き込み方法であって、 選択ワード線に書込電圧を印加し、非選択ワード線に当
    該書込電圧と基準電圧の間の電圧である書込時パス電圧
    を印加してデータの書き込みを行った後、 選択ワード線に、ストリング内のワード線毎に異なる値
    に設定されるベリファイ電圧を印加し、非選択ワード線
    に当該非選択ワード線に接続された非選択メモリセルが
    導通状態となるベリファイ時パス電圧を印加して、選択
    メモリセルのしきい値電圧が書き込みしきい値に達した
    か否かを判定する書き込みベリファイを行う不揮発性半
    導体記憶装置のデータ書き込み方法。
  38. 【請求項３８】 上記書き込みベリファイを行う際、各
    選択ワード線に印加するベリファイ電圧は、ソース線に
    近いメモリセルが接続されたワード線ほど高く、ビット
    線側に近づくに従い漸次低く設定する請求項３７記載の
    不揮発性半導体記憶装置のデータ書き込み方法。
  39. 【請求項３９】 ワード線、ビット線への印加電圧に応
    じて電荷蓄積部に蓄積された電荷量が変化し、その変化
    に応じてしきい値電圧が変化し、しきい値電圧に応じた
    値のデータを記憶するメモリセルが複数個接続されたメ
    モリストリングを有し、当該メモリストリングの一端側
    および他端がゲート電圧に応じて導通状態が制御される
    選択トランジスタを介して上記ビット線およびソース線
    に接続され、ストリング内のメモリセルの制御ゲートが
    異なるワード線に接続された不揮発性半導体記憶装置の
    データ書き込み方法であって、 選択ワード線に書込電圧を印加し、非選択ワード線に当
    該書込電圧と基準電圧の間の電圧である書込時パス電圧
    を印加してデータの書き込みを行った後、 選択ワード線にベリファイ電圧を印加し、非選択ワード
    線に当該非選択ワード線に接続された非選択メモリセル
    が導通状態となり、かつストリング内のワード線毎に異
    なる値に設定されるベリファイ時パス電圧を印加して、
    選択メモリセルのしきい値電圧が書き込みしきい値に達
    したか否かを判定する書き込みベリファイを行う不揮発
    性半導体記憶装置のデータ書き込み方法。
  40. 【請求項４０】 上記書き込みベリファイを行う際、各
    非選択ワード線に印加するベリファイ時パス電圧は、ビ
    ット線に近いメモリセルが接続されたワード線ほど高
    く、ソース線側に近づくに従い漸次低く設定する請求項
    ３９記載の不揮発性半導体記憶装置のデータ書き込み方
    法。
  41. 【請求項４１】 ワード線、ビット線への印加電圧に応
    じて電荷蓄積部に蓄積された電荷量が変化し、その変化
    に応じてしきい値電圧が変化し、しきい値電圧に応じた
    値のデータを記憶するメモリセルが複数個接続されたメ
    モリストリングを有し、当該メモリストリングの一端側
    および他端がゲート電圧に応じて導通状態が制御される
    選択トランジスタを介して上記ビット線およびソース線
    に接続され、ストリング内のメモリセルの制御ゲートが
    異なるワード線に接続された不揮発性半導体記憶装置の
    データ読み出し方法であって、 選択ワード線に読出電圧を印加し、非選択ワード線に当
    該非選択ワード線に接続された非選択メモリセルが導通
    状態となり、かつ各非選択ワード線毎に異なる値の読出
    時パス電圧を印加してデータの読み出しを行う不揮発性
    半導体記憶装置のデータ読み出し方法。
  42. 【請求項４２】 各非選択ワード線に印加する読出時パ
    ス電圧は、ビット線に近いメモリセルが接続されたワー
    ド線ほど高く、ソース線側に近づくに従い漸次低く設定
    する請求項４１記載の不揮発性半導体記憶装置のデータ
    読み出し方法。
  43. 【請求項４３】 ワード線、ビット線への印加電圧に応
    じて電荷蓄積部に蓄積された電荷量が変化し、その変化
    に応じてしきい値電圧が変化し、しきい値電圧に応じた
    値のデータを記憶するメモリセルが複数個接続されたメ
    モリストリングを有し、当該メモリストリングの一端側
    および他端がゲート電圧に応じて導通状態が制御される
    選択トランジスタを介して上記ビット線およびソース線
    に接続され、ストリング内のメモリセルの制御ゲートが
    異なるワード線に接続された不揮発性半導体記憶装置の
    データ読み出し方法であって、 選択ワード線に、ストリング内のワード線毎に異なる値
    に設定される読出電圧を印加し、非選択ワード線に当該
    非選択ワード線に接続された非選択メモリセルが導通状
    態となる読出時パス電圧を印加してデータの読み出しを
    行う不揮発性半導体記憶装置のデータ読み出し方法。
  44. 【請求項４４】 各選択ワード線に印加する読出電圧
    は、ソース線に近いメモリセルが接続されたワード線ほ
    ど高く、ビット線側に近づくに従い漸次低く設定する請
    求項４３記載の不揮発性半導体記憶装置のデータ読み出
    し方法。
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