JP2011204299A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】セル間干渉効果の影響を低減する不揮発性半導体記憶装置を提供する。
【解決手段】制御回路は、ページ書き込みにおいて、第１の閾値電圧分布から第２の閾値電圧分布へのシフト量と、中間分布から第４閾値電圧分布へのシフト量とが略同一となるように中間分布の下限値を設定し、書き込み動作の実行回数が増えるにつれ、中間電圧分布の下限値を増加させる。また、制御回路は、読み出し対象の第１のメモリセルに隣接し且つ第１のメモリセルよりも後にデータ書き込みがなされる第２のメモリセルの閾値電圧分布が第２又は第４の閾値電圧分布であった場合、第２のメモリセルに第１の読み出しパス電圧よりも高い第２の読み出しパス電圧を印加する制御を実行する。
【選択図】図５

Description

本発明は、不揮発性半導体記憶装置に関し、特に１つのメモリセルに対し２ビット以上のデータを与える多値記憶方式を実行可能に構成される不揮発性半導体記憶装置に関する。

従来から、半導体メモリとして浮遊ゲートに電荷を蓄積するタイプのメモリセルを用いたフラッシュメモリが多く利用されている。これは、不揮発性である他、１ビット当たりのコストが低く、集積度が高いためである。この中でも、ＮＡＮＤ型のフラッシュメモリは、複数のメモリセルを選択トランジスタの間に直列に接続することにより、メモリセル間のコンタクトを少なくすることができるため特に集積度を高くすることができる。また、メモリセル１個当たりに２ビット以上のデータを記憶する多値記憶方式の製品も現れてきている。この場合、さらに、大容量化、低コスト化、省スペース化を図ることができる。

しかし、近年、微細化の進展により、隣接するメモリセル間の距離が縮まり、あるメモリセルに対して書き込みを行った場合において隣接メモリセルに対するセル間干渉の影響が大きくなっている。セル間干渉の影響の低減のため、様々な書き込み方式、読み出し方式が提案されている。例えば、特許文献１は、次に説明するような読み出し方式を採用したフラッシュメモリを提案している。この方式は、データ読み出し時において、データ書き込みによって生じたセル間干渉の影響を低減するため、例えば、あるメモリセルを選択メモリセルとして読み出し操作を行う場合において、非選択の隣接メモリセルに対し、通常の読み出しパス電圧Ｖｒｅａｄとは異なる読み出しパス電圧を印加する。これにより、セル間干渉の影響を低減することができる。

特開２００９−７０５０１号公報

本発明は、セル間干渉効果の影響を低減する不揮発性半導体記憶装置を提供することを目的とする。

本発明の一態様に係る不揮発性半導体記憶装置は、複数のメモリセルを直列接続させたメモリストリングを複数配列してなり、１つの前記メモリセルに、第１の閾値電圧分布、前記第１の閾値電圧分布よりも高い電圧値を有する第２の閾値電圧分布、前記第２の閾値電圧分布よりも高い電圧値を有する第３の閾値電圧分布、又は前記第３の閾値電圧分布よりも高い電圧値を有する第４の閾値電圧分布を与えることにより第１〜第４データを１つの前記メモリセルに記憶させるメモリセルアレイと、前記メモリセルの閾値電圧を前記第１の閾値電圧分布から中間分布にシフトさせる第１のページ書き込み、及び前記メモリセルの閾値電圧を前記第１の閾値電圧分布から第２の閾値電圧分布にシフトさせるか、又は前記中間分布から前記第３又は第４の閾値電圧分布にシフトさせる第２のページ書き込みを実行可能に構成され、且つ、前記複数のメモリセルのうち読み出し対象となる第１のメモリセルに前記第１乃至第４閾値電圧分布の間の電圧値である読み出し電圧のいずれかを印加する一方、他の前記メモリセルに前記第４の閾値電圧分布の上限値よりも高い第１の読み出しパス電圧を印加することにより前記第１のメモリセルからのデータ読み出しを実行可能に構成された制御回路とを備え、前記制御回路は、前記第１のページ書き込みにおいて、前記第１の閾値電圧分布から前記第２の閾値電圧分布へのシフト量と、前記中間分布から前記第４閾値電圧分布へのシフト量とが略同一となるように前記中間分布の下限値を設定し、前記書き込み動作又は消去動作の実行回数が増えるにつれ、前記中間電圧分布の下限値を増加させる制御を実行し、前記制御回路は、前記第１のメモリセルに隣接し、且つ、前記第１のメモリセルよりも後にデータ書き込みがなされる第２のメモリセルの閾値電圧分布が第２又は第４の閾値電圧分布であった場合、前記第２のメモリセルに前記第１の読み出しパス電圧よりも高い第２の読み出しパス電圧を印加する制御を実行することを特徴とする。

本発明の他の一態様に係る不揮発性半導体記憶装置は、複数のメモリセルを直列接続させたメモリストリングを複数配列してなり、１つの前記メモリセルに、第１の閾値電圧分布、前記第１の閾値電圧分布よりも高い電圧値を有する第２の閾値電圧分布、前記第２の閾値電圧分布よりも高い電圧値を有する第３の閾値電圧分布、又は前記第３の閾値電圧分布よりも高い電圧値を有する第４の閾値電圧分布を与えることにより第１〜第４データを１つの前記メモリセルに記憶させるメモリセルアレイと、前記メモリセルの閾値電圧を前記第１の閾値電圧分布から中間分布にシフトさせる第１のページ書き込み、及び前記メモリセルの閾値電圧を前記第１の閾値電圧分布から第２の閾値電圧分布にシフトさせるか、又は前記中間分布から第３又は第４の閾値電圧分布にシフトさせる第２のページ書き込みを実行可能に構成され、且つ、前記複数のメモリセルのうち読み出し対象となる第１のメモリセルに前記第１乃至第４閾値電圧分布の間の電圧値である読み出し電圧のいずれかを印加する一方、他の前記メモリセルに前記第４の閾値電圧分布の上限値よりも高い第１の読み出しパス電圧を印加することにより前記第１のメモリセルからのデータ読み出しを実行可能に構成された制御回路とを備え、前記制御回路は、前記第１のページ書き込みにおいて、前記第１の閾値電圧分布から前記第２の閾値電圧分布へのシフト量と、前記中間分布から前記第４閾値電圧分布へのシフト量とが略同一となるように前記中間分布の下限値を設定し、前記制御回路は、前記第１のメモリセルに隣接し、且つ、前記第１のメモリセルよりも後にデータ書き込みがなされる第２のメモリセルの閾値電圧分布が第２又は第４の閾値電圧分布であった場合、前記第２のメモリセルに前記第１の読み出しパス電圧よりも高い第２の読み出しパス電圧を印加する制御を実行することを特徴とする。

本発明によれば、セル間干渉効果の影響を低減する不揮発性半導体記憶装置を提供することができる。

本発明の第１の実施形態に係るフラッシュメモリのメモリコア構成を説明する回路図である。 同実施形態に係るフラッシュメモリにおける４値データのデータ書き込みの一例を示す図である。 図２のデータ書き込みの手順を示すフローチャートである。 同実施形態に係るフラッシュメモリにおけるメモリストリングの容量結合の様子を示す断面図である。 同実施形態に係るフラッシュメモリにおけるセル間干渉効果を説明する図である。 同実施形態に係るフラッシュメモリにおけるセル間干渉効果を説明する図である。 同実施形態に係るフラッシュメモリのおけるネガティブセンスの概略を説明する図である。 本発明の第２の実施形態に係るフラッシュメモリにおけるセル間干渉効果を説明する図である。 ＤＬＡ方式のフラッシュメモリにおけるセル間干渉効果を説明する図である。

以下、図面を参照しながら、本発明に係る不揮発性半導体記憶装置について詳細に説明する。

［第１の実施形態］
図１は、本発明の第１の実施形態に係るＮＡＮＤセル型のフラッシュメモリのメモリコア構成を示している。

メモリセルアレイ１は、複数の電気的書き換え可能な３２個の不揮発性メモリセルＭ０〜Ｍ３１が直列接続されたＮＡＮＤストリングを配列して構成されている。１つのＮＡＮＤストリング中のメモリセルの数は、３２個に限られるものではなく、例えば６４個、１２８個などにすることもできる。ＮＡＮＤストリングの両端には、そのＮＡＮＤストリングが選択される場合に導通するドレイン側選択ゲートトランジスタＳＧ０及びソース側選択ゲートトランジスタＳＧ１が接続されている。この３２個のメモリセルＭ０〜Ｍ３１と、選択ゲートトランジスタＳＧ０、ＳＧ１に依って、１つのＮＡＮＤセルユニットが構成されている。

メモリセルＭは、半導体基板上に形成されたｐ型のウエルＳＷ上にゲート絶縁膜１１を介して浮遊ゲート（電荷蓄積層）ＦＧを形成し、この浮遊ゲートＦＧ上にゲート間絶縁膜１３を介して制御ゲートＣＧを有するタイプの浮遊ゲート型メモリセルとすることができる。また、１つのＮＡＮＤストリング中で直列接続された複数のメモリセルＭは、ドレイン・ソース拡散層１５を共有する。浮遊ゲート型のメモリセルに代えて、例えばシリコン窒化膜等からなる電荷蓄積層を有したＭＯＮＯＳ型メモリセルとすることもできる。

各ＮＡＮＤセルユニットは、ドレイン側選択ゲートトランジスタＳＧ０の一端においてビット線ＢＬに接続され、ソース側選択ゲートトランジスタＳＧ１の一端においてソース線ＣＥＬＳＲＣに接続されている。
ＮＡＮＤセルユニット内のメモリセルＭ０〜Ｍ３１の制御ゲートはそれぞれ異なるワード線ＷＬ０〜ＷＬ３１に接続されている。選択ゲートトランジスタＳＧ０、ＳＧ１のゲートは、ワード線ＷＬ０〜ＷＬ３１と並行する選択ゲート線ＳＧＤ、ＳＧＳに接続されている。

ワード線ＷＬ及び選択ゲート線ＳＧＤ、ＳＧＳを選択駆動するためにロウデコーダ２、ワード線ドライバ２´が配置される。各ビット線ＢＬは、センスアンプ回路３内のセンスアンプ兼データラッチ３１に接続される。ビット線ＢＬは、センスアンプ兼データラッチ３１内に含まれる図示しないプリチャージ回路によって、読み出し動作時において所定の電圧（例えば、１Ｖ）まで充電される。また、ビット線ＢＬとセンスアンプ兼データラッチ３１との間にはクランプトランジスタが接続され、このクランプトランジスタのゲート電圧は、ビット線ドライバ４により制御される。

ここでは、ビット線ＢＬがセンスアンプ兼データラッチ３１に１対１の対応で接続される場合を示したが、この場合、１ワード線ＷＬにより選択されるメモリセルＭが同時書き込み／読み出しが行われる１ページとなる。ただし、例えば隣接する偶数番ビット線と奇数番ビット線が１つのセンスアンプ兼データラッチを共有する方式とすることもできる。この場合には、１ワード線で選択されるメモリセルのうち半分が、同時書き込み／読み出しの単位（１ページ）となる。
ワード線を共有するＮＡＮＤセルユニットの集合は、データ消去の単位となるブロックを構成する。図示のように、ビット線ＢＬの方向に複数のブロックＢＬＫ、ＢＬＫ１、・・・、ＢＬＫｍ−１が配列される。

また、ソース線ＳＬ、及びウエルＳＷに電圧を供給する回路として、ソース線ドライバ５、及びウエルドライバ６が設けられている。
さらに、これらドライバ２´、４、５及び６を制御してワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬ及びウエルＳＷに印加する電圧を制御する制御回路１０が設けられている。

図２は、本実施形態に係るフラッシュメモリにおける４値データ記憶方式を実行する場合のデータ書き込み方法の一例を示している。また、図３はこの書き込み方法を実行する場合の手順を示すフローチャートである。４値データを構成する第１〜第４のデータは、それぞれ、例えば電圧レベルとして最も低いレベルにある負の閾値電圧分布Ｅ（消去分布：第１の閾値電圧分布）と、これよりも大きな電圧にある閾値電圧分布Ａ（第２の閾値電圧分布）、Ｂ（第３の閾値電圧分布）、Ｃ（第４の閾値電圧分布）によって規定される。

この４値データを書き込むために、まず選択ブロックの全メモリセルは、最も低い閾値電圧分布Ｅに含まれる閾値電圧を有するよう、閾値電圧制御がされる（データ消去：図３のステップＳ１１）。このデータ消去は、メモリセルアレイ１が形成されたウエルＳＷに正の消去電圧をウエルドライバ６から与え、選択ブロックの全ワード線ＷＬを０Ｖにして、全メモリセルＭの浮遊ゲートＦＧの電子を放出させることによって行う。

続いて、図２中の（１）に示すように、選択ブロックの全メモリセルに対してソフトプログラムを実行し、閾値電圧分布Ｅの下限が所定の電圧になるようにメモリセルＭの閾値電圧を正の方向にシフトさせる（図３のステップＳ１２）。
続いて、図２中の（２）に示すように、閾値電圧分布Ｅを有するメモリセルＭの一部を中間分布ＬＭにまでシフトさせる、第１のページ書き込みである下位ページ書き込み（Lower Page Program）を行う（図３のステップＳ１３）。そして、ベリファイ電圧を電圧ＶＬＭに設定して（電圧ＶＬＭを、選択メモリセルＭのゲート−ソース間に印加する）、中間分布ＬＭへの書き込みの完了を確認するためのベリファイ動作を行う（図３のステップＳ１４）。

続いて、図２の中（３）に示すように、閾値電圧分布Ｅから閾値電圧分布Ａへ、更に中間分布ＬＭから閾値電圧分布Ｂ或いはＣへと閾値電圧分布をシフトさせる第２のページ書き込みである上位ページ書き込み（Upper Page Program）を行った後、更にベリファイ電圧として電圧ＶＡ、ＶＢ又はＶＣを用いてベリファイ動作を行う（ステップＳ１５、Ｓ１６）。こうして、全ての閾値電圧分布Ｅ〜Ｃの書き込みが完了する。その後、必要に応じ、読み出し動作を行う（ステップＳ１７）。ここで、読み出し動作は、１つの制御ゲートに接続されたメモリセルを同時に読み出すことにより行われる。この１回で読み出されるメモリセルの単位を「ページ」と称する。
一方、読み出し動作においては、選択メモリセルのゲート−ソース間に印加する読み出し電圧を、各閾値電圧分布Ｅ〜Ｃの上限と下限の間の電圧である読み出し電圧ＲＡ、ＲＢ、ＲＣに設定する一方、非選択メモリセルには、閾値電圧分布Ｃの上限値よりも十分に大きい読み出しパス電圧Ｖｒｅａｄを印加する。

なお、以下の説明において、閾値電圧分布Ｅ、Ａ、Ｂ、Ｃ、中間分布ＬＭをそれぞれ、単にＥレベル、Ａレベル、Ｂレベル、Ｃレベル、ＬＭレベルと呼ぶこともある。

以上、メモリセルに対する基本的なデータ書き込み／読み出し動作について説明したが、実際には、メモリセル間の容量結合（セル間干渉）を考慮したデータ書き込み／読み出しをする必要がある。特に微細なメモリセルの場合、メモリセル間の容量結合が強くなる。このことは、以下に説明するように、メモリセルの閾値電圧の変動を生じさせる原因となる。

図４は、同実施形態に係るフラッシュメモリにおけるメモリストリングの容量結合の様子を示す断面図である。図４に示すようにメモリセルＭの浮遊ゲートＦＧと制御ゲートＣＧは互いに容量Ｃ０で結合されている。また、メモリセルＭｎの浮遊ゲートＦＧｎは、隣接するメモリセルＭｎ−１の制御ゲートＣＧｎ−１、浮遊ゲートＦＧｎ−１、メモリセルＭｎ＋１の制御ゲートＣＧｎ＋１、浮遊ゲートＦＧｎ＋１にそれぞれ容量Ｃ１、Ｃ２、Ｃ３、Ｃ４で結合されている。

ここで、メモリセルＭｎをＡレベルに書き込み、隣接するメモリセルＭｎ＋１をＣレベルに書き込む場合を例として、メモリセルの閾値変動に関し検討する。

この場合、下位ページ書き込みによって、メモリセルＭｎ＋１はＬＭレベルにシフトし、メモリセルＭｎはＥレベルに維持される。
続いて、メモリセルＭｎの上位ページ書き込みによってメモリセルＭｎはＡレベルにシフトする。
続いて、メモリセルＭｎ＋１の上位ページ書き込みによってメモリセルＭｎ＋１はＣレベルにシフトするが、この際、ワード線ＷＬｎ＋１には、ＬＭレベルからＣレベルにシフトさせるだけの大きな書き込み電圧が印加される。この場合、容量Ｃ１〜Ｃ４を介してメモリセルＭｎの浮遊ゲートＦＧに書き込み電圧の影響が及ぶセル間干渉効果によって、メモリセルＭｎの閾値電圧が正の方向にシフトしてしまう。
このように、隣接メモリセルＭｎ＋１にＣレベルが書き込まれると、ＬＭレベルとＣレベルとの間のシフト量が大きいため、それに伴いメモリセルＭｎの閾値電圧の変動量も大きくなる。同様に、隣接メモリセルＭｎ＋１にＡレベルが書き込まれる場合も、やはりメモリセルＭｎの閾値電圧の変動量は大きい。
一方、隣接メモリセルＭｎ＋１にＢレベルが書き込まれる場合は、ＬＭレベルとＢレベルとの間のシフト量が小さいため、メモリセルＭｎにおける閾値電圧の変動も、ＡレベルやＣレベルが書き込まれる場合に比べ小さい。隣接メモリセルＭｎ＋１がＥレベルに維持される場合も、同様にメモリセルＭｎにおける閾値電圧の変動は小さい。このように、隣接メモリセルＭｎ＋１にどのようなデータが書き込まれるかによって、選択メモリセルＭｎにおける閾値電圧の変動量は異なる。なお、以下の説明では、閾値電圧分布間のシフト量を、各分布の下限の間の距離によって定義する。これは、あくまでもシフト量の定義の一例であり、例えば、各分布のピーク値の差をもってシフト量を定義することも可能である。また、閾値分布のシフト量は隣接するメモリセルＭのスペースや隣接するメモリセルＭ間を埋める層間絶縁膜の材質により変動する値である。

そこで、本実施の形態では、次のようなデータ読み出し方法を実行する。すなわち、データ読み出しの対象として選択された第１のメモリセル（以下、「選択メモリセル」と呼ぶ）に隣接し、且つ、選択メモリセルよりも後にデータが書き込まれる第２のメモリセル（以下、「隣接メモリセル」と呼ぶ）のデータを予め読み出し、この読み出したデータに応じて通常の読み出しパス電圧Ｖｒｅａｄよりも高い読み出しパス電圧Ｖｄｌａ（＞Ｖｒｅａｄ）を隣接メモリセルの制御ゲートに印加するものである。なお、その他の非選択メモリセルの制御ゲートには、例えば、パス電圧Ｖｒｅａｄが印加されている。一例として、図２に示される書き込み方法が実行される場合には、隣接メモリセルにＡレベル又はＣレベルが書き込まれている場合に、その隣接メモリセルの制御ゲートに読み出しパス電圧Ｖｄｌａを印加する。一方、隣接メモリセルにＥレベル又はＢレベルが書き込まれている場合には、通常通り読み出しパス電圧Ｖｒｅａｄを印加する。図２に示すように、ＥレベルからＡレベルへのシフト量、及びＬＭレベルからＣレベルへのシフト量は、ＬＭレベルからＢレベルへのシフト量に比べて大きいため、セル間干渉により隣接メモリセルに与える影響が大であるためである。このように、通常の読み出しパス電圧Ｖｒｅａｄに代えて、読み出しパス電圧Ｖｄｌａ（＝Ｖｒｅａｄ＋α）を用いることで、セル間干渉の影響を相殺又は低減することができる。すなわち、読み出しパス電圧Ｖｄｌａは、通常の読み出しパス電圧Ｖｒｅａｄに補正値αを加えるものである。また、補正値αはＲＯＭ領域１０−１に記憶され、データ読み出し時に制御回路１０によって読み出される。

すなわち、通常の読み出しパス電圧Ｖｒｅａｄよりも高い読み出しパス電圧Ｖｄｌａは、選択メモリセル及び隣接メモリセルの間に生じる結合容量を介して、選択メモリセルの浮遊ゲートにも印加される。このため、選択メモリセルの閾値電圧は見かけ上、負の方向のシフトすることになる。これによって、データ書き込み時に生じた隣接メモリセルからのセル間干渉の影響を、データ読み出し時に実質的に減少させることができる。換言すれば、データ書き込み時にはセル間干渉により選択メモリセルの閾値電圧が上昇するが、上記の読み出し方法が実行されることにより、その閾値電圧が下がって見える。このため、セル間干渉の影響を相殺又は低減することができる。このような読み出し方式を、以下ではＤＬＡ（Direct Look Ahead）方式と称する。ＤＬＡ方式は、セル間干渉の影響を提言することができる点で有効な方式である。しかし、電圧Ｖｄｌａの値をどのような値に設定するかが問題となる。隣接メモリセルＭｎ＋１の保持データがＡレベルの場合とＣレベルの場合とで電圧Ｖｄｌａの値を同じにした場合、別の問題が生じ得る。この問題につき、図９を用いて説明する。

このＤＬＡ方式において、隣接メモリセルＭｎ＋１の保持データがＡレベルである場合とＣレベルである場合とで同一の読み出しパス電圧Ｖｄｌａを用いた場合のセル間干渉効果の具体例を図９に示す。ここでは、Ｅレベル、Ａレベル、Ｂレベル、Ｃレベル及びＬＭレベルの目標閾値電圧（下限値）が、それぞれ−２Ｖ、１Ｖ、２．５Ｖ、４Ｖ及び２Ｖに設定されたものとする。

上位ページ書き込みによって隣接メモリセルＭｎ＋１がＥレベルに維持される場合、隣接メモリセルＭｎ＋１における閾値電圧のシフト量は、他のセルから受けるセル間干渉の影響を考慮に入れても０．５Ｖかそれ以下である。また、隣接メモリセルＭｎ＋１をＥレベルからＡレベルにシフトさせる場合、隣接メモリセルＭｎ＋１における閾値電圧分布のシフト量はおよそ３Ｖ（＝１Ｖ−（−２Ｖ））である。また、隣接メモリセルＭｎ＋１をＬＭレベルからＢレベルにシフトさせる場合、隣接メモリセルＭｎ＋１における閾値電圧分布のシフト量はおよそ０．５Ｖ（２．５Ｖ−２Ｖ）である。また、隣接メモリセルＭｎ＋１をＬＭレベルからＣレベルにシフトさせる場合、隣接メモリセルＭｎ＋１における閾値電圧分布のシフト量はおよそ２Ｖ（４Ｖ−２Ｖ）である。
このような隣接メモリセルＭｎ＋１における閾値電圧分布のシフトにより、選択メモリセルＭｎの閾値電圧分布は、それぞれ、例えば、約１００ｍＶ（Ｅレベル維持の場合）、６００ｍＶ（ＥレベルからＡレベルにシフトする場合）、１００ｍＶ（ＥレベルからＢレベルにシフトする場合）、４００ｍＶ（ＥレベルからＣレベルにシフトする場合）正の方向にシフトしてしまう。すなわち、選択メモリセルＭｎは、隣接メモリセルＭｎ＋１からのセル間干渉効果の影響を受ける。また、セル間干渉効果の程度は、隣接メモリセルＭｎ＋１にどのようなデータが書かれるかによって異なる。具体的には、隣接メモリセルＭｎ＋１に書かれるデータがＡレベル、Ｃレベルであった場合、選択メモリセルＭｎに与えるセル間干渉効果が大きい。

そこで、従来のＤＬＡ方式の読み出しでは、隣接メモリセルＭｎ＋１のデータがセル干渉効果の小さいＥレベル又はＢレベルであった場合、隣接メモリセルＭｎ＋１の制御ゲートに、通常の読み出しパス電圧Ｖｒｅａｄをそのまま印加する（図９中の「ＤＬＡ＿Ｅ」）。一方、隣接メモリセルＭｎ＋１のデータがセル干渉効果の大きいＡレベル又はＣレベルであった場合、隣接メモリセルの制御ゲートに、読み出しパス電圧Ｖｒｅａｄよりも高い読み出しパス電圧Ｖｄｌａを与える（図９中の「ＤＬＡ＿Ｃ」）。これによって、隣接メモリセルＭｎ＋１の上位ページ書き込みによって生じた選択メモリセルＭｎに対するセル間干渉効果の影響を低減することができる。
図９に示すように、隣接メモリセルＭｎ＋１のデータがＡレベルの場合、及びＣレベルの場合の両方において同一の読み出しパス電圧Ｖｄｌａを用いる場合、次のような問題が生じる。ＥレベルからＡレベルに書き込みを行う場合の閾値電圧分布のシフト量と、ＬＭレベルからＣレベルに書き込みを行う場合の閾値電圧分布のシフト量とが異なる値となる場合、セル間干渉効果も２つの場合で異なることになる。従って、両者に対し同一の読み出しパス電圧Ｖｄｌａを用いたのでは、セル干渉効果の低減効果が異なってしまうことになる。図９は、前者の場合のセル干渉効果が６００ｍＶであり、後者が４００ｍＶである場合を示している。このような状況において、２つの場合に同一の読み出しパス電圧Ｖｄｌａを用いたのでは、一方ではセル干渉効果の影響を低減または相殺することが出来る一方で、他方ではセル干渉効果の低減効果が不十分となるか、又は過剰となることが生じ得る。図９は、隣接メモリセルＭｎ＋１のデータがＡレベルであった場合、Ｃレベルであった場合の両方の場合に、同じ読み出しパス電圧Ｖｄｌａを与え、結果としてＣレベルの場合のセル間干渉効果の低減効果が過剰（−２００ｍＶ）になってしまった場合を示している。これは、隣接メモリセルをＥレベルからＡレベルにシフトさせる場合と、ＬＭレベルからＣレベルにシフトさせる場合の閾値電圧分布のシフト量の不均衡によって生じるものである（前者は３Ｖ、後者は２Ｖ）。近年のメモリセルの微細化の進展により、Ｅレベルの電圧値が低くなっており、このため、ＥレベルからＡレベルに書き込みを行う場合の閾値電圧分布のシフト量が、ＬＭレベルからＣレベルに書き込みを行う場合の閾値電圧分布のシフト量に比べ大きくなっている。このシフト量の不均衡は、メモリセルの微細化によってＥレベルが負の方向に大きくなるに従い、益々増大することになる。また、隣接メモリセルＭｎ＋１のデータがＡレベルの場合、及びＣレベルの場合の両方において異なる読み出しパス電圧Ｖｄｌａ＿Ａ、Ｖｄｌａ＿Ｃを用いることも考えられる。しかし、このようにそれぞれのデータに応じて読み出しパス電圧を設けると、制御回路１０が１ページを読み出す場合に用いる補正値αは３種類（隣接メモリセルＭｎ＋１のデータがＡレベルの場合、及びＣレベル以外の場合の読み出し電圧Ｖｒｅａｄは補正値α’＝０Ｖと考える）となる。
すなわち、読み出し動作は１ページ単位で行うため、隣接メモリセルに繋がるワード線ＷＬｎ＋１にはビット線の数だけ隣接メモリセルが存在する。この隣接メモリセルにはＥ〜Ｃレベルまでランダムにデータが記憶されている。すなわちＤＬＡ方式において、１ページを読み出すために補正値の種類の数だけ読み出し動作を行う必要がある。ここで、補正値の種類が増えると、制御回路１０が行う読み出し時間が大幅に増え、読み出し速度が遅くなってしまう。

そこで、本実施形態に係るフラッシュメモリでは、隣接メモリセルをＥレベルからＡレベルにシフトさせる場合の閾値電圧分布のシフト量と、ＬＭレベルからＣレベルにシフトさせる場合の閾値電圧分布のシフト量とが同程度になるようにＬＭレベルの目標閾値電圧（下限値）を制御する。
図５は、本実施形態におけるセル間干渉効果を説明する概略図である。本実施形態の場合、図９に示す場合とは異なり、ＬＭレベルの目標閾値電圧を１Ｖに制御している。このようなＬＭレベルが設定されることにより、ＥレベルからＡレベルにシフトさせる場合の閾値電圧分布のシフト量と、ＬＭレベルからＣレベルにシフトさせる場合の閾値電圧分布のシフト量とが同程度となり、図９で説明したような問題は生じなくなる。

本実施形態では、制御回路１０は、複数のメモリセルＭのうち読み出し対象となる選択メモリセルＭｎに接続されるワード線ＷＬｎにＥレベルからＣレベルの間の電圧値である読み出し電圧のいずれかを印加し、非選択メモリセルＭに接続されるワード線ＷＬにＣレベルの閾値の上限値よりも高い読み出しパス電圧Ｖｒｅａｄを印加することにより、１ページのデータを読み出す。
このとき制御回路１０は、選択メモリセルＭｎに隣接する隣接メモリセルの閾値電圧分布がＡレベル又はＣレベルの閾値電圧分布であった場合、前記隣接メモリセルに接続されるワード線ＷＬに読み出しパス電圧Ｖｒｅａｄに補正値αを加えたＶｄｌａを印加する第１の制御を実行する。一方、制御回路１０は、選択メモリセルＭｎに隣接する隣接メモリセルの閾値電圧分布がＥレベル又はＢレベルの閾値電圧分布であった場合、前記隣接メモリセルに接続されるワード線ＷＬに読み出しパス電圧Ｖｒｅａｄに補正値αを加えず、読み出しパス電圧Ｖｒｅａｄを印加する第２の制御を実行する。
また、制御回路１０はＬＭレベルの書き込みにおいて、ＥレベルからＡレベルへのシフト量と、ＬＭレベルからＣレベルへのシフト量とが略同一となるようにＬＭレベルの下限値を制御する。

図５の場合、上位ページ書き込みにおいて隣接メモリセルＭｎ＋１をＥレベルに維持させた場合、ＥレベルからＡレベルにシフトさせた場合、ＬＭレベルからＢレベルにシフトさせた場合、ＬＭレベルからＣレベルにシフトさせた場合、それぞれ、隣接メモリセルＭｎ＋１における閾値電圧分布のシフト量は０．５Ｖ、３Ｖ、１．５Ｖ、３Ｖになる。これらの場合、選択メモリセルＭｎ＋１が与えるセル間干渉効果によって、選択メモリセルＭｎの閾値電圧分布は、それぞれ、例えば、１００ｍＶ、６００ｍＶ、３００ｍＶ、６００ｍＶだけ正の方向にシフトする。これによって、隣接メモリセルＭｎ＋１がＡレベルであった場合とＣレベルであった場合の選択メモリセルに与えるセル間干渉の低減効果の大きさを同じにすることができる。
その結果、隣接メモリセルがＡレベルであった場合、Ｃレベルであった場合のいずれの場合であっても、同一の読み出しパス電圧Ｖｄｌａの印加により、実質的なセル間干渉効果を０Ｖにすることができる。図５に示す場合、補正値αの値を６００ｍＶに設定する。すなわち、隣接メモリセルＭｎ＋１のデータがＡレベルの場合、及びＣレベルの場合の補正値を補正値αで共有することができる。その結果、回路動作が複雑にすることなく、実質的なセル間干渉効果を０Ｖにすることができる。

このようなＬＭレベルの下限値の設定を行うことに加え、ＬＭレベルの下限値を、書き込み回数・消去回数が増加するにつれ正方向に移動せる（増加させる）ようにすることが好適である。Ｅレベルは、メモリセルに対するデータ書き込み／消去を繰り返すことでトンネル絶縁膜が劣化し、Ｅレベルが正の方向に徐々にシフトしてしまう。そのため、ＬＭレベルの目標閾値電圧を当初設定した一定の値（例えば、上記のような１Ｖ）に固定すると、やがてＥレベルからＡレベルへのシフト量が、ＡレベルからＣレベルへのシフト量と比べて小さくなり不均衡になってしまう。その結果、隣接メモリセルがＡレベルであった場合とＣレベルであった場合の少なくとも一方において、補償が過剰又は不足となり、適切なデータ読み出しができなくなる。

そこで、本実施形態では、更に、書き込み動作／消去動作の実行回数に応じてＬＭレベルの目標閾値電圧を正の方向にシフトしていき、書き込み動作、又は消去動作の実行回数に依らず、ＥレベルからＡレベルへのシフト量と、ＬＭレベルからＣレベルへのシフト量とが同程度になるように制御する。

本実施形態では、制御回路１０はＬＭレベルの書き込みにおいて、ＥレベルからＡレベルへのシフト量と、ＬＭレベルからＣレベルへのシフト量とが略同一となるようにＬＭレベルの下限値を制御する。また、制御回路１０は書き込み動作／消去動作の実行回数が増えるにつれ、ＬＭレベルの下限値を増加させる制御を実行する。

図６は、データ書き込み／消去の繰り返しによってＥレベルが正の方向にシフトしてしまった後のセル間干渉効果を説明する概略図である。ここでは、レベルＥが当初の−２Ｖ（図５参照）から−１Ｖにまでシフトしてしまった場合を示している。

この場合、ＬＭレベルの下限値を当初の１Ｖ（図５参照）から２Ｖに上昇させる。これによって、隣接メモリセルＭｎ＋１の上位ページ書き込みによって、隣接メモリセルＭｎ＋１の閾値電圧がＥレベルに維持させる場合、ＥレベルからＡレベルにシフトさせる場合、ＬＭレベルからＢレベルにシフトさせる場合、ＬＭレベルからＣレベルにシフトさせる場合において、閾値電圧分布のシフト量は、それぞれ０．５Ｖ、２Ｖ、０．５Ｖ、２Ｖになる。その結果、隣接メモリセルＭｎ＋１に対する上位ページ書き込みで生じるセル間干渉効果によって、選択メモリセルＭｎの閾値電圧分布は、例えば、正の方向にそれぞれ１００ｍＶ、４００ｍＶ、１００ｍＶ、４００ｍＶだけシフトする。このように、書き込み動作／消去動作の実行回数に応じてＬＭレベルを２Ｖまで上昇させることで、Ｅレベルが−１Ｖまで上昇してしまった場合であっても、隣接メモリセルがＡレベルであった場合とＣレベルであった場合のセル間干渉効果を同程度に維持することができる。また、初期状態に対して、ＥレベルからＡレベルのシフト量、ＬＭレベルからＣレベルのシフト量が小さくなる。そのため、読み出しパス電圧Ｖｄｌａの値もシフト量の減少に伴い小さくする。例えば補正値αの値を初期値（６００ｍＶ）から初期値よりも小さい値を有する補正値α’’（４００ｍＶ）に変更する。この場合においても、１ページを読み出す場合において、隣接メモリセルＭｎ＋１のデータがＡレベルの場合、及びＣレベルの場合の補正値を補正値α’’で共有することができる。その結果、補正値αの数は増えないので制御回路１０の動作が複雑にすることなく、実質的なセル間干渉効果を０Ｖにすることができる。

データ書き込み／消去の回数は、制御回路１０に記憶され、データ書き込み／消去の回数が一定回数を超えた場合に、制御回路１０はデータ書き込み時にＬＭレベルを上昇させる。これと同時に、制御回路１０は読み出し時において、ＲＯＭ領域１０−１に記憶された補正値αから補正値α’’に変更して用いて読み出しパス電圧Ｖｄｌａの値を補正する。なお、データ書き込み／消去の回数が増えるに従い、徐々に小さい補正値を使用することも可能である。例えば、補正値α＞補正値α’’＞補正値α’’’とした場合、データ書き込み／消去の回数が増えるに従い、制御回路１０は、補正値α→補正値α’’→補正値α’’’を用いて読み出しパス電圧Ｖｄｌａの値を補正する。なお、補正値α’’、補正値α’’’もＲＯＭ領域１０−１に記憶されている。

なお、図５に示すようにＬＭレベルの閾値電圧分布の下限が負の電圧になる場合、下位ページ書き込みにおけるＬＭレベルのベリファイ読み出しにおいて、負の電圧ＶＬＭが必要になる。この場合、必要に応じていわゆるネガティブセンス方式によるＬＭレベルのベリファイ読み出しを行う。

図７は、本実施形態におけるネガティブセンス方式を説明する概略図である。図７は、ＬＭレベルの分布の下限が−１．５Ｖであった場合の例である。
この例の場合、ネガティブセンス方式では、ＬＭレベルのベリファイ読み出しの際、ソース線ＣＥＬＳＲＣ及びウエルＳＷに印加する電圧Ｖｓｒｃ及びＶｗｅｌｌとして、例えば、１．５Ｖ程度の正の電圧を印加する。これによって、制御ゲートＣＧに０Ｖの電圧Ｖｃｇを印加するだけで、実質的に−１．５Ｖのベリファイ電圧ＶＬＭを実現することができる。

その他の方法として、制御ゲートＣＧに負の電圧を印加する方法も考えられるが、この場合、負の電圧を発生するための回路を用意する必要があり、チップ面積の増大につながる。
その点、図７に示すネガティブセンス方式を採用することで、ＬＭレベルの分布の下限が負の電圧の場合であっても、チップ面積増大を抑制することができる。

以上のように、本実施形態によれば、上位ページ書き込みにおけるＥレベルからＡレベルへの閾値電圧分布のシフト量と、ＬＭレベルからＣレベルへの閾値電圧分布のシフト量とが同程度になるようにＬＭレベル（中間分布）を制御することで、隣接メモリセルがＡレベルであった場合、Ｃレベルであった場合のいずれの場合であっても適切にセル間干渉の影響を低減することができる。なお、書き込み／消去動作の実行回数が増加に従って、ＬＭレベルの下限値を増加させた結果、その下限値が正の値に達した場合には、ネガティブセンス方式は不要となる。すなわち、ソース線ＣＥＬＳＲＣ、及びウエルＳＷは、０Ｖに設定することができる。その結果、ベリファイ動作を高速化することができる。

［第２の実施形態］
第１の実施形態では、ＥレベルからＡレベルへの閾値電圧分布のシフト量と、ＬＭレベルからＣレベルへの閾値電圧分布のシフト量とが同程度になるようにＬＭレベルを設定していた。これによって、隣接メモリセルがＡレベル又はＣレベルのいずれを有している場合においても、適切にＤＬＡ方式によるデータ読み出しが可能になる。しかし、メモリセルの微細化に伴いＥレベル及びＬＭレベルが負の方向に大きくなると、上位ページ書き込みにおけるＬＭレベルからＢレベルへの閾値電圧分布のシフト量も大きくなる。その結果、隣接メモリセルがＥレベル或いはＣレベルであった場合のみならず、Ｂレベルであった場合にもセル間干渉の影響が無視できなくなる。

そこで、本発明の第２の実施形態では、隣接メモリセルがＡレベル或いはＣレベル以外であった場合、つまり、Ｅレベル或いはＢレベルであった場合、下位ページ書き込み後において実行されるベリファイ読み出し時に用いられる読み出しパス電圧Ｖｒｅａｄよりも高い読み出しパス電圧Ｖｄｌａ’（＝Ｖｒｅａｄ＋α’）を与える。この読み出しパス電圧Ｖｄｌａ’は、前述の読み出しパス電圧Ｖｄｌａよりも小さい値を有している。すなわち、補正値α’は補正値αより小さい値である。この場合、補正値αの数が増えるかにも思われる。しかし、本発明の第１の実施形態では、隣接メモリセルがＥレベル或いはＢレベルであった場合、補正値α’は０Ｖに設定されていた。つまり、本発明の第１の実施形態では、隣接メモリセルがＥレベル或いはＢレベルであった場合、読み出しパス電圧Ｖｒｅａｄの値は、Ｖｒｅａｄ＋α’＝Ｖｒｅａｄ＋０＝Ｖｒａａｄである。すなわち、本発明の第２の実施形態においても補正値α’は、隣接メモリセルがＥレベル或いはＢレベルであった場合で共有することができる。制御回路１０が１ページを読み出す場合に用いる補正値αは本発明の第１の実施形態と同様に２種類となる。なお、補正値α’はＲＯＭ領域１０−１に記憶され、データ読み出し時に制御回路１０によって読み出される。

図８は、本実施形態におけるセル間干渉効果を説明する概略図である。Ｅ〜Ｃレベル及びＬＭレベルの目標閾値電圧は、図５に示す場合と同様である。
この場合、図５に示す場合と同様、隣接メモリセルＭｎ＋１がＬＭレベルからＢレベルにシフトする際に生じるセル間干渉効果によって、選択メモリセルＭｎの閾値電圧分布は３００ｍＶだけシフトする。ここで、しかし、このセル間干渉効果を相殺するだけの読み出しパス電圧Ｖｄｌａ’を隣接メモリセルＭｎ＋１の制御ゲートに印加した場合、隣接メモリセルＭｎ＋１がＢレベルであった場合の実質的なセル間干渉効果は０ｍＶになる。なお、隣接メモリセルＭｎ＋１がＥレベルにあった場合にも、同様の読み出しパス電圧Ｖｄｌａ’を印加するようにしてもよい。

ここで、本実施形態では、制御回路１０は、複数のメモリセルＭのうち読み出し対象となるメモリセルＭｎに接続されるワード線ＷＬｎにＥレベルからＣレベルの間の電圧値である読み出し電圧のいずれかを印加し、非選択のメモリセルＭに接続されるワード線ＷＬにＣレベルの閾値の上限値よりも高い読み出しパス電圧Ｖｒｅａｄを印加することにより、１ページのデータを読み出す。
このとき制御回路１０は、選択メモリセルＭｎに隣接する隣接メモリセルの閾値電圧分布がＡレベル又はＣレベルの閾値電圧分布であった場合、前記隣接メモリセルに接続されるワード線ＷＬに読み出しパス電圧Ｖｒｅａｄに補正値αを加えたＶｄｌａを印加する第１の制御を実行する。
また、制御回路１０は、選択のメモリセルＭｎに隣接する隣接メモリセルの閾値電圧分布がＥレベル又はＢレベルの閾値電圧分布であった場合、前記隣接メモリセルに接続されるワード線ＷＬに読み出しパス電圧Ｖｒｅａｄに補正値α’を加えた読み出しパス電圧Ｖｄｌａ’を印加する第２の制御を実行する。

第１の実施形態と同様に、本実施形態においても、データ書き込み動作／消去動作の実行回数が増加するごとに、ＬＭレベルの下限値を徐々に正の方向にシフトしていくのが好適である。この場合、ＬＭレベルとＢレベルの間のシフト量は徐々に小さくなる。従って、本実施形態では、更に、書き込み動作／消去動作の実行回数の増加に従って、電圧Ｖｄｌａ’の値を徐々に小さくしていくのが好ましい。すなわち、制御回路１０は書き込み動作／消去動作の実行回数が増えるに従い、補正値α’の値を小さい値に変更する事が好ましい。

以上、本実施形態によれば、隣接メモリセルがＡレベルであった場合、Ｃレベルであった場合に生じたセル間干渉を適切に補償することができるばかりでなく、閾値電圧がＢレベルであった場合に生じたセル間干渉効果も実質的に低減させることができる。

［その他］
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。

１・・・メモリセルアレイ、２・・・ロウデコーダ、２´・・・ワード線ドライバ、３・・・センスアンプ回路、４・・・ビット線ドライバ、５・・・ソース線ドライバ、６・・・ウエルドライバ、１０・・・制御回路、１０−１・・・ＲＯＭ領域、１１・・・ゲート絶縁膜、１３・・・ゲート絶縁膜、１５・・・ドレイン・ソース拡散層、３１・・・センスアンプ兼データラッチ。

Claims (5)

1. 複数のメモリセルを直列接続させたメモリストリングを複数配列してなり、１つの前記メモリセルに、第１の閾値電圧分布、前記第１の閾値電圧分布よりも高い電圧値を有する第２の閾値電圧分布、前記第２の閾値電圧分布よりも高い電圧値を有する第３の閾値電圧分布、又は前記第３の閾値電圧分布よりも高い電圧値を有する第４の閾値電圧分布を与えることにより第１〜第４データを１つの前記メモリセルに記憶させるメモリセルアレイと、
   前記メモリセルの閾値電圧を前記第１の閾値電圧分布から中間分布にシフトさせる第１のページ書き込み、及び前記メモリセルの閾値電圧を前記第１の閾値電圧分布から第２の閾値電圧分布にシフトさせるか、又は前記中間分布から前記第３又は第４の閾値電圧分布にシフトさせる第２のページ書き込みを実行可能に構成され、且つ、前記複数のメモリセルのうち読み出し対象となる第１のメモリセルに前記第１乃至第４閾値電圧分布の間の電圧値である読み出し電圧のいずれかを印加する一方、他の前記メモリセルに前記第４の閾値電圧分布の上限値よりも高い第１の読み出しパス電圧を印加することにより前記第１のメモリセルからのデータ読み出しを実行可能に構成された制御回路と
   を備え、
   前記制御回路は、前記第１のページ書き込みにおいて、前記第１の閾値電圧分布から前記第２の閾値電圧分布へのシフト量と、前記中間分布から前記第４閾値電圧分布へのシフト量とが略同一となるように前記中間分布の下限値を設定し、前記書き込み動作又は消去動作の実行回数が増えるにつれ、前記中間電圧分布の下限値を増加させる制御を実行し、
   前記制御回路は、前記第１のメモリセルに隣接し、且つ、前記第１のメモリセルよりも後にデータ書き込みがなされる第２のメモリセルの閾値電圧分布が第２又は第４の閾値電圧分布であった場合、前記第２のメモリセルに前記第１の読み出しパス電圧よりも高い第２の読み出しパス電圧を印加する制御を実行する
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記制御回路は、前記第２のメモリセルの閾値電圧分布が第３の閾値電圧分布であった場合、前記第２のメモリセルに前記第２の読み出しパス電圧よりも低く前記第１の読み出しパス電圧よりも高い第３の読み出しパス電圧を印加する制御を実行することを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 複数のメモリセルを直列接続させたメモリストリングを複数配列してなり、１つの前記メモリセルに、第１の閾値電圧分布、前記第１の閾値電圧分布よりも高い電圧値を有する第２の閾値電圧分布、前記第２の閾値電圧分布よりも高い電圧値を有する第３の閾値電圧分布、又は前記第３の閾値電圧分布よりも高い電圧値を有する第４の閾値電圧分布を与えることにより第１〜第４データを１つの前記メモリセルに記憶させるメモリセルアレイと、
   前記メモリセルの閾値電圧を前記第１の閾値電圧分布から中間分布にシフトさせる第１のページ書き込み、及び前記メモリセルの閾値電圧を前記第１の閾値電圧分布から第２の閾値電圧分布にシフトさせるか、又は前記中間分布から第３又は第４の閾値電圧分布にシフトさせる第２のページ書き込みを実行可能に構成され、且つ、前記複数のメモリセルのうち読み出し対象となる第１のメモリセルに前記第１乃至第４閾値電圧分布の間の電圧値である読み出し電圧のいずれかを印加する一方、他の前記メモリセルに前記第４の閾値電圧分布の上限値よりも高い第１の読み出しパス電圧を印加することにより前記第１のメモリセルからのデータ読み出しを実行可能に構成された制御回路と
   を備え、
   前記制御回路は、前記第１のページ書き込みにおいて、前記第１の閾値電圧分布から前記第２の閾値電圧分布へのシフト量と、前記中間分布から前記第４閾値電圧分布へのシフト量とが略同一となるように前記中間分布の下限値を設定し、
   前記制御回路は、前記第１のメモリセルに隣接し、且つ、前記第１のメモリセルよりも後にデータ書き込みがなされる第２のメモリセルの閾値電圧分布が第２又は第４の閾値電圧分布であった場合、前記第２のメモリセルに前記第１の読み出しパス電圧よりも高い第２の読み出しパス電圧を印加する制御を実行する
   ことを特徴とする不揮発性半導体記憶装置。
4. 前記メモリストリングは、選択トランジスタを介してソース線に接続され、
   前記制御回路は、前記中間分布の下限が負の電圧であった場合、前記メモリセルが形成される半導体層及び前記ソース線に正電圧を印加する
   ことを特徴とする請求項１または３記載の不揮発性半導体記憶装置。
5. 前記第２の読み出しパス電圧は、前記制御回路が前記第１の読み出しパス電圧に補正値を加えることによって作られることを特徴とする請求項１乃至４に記載のいずれかの不揮発性半導体記憶装置。

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