JPH1011984A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JPH1011984A JPH1011984A JP16942096A JP16942096A JPH1011984A JP H1011984 A JPH1011984 A JP H1011984A JP 16942096 A JP16942096 A JP 16942096A JP 16942096 A JP16942096 A JP 16942096A JP H1011984 A JPH1011984 A JP H1011984A
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Abstract
(57)【要約】
【課題】多値データのページ読み出しおよびページプロ
グラムを行うことのできる多値型の半導体不揮発性記憶
装置を実現する。 【解決手段】３本のビット線毎に組をなすビット線群Ｂ
ｍ1 〜Ｂｍ3 で共有した３個の共有データラッチ回路Ｓ
Ａｍ1 〜ＳＡｍ3 と、ビット線群の任意の１本のビット
線を選択し複数プログラム状態に対応した３種類のペー
ジ読み出しデータまたはページプログラムデータをＳＡ
ｍ1 〜ＳＡｍ3 にラッチし順次選択ワード線一括に行う
ページ読み出し手段ＶＲ１〜ＶＲ３及びページプログラ
ム手段ＶＰＷ１〜ＶＰＷ３と、ＳＡｍ1 〜ＳＡｍ3 にラ
ッチされた３種類のページ読み出しデータを２ビットの
デジタルデータに変換して出力するデータ変換出力回路
８と、プログラムすべき２ビットのデジタルデータを３
種類のページプログラムデータに変換しＳＡｍ1 〜ＳＡ
ｍ3 にシフト転送するデータ変換回路９を有する。
グラムを行うことのできる多値型の半導体不揮発性記憶
装置を実現する。 【解決手段】３本のビット線毎に組をなすビット線群Ｂ
ｍ1 〜Ｂｍ3 で共有した３個の共有データラッチ回路Ｓ
Ａｍ1 〜ＳＡｍ3 と、ビット線群の任意の１本のビット
線を選択し複数プログラム状態に対応した３種類のペー
ジ読み出しデータまたはページプログラムデータをＳＡ
ｍ1 〜ＳＡｍ3 にラッチし順次選択ワード線一括に行う
ページ読み出し手段ＶＲ１〜ＶＲ３及びページプログラ
ム手段ＶＰＷ１〜ＶＰＷ３と、ＳＡｍ1 〜ＳＡｍ3 にラ
ッチされた３種類のページ読み出しデータを２ビットの
デジタルデータに変換して出力するデータ変換出力回路
８と、プログラムすべき２ビットのデジタルデータを３
種類のページプログラムデータに変換しＳＡｍ1 〜ＳＡ
ｍ3 にシフト転送するデータ変換回路９を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、１個のメモリート
ランジスタに少なくとも２ビット以上のデジタルデータ
を記録する多値型の半導体不揮発性記憶装置に関するも
のである。
ランジスタに少なくとも２ビット以上のデジタルデータ
を記録する多値型の半導体不揮発性記憶装置に関するも
のである。
【０００２】
【従来の技術】従来、ＥＰＲＯＭ、フラッシュメモリ等
の半導体不揮発性記憶装置においては、１個のメモリト
ランジスタに１ビットのデジタルデータを記録する１値
型のメモリセル構造が通常である。しかし、最近の半導
体不揮発性記憶装置の大容量化の要望にともない、１個
のメモリトランジスタに少なくとも２ビット以上のデジ
タルデータを記録する、いわゆる、多値型の半導体不揮
発性記憶装置が要望されている。
の半導体不揮発性記憶装置においては、１個のメモリト
ランジスタに１ビットのデジタルデータを記録する１値
型のメモリセル構造が通常である。しかし、最近の半導
体不揮発性記憶装置の大容量化の要望にともない、１個
のメモリトランジスタに少なくとも２ビット以上のデジ
タルデータを記録する、いわゆる、多値型の半導体不揮
発性記憶装置が要望されている。
【０００３】図５（ａ）、図５（ｂ）は、それぞれＮＡ
ＮＤ型、ＤＩＮＯＲ型フラッシュメモリにおける、メモ
リアレイ構造を示す図である。これらの半導体不揮発性
記憶装置は、選択するワード線に接続された各メモリト
ランジスタ一括にページ読み出しおよびページプログラ
ムを行う半導体不揮発性記憶装置である。
ＮＤ型、ＤＩＮＯＲ型フラッシュメモリにおける、メモ
リアレイ構造を示す図である。これらの半導体不揮発性
記憶装置は、選択するワード線に接続された各メモリト
ランジスタ一括にページ読み出しおよびページプログラ
ムを行う半導体不揮発性記憶装置である。
【０００４】図５（ａ）のＮＡＮＤ型フラッシュメモリ
は、便宜上、１本のビット線に接続されたＮＡＮＤ列１
本に４個のメモリトランジスタが接続された場合の、メ
モリアレイを示す図である。図５（ａ）において、ＢＬ
はビット線を示し、ビット線ＢＬに２個の選択トランジ
スタＳＴ1 〜ＳＴ2 、および４個のメモリトランジスタ
ＭＴ1 〜ＭＴ4 が直列接続されたＮＡＮＤ列が接続され
る。選択トランジスタＳＴ1 〜ＳＴ2 はそれぞれ選択ゲ
ート線ＳＬ1 〜ＳＬ2 により制御され、またメモリトラ
ンジスタＭＴ1 〜ＭＴ4 はそれぞれワード線ＷＬ1〜Ｗ
Ｌ4 により制御される。
は、便宜上、１本のビット線に接続されたＮＡＮＤ列１
本に４個のメモリトランジスタが接続された場合の、メ
モリアレイを示す図である。図５（ａ）において、ＢＬ
はビット線を示し、ビット線ＢＬに２個の選択トランジ
スタＳＴ1 〜ＳＴ2 、および４個のメモリトランジスタ
ＭＴ1 〜ＭＴ4 が直列接続されたＮＡＮＤ列が接続され
る。選択トランジスタＳＴ1 〜ＳＴ2 はそれぞれ選択ゲ
ート線ＳＬ1 〜ＳＬ2 により制御され、またメモリトラ
ンジスタＭＴ1 〜ＭＴ4 はそれぞれワード線ＷＬ1〜Ｗ
Ｌ4 により制御される。
【０００５】図５（ｂ）のＤＩＮＯＲ型フラッシュメモ
リは、便宜上、１本の主ビット線に接続された副ビット
線１本に４個のメモリトランジスタが接続された場合
の、メモリアレイを示す図である。図５（ｂ）におい
て、ＭＢＬは主ビット線、ＳＢＬは副ビット線を示し、
主ビット線ＭＢＬおよび副ビット線ＳＢＬは、選択ゲー
ト線ＳＬにより制御される選択トランジスタＳＴ1 を介
して接続される。副ビット線ＳＢＬは、４本のワード線
ＷＬ1 〜ＷＬ4 と交差し、各交差位置には４個のメモリ
トランジスタＭＴ1 〜ＭＴ4 が配置される。
リは、便宜上、１本の主ビット線に接続された副ビット
線１本に４個のメモリトランジスタが接続された場合
の、メモリアレイを示す図である。図５（ｂ）におい
て、ＭＢＬは主ビット線、ＳＢＬは副ビット線を示し、
主ビット線ＭＢＬおよび副ビット線ＳＢＬは、選択ゲー
ト線ＳＬにより制御される選択トランジスタＳＴ1 を介
して接続される。副ビット線ＳＢＬは、４本のワード線
ＷＬ1 〜ＷＬ4 と交差し、各交差位置には４個のメモリ
トランジスタＭＴ1 〜ＭＴ4 が配置される。
【０００６】上述したＮＡＮＤ型、ＤＩＮＯＲ型フラッ
シュメモリ等のようなワード線セクタを単位としたペー
ジ読み出しおよびページプログラムを行う半導体不揮発
性記憶装置においても、１個のメモリトランジスタに２
ビット以上のデジタルデータを記録することが可能であ
る。
シュメモリ等のようなワード線セクタを単位としたペー
ジ読み出しおよびページプログラムを行う半導体不揮発
性記憶装置においても、１個のメモリトランジスタに２
ビット以上のデジタルデータを記録することが可能であ
る。
【０００７】
【発明が解決しようとする課題】ところで、上述したワ
ード線セクタを単位としたページ読み出しおよびページ
プログラムを行うＮＡＮＤ型フラッシュメモリ等を多値
型の半導体不揮発性記憶装置とした場合には、どのよう
に１個のメモリトランジスタに記録された多値データを
読み出すかあるいはプログラムするかが、問題となる。
ード線セクタを単位としたページ読み出しおよびページ
プログラムを行うＮＡＮＤ型フラッシュメモリ等を多値
型の半導体不揮発性記憶装置とした場合には、どのよう
に１個のメモリトランジスタに記録された多値データを
読み出すかあるいはプログラムするかが、問題となる。
【０００８】多値型の半導体不揮発性記憶装置におい
て、１個のメモリトランジスタに記録された多値データ
のページ読み出し、あるいはページプログラムを行う方
法については、文献等に開示されたものが知られている
（たとえば、「Ａ ３．３Ｖ１２８Ｍｂ Ｍｕｌｔｉ−
Ｌｅｖｅｌ ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｙｆｏ
ｒ Ｍａｓｓ Ｓｔｏｒａｇｅ Ａｐｐｌｉｃａｔｉｏ
ｎｓ」’９６ ＩＳＳＣＣ ｐ３２〜ｐ３３）。
て、１個のメモリトランジスタに記録された多値データ
のページ読み出し、あるいはページプログラムを行う方
法については、文献等に開示されたものが知られている
（たとえば、「Ａ ３．３Ｖ１２８Ｍｂ Ｍｕｌｔｉ−
Ｌｅｖｅｌ ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｙｆｏ
ｒ Ｍａｓｓ Ｓｔｏｒａｇｅ Ａｐｐｌｉｃａｔｉｏ
ｎｓ」’９６ ＩＳＳＣＣ ｐ３２〜ｐ３３）。
【０００９】上述した文献例は、たとえば１個のメモリ
トランジスタに記録された２ビットのデジタルデータを
ページ読み出し、あるいはページプログラムするＮＡＮ
Ｄ型フラッシュメモリの場合である。このような半導体
不揮発性記憶装置においては、隣り合う２本のビット線
を組とするビット線対で２個のデータラッチ回路を共有
し、前記ビット線対の１本のビット線を選択してページ
読み出しあるいはページプログラムするために、前記２
個の共有データラッチ回路に、直接２ビットデジタルの
ページ読み出しデータあるいはページプログラムデータ
にラッチする。
トランジスタに記録された２ビットのデジタルデータを
ページ読み出し、あるいはページプログラムするＮＡＮ
Ｄ型フラッシュメモリの場合である。このような半導体
不揮発性記憶装置においては、隣り合う２本のビット線
を組とするビット線対で２個のデータラッチ回路を共有
し、前記ビット線対の１本のビット線を選択してページ
読み出しあるいはページプログラムするために、前記２
個の共有データラッチ回路に、直接２ビットデジタルの
ページ読み出しデータあるいはページプログラムデータ
にラッチする。
【００１０】しかし、最終的に読み出すべきあるいはプ
ログラムすべきデータは２ビットデジタルのデータであ
っても、実際に読み出しあるいはプログラムするデータ
は、２ビットデジタルの４状態に対応した３種類のペー
ジ読み出しデータあるいはページプログラムデータに分
割して行う必要がある。したがって、前記２個の共有デ
ータラッチ回路は、２ビットデジタルのデータを前記３
種類のページ読み出しデータあるいはページプログラム
データに変換するための制御回路に制御されながら動作
しなければならない。
ログラムすべきデータは２ビットデジタルのデータであ
っても、実際に読み出しあるいはプログラムするデータ
は、２ビットデジタルの４状態に対応した３種類のペー
ジ読み出しデータあるいはページプログラムデータに分
割して行う必要がある。したがって、前記２個の共有デ
ータラッチ回路は、２ビットデジタルのデータを前記３
種類のページ読み出しデータあるいはページプログラム
データに変換するための制御回路に制御されながら動作
しなければならない。
【００１１】ところが、ＮＡＮＤ型フラッシュメモリ等
の半導体不揮発性記憶装置においては、ビット線方向の
配線ピッチは狭くレイアウト上の制約から、それぞれの
共有データラッチ回路毎に上記の制御回路をレイアウト
することは、非常に困難を伴う。さらには、１個のメモ
リトランジスタに記録するデジタルデータを２ビットか
ら３ビット〜４ビットと多値化を今後さらに進めていく
場合、上記文献例のようなページ読み出し方法あるいは
ページプログラム方法では、前記制御回路の構成がさら
に複雑になって、ビット線ピッチの範囲内にレイアウト
することはほとんど不可能になると予想される。
の半導体不揮発性記憶装置においては、ビット線方向の
配線ピッチは狭くレイアウト上の制約から、それぞれの
共有データラッチ回路毎に上記の制御回路をレイアウト
することは、非常に困難を伴う。さらには、１個のメモ
リトランジスタに記録するデジタルデータを２ビットか
ら３ビット〜４ビットと多値化を今後さらに進めていく
場合、上記文献例のようなページ読み出し方法あるいは
ページプログラム方法では、前記制御回路の構成がさら
に複雑になって、ビット線ピッチの範囲内にレイアウト
することはほとんど不可能になると予想される。
【００１２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、各メモリトランジスタに記録さ
れた多値データを効率よく簡単にページ読み出しを行
い、あるいはページプログラムを行うことのできる多値
型の半導体不揮発性記憶装置を提供することにある。
のであり、その目的は、各メモリトランジスタに記録さ
れた多値データを効率よく簡単にページ読み出しを行
い、あるいはページプログラムを行うことのできる多値
型の半導体不揮発性記憶装置を提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、行列状に配置され、電荷蓄積部に蓄積さ
れた荷電量に応じてしきい値電圧が変化するメモリトラ
ンジスタを有し、接続されたワード線とビット線への印
加電圧に応じて前記メモリトランジスタのしきい値電圧
を遷移させて１個のメモリトランジスタに少なくともＮ
が２以上のＮビットのデジタルデータを記録するため
に、各メモリトランジスタが１レベルの消去状態と少な
くともＭが３以上のＭレベルの複数プログラム状態を有
する半導体不揮発性記憶装置であって、各読み出しビッ
ト線毎に設けられたデータラッチ回路を少なくともＭ本
の読み出しビット線毎に組をなす読み出しビット線群で
共有した少なくともＭ個の共有データラッチ回路と、前
記読み出しビット線群の任意の１本のビット線を選択し
て選択ワード線一括にページ読み出しを行い、当該ペー
ジ読み出しデータをＭ個の共有データラッチ回路の任意
の１個にラッチして行うページ読み出し手段と、前記Ｍ
レベルの複数プログラム状態のそれぞれに対応して設定
されたＭレベルの複数読み出し判定レベルを有し、当該
Ｍレベルの複数読み出し判定レベルのすべての読み出し
判定レベルに対して順番に前記ページ読み出しを行い、
当該Ｍ種類のページ読み出しデータを前記Ｍ個の共有デ
ータラッチ回路にラッチして行う複合的ページ読み出し
手段と、前記Ｍ個の共有データラッチ回路にラッチされ
たＭ種類のページ読み出しデータを、Ｎビットのデジタ
ルデータに変換して出力するデータ変換出力回路とを備
えた。
め、本発明は、行列状に配置され、電荷蓄積部に蓄積さ
れた荷電量に応じてしきい値電圧が変化するメモリトラ
ンジスタを有し、接続されたワード線とビット線への印
加電圧に応じて前記メモリトランジスタのしきい値電圧
を遷移させて１個のメモリトランジスタに少なくともＮ
が２以上のＮビットのデジタルデータを記録するため
に、各メモリトランジスタが１レベルの消去状態と少な
くともＭが３以上のＭレベルの複数プログラム状態を有
する半導体不揮発性記憶装置であって、各読み出しビッ
ト線毎に設けられたデータラッチ回路を少なくともＭ本
の読み出しビット線毎に組をなす読み出しビット線群で
共有した少なくともＭ個の共有データラッチ回路と、前
記読み出しビット線群の任意の１本のビット線を選択し
て選択ワード線一括にページ読み出しを行い、当該ペー
ジ読み出しデータをＭ個の共有データラッチ回路の任意
の１個にラッチして行うページ読み出し手段と、前記Ｍ
レベルの複数プログラム状態のそれぞれに対応して設定
されたＭレベルの複数読み出し判定レベルを有し、当該
Ｍレベルの複数読み出し判定レベルのすべての読み出し
判定レベルに対して順番に前記ページ読み出しを行い、
当該Ｍ種類のページ読み出しデータを前記Ｍ個の共有デ
ータラッチ回路にラッチして行う複合的ページ読み出し
手段と、前記Ｍ個の共有データラッチ回路にラッチされ
たＭ種類のページ読み出しデータを、Ｎビットのデジタ
ルデータに変換して出力するデータ変換出力回路とを備
えた。
【００１４】また、前記複合的読み出し手段は、前記読
み出しビット線群を構成するすべてのビット線に対し
て、順次前記のデータ読み出しを行う。
み出しビット線群を構成するすべてのビット線に対し
て、順次前記のデータ読み出しを行う。
【００１５】また、前記ページ読み出し手段は、前記Ｍ
レベルの複数読み出し判定レベルに対応して設定された
Ｍレベルの複数読み出しワード線電圧のうちから任意の
読み出しワード線電圧を選択して、当該読み出しワード
線電圧を選択したワード線に印加するローデコーダ回路
を備えた。
レベルの複数読み出し判定レベルに対応して設定された
Ｍレベルの複数読み出しワード線電圧のうちから任意の
読み出しワード線電圧を選択して、当該読み出しワード
線電圧を選択したワード線に印加するローデコーダ回路
を備えた。
【００１６】また、前記データ変換出力回路は、カラム
デコーダ回路のアドレス変化に同期して、該当アドレス
の読み出しビット線群のＭ個の共有データラッチ回路か
ら並列転送されたＭ個のデータを、順次Ｎビットのデジ
タルデータに変換して出力する。
デコーダ回路のアドレス変化に同期して、該当アドレス
の読み出しビット線群のＭ個の共有データラッチ回路か
ら並列転送されたＭ個のデータを、順次Ｎビットのデジ
タルデータに変換して出力する。
【００１７】また、本発明は、行列状に配置され、電荷
蓄積部に蓄積された荷電量に応じてしきい値電圧が変化
するメモリトランジスタを有し、接続されたワード線と
ビット線への印加電圧に応じて前記メモリトランジスタ
のしきい値電圧を遷移させて１個のメモリトランジスタ
に少なくともＮが２以上のＮビットのデジタルデータを
記録するために、各メモリトランジスタが１レベルの消
去状態と少なくともＭが３以上のＭレベルの複数プログ
ラム状態を有する半導体不揮発性記憶装置であって、各
プログラムビット線毎に設けられたデータラッチ回路を
少なくともＭ本のプログラムビット線毎に組をなすプロ
グラムビット線群で共有した少なくともＭ個の共有デー
タラッチ回路と、前記プログラムビット線群の任意の１
本のビット線を選択して選択ワード線一括にページプロ
グラムを行い、当該ページプログラムデータをＭ個の共
有データラッチ回路の任意の１個にラッチして行うペー
ジプログラム手段と、前記Ｍレベルの複数プログラム状
態のすべてのプログラム状態に対して順分に前記ページ
プログラムを行って所望のＮビットのデジタルデータを
プログラムするために、前記Ｍ種類のページプログラム
データを前記Ｍ個の共有データラッチ回路にラッチして
行う複合的ページプログラム手段と、前記所望のＮビッ
トのデジタルデータを入力して、前記Ｍ種類のページプ
ログラムデータに変換するデータ変換回路とを備えた。
蓄積部に蓄積された荷電量に応じてしきい値電圧が変化
するメモリトランジスタを有し、接続されたワード線と
ビット線への印加電圧に応じて前記メモリトランジスタ
のしきい値電圧を遷移させて１個のメモリトランジスタ
に少なくともＮが２以上のＮビットのデジタルデータを
記録するために、各メモリトランジスタが１レベルの消
去状態と少なくともＭが３以上のＭレベルの複数プログ
ラム状態を有する半導体不揮発性記憶装置であって、各
プログラムビット線毎に設けられたデータラッチ回路を
少なくともＭ本のプログラムビット線毎に組をなすプロ
グラムビット線群で共有した少なくともＭ個の共有デー
タラッチ回路と、前記プログラムビット線群の任意の１
本のビット線を選択して選択ワード線一括にページプロ
グラムを行い、当該ページプログラムデータをＭ個の共
有データラッチ回路の任意の１個にラッチして行うペー
ジプログラム手段と、前記Ｍレベルの複数プログラム状
態のすべてのプログラム状態に対して順分に前記ページ
プログラムを行って所望のＮビットのデジタルデータを
プログラムするために、前記Ｍ種類のページプログラム
データを前記Ｍ個の共有データラッチ回路にラッチして
行う複合的ページプログラム手段と、前記所望のＮビッ
トのデジタルデータを入力して、前記Ｍ種類のページプ
ログラムデータに変換するデータ変換回路とを備えた。
【００１８】また、前記複号的ページプログラム手段
は、前記プログラムビット線群を構成するすべてのビッ
ト線に対して、順次前記のデータプログラムを行う。記
載の半導体不揮発性記憶装置。
は、前記プログラムビット線群を構成するすべてのビッ
ト線に対して、順次前記のデータプログラムを行う。記
載の半導体不揮発性記憶装置。
【００１９】また、前記ページプログラム手段は、前記
Ｍレベルの複数プログラム状態に対応して設定されたＭ
レベルの複数プログラムワード線電圧のうちから、任意
のプログラムワード線電圧を選択して、当該プログラム
ワード線電圧を選択したワード線に印加するローデコー
ダ回路を備えた。
Ｍレベルの複数プログラム状態に対応して設定されたＭ
レベルの複数プログラムワード線電圧のうちから、任意
のプログラムワード線電圧を選択して、当該プログラム
ワード線電圧を選択したワード線に印加するローデコー
ダ回路を備えた。
【００２０】また、前記データ変換回路は、カラムデコ
ーダ回路のアドレス変化に同期して、前記所望のＮビッ
トのデジタルデータを入力して変換出力したＭ個のデー
タを、順次該当アドレスのプログラムビット線群のＭ個
の共有データラッチ回路に並列にシフト転送する。
ーダ回路のアドレス変化に同期して、前記所望のＮビッ
トのデジタルデータを入力して変換出力したＭ個のデー
タを、順次該当アドレスのプログラムビット線群のＭ個
の共有データラッチ回路に並列にシフト転送する。
【００２１】また、本発明の半導体不揮発性記憶装置で
は、前記メモリトランジスタが行列状に配置されたメモ
リアレイはＮＡＮＤ型構造をなしている。
は、前記メモリトランジスタが行列状に配置されたメモ
リアレイはＮＡＮＤ型構造をなしている。
【００２２】また、本発明の半導体不揮発性記憶装置で
は、前記メモリトランジスタが行列状に配置されたメモ
リアレイはＮＯＲ型構造をなし、かつ主ビット線が作動
的接続手段を介して複数の副ビット線に接続されてい
る。
は、前記メモリトランジスタが行列状に配置されたメモ
リアレイはＮＯＲ型構造をなし、かつ主ビット線が作動
的接続手段を介して複数の副ビット線に接続されてい
る。
【００２３】本発明の半導体不揮発性記憶装置によれ
ば、各読み出しビット線毎に設けられたデータラッチ回
路を組をなす読み出しビット線群で共有し、前記読み出
しビット線群の任意の１本のビット線を選択して、複数
プログラム状態毎に対応したページ読み出しデータを前
記共有データラッチ回路にラッチして、２進デジタルデ
ータに変換して出力する。これにより、１個のメモリト
ランジスタに少なくとも２ビット以上のデジタルデータ
を記録する多値型の半導体不揮発性記憶装置において
も、通常の１値型の半導体不揮発性記憶装置と基本的に
同様の方法で、ページ読み出しを行うことができる。
ば、各読み出しビット線毎に設けられたデータラッチ回
路を組をなす読み出しビット線群で共有し、前記読み出
しビット線群の任意の１本のビット線を選択して、複数
プログラム状態毎に対応したページ読み出しデータを前
記共有データラッチ回路にラッチして、２進デジタルデ
ータに変換して出力する。これにより、１個のメモリト
ランジスタに少なくとも２ビット以上のデジタルデータ
を記録する多値型の半導体不揮発性記憶装置において
も、通常の１値型の半導体不揮発性記憶装置と基本的に
同様の方法で、ページ読み出しを行うことができる。
【００２４】また、本発明の半導体不揮発性記憶装置に
よれば、各プログラムビット線毎に設けられたデータラ
ッチ回路を組をなすプログラムビット線群で共有し、前
記プログラムビット線群の任意の１本のビット線を選択
して、所望の２進デジタルデータをプログラムするため
に変換したページプログラムデータを、前記共有データ
ラッチ回路にラッチしてプログラムする。これにより、
１個のメモリトランジスタに少なくとも２ビット以上の
デジタルデータを記録する多値型の半導体不揮発性記憶
装置においても、通常の１値型の半導体不揮発性記憶装
置と基本的に同様の方法で、ページプログラムを行うこ
とができる。
よれば、各プログラムビット線毎に設けられたデータラ
ッチ回路を組をなすプログラムビット線群で共有し、前
記プログラムビット線群の任意の１本のビット線を選択
して、所望の２進デジタルデータをプログラムするため
に変換したページプログラムデータを、前記共有データ
ラッチ回路にラッチしてプログラムする。これにより、
１個のメモリトランジスタに少なくとも２ビット以上の
デジタルデータを記録する多値型の半導体不揮発性記憶
装置においても、通常の１値型の半導体不揮発性記憶装
置と基本的に同様の方法で、ページプログラムを行うこ
とができる。
【００２５】また、前記データ変換を、カラムデコーダ
回路にアドレス変化に同期して順次行うことにより、高
速プログラムが可能である。
回路にアドレス変化に同期して順次行うことにより、高
速プログラムが可能である。
【００２６】また、本発明の半導体不揮発性記憶装置
は、ＮＡＮＤ型フラッシュメモリ、あるいはＤＩＮＯＲ
型フラッシュメモリ等のワード線セクタを単位としてペ
ージ読み出しあるいはページプログラムを行う多値型の
半導体不揮発性記憶装置に適用する場合に、特に好適で
ある。
は、ＮＡＮＤ型フラッシュメモリ、あるいはＤＩＮＯＲ
型フラッシュメモリ等のワード線セクタを単位としてペ
ージ読み出しあるいはページプログラムを行う多値型の
半導体不揮発性記憶装置に適用する場合に、特に好適で
ある。
【００２７】
【発明の実施の形態】図１は、本発明に係る半導体不揮
発性記憶装置、たとえば１個のメモリトランジスタに２
ビットのデジタルデータを記録する多値型のＮＡＮＤ型
フラッシュメモリにおいて、１個のメモリトランジスタ
に２ビットのデジタルデータを記録する場合の、しきい
値電圧Ｖｔｈレベルとデータ内容との関係を示す図であ
る。
発性記憶装置、たとえば１個のメモリトランジスタに２
ビットのデジタルデータを記録する多値型のＮＡＮＤ型
フラッシュメモリにおいて、１個のメモリトランジスタ
に２ビットのデジタルデータを記録する場合の、しきい
値電圧Ｖｔｈレベルとデータ内容との関係を示す図であ
る。
【００２８】図１において、横軸はメモリトランジスタ
のしきい値電圧Ｖｔｈを、縦軸はメモリトランジスタの
分布頻度を表している。また、１個のメモリトランジス
タに記録する２ビットデジタルデータ内容は、〔Ｄ２，
Ｄ１〕で表され、〔Ｄ２，Ｄ１〕＝〔０，０〕，〔０，
１〕，〔１，０〕，〔１，１〕の４状態が存在する。
のしきい値電圧Ｖｔｈを、縦軸はメモリトランジスタの
分布頻度を表している。また、１個のメモリトランジス
タに記録する２ビットデジタルデータ内容は、〔Ｄ２，
Ｄ１〕で表され、〔Ｄ２，Ｄ１〕＝〔０，０〕，〔０，
１〕，〔１，０〕，〔１，１〕の４状態が存在する。
【００２９】図１の例においては、〔Ｄ２，Ｄ１〕＝
〔０，０〕の場合は、消去状態であって、しきい値電圧
Ｖｔｈは、−３Ｖ＜Ｖｔｈ＜−１Ｖの範囲にある。ま
た、〔Ｄ２，Ｄ１〕＝〔０，１〕の場合は、第１のプロ
グラム状態であって、しきい値電圧Ｖｔｈは、１Ｖ＜Ｖ
ｔｈ＜１．５Ｖの範囲にある。また、〔Ｄ２，Ｄ１〕＝
〔１，０〕の場合は、第２のプログラム状態であって、
しきい値電圧Ｖｔｈは、２．５Ｖ＜Ｖｔｈ＜３Ｖの範囲
にある。また、〔Ｄ２，Ｄ１〕＝〔１，１〕の場合は、
第３のプログラム状態であって、しきい値電圧Ｖｔｈ
は、４Ｖ＜Ｖｔｈ＜４．５Ｖの範囲にある。
〔０，０〕の場合は、消去状態であって、しきい値電圧
Ｖｔｈは、−３Ｖ＜Ｖｔｈ＜−１Ｖの範囲にある。ま
た、〔Ｄ２，Ｄ１〕＝〔０，１〕の場合は、第１のプロ
グラム状態であって、しきい値電圧Ｖｔｈは、１Ｖ＜Ｖ
ｔｈ＜１．５Ｖの範囲にある。また、〔Ｄ２，Ｄ１〕＝
〔１，０〕の場合は、第２のプログラム状態であって、
しきい値電圧Ｖｔｈは、２．５Ｖ＜Ｖｔｈ＜３Ｖの範囲
にある。また、〔Ｄ２，Ｄ１〕＝〔１，１〕の場合は、
第３のプログラム状態であって、しきい値電圧Ｖｔｈ
は、４Ｖ＜Ｖｔｈ＜４．５Ｖの範囲にある。
【００３０】ＶＲ１は、メモリトランジスタのしきい値
電圧Ｖｔｈが、消去状態であるのかあるいは第１のプロ
グラム状態以上であるのかを判定するための、第１の読
み出しワード線電圧を示し、たとえばＶＲ１＝０．５Ｖ
に設定される。またＶＲ２は、メモリトランジスタのし
きい値電圧Ｖｔｈが、第１のプログラム状態以下である
のかあるいは第２のプログラム状態以上であるのかを判
定するための、第２の読み出しワード線電圧を示し、た
とえばＶＲ２＝２Ｖに設定される。またＶＲ３は、メモ
リトランジスタのしきい値電圧Ｖｔｈが、第２のプログ
ラム状態以下であるのかあるいは第３のプログラム状態
以上であるのかを判定するための、第３の読み出しワー
ド線電圧を示し、たとえばＶＲ３＝３．５Ｖに設定され
る。
電圧Ｖｔｈが、消去状態であるのかあるいは第１のプロ
グラム状態以上であるのかを判定するための、第１の読
み出しワード線電圧を示し、たとえばＶＲ１＝０．５Ｖ
に設定される。またＶＲ２は、メモリトランジスタのし
きい値電圧Ｖｔｈが、第１のプログラム状態以下である
のかあるいは第２のプログラム状態以上であるのかを判
定するための、第２の読み出しワード線電圧を示し、た
とえばＶＲ２＝２Ｖに設定される。またＶＲ３は、メモ
リトランジスタのしきい値電圧Ｖｔｈが、第２のプログ
ラム状態以下であるのかあるいは第３のプログラム状態
以上であるのかを判定するための、第３の読み出しワー
ド線電圧を示し、たとえばＶＲ３＝３．５Ｖに設定され
る。
【００３１】さらにＶＲｅａｄは、データ読み出し時に
非選択ワード線に印加する読み出しワード線電圧を示
し、読み出しＮＡＮＤ列において非選択メモリトランジ
スタをデータの如何にかかわらずすべてオン状態とする
ために、たとえばＶＲｅａｄ＝５．５Ｖに設定される。
非選択ワード線に印加する読み出しワード線電圧を示
し、読み出しＮＡＮＤ列において非選択メモリトランジ
スタをデータの如何にかかわらずすべてオン状態とする
ために、たとえばＶＲｅａｄ＝５．５Ｖに設定される。
【００３２】なお、図１の例において、第１、第２、第
３のプログラム状態に比較して、消去状態のＶｔｈ範囲
が広がっているのは、一般的なＮＡＮＤ型フラッシュメ
モリの場合、消去動作はプログラム動作のようにビット
毎ベリファイを行わないためである。
３のプログラム状態に比較して、消去状態のＶｔｈ範囲
が広がっているのは、一般的なＮＡＮＤ型フラッシュメ
モリの場合、消去動作はプログラム動作のようにビット
毎ベリファイを行わないためである。
【００３３】図２は、本発明に係る半導体不揮発性記憶
装置、たとえば図１のように、１個のメモリトランジス
タに２ビットのデジタルデータを記録する多値型のＮＡ
ＮＤ型フラッシュメモリの具体的な構成例を示す図であ
る。
装置、たとえば図１のように、１個のメモリトランジス
タに２ビットのデジタルデータを記録する多値型のＮＡ
ＮＤ型フラッシュメモリの具体的な構成例を示す図であ
る。
【００３４】図２において、１はメモリアレイを示し、
おのおのビット線は３本毎に組をなしてビット線群を構
成し、図中ｍ番目のビット線群はＢｍ1 〜Ｂｍ3 で表さ
れる。また、それぞれのビット線は複数のＮＡＮＤ列に
接続され、図中ｍ番目のビット線群に接続されるｎ番目
のＮＡＮＤ列は、Ｓｎ，ｍ1 〜Ｓｎ，ｍ3 で表される。
各ＮＡＮＤ列は、それぞれ２個の選択トランジスタ（図
中□）とｊ個のメモリトランジスタ（図中○）から構成
される。
おのおのビット線は３本毎に組をなしてビット線群を構
成し、図中ｍ番目のビット線群はＢｍ1 〜Ｂｍ3 で表さ
れる。また、それぞれのビット線は複数のＮＡＮＤ列に
接続され、図中ｍ番目のビット線群に接続されるｎ番目
のＮＡＮＤ列は、Ｓｎ，ｍ1 〜Ｓｎ，ｍ3 で表される。
各ＮＡＮＤ列は、それぞれ２個の選択トランジスタ（図
中□）とｊ個のメモリトランジスタ（図中○）から構成
される。
【００３５】ＳＬn1、ＳＬn2はｎ番目のＮＡＮＤ列にお
ける選択トランジスタを制御する選択ゲート線、ＷＬn1
〜ＷＬnjはメモリトランジスタを制御するワード線をそ
れぞれ示している。また、ＳＡｍ1 〜ＳＡｍ3 は、ｍ番
目のビット線群を構成するそれぞれのビット線毎Ｂｍ1
〜Ｂｍ3 毎に設けられたセンスアンプ機能を有するデー
タラッチ回路を示している。各データラッチ回路ＳＡｍ
1 〜ＳＡｍ3 は、それぞれのビット線毎に独立して機能
するのではなくて、２ビットデジタルデータ〔Ｄ２，Ｄ
１〕に対応した３種類のページ読み出しデータあるいは
ページプログラムデータをラッチするために、ビット線
群で共有される共有データラッチ回路となる。
ける選択トランジスタを制御する選択ゲート線、ＷＬn1
〜ＷＬnjはメモリトランジスタを制御するワード線をそ
れぞれ示している。また、ＳＡｍ1 〜ＳＡｍ3 は、ｍ番
目のビット線群を構成するそれぞれのビット線毎Ｂｍ1
〜Ｂｍ3 毎に設けられたセンスアンプ機能を有するデー
タラッチ回路を示している。各データラッチ回路ＳＡｍ
1 〜ＳＡｍ3 は、それぞれのビット線毎に独立して機能
するのではなくて、２ビットデジタルデータ〔Ｄ２，Ｄ
１〕に対応した３種類のページ読み出しデータあるいは
ページプログラムデータをラッチするために、ビット線
群で共有される共有データラッチ回路となる。
【００３６】Ｔｍ1 〜Ｔｍ3 は、ｍ番目のビット線群を
構成するＢｍ1 〜Ｂｍ3 の任意の１本を選択するために
設けられた選択ゲートを示し、各選択ゲートＴｍ1 〜Ｔ
ｍ3は選択信号φ１〜φ３によって制御される。すなわ
ち、選択信号φ１の場合にはビット線Ｂｍ1 を、選択信
号φ２の場合にはビット線Ｂｍ2 を、選択信号φ３の場
合にはビット線Ｂｍ3 を、読み出しビット線あるいはプ
ログラムビット線として選択する。
構成するＢｍ1 〜Ｂｍ3 の任意の１本を選択するために
設けられた選択ゲートを示し、各選択ゲートＴｍ1 〜Ｔ
ｍ3は選択信号φ１〜φ３によって制御される。すなわ
ち、選択信号φ１の場合にはビット線Ｂｍ1 を、選択信
号φ２の場合にはビット線Ｂｍ2 を、選択信号φ３の場
合にはビット線Ｂｍ3 を、読み出しビット線あるいはプ
ログラムビット線として選択する。
【００３７】Ｔｍ10〜Ｔｍ30は、ｍ番目の共有データラ
ッチ回路ＳＡｍ1 〜ＳＡｍ3 の任意の１個を選択するた
めに設けられた選択ゲートを示し、各選択ゲートＴｍ10
〜Ｔｍ30は選択信号φ１０〜φ３０によって制御され
る。すなわち、選択信号φ１０の場合にはデータラッチ
回路ＳＡｍ1 を、選択信号φ２０の場合にはデータラッ
チ回路ＳＡｍ2 を、選択信号φ３０の場合にはデータラ
ッチ回路ＳＡｍ3 を選択し、選択されたデータラッチ回
路は、選択信号φ１〜φ３によって選択された読み出し
ビット線あるいはプログラムビット線と接続される。
ッチ回路ＳＡｍ1 〜ＳＡｍ3 の任意の１個を選択するた
めに設けられた選択ゲートを示し、各選択ゲートＴｍ10
〜Ｔｍ30は選択信号φ１０〜φ３０によって制御され
る。すなわち、選択信号φ１０の場合にはデータラッチ
回路ＳＡｍ1 を、選択信号φ２０の場合にはデータラッ
チ回路ＳＡｍ2 を、選択信号φ３０の場合にはデータラ
ッチ回路ＳＡｍ3 を選択し、選択されたデータラッチ回
路は、選択信号φ１〜φ３によって選択された読み出し
ビット線あるいはプログラムビット線と接続される。
【００３８】さらに、２はメインローデコーダ、３ａは
ＶＲ電圧マルチプレクサ、３ｂはＶＰＷ電圧マルチプレ
クサ、４はサブローデコーダ、５はローカルローデコー
ダ、６はカラムデコーダ、７はカラム選択部、８はデー
タ変換出力回路、９はデータ変換回路をそれぞれ示して
いる。
ＶＲ電圧マルチプレクサ、３ｂはＶＰＷ電圧マルチプレ
クサ、４はサブローデコーダ、５はローカルローデコー
ダ、６はカラムデコーダ、７はカラム選択部、８はデー
タ変換出力回路、９はデータ変換回路をそれぞれ示して
いる。
【００３９】メインローデコーダ２は、Ｘ入力の上位Ｘ
1 〜Ｘa をデコードして、たとえばｎ番目のＮＡＮＤ列
における選択ゲート線ＳＬn1、ＳＬn2の出力電圧、およ
びＮＡＮＤ列選択信号ｘn を発生する。
1 〜Ｘa をデコードして、たとえばｎ番目のＮＡＮＤ列
における選択ゲート線ＳＬn1、ＳＬn2の出力電圧、およ
びＮＡＮＤ列選択信号ｘn を発生する。
【００４０】ＶＲ電圧マルチプレクサ３ａは、選択信号
φ１Ｒ〜φ３Ｒによってデータ内容に応じてあらかじめ
設定された３種類の読み出しワード線電圧ＶＲ１〜ＶＲ
３の１種類を選択する。すなわち、選択信号φ１Ｒの場
合には第１の読み出しワード線電圧ＶＲ１を、選択信号
φ２Ｒの場合には第２の読み出しワード線電圧ＶＲ２
を、選択信号φ３Ｒの場合には第３の読み出しワード線
電圧ＶＲ３を選択して、読み出しワード線電圧ＶＲとし
て出力する。
φ１Ｒ〜φ３Ｒによってデータ内容に応じてあらかじめ
設定された３種類の読み出しワード線電圧ＶＲ１〜ＶＲ
３の１種類を選択する。すなわち、選択信号φ１Ｒの場
合には第１の読み出しワード線電圧ＶＲ１を、選択信号
φ２Ｒの場合には第２の読み出しワード線電圧ＶＲ２
を、選択信号φ３Ｒの場合には第３の読み出しワード線
電圧ＶＲ３を選択して、読み出しワード線電圧ＶＲとし
て出力する。
【００４１】ＶＰＷ電圧マルチプレクサ部３ｂは、選択
信号φ１Ｐ〜φ３Ｐによってデータ内容に応じてあらか
じめ設定された３種類のプログラムワード線電圧ＶＰＷ
１〜ＶＰＷ３の１種類を選択する。すなわち、選択信号
φ１Ｐの場合には第１のプログラムワード線電圧ＶＰＷ
１（たとえば１５Ｖ）を、選択信号φ２Ｐの場合には第
２のプログラムワード線電圧ＶＰＷ２（たとえば１６．
５Ｖ）を、選択信号φ３Ｐの場合には第３のプログラム
ワード線電圧ＶＰＷ３（たとえば１８Ｖ）を選択して、
プログラムワード線電圧ＶＰＷとして出力する。
信号φ１Ｐ〜φ３Ｐによってデータ内容に応じてあらか
じめ設定された３種類のプログラムワード線電圧ＶＰＷ
１〜ＶＰＷ３の１種類を選択する。すなわち、選択信号
φ１Ｐの場合には第１のプログラムワード線電圧ＶＰＷ
１（たとえば１５Ｖ）を、選択信号φ２Ｐの場合には第
２のプログラムワード線電圧ＶＰＷ２（たとえば１６．
５Ｖ）を、選択信号φ３Ｐの場合には第３のプログラム
ワード線電圧ＶＰＷ３（たとえば１８Ｖ）を選択して、
プログラムワード線電圧ＶＰＷとして出力する。
【００４２】サブローデコーダ４は、Ｘ入力の下位Ｘ1
〜Ｘb をデコードして、選択ＮＡＮＤ列におけるワード
線電圧Ｖ1 〜Ｖj を発生する。データ読み出し時のワー
ド線電圧Ｖ1 〜Ｖj は、選択ワード線電圧がＶＲに、非
選択ワード線電圧がＶＲｅａｄに設定される。また、デ
ータプログラム時のワード線電圧Ｖ1 〜Ｖj は、選択ワ
ード線電圧がＶＰＷに、非選択ワード線電圧が中間禁止
電圧（たとえば８Ｖ）に設定される。φＰ／Ｒはプログ
ラム／読み出しモード制御信号を示し、サブローデコー
ダ４に入力されて、動作に応じた適当な電圧を選択する
ための制御信号となる。
〜Ｘb をデコードして、選択ＮＡＮＤ列におけるワード
線電圧Ｖ1 〜Ｖj を発生する。データ読み出し時のワー
ド線電圧Ｖ1 〜Ｖj は、選択ワード線電圧がＶＲに、非
選択ワード線電圧がＶＲｅａｄに設定される。また、デ
ータプログラム時のワード線電圧Ｖ1 〜Ｖj は、選択ワ
ード線電圧がＶＰＷに、非選択ワード線電圧が中間禁止
電圧（たとえば８Ｖ）に設定される。φＰ／Ｒはプログ
ラム／読み出しモード制御信号を示し、サブローデコー
ダ４に入力されて、動作に応じた適当な電圧を選択する
ための制御信号となる。
【００４３】ローカルデコーダ５は、たとえばｎ番目の
ＮＡＮＤ列における各ワード線ＷＬn1〜ＷＬnjに対応し
た伝達回路Ｔn1〜Ｔnjから構成され、ＮＡＮＤ列選択信
号ｘn によりＮＡＮＤ列単位で選択される。それぞれの
伝達回路Ｔn1〜Ｔnjは、伝達回路Ｔn1〜ＴnjがＮＡＮＤ
列選択信号により選択される場合には、ワード線電圧Ｖ
1 〜Ｖj を対応するワード線に出力し、また、伝達回路
Ｔn1〜ＴnjがＮＡＮＤ列選択信号により選択されない場
合には、動作に応じた適当な電圧値（たとえば接地電圧
ＧＮＤ）を対応するワード線に出力する。
ＮＡＮＤ列における各ワード線ＷＬn1〜ＷＬnjに対応し
た伝達回路Ｔn1〜Ｔnjから構成され、ＮＡＮＤ列選択信
号ｘn によりＮＡＮＤ列単位で選択される。それぞれの
伝達回路Ｔn1〜Ｔnjは、伝達回路Ｔn1〜ＴnjがＮＡＮＤ
列選択信号により選択される場合には、ワード線電圧Ｖ
1 〜Ｖj を対応するワード線に出力し、また、伝達回路
Ｔn1〜ＴnjがＮＡＮＤ列選択信号により選択されない場
合には、動作に応じた適当な電圧値（たとえば接地電圧
ＧＮＤ）を対応するワード線に出力する。
【００４４】カラムデコーダ６は、Ｙ入力Ｙ1 〜Ｙc を
デコードして、カラム選択部７で１組のビット線群を選
択する。データ読み出し時のカラムアドレスは、ページ
クロック信号φＣＬと同期して順次インクリメントさ
れ、選択ビット線群アドレスの共有データラッチ回路に
ラッチされたページ読み出しデータを、順次並列にデー
タバスｄ１〜ｄ３にシリアル転送することにより、ペー
ジ読み出しが行われる。また、データプログラム時のカ
ラムアドレスも、ページクロック信号φＣＬと同期して
順次インクリメントされ、順次並列にデータバスｄ１〜
ｄ３からシリアル転送されたページプログラムデータ
を、選択ビット線群アドレスの共有データラッチ回路に
ラッチすることにより、ページプログラムが行われる。
デコードして、カラム選択部７で１組のビット線群を選
択する。データ読み出し時のカラムアドレスは、ページ
クロック信号φＣＬと同期して順次インクリメントさ
れ、選択ビット線群アドレスの共有データラッチ回路に
ラッチされたページ読み出しデータを、順次並列にデー
タバスｄ１〜ｄ３にシリアル転送することにより、ペー
ジ読み出しが行われる。また、データプログラム時のカ
ラムアドレスも、ページクロック信号φＣＬと同期して
順次インクリメントされ、順次並列にデータバスｄ１〜
ｄ３からシリアル転送されたページプログラムデータ
を、選択ビット線群アドレスの共有データラッチ回路に
ラッチすることにより、ページプログラムが行われる。
【００４５】データ変換出力回路８は、２入力アンドゲ
ートＡＮＤ81、２入力オアゲートＯＲ81およびインバー
タＩＮＶ81により構成され、データ読み出し時にｄ１〜
ｄ３から転送される３種類のページ読み出しデータを、
２ビットデジタルデータ〔Ｄ２，Ｄ１〕に変換して出力
する。また、データ変換出力回路８の２出力側には信号
φＩＦによって導通制御される転送ゲートＴＲ１，ＴＲ
２が接続されている。すなわち、データバスｄ３、ｄ
２、ｄ１の出力が、〔ｄ３，ｄ２，ｄ１〕＝〔０，０，
０〕の場合には、〔Ｄ２，Ｄ１〕＝〔０，０〕として出
力される。また、データバスｄ３、ｄ２、ｄ１の出力
が、〔ｄ３，ｄ２，ｄ１〕＝〔０，０，１〕の場合に
は、〔Ｄ２，Ｄ１〕＝〔０，１〕として出力される。ま
た、データバスｄ３、ｄ２、ｄ１の出力が、〔ｄ３，ｄ
２，ｄ１〕＝〔０，１，１〕の場合には、〔Ｄ２，Ｄ
１〕＝〔１，０〕として出力される。また、データバス
ｄ３、ｄ２、ｄ１の出力が、〔ｄ３，ｄ２，ｄ１〕＝
〔１，１，１〕の場合には、〔Ｄ２，Ｄ１〕＝〔１，
１〕として出力される。
ートＡＮＤ81、２入力オアゲートＯＲ81およびインバー
タＩＮＶ81により構成され、データ読み出し時にｄ１〜
ｄ３から転送される３種類のページ読み出しデータを、
２ビットデジタルデータ〔Ｄ２，Ｄ１〕に変換して出力
する。また、データ変換出力回路８の２出力側には信号
φＩＦによって導通制御される転送ゲートＴＲ１，ＴＲ
２が接続されている。すなわち、データバスｄ３、ｄ
２、ｄ１の出力が、〔ｄ３，ｄ２，ｄ１〕＝〔０，０，
０〕の場合には、〔Ｄ２，Ｄ１〕＝〔０，０〕として出
力される。また、データバスｄ３、ｄ２、ｄ１の出力
が、〔ｄ３，ｄ２，ｄ１〕＝〔０，０，１〕の場合に
は、〔Ｄ２，Ｄ１〕＝〔０，１〕として出力される。ま
た、データバスｄ３、ｄ２、ｄ１の出力が、〔ｄ３，ｄ
２，ｄ１〕＝〔０，１，１〕の場合には、〔Ｄ２，Ｄ
１〕＝〔１，０〕として出力される。また、データバス
ｄ３、ｄ２、ｄ１の出力が、〔ｄ３，ｄ２，ｄ１〕＝
〔１，１，１〕の場合には、〔Ｄ２，Ｄ１〕＝〔１，
１〕として出力される。
【００４６】データ変換回路９は、２入力ノアゲートＮ
ＯＲ91、２入力ナンドゲートＮＡＮＤ91およびインバー
タＩＮＶ91により構成され、データプログラム時に、プ
ログラムすべき所望の２ビットデジタルデータ〔Ｄ２，
Ｄ１〕を、３種類のページプログラムデータに変換し
て、データバスｄ１〜ｄ３に出力する。また、データ変
換回路９の２入力側には信号φＩＦがインバータＩＮＶ
１で反転された信号によって導通制御される転送ゲート
ＴＰ１，ＴＰ２が接続されている。
ＯＲ91、２入力ナンドゲートＮＡＮＤ91およびインバー
タＩＮＶ91により構成され、データプログラム時に、プ
ログラムすべき所望の２ビットデジタルデータ〔Ｄ２，
Ｄ１〕を、３種類のページプログラムデータに変換し
て、データバスｄ１〜ｄ３に出力する。また、データ変
換回路９の２入力側には信号φＩＦがインバータＩＮＶ
１で反転された信号によって導通制御される転送ゲート
ＴＰ１，ＴＰ２が接続されている。
【００４７】すなわち、〔Ｄ２，Ｄ１〕＝〔０，０〕の
場合には、ページプログラムデータがデータバスｄ３〜
ｄ１に、〔ｄ３，ｄ２，ｄ１〕＝〔１，１，１〕として
出力される。また、〔Ｄ２，Ｄ１〕＝〔０，１〕の場合
には、ページプログラムデータがデータバスｄ３〜ｄ１
に、〔ｄ３，ｄ２，ｄ１〕＝〔１，１，０〕として出力
される。また、〔Ｄ２，Ｄ１〕＝〔１，０〕の場合に
は、ページプログラムデータがデータバスｄ３〜ｄ１
に、〔ｄ３，ｄ２，ｄ１〕＝〔１，０，０〕として出力
される。また、〔Ｄ２，Ｄ１〕＝〔１，１〕の場合に
は、ページプログラムデータがｄ３〜ｄ１に、〔ｄ３，
ｄ２，ｄ１〕＝〔０，０，０〕として出力される。
場合には、ページプログラムデータがデータバスｄ３〜
ｄ１に、〔ｄ３，ｄ２，ｄ１〕＝〔１，１，１〕として
出力される。また、〔Ｄ２，Ｄ１〕＝〔０，１〕の場合
には、ページプログラムデータがデータバスｄ３〜ｄ１
に、〔ｄ３，ｄ２，ｄ１〕＝〔１，１，０〕として出力
される。また、〔Ｄ２，Ｄ１〕＝〔１，０〕の場合に
は、ページプログラムデータがデータバスｄ３〜ｄ１
に、〔ｄ３，ｄ２，ｄ１〕＝〔１，０，０〕として出力
される。また、〔Ｄ２，Ｄ１〕＝〔１，１〕の場合に
は、ページプログラムデータがｄ３〜ｄ１に、〔ｄ３，
ｄ２，ｄ１〕＝〔０，０，０〕として出力される。
【００４８】φＩＦはデータ入出力制御信号を示し、デ
ータ入出力制御信号φＩＦがハイレベルの場合には読み
出しモードとなり、選択ゲートＴＲ1 およびＴＲ2 が活
性化されて、データ変換出力回路８から２ビットデジタ
ルデータ〔Ｄ２，Ｄ１〕が出力される。データ入出力制
御信号φＩＦがロ−レベルの場合にはプログラムモード
となり、選択ゲートＴＰ1 およびＴＰ2 が活性化され
て、プログラムすべき所望の２ビットデジタルデータ
〔Ｄ２，Ｄ１〕が、データ変換回路９に入力される。
ータ入出力制御信号φＩＦがハイレベルの場合には読み
出しモードとなり、選択ゲートＴＲ1 およびＴＲ2 が活
性化されて、データ変換出力回路８から２ビットデジタ
ルデータ〔Ｄ２，Ｄ１〕が出力される。データ入出力制
御信号φＩＦがロ−レベルの場合にはプログラムモード
となり、選択ゲートＴＰ1 およびＴＰ2 が活性化され
て、プログラムすべき所望の２ビットデジタルデータ
〔Ｄ２，Ｄ１〕が、データ変換回路９に入力される。
【００４９】図３は、図２の本発明に係る半導体不揮発
性記憶装置の構成例において、多値データをページ読み
出しする場合の、タイミングチャートを示す図である。
以下、図３を多値データのページ読み出しのタイミング
チャートを参照しながら、図２の構成例に基づくページ
読み出し動作を、順を追って説明する。
性記憶装置の構成例において、多値データをページ読み
出しする場合の、タイミングチャートを示す図である。
以下、図３を多値データのページ読み出しのタイミング
チャートを参照しながら、図２の構成例に基づくページ
読み出し動作を、順を追って説明する。
【００５０】時刻ｔ１〜ｔ３の間は、ビット線群を構成
する３本のビット線の最初の１本を選択してページ読み
出しを行うステップであり、この場合、たとえばｍ番目
のビット線群においてはＢｍ１を選択する。まず時刻ｔ
１で、選択信号φ１がハイレベルに設定されることによ
りビット線Ｂｍ1 が選択され、続いて信号φ１Ｒ、φ１
０がハイレベルに設定されることにより、電圧マルチプ
レクサ３ａでは第１の読み出しワード線電圧ＶＲ１が選
択されて選択ワード線ＷＳＬに印加され、データラッチ
回路ＳＡｍ1 がビット線Ｂｍ1 に接続される。その結
果、選択メモリトランジスタのしきい値電圧Ｖｔｈと第
１の読み出しワード線電圧ＶＲ１との比較結果である第
１のページ読み出しデータが、時刻ｔ２までに一括して
データラッチ回路ＳＡｍ1 にセンスラッチされる。
する３本のビット線の最初の１本を選択してページ読み
出しを行うステップであり、この場合、たとえばｍ番目
のビット線群においてはＢｍ１を選択する。まず時刻ｔ
１で、選択信号φ１がハイレベルに設定されることによ
りビット線Ｂｍ1 が選択され、続いて信号φ１Ｒ、φ１
０がハイレベルに設定されることにより、電圧マルチプ
レクサ３ａでは第１の読み出しワード線電圧ＶＲ１が選
択されて選択ワード線ＷＳＬに印加され、データラッチ
回路ＳＡｍ1 がビット線Ｂｍ1 に接続される。その結
果、選択メモリトランジスタのしきい値電圧Ｖｔｈと第
１の読み出しワード線電圧ＶＲ１との比較結果である第
１のページ読み出しデータが、時刻ｔ２までに一括して
データラッチ回路ＳＡｍ1 にセンスラッチされる。
【００５１】次に、時刻ｔ２で、信号φ２Ｒ、φ２０が
ハイレベルに設定されることにより、電圧マルチプレク
サ３ａでは第２の読み出しワード線電圧ＶＲ２が選択さ
れて選択ワード線ＷＳＬに印加され、データラッチ回路
ＳＡｍ2 がビット線Ｂｍ1 に接続される。その結果、選
択メモリトランジスタのしきい値電圧Ｖｔｈと第２の読
み出しワード線電圧ＶＲ２との比較結果である第２のペ
ージ読み出しデータが、時刻ｔ３までに一括してデータ
ラッチ回路ＳＡｍ2 にセンスラッチされる。
ハイレベルに設定されることにより、電圧マルチプレク
サ３ａでは第２の読み出しワード線電圧ＶＲ２が選択さ
れて選択ワード線ＷＳＬに印加され、データラッチ回路
ＳＡｍ2 がビット線Ｂｍ1 に接続される。その結果、選
択メモリトランジスタのしきい値電圧Ｖｔｈと第２の読
み出しワード線電圧ＶＲ２との比較結果である第２のペ
ージ読み出しデータが、時刻ｔ３までに一括してデータ
ラッチ回路ＳＡｍ2 にセンスラッチされる。
【００５２】次に、時刻ｔ３で、信号φ３Ｒ、φ３０が
ハイレベルに設定されることにより、電圧マルチプレク
サ３ａでは第３の読み出しワード線電圧ＶＲ３が選択さ
れて選択ワード線ＷＳＬに印加され、データラッチ回路
ＳＡｍ3 がビット線Ｂｍ1 に接続される。その結果、選
択メモリトランジスタのしきい値電圧Ｖｔｈと第３の読
み出しワード線電圧ＶＲ３ＶＲ３との比較結果である第
３のページ読み出しデータが、時刻ｔ４までに一括して
データラッチ回路ＳＡｍ3 にセンスラッチされる。
ハイレベルに設定されることにより、電圧マルチプレク
サ３ａでは第３の読み出しワード線電圧ＶＲ３が選択さ
れて選択ワード線ＷＳＬに印加され、データラッチ回路
ＳＡｍ3 がビット線Ｂｍ1 に接続される。その結果、選
択メモリトランジスタのしきい値電圧Ｖｔｈと第３の読
み出しワード線電圧ＶＲ３ＶＲ３との比較結果である第
３のページ読み出しデータが、時刻ｔ４までに一括して
データラッチ回路ＳＡｍ3 にセンスラッチされる。
【００５３】次に、時刻ｔ４から時刻ｔ５までに、ペー
ジクロック信号φＣＬに同期してカラムアドレスが順次
インクリメントされ、選択アドレスの共有データラッチ
回路にラッチされた３種類のページ読み出しデータが、
順次並列にデータバスｄ１〜ｄ３にシリアル転送され
る。また、転送された当該ページ読み出しデータは、順
次データ変換出力回路８によりデータ変換されて、２ビ
ットデジタルデータ〔Ｄ２，Ｄ１〕として出力される。
ジクロック信号φＣＬに同期してカラムアドレスが順次
インクリメントされ、選択アドレスの共有データラッチ
回路にラッチされた３種類のページ読み出しデータが、
順次並列にデータバスｄ１〜ｄ３にシリアル転送され
る。また、転送された当該ページ読み出しデータは、順
次データ変換出力回路８によりデータ変換されて、２ビ
ットデジタルデータ〔Ｄ２，Ｄ１〕として出力される。
【００５４】時刻ｔ５〜ｔ９の間は、ビット線群を構成
する３本のビット線の次の１本を選択してページ読み出
しを行うステップであり、この場合、たとえばｍ番目の
ビット線群においてはＢｍ2 を選択する。なお、この場
合のタイミング等については、ビット線Ｂｍ1 の場合と
基本的に同様であり、再度の説明は省略する。
する３本のビット線の次の１本を選択してページ読み出
しを行うステップであり、この場合、たとえばｍ番目の
ビット線群においてはＢｍ2 を選択する。なお、この場
合のタイミング等については、ビット線Ｂｍ1 の場合と
基本的に同様であり、再度の説明は省略する。
【００５５】時刻ｔ９〜ｔ１３の間は、ビット線群を構
成する３本のビット線の最後の１本を選択してページ読
み出しを行うステップであり、この場合、たとえばｍ番
目のビット線群においてはＢｍ3 を選択する。なお、こ
の場合のタイミング等については、ビット線Ｂｍ1 の場
合と基本的に同様であり、再度の説明は省略する。
成する３本のビット線の最後の１本を選択してページ読
み出しを行うステップであり、この場合、たとえばｍ番
目のビット線群においてはＢｍ3 を選択する。なお、こ
の場合のタイミング等については、ビット線Ｂｍ1 の場
合と基本的に同様であり、再度の説明は省略する。
【００５６】図４は、図２の本発明に係る半導体不揮発
性記憶装置の構成例において、多値データをページプロ
グラムする場合の、タイミングチャートを示す図であ
る。なお、図４のタイミング図においては、ビット線群
を構成する３本のビット線の最初の１本を選択してペー
ジ読み出しを行うステップのみ図示されており、この場
合、たとえばｍ番目のビット線群においてはＢｍ1 を選
択する。ただし、これは便宜上のためであり、引き続い
て、ビット線群を構成する他のビット線Ｂｍ2 、Ｂｍ3
を選択してページプログラムする場合のタイミング等に
ついても、ビット線Ｂｍ1 の場合と基本的に同様であ
る。以下、図４の多値データのページプログラムのタイ
ミングチャートを参照しながら、図２の構成例に基づく
ページプログラム動作を、順を追って説明する。
性記憶装置の構成例において、多値データをページプロ
グラムする場合の、タイミングチャートを示す図であ
る。なお、図４のタイミング図においては、ビット線群
を構成する３本のビット線の最初の１本を選択してペー
ジ読み出しを行うステップのみ図示されており、この場
合、たとえばｍ番目のビット線群においてはＢｍ1 を選
択する。ただし、これは便宜上のためであり、引き続い
て、ビット線群を構成する他のビット線Ｂｍ2 、Ｂｍ3
を選択してページプログラムする場合のタイミング等に
ついても、ビット線Ｂｍ1 の場合と基本的に同様であ
る。以下、図４の多値データのページプログラムのタイ
ミングチャートを参照しながら、図２の構成例に基づく
ページプログラム動作を、順を追って説明する。
【００５７】まず時刻ｔ１〜ｔ２の間は、ビット線〜Ｂ
ｍ1 等にプログラムすべき所望の２ビットデジタルデー
タを、ページクロック信号φＣＬと同期して３種類のペ
ージプログラムデータに変換して、順次共有データラッ
チ回路〜（ＳＡｍ1 、ＳＡｍ2 、ＳＡｍ3 ）にシリアル
転送するステップである。
ｍ1 等にプログラムすべき所望の２ビットデジタルデー
タを、ページクロック信号φＣＬと同期して３種類のペ
ージプログラムデータに変換して、順次共有データラッ
チ回路〜（ＳＡｍ1 、ＳＡｍ2 、ＳＡｍ3 ）にシリアル
転送するステップである。
【００５８】すなわち、所望の２ビットデジタルデータ
〔Ｄ２，Ｄ１〕は、データ変換回路９により３種類のペ
ージプログラムデータに変換されて、第１のページプロ
グラムデータがデータラッチ回路ＳＡｍ1 等に、第２の
ページプログラムデータがデータラッチ回路ＳＡｍ2 等
に、第３のページプログラムデータがデータラッチ回路
ＳＡｍ3 等に、時刻ｔ２までにそれぞれラッチされる。
〔Ｄ２，Ｄ１〕は、データ変換回路９により３種類のペ
ージプログラムデータに変換されて、第１のページプロ
グラムデータがデータラッチ回路ＳＡｍ1 等に、第２の
ページプログラムデータがデータラッチ回路ＳＡｍ2 等
に、第３のページプログラムデータがデータラッチ回路
ＳＡｍ3 等に、時刻ｔ２までにそれぞれラッチされる。
【００５９】時刻ｔ２〜ｔ３の間は、第１番目のページ
プログラムを行うステップである。まず時刻ｔ２で、選
択信号φ１Ｒ、φ１Ｐ、およびφ１０がハイレベルに設
定されることにより、電圧マルチプレクサ３ａでは第１
の読み出しワード線電圧ＶＲ１が選択され、電圧マルチ
プレクサ３ｂでは第１のプログラムワード線電圧ＶＰＷ
１が選択され、ビット線〜Ｂｍ1 等がデータラッチ回路
〜ＳＡｍ1 等に接続される。
プログラムを行うステップである。まず時刻ｔ２で、選
択信号φ１Ｒ、φ１Ｐ、およびφ１０がハイレベルに設
定されることにより、電圧マルチプレクサ３ａでは第１
の読み出しワード線電圧ＶＲ１が選択され、電圧マルチ
プレクサ３ｂでは第１のプログラムワード線電圧ＶＰＷ
１が選択され、ビット線〜Ｂｍ1 等がデータラッチ回路
〜ＳＡｍ1 等に接続される。
【００６０】次に、時刻ｔ２から時刻ｔ３まで、第１の
読み出しワード線電圧ＶＰＷ１と第１のプログラムワー
ド線電圧ＶＲ１が選択ワード線ＷＳＬに交互に繰り返し
印加され、いわゆる、プログラムベリファイ動作が行わ
れる。その結果、時刻ｔ３までに、第１番目のページプ
ログラムが終了し、各選択メモリトランジスタが第１の
プログラム状態に遷移する。
読み出しワード線電圧ＶＰＷ１と第１のプログラムワー
ド線電圧ＶＲ１が選択ワード線ＷＳＬに交互に繰り返し
印加され、いわゆる、プログラムベリファイ動作が行わ
れる。その結果、時刻ｔ３までに、第１番目のページプ
ログラムが終了し、各選択メモリトランジスタが第１の
プログラム状態に遷移する。
【００６１】時刻ｔ４〜ｔ５の間は、第２番目のページ
プログラムを行うステップである。まず時刻ｔ２で、選
択信号φ２Ｒ、φ２Ｐ、およびφ２０がハイレベルに設
定されることにより、電圧マルチプレクサ３ａでは第２
の読み出しワード線電圧ＶＲ２が選択され、電圧マルチ
プレクサ３ｂでは第２のプログラムワード線電圧ＶＰＷ
２が選択され、ビット線Ｂｍ1 等がデータラッチ回路Ｓ
Ａｍ2 等に接続される。
プログラムを行うステップである。まず時刻ｔ２で、選
択信号φ２Ｒ、φ２Ｐ、およびφ２０がハイレベルに設
定されることにより、電圧マルチプレクサ３ａでは第２
の読み出しワード線電圧ＶＲ２が選択され、電圧マルチ
プレクサ３ｂでは第２のプログラムワード線電圧ＶＰＷ
２が選択され、ビット線Ｂｍ1 等がデータラッチ回路Ｓ
Ａｍ2 等に接続される。
【００６２】次に、時刻ｔ４から時刻ｔ５まで、第２の
読み出しワード線電圧ＶＰＷ２と第２のプログラムワー
ド線電圧ＶＲ２が選択ワード線ＷＳＬに交互に繰り返し
印加され、いわゆる、プログラムベリファイ動作が行わ
れる。その結果、時刻ｔ５までに、第２番目のページプ
ログラムが終了し、各選択メモリトランジスタが第２の
プログラム状態に遷移する。
読み出しワード線電圧ＶＰＷ２と第２のプログラムワー
ド線電圧ＶＲ２が選択ワード線ＷＳＬに交互に繰り返し
印加され、いわゆる、プログラムベリファイ動作が行わ
れる。その結果、時刻ｔ５までに、第２番目のページプ
ログラムが終了し、各選択メモリトランジスタが第２の
プログラム状態に遷移する。
【００６３】時刻ｔ６〜ｔ７の間は、第３番目のページ
プログラムを行うステップである。まず時刻ｔ６で、選
択信号φ３Ｒ、φ３Ｐ、およびφ３０がハイレベルに設
定されることにより、電圧マルチプレクサ３ａでは第３
の読み出しワード線電圧ＶＲ３が選択され、電圧マルチ
プレクサ３ｂでは第３のプログラムワード線電圧ＶＰＷ
３が選択され、ビット線〜Ｂｍ1 等がデータラッチ回路
〜ＳＡｍ3 等に接続される。
プログラムを行うステップである。まず時刻ｔ６で、選
択信号φ３Ｒ、φ３Ｐ、およびφ３０がハイレベルに設
定されることにより、電圧マルチプレクサ３ａでは第３
の読み出しワード線電圧ＶＲ３が選択され、電圧マルチ
プレクサ３ｂでは第３のプログラムワード線電圧ＶＰＷ
３が選択され、ビット線〜Ｂｍ1 等がデータラッチ回路
〜ＳＡｍ3 等に接続される。
【００６４】次に、時刻ｔ６から時刻ｔ７まで、第３の
読み出しワード線電圧ＶＰＷ３と第３のプログラムワー
ド線電圧ＶＲ３が選択ワード線ＷＳＬに交互に繰り返し
印加され、いわゆる、プログラムベリファイ動作が行わ
れる。その結果、時刻ｔ７までに、第３番目のページプ
ログラムが終了し、各選択メモリトランジスタが第３の
プログラム状態に遷移する。
読み出しワード線電圧ＶＰＷ３と第３のプログラムワー
ド線電圧ＶＲ３が選択ワード線ＷＳＬに交互に繰り返し
印加され、いわゆる、プログラムベリファイ動作が行わ
れる。その結果、時刻ｔ７までに、第３番目のページプ
ログラムが終了し、各選択メモリトランジスタが第３の
プログラム状態に遷移する。
【００６５】以上説明したように、本実施形態によれ
ば、各読み出しビット線毎に設けられたデータラッチ回
路を組をなす読み出しビット線群で共有し、前記読み出
しビット線群の任意の１本のビット線を選択して、複数
プログラム状態毎に対応したページ読み出しデータを前
記共有データラッチ回路にラッチして、２進デジタルデ
ータに変換して出力するようにしたので、１個のメモリ
トランジスタに少なくとも２ビット以上のデジタルデー
タを記録する多値型の半導体不揮発性記憶装置において
も、通常の１値型の半導体不揮発性記憶装置と基本的に
同様の方法で、ページ読み出しを行うことができる。
ば、各読み出しビット線毎に設けられたデータラッチ回
路を組をなす読み出しビット線群で共有し、前記読み出
しビット線群の任意の１本のビット線を選択して、複数
プログラム状態毎に対応したページ読み出しデータを前
記共有データラッチ回路にラッチして、２進デジタルデ
ータに変換して出力するようにしたので、１個のメモリ
トランジスタに少なくとも２ビット以上のデジタルデー
タを記録する多値型の半導体不揮発性記憶装置において
も、通常の１値型の半導体不揮発性記憶装置と基本的に
同様の方法で、ページ読み出しを行うことができる。
【００６６】また、本実施形態によれば、各プログラム
ビット線毎に設けられたデータラッチ回路を組をなすプ
ログラムビット線群で共有し、前記プログラムビット線
群の任意の１本のビット線を選択して、所望の２進デジ
タルデータをプログラムするために変換したページプロ
グラムデータを、前記共有データラッチ回路にラッチし
てプログラムするようにしたので、１個のメモリトラン
ジスタに少なくとも２ビット以上のデジタルデータを記
録する多値型の半導体不揮発性記憶装置においても、通
常の１値型の半導体不揮発性記憶装置と基本的に同様の
方法で、ページプログラムを行うことができる。
ビット線毎に設けられたデータラッチ回路を組をなすプ
ログラムビット線群で共有し、前記プログラムビット線
群の任意の１本のビット線を選択して、所望の２進デジ
タルデータをプログラムするために変換したページプロ
グラムデータを、前記共有データラッチ回路にラッチし
てプログラムするようにしたので、１個のメモリトラン
ジスタに少なくとも２ビット以上のデジタルデータを記
録する多値型の半導体不揮発性記憶装置においても、通
常の１値型の半導体不揮発性記憶装置と基本的に同様の
方法で、ページプログラムを行うことができる。
【００６７】また、以上の説明においては、便宜上、主
としてＮＡＮＤ型フラッシュメモリについて説明した
が、本発明がＤＩＮＯＲ型フラッシュメモリ等のページ
読み出しあるいはページプログラムを行う他の半導体不
揮発性記憶装置に適用できることは、言うまでもないこ
とである。
としてＮＡＮＤ型フラッシュメモリについて説明した
が、本発明がＤＩＮＯＲ型フラッシュメモリ等のページ
読み出しあるいはページプログラムを行う他の半導体不
揮発性記憶装置に適用できることは、言うまでもないこ
とである。
【００６８】
【発明の効果】以上説明したように、本発明によれば、
各メモリトランジスタに記録された多値データを効率よ
く簡単にページ読み出しを行い、あるいはページプログ
ラムを行うことができる多値型の半導体不揮発性記憶装
置を実現することができる。
各メモリトランジスタに記録された多値データを効率よ
く簡単にページ読み出しを行い、あるいはページプログ
ラムを行うことができる多値型の半導体不揮発性記憶装
置を実現することができる。
【図１】１個のメモリトランジスタに２ビットのデジタ
ルデータを記録する多値型のＮＡＮＤ型フラッシュメモ
リにおいて、しきい値電圧Ｖｔｈレベルとデータ内容と
の関係を示す図である。
ルデータを記録する多値型のＮＡＮＤ型フラッシュメモ
リにおいて、しきい値電圧Ｖｔｈレベルとデータ内容と
の関係を示す図である。
【図２】本発明に係る多値型の半導体不揮発性記憶装置
の具体的な構成例を示す図である。
の具体的な構成例を示す図である。
【図３】図２の半導体不揮発性記憶装置において、多値
データの読み出しをする場合の、タイミングチャートを
示す図である。
データの読み出しをする場合の、タイミングチャートを
示す図である。
【図４】図２の半導体不揮発性記憶装置において、多値
データのページプログラムする場合の、タイミングチャ
ートを示す図である。
データのページプログラムする場合の、タイミングチャ
ートを示す図である。
【図５】ＮＡＮＤ型、ＤＩＮＯＲ型フラッシュメモリに
おける、メモリアレイ構造を示す図である。
おける、メモリアレイ構造を示す図である。
ＳＬn1〜ＳＬn2…選択ゲート線、Ｗn1〜Ｗnj…ワード
線、Ｂｍ1 〜Ｂｍ3 …ビット線、Ｘ1 〜Ｘa 、Ｘ1 〜Ｘ
b …Ｘ入力、Ｙ1 〜Ｙc …Ｙ入力、Ｖ1 〜Ｖj …選択Ｎ
ＡＮＤ列ワード線電圧、ｘn …ＮＡＮＤ列選択信号、Ｔ
n1〜Ｔnj…ワード線電圧伝達回路、Ｓｎ，ｍ1 〜Ｓｎ，
ｍ3 …ＮＡＮＤ列、ＶＲ１〜ＶＲ３…読み出しワード線
電圧、ＶＲ…選択読み出しワード線電圧、ＶＰＷ１〜Ｖ
ＰＷ３…プログラムワード線電圧、ＶＰＷ…選択プログ
ラムワード線電圧、ＳＡｍ1 〜ＳＡｍ3 …データラッチ
回路、Ｔｍ1 〜Ｔｍ3 …ビット線選択ゲート、Ｔｍ10〜
Ｔｍ30…データラッチ回路選択ゲート、ｄ１〜ｄ３…デ
ータバス、φＲ１〜φＲ３…読み出しワード線電圧選択
信号、φ１Ｐ〜φ３Ｐ…プログラムワード線電圧選択信
号、φ１〜φ３…ビット線選択信号、φ１０〜φ３０…
データラッチ回路選択信号、φＣＬ…ページクロック信
号、φＰ／Ｒ…プログラム／読み出しモード制御信号、
φ１Ｆ…入出力制御信号、ＴＲ1 〜ＴＲ2 …読み出し出
力選択ゲート、ＴＰ1 〜ＴＰ2 …プログラム入力選択ゲ
ート、ＳＴ1 〜ＳＴ2 …選択トランジスタ、ＭＴ1 〜Ｍ
Ｔ4 …メモリトランジスタ、１…メモリアレイ、２…メ
インローデコーダ、３ａ…ＶＲ電圧マルチプレクサ、３
ｂ…ＶＰＷ電圧マルチプレクサ、４…サブローデコー
ダ、５…ローカルローデコーダ、６…カラムデコーダ、
７…カラム選択部、８…データ変換出力回路、９…デー
タ変換回路。
線、Ｂｍ1 〜Ｂｍ3 …ビット線、Ｘ1 〜Ｘa 、Ｘ1 〜Ｘ
b …Ｘ入力、Ｙ1 〜Ｙc …Ｙ入力、Ｖ1 〜Ｖj …選択Ｎ
ＡＮＤ列ワード線電圧、ｘn …ＮＡＮＤ列選択信号、Ｔ
n1〜Ｔnj…ワード線電圧伝達回路、Ｓｎ，ｍ1 〜Ｓｎ，
ｍ3 …ＮＡＮＤ列、ＶＲ１〜ＶＲ３…読み出しワード線
電圧、ＶＲ…選択読み出しワード線電圧、ＶＰＷ１〜Ｖ
ＰＷ３…プログラムワード線電圧、ＶＰＷ…選択プログ
ラムワード線電圧、ＳＡｍ1 〜ＳＡｍ3 …データラッチ
回路、Ｔｍ1 〜Ｔｍ3 …ビット線選択ゲート、Ｔｍ10〜
Ｔｍ30…データラッチ回路選択ゲート、ｄ１〜ｄ３…デ
ータバス、φＲ１〜φＲ３…読み出しワード線電圧選択
信号、φ１Ｐ〜φ３Ｐ…プログラムワード線電圧選択信
号、φ１〜φ３…ビット線選択信号、φ１０〜φ３０…
データラッチ回路選択信号、φＣＬ…ページクロック信
号、φＰ／Ｒ…プログラム／読み出しモード制御信号、
φ１Ｆ…入出力制御信号、ＴＲ1 〜ＴＲ2 …読み出し出
力選択ゲート、ＴＰ1 〜ＴＰ2 …プログラム入力選択ゲ
ート、ＳＴ1 〜ＳＴ2 …選択トランジスタ、ＭＴ1 〜Ｍ
Ｔ4 …メモリトランジスタ、１…メモリアレイ、２…メ
インローデコーダ、３ａ…ＶＲ電圧マルチプレクサ、３
ｂ…ＶＰＷ電圧マルチプレクサ、４…サブローデコー
ダ、５…ローカルローデコーダ、６…カラムデコーダ、
７…カラム選択部、８…データ変換出力回路、９…デー
タ変換回路。
Claims (12)
- 【請求項１】 行列状に配置され、電荷蓄積部に蓄積さ
れた荷電量に応じてしきい値電圧が変化するメモリトラ
ンジスタを有し、接続されたワード線とビット線への印
加電圧に応じて前記メモリトランジスタのしきい値電圧
を遷移させて１個のメモリトランジスタに少なくともＮ
が２以上のＮビットのデジタルデータを記録するため
に、各メモリトランジスタが１レベルの消去状態と少な
くともＭが３以上のＭレベルの複数プログラム状態を有
する半導体不揮発性記憶装置であって、 各読み出しビット線毎に設けられたデータラッチ回路を
少なくともＭ本の読み出しビット線毎に組をなす読み出
しビット線群で共有した少なくともＭ個の共有データラ
ッチ回路と、 前記読み出しビット線群の任意の１本のビット線を選択
して選択ワード線一括にページ読み出しを行い、当該ペ
ージ読み出しデータを前記Ｍ個の共有データラッチ回路
の任意の１個にラッチして行うページ読み出し手段と、 前記Ｍレベルの複数プログラム状態のそれぞれに対応し
て設定されたＭレベルの複数読み出し判定レベルを有
し、当該Ｍレベルの複数読み出し判定レベルのすべての
読み出し判定レベルに対して順番に前記ページ読み出し
を行い、当該Ｍ種類のページ読み出しデータを前記Ｍ個
の共有データラッチ回路にラッチして行う複合的ページ
読み出し手段と、 前記Ｍ個の共有データラッチ回路にラッチされたＭ種類
のページ読み出しデータを、Ｎビットのデジタルデータ
に変換して出力するデータ変換出力回路とを備えた半導
体不揮発性記憶装置。 - 【請求項２】 前記複合的読み出し手段は、前記読み出
しビット線群を構成するすべてのビット線に対して、順
次前記のデータ読み出しを行う請求項１記載の半導体不
揮発性記憶装置。 - 【請求項３】 前記ページ読み出し手段は、前記Ｍレベ
ルの複数読み出し判定レベルに対応して設定されたＭレ
ベルの複数読み出しワード線電圧のうちから任意の読み
出しワード線電圧を選択して、当該読み出しワード線電
圧を選択したワード線に印加するローデコーダ回路を備
えた請求項１記載の半導体不揮発性記憶装置。 - 【請求項４】 前記データ変換出力回路は、カラムデコ
ーダ回路のアドレス変化に同期して、該当アドレスの読
み出しビット線群のＭ個の共有データラッチ回路から並
列転送されたＭ個のデータを、順次Ｎビットのデジタル
データに変換して出力する請求項１記載の半導体不揮発
性記憶装置。 - 【請求項５】 前記メモリトランジスタが行列状に配置
されたメモリアレイはＮＡＮＤ型構造をなす請求項１記
載の半導体不揮発性記憶装置。 - 【請求項６】 前記メモリトランジスタが行列状に配置
されたメモリアレイはＮＯＲ型構造をなし、かつ主ビッ
ト線が作動的接続手段を介して複数の副ビット線に接続
されている請求項１記載の半導体不揮発性記憶装置。 - 【請求項７】 行列状に配置され、電荷蓄積部に蓄積さ
れた荷電量に応じてしきい値電圧が変化するメモリトラ
ンジスタを有し、接続されたワード線とビット線への印
加電圧に応じて前記メモリトランジスタのしきい値電圧
を遷移させて１個のメモリトランジスタに少なくともＮ
が２以上のＮビットのデジタルデータを記録するため
に、各メモリトランジスタが１レベルの消去状態と少な
くともＭが３以上のＭレベルの複数プログラム状態を有
する半導体不揮発性記憶装置であって、 各プログラムビット線毎に設けられたデータラッチ回路
を少なくともＭ本のプログラムビット線毎に組をなすプ
ログラムビット線群で共有した少なくともＭ個の共有デ
ータラッチ回路と、 前記プログラムビット線群の任意の１本のビット線を選
択して選択ワード線一括にページプログラムを行い、当
該ページプログラムデータを前記Ｍ個の共有データラッ
チ回路の任意の１個にラッチして行うページプログラム
手段と、 前記Ｍレベルの複数プログラム状態のすべてのプログラ
ム状態に対して順番に前記ページプログラムを行って所
望のＮビットのデジタルデータをプログラムするため
に、前記Ｍ種類のページプログラムデータを前記Ｍ個の
共有データラッチ回路にラッチして行う複合的ページプ
ログラム手段と、 前記所望のＮビットのデジタルデータを入力して、前記
Ｍ種類のページプログラムデータに変換するデータ変換
回路とを備えた半導体不揮発性記憶装置。 - 【請求項８】 前記複号的ページプログラム手段は、前
記プログラムビット線群を構成するすべてのビット線に
対して、順次前記のデータプログラムを行う請求項７記
載の半導体不揮発性記憶装置。 - 【請求項９】 前記ページプログラム手段は、前記Ｍレ
ベルの複数プログラム状態に対応して設定されたＭレベ
ルの複数プログラムワード線電圧のうちから、任意のプ
ログラムワード線電圧を選択して、当該プログラムワー
ド線電圧を選択したワード線に印加するローデコーダ回
路を備えた請求項７記載の半導体不揮発性記憶装置。 - 【請求項１０】 前記データ変換回路は、カラムデコー
ダ回路のアドレス変化に同期して、前記所望のＮビット
のデジタルデータを入力して変換出力したＭ個のデータ
を、順次該当アドレスのプログラムビット線群のＭ個の
共有データラッチ回路に並列にシフト転送する請求項７
記載の半導体不揮発性記憶装置。 - 【請求項１１】 前記メモリトランジスタが行列状に配
置されたメモリアレイはＮＡＮＤ型構造をなす請求項７
記載の半導体不揮発性記憶装置。 - 【請求項１２】 前記メモリトランジスタが行列状に配
置されたメモリアレイはＮＯＲ型構造をなし、かつ主ビ
ット線が作動的接続手段を介して複数の副ビット線に接
続されている請求項７記載の半導体不揮発性記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16942096A JPH1011984A (ja) | 1996-06-28 | 1996-06-28 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16942096A JPH1011984A (ja) | 1996-06-28 | 1996-06-28 | 半導体不揮発性記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1011984A true JPH1011984A (ja) | 1998-01-16 |
Family
ID=15886268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16942096A Pending JPH1011984A (ja) | 1996-06-28 | 1996-06-28 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1011984A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008165958A (ja) * | 2006-12-29 | 2008-07-17 | Hynix Semiconductor Inc | セルフブースティングを用いるｎａｎｄフラッシュメモリ素子の読み出し方法 |
| JP2009146467A (ja) * | 2007-12-11 | 2009-07-02 | Toshiba Corp | 半導体集積回路装置 |
| JP2009533794A (ja) * | 2006-04-12 | 2009-09-17 | サンディスク コーポレイション | 読み出し中におけるプログラム外乱による影響の軽減 |
| US7827347B2 (en) | 2007-01-09 | 2010-11-02 | Samsung Electronics Co. | Memory system, multi-bit flash memory device, and associated methods |
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| JP2011204299A (ja) * | 2010-03-24 | 2011-10-13 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
1996
- 1996-06-28 JP JP16942096A patent/JPH1011984A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2008165958A (ja) * | 2006-12-29 | 2008-07-17 | Hynix Semiconductor Inc | セルフブースティングを用いるｎａｎｄフラッシュメモリ素子の読み出し方法 |
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