JP2002025282A

JP2002025282A - 不揮発性半導体記憶装置

Info

Publication number: JP2002025282A
Application number: JP2000211520A
Authority: JP
Inventors: Keiichi Yoshida; 敬一吉田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-07-12
Filing date: 2000-07-12
Publication date: 2002-01-25
Also published as: US6661709B2; TW503566B; US20030086299A1; US6501682B2; KR20020006438A; US20020021583A1

Abstract

(57)【要約】【課題】フラッシュメモリのような電気的に書込み、
消去可能な不揮発性半導体記憶装置において、偶発的な
書込みエラーにより有効な記憶容量が減少するのを防止
できるようにする。【解決手段】不揮発性半導体記憶装置チップ内部のス
テータスレジスタ（３２）に、チップの外部からアクセ
スが可能か否かを示すビット（Ｂ７）や、書込みが正常
に終了したか否かを示すビット（Ｂ４）と共に、再度書
込みを実行することで正常に書込みが行なえる可能性が
あるか否かを示すビット（Ｂ６）を設けるようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、記憶情報を電気
的に書込み、消去可能な不揮発性メモリにおける内部状
態の制御方法に適用して特に有効な技術に関し、例えば
フラッシュメモリに利用して有効な技術に関するもので
ある。

【０００２】

【従来の技術】フラッシュメモリは、コントロールゲー
トおよびフローティングゲートを有する２重ゲート構造
のＭＯＳＦＥＴからなる不揮発性記憶素子をメモリセル
に使用しており、フローティングゲートの固定電荷量を
変えることでＭＯＳＦＥＴのしきい値電圧を変化させ情
報を記憶することができる。

【０００３】かかるフラッシュメモリにおいては、メモ
リセルへの書込み・消去動作によるしきい値の変化が、
メモリセル同士はもちろん同一メモリセルであっても動
作毎にばらつきを有するため、書込み・消去後のメモリ
セルのしきい値はある範囲に分布するようになる。ま
た、一回の書込み・消去動作では所望のレベルまでメモ
リセルのしきい値を変化させることができないメモリセ
ルが存在することもがある。そこで、フラッシュメモリ
では一般に、内部にステータスレジスタを備え、書込み
や消去が正常に行なえなかった場合に書込みエラーや消
去エラーとして記憶するように構成されることが多い。

【０００４】そして、フラッシュメモリに書込み、消去
の指示を与えるＣＰＵの側では上記ステータスレジスタ
を参照して、エラーのあったメモリセルを含むセクタを
不良セクタとして登録し、以後データの有効記憶領域か
ら除外するなどの処理を行なっていた。

【０００５】

【発明が解決しようとする課題】しかしながら、上記エ
ラーの発生したメモリセルには、何度書込み、消去を行
なっても所望のレベルまでしきい値を変化させることが
できないものもあるが、一度消去状態としてから再度書
込みを行なうと正常に書込みが行なえるもの（以下、こ
れを偶発的な不良と称する）も多い。特に、１つのメモ
リセルに２ビット以上のデータを記憶させる多値のフラ
ッシュメモリにおいては、各記憶情報に対応されるしき
い値の範囲が２値の場合に比べて狭いため、上記のよう
な偶発的な不良が発生し易い。

【０００６】しかるに、従来のフラッシュメモリにおい
ては、書込みエラーが発生したビットを有するセクタの
詳しいエラー状態がステータスレジスタに反映されてい
なかった。そのため、エラーの発生したセクタは全て不
良セクタとして登録され、有効記憶領域から外されメモ
リ全体としての記憶容量が少なくなると課題があること
が明らかとなった。

【０００７】この発明の目的は、フラッシュメモリのよ
うな電気的に書込み、消去可能な不揮発性半導体記憶装
置において、偶発的な書込みエラーによって有効な記憶
容量が減少するのを防止できるようにすることにある。

【０００８】この発明の他の目的は、フラッシュメモリ
のような電気的に書込み、消去可能な不揮発性半導体記
憶装置において、書込みエラーなどの不良の解析を容易
にすることにある。

【０００９】この発明の前記ならびにほかの目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものを概要を簡単に説明すれば、下
記のとおりである。

【００１１】すなわち、不揮発性半導体記憶装置チップ
内部のステータスレジスタに、チップの外部からアクセ
スが可能か否かを示すビットや、書込みが正常に終了し
たか否かを示すビットと共に、再度書込みを実行するこ
とで正常に書込みが行なえる可能性があるか否かを示す
ビットを設けるようにしたものである。

【００１２】より具体的には、選択されたメモリセルに
所定の電圧を印加することでしきい値を変化させしきい
値の相違により情報を記憶する複数のメモリセルと、チ
ップの内部状態を示すステータスレジスタと、を備えた
不揮発性半導体記憶装置において、上記ステータスレジ
スタは、チップの外部からアクセスが可能か否かを示す
第１のビットと、書込みが正常に終了したか否かを示す
第２のビットと、再度書込みを実行することで正常に書
込みが行なえる可能性があるか否かを示す第３のビット
とを有し、これらのビットの状態はチップの外部端子へ
出力可能に構成した。

【００１３】上記した手段によれば、ステータスレジス
タの内容を読み出してビットの状態に応じて再書込みを
行なうことで一度異常を示したメモリセルであっても正
常な書込みが行なえるチャンスが増加し、これによって
偶発的な書込みエラーにより有効な記憶容量が減少する
のを防止できるようになる。

【００１４】また、上記メモリセルへの書込みは、選択
されたメモリセルのしきい値を一旦消去状態にしてから
書込み情報に応じて書込み状態に対応したしきい値に変
化させることで行なわれ、上記第３のビットは上記書込
み状態に対応したしきい値に変化されたメモリセルのし
きい値が所定の電圧範囲を超えている場合にエラーを示
す状態に設定されるようにする。選択メモリセルを書き
込み前に一旦消去状態にすることにより、書込み制御シ
ーケンスが簡単になり、しかもそのような場合にも再度
書込みを実行することで正常に書込みが行なえる可能性
があるか否かを示す第３のビットの設定が容易に行なえ
る。

【００１５】さらに、上記第３のビットは、選択された
メモリセルに対する書込み処理が所定回数以上行なわれ
ても上記書込み状態に対応したしきい値に変化されたメ
モリセルのしきい値が所定の電圧範囲を超えている場合
にエラーを示す状態に設定されるようにする。このよう
に構成することによって、一回の書込み処理に要する時
間を制限し当該記憶装置をアクセスするＣＰＵなどの外
部制御装置が長時間待たされるのを回避することができ
る。

【００１６】上記第２のビットは、選択されたメモリセ
ルのしきい値を一旦消去状態にされた直後に行なわれる
ベリファイ読み出しにより所定の電圧範囲を超えていた
場合にエラーを示す状態に設定されるようにする。この
ようなベリファイにより異常と判定されたメモリセルは
再度書込みを行なっても異常となる確率が高いので、そ
のようなメモリセルと再書込みにより正常となるメモリ
セルとを識別することができる。

【００１７】上記ステータスレジスタは、上記書込み状
態に対応したしきい値に変化されたメモリセルのしきい
値が所定の電圧範囲の上限値または下限値を超えている
否かを示す第４のビットを有するようにする。これによ
って、ベリファイ異常のあったメモリセルのしきい値が
上限値を超えたのか下限値を超えたのかを識別すること
ができ、不良解析が容易となる。

【００１８】上記メモリセルは、しきい値に応じて３値
以上の情報を記憶するように構成され、上記第４のビッ
トはそれぞれの値に対応した所定の電圧範囲を超えてい
るか否かを示す複数のビットからなるようにする。これ
によって、メモリセルが多値の情報を記憶する記憶装置
において、ベリファイ異常のあったメモリセルのしきい
値がどの電圧範囲を超えたのかを知ることができ、不良
解析が容易となる。

【００１９】上記ステータスレジスタの内容は、チップ
の外部から供給される複数の制御信号が所定の組合せに
されたときに、上記外部端子へ出力されるように構成す
る。これによって、ステータスレジスタの内容を読み出
すために新たな制御信号が不要となる。

【００２０】上記ステータスレジスタの第１のビットの
状態は、チップに設けられた専用の外部端子へ常時出力
されるように構成するのが望ましい。これによって、当
該記憶装置をアクセスするＣＰＵなどの外部制御装置は
アクセス可能か否かいつでも知ることができる。

【００２１】上記ステータスレジスタの内容は、チップ
の外部から供給される書込み情報の入力と共通化された
外部端子へ出力されるように構成する。これによって、
当該記憶装置に必要とされる外部端子数を減らすことが
できる。

【００２２】上記ステータスレジスタの内容は、チップ
の外部から供給される書込みアドレスの入力と共通化さ
れた外部端子へ出力されるように構成してもよい。これ
によって、当該記憶装置に必要とされる外部端子数をさ
らに減らすことができる。

【００２３】外部から供給されるコマンドコードに基づ
いて内部回路に対する制御信号を形成して上記コマンド
コードに対応する処理を行なう制御回路を備え、上記ス
テータスレジスタは上記制御回路に設けるようにする。
これによって、ステータスレジスタへの内部状態の反映
が容易に行なえるようになる。

【００２４】本出願の他の発明は、選択されたメモリセ
ルに所定の電圧を印加することでしきい値を変化させし
きい値の相違により情報を記憶する複数のメモリセル
と、チップの内部状態を示すステータスレジスタとを備
えた不揮発性不揮発性半導体記憶装置において、上記メ
モリセルへの書込みは、選択されたメモリセルのしきい
値を一旦消去状態にしてから書込み情報に応じて書込み
状態に対応したしきい値に変化させることで行ない、上
記消去状態に対応したしきい値に変化させた後に選択メ
モリセルのしきい値が所定の電圧範囲を超えているか否
か判定し、範囲を超えている場合に上記ステータスレジ
スタの第１のビットにエラーを示す状態を設定し、上記
書込み情報に応じて書込み状態に対応したしきい値に変
化させた後に選択メモリセルのしきい値が所定の電圧範
囲の上限値（または下限値）を超えているか否か判定
し、範囲を超えている場合に上記ステータスレジスタの
第２のビットにエラーを示す状態を設定し、上記判定後
に選択メモリセルのしきい値が所定の電圧範囲の下限値
（または上限値）を超えているか否か判定し、範囲を超
えている場合に上記ステータスレジスタの第３のビット
にエラーを示す状態を設定し、選択メモリセルのしきい
値が所定の電圧範囲の下限値（または上限値）を超えて
いた場合に再度書込み処理を行ない、再書込みによって
も選択メモリセルのしきい値が所定の電圧範囲の下限値
（または上限値）を超えていた場合に上記ステータスレ
ジスタの第４のビットにエラーを示す状態を設定するよ
うにしたものである。これによって、、ステータスレジ
スタを構成する各ビットへの設定を効率良く行なうこと
ができる。

【００２５】また、上記ステータスレジスタは、チップ
の外部からアクセスが可能か否かを示す第５のビットを
有し、上記書込み処理の開始の際に上記第５のビットを
チップの外部からのアクセスを禁止する状態に設定し、
上記書込み処理および第１〜第４のビットの設定終了後
に上記第５のビットをチップの外部からのアクセスを許
可する状態に設定するとともに、上記第５のビットの状
態は常時専用の外部端子へ出力させるようにする。これ
によって、当該記憶装置がアクセス可能な状態にあるの
か否かを迅速かつ正確にステータスレジスタに反映する
ことができる。

【００２６】

【発明の実施の形態】以下、本発明の実施例を、図面を
用いて説明する。

【００２７】図１は、本発明を適用して有効な不揮発性
半導体記憶装置の一例としてのフラッシュメモリの実施
例のブロック図を示す。特に制限されないが、この実施
例のフラッシュメモリは１つのメモリセルに２ビットの
データを記憶可能な多値メモリとして構成され、単結晶
シリコンのような１個の半導体チップ上に形成される。

【００２８】なお、本実施例では、メモリアレイが２つ
のマットで構成され、２つのマット間に各マット内のビ
ット線ＢＬに接続され読出し信号の増幅およびラッチを
行なうセンス＆ラッチ回路（以下センスラッチと称し、
図にはＳＬＴと記す）が配置されている。また、マット
の外側すなわちビット線ＢＬを挟んでセンス＆ラッチ回
路ＳＬＴと反対側にそれぞれ書込み、読出しデータを一
時保持するためのラッチ回路が配置されている。以下、
このラッチ回路をデータラッチと称し、図にはＤＬＴと
記す。

【００２９】図１において、１０は２つのメモリマット
ＭＡＴ−Ｕ，ＭＡＴ−Ｄで構成されたメモリアレイ、１
１はメモリマットＭＡＴ−Ｕ，ＭＡＴ−Ｄ配置された上
記センスラッチＳＬＴを含むセンスラッチ列、２１は４
値すなわちメモリセルのしきい値を４段階に変えて情報
を記憶する場合に外部から入力された書込みデータを２
ビットごとに４値データ（３ビット）に変換するデータ
変換回路である。メモリマットＭＡＴ−Ｕ，ＭＡＴ−Ｄ
にはそれぞれ、フローティングゲートとコントロールゲ
ートとを有する２重ゲート構造のＭＯＳＦＥＴにより構
成されたメモリセルがマトリックス状に配置され、同一
行のメモリセルのコントロールゲートは連続して形成さ
れてワード線ＷＬを構成し、同一列のメモリセルのドレ
インは共通のビット線ＢＬに接続可能にされている。

【００３０】メモリアレイ１０には、各メモリマットＭ
ＡＴ−Ｕ，ＭＡＴ−Ｄに対応してそれぞれＸ系のアドレ
スデコーダ（ワードデコーダ）１３ａ，１３ｂが設けら
れている。該デコーダ１３ａ，１３ｂにはデコード結果
に従って各メモリマット内の１本のワード線ＷＬを選択
レベルに駆動するワードドライブ回路が含まれる。

【００３１】また、上記データ変換回路２１で変換され
た書込みデータやメモリセルからの読出しデータを保持
するデータラッチ列（ＤＬＴ）１２ａ，１２ｂがメモリ
マットの外側（図では上下）にそれぞれ配置されてい
る。４値記憶の場合にデータ変換回路２０で変換された
３ビットの書込みデータはデータラッチ列１２ａ，１２
ｂとセンスラッチ列（ＳＴＬ）１１とに振り分けて保持
される。読出し時には、メモリセルから読み出されたデ
ータはデータラッチ列１２ａ，１２ｂとセンスラッチ１
１に保持され、適宜論理演算されることで２ビットのデ
ータに逆変換される。

【００３２】Ｙ系のアドレスデコーダ回路およびこのデ
コーダによって選択的にオン、オフされて上記データ変
換回路２１からのデータを対応するセンスラッチに転送
させるカラムスイッチは、データラッチ列１２ａ，１２
ｂと一体的に構成されている。図１では、このＹ系デコ
ーダ回路とカラムスイッチとデータラッチ回路とが、１
つの機能ブロック（ＤＬＴ）で示されている。

【００３３】この実施例のフラッシュメモリは、特に制
限されないが、外部のマイクロプロセッサなどのコント
ロール装置から与えられるコマンド（命令）を解釈し当
該コマンドに対応した処理を実行すべくメモリ内部の各
回路に対する制御信号を順次形成して出力する制御回路
（シーケンサ）３０を備えており、コマンドが与えられ
るとそれを解読して自動的に対応する処理を実行するよ
うに構成されている。上記制御回路３０は、例えばコマ
ンドを実行するのに必要な一連のマイクロ命令群が格納
されたＲＯＭ（リード・オンリ・メモリ）３１を備え、
マイクロ命令が順次実行されてチップ内部の各回路に対
する制御信号を形成するように構成される。さらに、制
御回路３０は、内部の状態を反映するステータスレジス
タ３２を備えている。

【００３４】また、この実施例の多値フラッシュメモリ
には、書込みまたは消去に使用される高電圧を発生する
内部電源回路２２や、メモリアレイ１０から読み出され
た信号を増幅するメインアンプ回路２３ａ，２３ｂ、外
部から入力される書込みデータ信号およびコマンドを取
り込む入力バッファ回路２４、メモリアレイから読み出
されたデータ信号および上記ステータスレジスタ３２の
内容を外部へ出力するための出力バッファ回路２５、外
部から入力されるアドレス信号を取り込むアドレスバッ
ファ回路２６、入力されるアドレス信号を取り込んでカ
ウントアップ動作しＹ系のアドレスを発生するアドレス
カウンタ２７等が設けられている。上記入力バッファ回
路２４、出力バッファ回路２５およびアドレスバッファ
回路２６は、切換えスイッチ２８を介して共通の入出力
端子Ｉ／Ｏ０〜Ｉ／Ｏ７に接続されており、時分割でデ
ータやコマンド、アドレス信号を入出力するように構成
されている。

【００３５】上記内部電源回路２２は、書込み電圧等の
基準となる電圧を発生する基準電源発生回路や外部から
供給される電源電圧Ｖccに基づいて書込み電圧、消去電
圧、読出し電圧、ベリファイ電圧等チップ内部で必要と
される電圧を発生する内部電源発生回路、メモリの動作
状態に応じてこれらの電圧の中から所望の電圧を選択し
てメモリアレイ１０に供給する電源切り替え回路、これ
らの回路を制御する電源制御回路等からなる。なお、図
１において、４１は外部から電源電圧Ｖccが印加される
電源電圧端子、４２は同じく接地電位Ｖssが印加される
電源電圧端子（グランド端子）である。

【００３６】外部のＣＰＵ等からこの実施例のフラッシ
ュメモリに入力される制御信号としては、例えばリセッ
ト信号ＲＥＳやチップ選択信号ＣＥ、書込み制御信号Ｗ
Ｅ、出力制御信号ＯＥ、コマンドもしくはデータ入力か
アドレス入力かを示すためのコマンドイネーブル信号Ｃ
ＤＥ、システムクロックＳＣ等がある。コマンドとアド
レスはコマンドイネーブル信号ＣＤＥと書込み制御信号
ＷＥとに従って、入力バッファ回路２５とアドレスバッ
ファ回路２７にそれぞれ取り込まれ、書込みデータはコ
マンドイネーブル信号ＣＤＥがコマンドもしくはデータ
入力を示しているときに、システムクロックＳＣが入力
されることでこのクロックに同期して入力バッファ回路
２５に取り込まれる。さらに、この実施例においては、
メモリ内部の状態を反映するステータスレジスタ３２の
所定のビットに応じて、外部からアクセスが可能か否か
を示すレディ／ビジィ信号Ｒ／Ｂを外部端子４３へ出力
する出力バッファ２９が設けられている。

【００３７】図２は、上記メモリアレイ１０の概略構成
を示す。メモリアレイ１０内には複数のメモリセルＭＣ
はマトリックス状に配置され、同一行のメモリセルのコ
ントロールゲートが接続されたワード線ＷＬと、同一列
のメモリセルのドレインが接続されたビット線ＢＬとは
交差する方向に配設され、各メモリセルのソースは、接
地電位を与える共通ソース線ＳＬに接続されている。ソ
ース線ＳＬにはスイッチＳＷが設けられており、書込み
時にメモリセルのソースをオープン状態にできるように
されている。

【００３８】各ビット線ＢＬの一端にはビット線の電位
を増幅するセンスアンプ機能とデータの保持機能を有す
るセンスラッチ回路１１がビット線毎に接続され、各ビ
ット線ＢＬの他端にはデータの保持機能を有するデータ
ラッチ回路１２ａ（１２ｂ）がビット線毎に接続されて
いる。このデータラッチ回路１２ａ（１２ｂ）は、多値
メモリとして動作するときに選択メモリセルのしきい値
を段階的に変化させるためのデータを保持するのに使用
される。

【００３９】また、センスラッチ回路１１やデータラッ
チ回路１２ａ（１２ｂ）は、対応するビット線と電気的
に接続したり切り離すためのスイッチ素子やビット線を
ディスチャージする手段を備える。センスラッチ回路１
１には、ビット線上のデータの論理を反転するための反
転回路が設けられていても良い。かかるスイッチ素子や
反転回路を備えることにより、４値記憶の場合に、メモ
リセルから読出しレベルを変えて読み出されたデータ同
士をビット線上でワイヤード演算することによりメモリ
アレイ内で２ビットデータへのデータ変換を行なうこと
ができる。

【００４０】特に制限されるものでないが、この実施例
のフラッシュメモリは、各メモリセルに２値のデータを
記憶したり、４値のデータを記憶できるように構成され
ている。図３（ａ），（ｂ）はそれぞれメモリセルに２
値のデータを記憶する場合と、４値のデータを記憶する
場合のしきい値の分布が示されている。２値データを記
憶する場合、記憶データ“１”に対応するメモリセルの
しきい値は例えば４．３Ｖ±０．７Ｖのような範囲に入
るようにベリファイ電圧Ｖwvh，Ｖwvlが設定される。ま
た、記憶データ“０”に対応するメモリセルのしきい値
は例えば１．５Ｖ±０．７Ｖのような範囲に入るように
ベリファイ電圧Ｖevh，Ｖevlが設定される。そして、読
出し電圧Ｖｒは、中間の２．９Ｖのようなレベルとされ
る。

【００４１】４値データを記憶する場合、記憶データ
“１１”に対応するメモリセルのしきい値は例えば４．
８Ｖ以上となるように書込みベリファイ電圧ＶWV4が設
定される。また、記憶データ“１０”に対応するメモリ
セルのしきい値は例えば３．６Ｖ±０．４Ｖ、記憶デー
タ“０１”に対応するメモリセルのしきい値は例えば
２．２Ｖ±０．４Ｖ、記憶データ“００”に対応するメ
モリセルのしきい値は例えば１．０Ｖ±０．４Ｖのよう
な範囲にそれぞれ入るように書込みベリファイ電圧ＶWE
3，ＶWV3、ＶWE2，ＶWV2、ＶWE1，ＶWV1が設定される。
そして、４値の読出し電圧Ｖｒ１，Ｖｒ２，Ｖｒ３はそ
れぞれ１．５Ｖ，２．９Ｖ，３．８Ｖのようなレベルと
される。

【００４２】特に制限されないが、この実施例のフラッ
シュメモリにおいては、書込み時にワード線ＷＬ（コン
トロールゲート）に正の高電圧（例えば＋１６Ｖ）を印
加してＦＮトンネル現象を利用してメモリセルのフロー
ティングゲートに負の電荷を注入してそのしきい値を高
くする。そのため、ビット線ＢＬには書込みデータに応
じて、しきい値を高くしたいメモリセル（例えばデータ
“１”）が接続されたビット線はプリチャージされな
い、つまり０Ｖにされる。一方、しきい値を高くしたく
ないメモリセル（例えばデータ“０”）が接続されたビ
ット線ＢＬは５．５Ｖにプリチャージされる。なお、書
込みの際、各選択メモリセルのソースはフローティング
（オープン）にされる。データ消去時には、ワード線Ｗ
Ｌ（コントロールゲート）に負の高電圧（例えば−１６
Ｖ）を印加するとともにビット線ＢＬおよびソース線Ｓ
Ｌに０Ｖを印加してＦＮトンネル現象によりメモリセル
のフローティングゲートから負の電荷を引き抜いてその
しきい値を低くするように構成されている。

【００４３】表１に本発明の第１の実施例におけるステ
ータスレジスタ３２の構成例を示す。

【００４４】

【表１】

【００４５】この実施例のステータスレジスタ３２はビ
ットＢ７〜ビットＢ０の８ビットで構成されており、こ
のうちビットＢ７はチップの内部制御状態を示すビット
（以下、Ｒ／Ｂビットと記す）、ビットＢ６は再書込み
を行なったか否かを示すビット（以下、リトライチェッ
クビットと称する）、ビットＢ５は消去結果を示すビッ
ト（以下、消去チェックビットと称する）、ビットＢ４
は書込み結果を示すビット（以下、書込みチェックビッ
トと称する）、ビットＢ３〜ビットＢ０は予備のビット
である。

【００４６】具体的には、ビットＢ７が論理“０”のと
きはチップが動作状態にあり外部からのアクセスが不能
であることを、またビットＢ７が“１”のときはチップ
内部は待機状態にあって外部からのアクセスが可能であ
ることを表わしている。また、ビットＢ６が論理“０”
のときは再書込みを行なわなかったことを、ビットＢ６
が“１”のときは再書込みを行なったことを表わしてい
る。さらに、ビットＢ５が論理“０”のときは正常に消
去が終了したことを、ビットＢ５が“１”のときは正常
に消去が終了しなかったことを表わしている。また、ビ
ットＢ４が論理“０”のときは正常に書込みが終了した
ことを、ビットＢ４が“１”のときは正常に書込みが終
了しなかったことを表わしている。

【００４７】上記ステータスレジスタ３２のビットＢ７
〜Ｂ０のうちＲ／ＢビットＢ７の状態は常時バッファ２
９により外部端子４３へ出力されるとともに、例えば図
４に示すように、外部から供給されるチップイネーブル
信号／ＣＥとアウトイネーブル信号／ＯＥがロウレベル
にアサートされるとビットＢ７〜Ｂ０のすべての状態が
入出力端子Ｉ／Ｏ７〜Ｉ／Ｏ０より出力される。また、
ステータスレジスタ３２の各ビットＢ７〜Ｂ０の設定
は、制御回路３０によって各制御状況に応じて逐次設定
される。次に、上記ステータスレジスタ３２の各ビット
Ｂ７〜Ｂ０へのビットの具体的な設定手順を、書込みを
例にとって図５を参照しながら説明する。

【００４８】図５のフローチャートは、外部のＣＰＵか
らフラッシュメモリに対して書込みコマンドが入力され
ることで開始される。制御回路３０は、入力されたコマ
ンドを解読して書込みコマンドであることを認知する
と、書込みアドレスおよび書込みデータの取込み等の準
備処理（ステップＳ１）を行なった後、図６（ａ）に示
すように書込み対象のセクタ（以下、選択セクタと称す
る）のメモリセルをすべて一旦消去状態（データ“０
０”に対応した最もしきい値の低い状態）にする（ステ
ップＳ２）。上記ステータスレジスタ３２のＲ／Ｂビッ
トＢ７の論理“０”の設定は、上記ステップＳ１の書込
み準備処理の中で行なわれる。

【００４９】次に、選択セクタ内のすべてのメモリセル
のしきい値Ｖthが消去ベリファイ電圧ＶWE1よりも低く
なっているか判定する（ステップＳ３）。そして、１つ
でもＶWE1よりも高いしきい値のメモリセルがあるとき
はステップＳ１８へジャンプして書込みチェックビット
を論理“１”に設定し、さらにステップＳ２０でＲ／Ｂ
ビットＢ７を論理“１”に設定して書込み処理を終了す
る。

【００５０】一方、ステップＳ３ですべてのメモリセル
のしきい値ＶthがＶWE1よりも低くなっていると判定し
たときは、ステップＳ４へ移行して弱い書込みを行なっ
てしきい値の下がり過ぎたメモリセルのしきい値を上げ
てやる。次いで、選択セクタ内のすべてのメモリセルの
しきい値Ｖthが書込みベリファイ電圧ＶWV1よりも高く
なっているか判定する（ステップＳ５）。そして、１つ
でもＶWV1よりも低いしきい値のメモリセルがあるとき
はステップＳ１８へジャンプして書込みチェックビット
を論理“１”に設定し、さらにステップＳ２０でＲ／Ｂ
ビットＢ７を論理“１”に設定して書込み処理を終了す
る。

【００５１】上記ステップ５ですべてのメモリセルのし
きい値Ｖthがベリファイ電圧ＶWV1よりも高くなってい
ると判定するとステップＳ６へ進み、再度すべてのメモ
リセルのしきい値Ｖthが消去ベリファイ電圧ＶWE1より
も低くなっているか判定し１つでもＶWV1よりも低いし
きい値のメモリセルがあるときはステップＳ１８へジャ
ンプして書込みチェックビットを論理“１”に設定し、
さらにステップＳ２０でＲ／ＢビットＢ７を論理“１”
に設定して書込み処理を終了する。

【００５２】一方、ステップＳ６ですべてのメモリセル
のしきい値ＶthがＶWE1よりも低くなっていると判定し
たときは、ステップＳ７へ移行して図６（ｂ）のように
データ“１１”を書込むメモリセルすなわちしきい値を
最も高くしたいメモリセルを対象とした書込み（レベル
４の書込みと称する）を行なう。かかる選択的な書込み
はしきい値を上げたいメモリセルが接続されたビット線
は０Ｖにプリチャージし、しきい値を上げたくないメモ
リセルが接続されたビット線は５．５Ｖのような電位に
プリチャージしてから選択ワード線に高電圧を印加する
ことで可能である。次いで、選択セクタ内のすべてのメ
モリセルのしきい値Ｖthが書込みベリファイ電圧ＶWV4
よりも高くなっているか判定する（ステップＳ８）。そ
して、１つでもＶWV4よりも低いしきい値のメモリセル
があるときはステップＳ１８へジャンプして書込みチェ
ックビットを論理“１”に設定し、さらにステップＳ２
０でＲ／ＢビットＢ７を論理“１”に設定して書込み処
理を終了する。

【００５３】上記ステップＳ８ですべてのメモリセルの
しきい値ＶthがＶWE4よりも高くなっていると判定した
ときは、ステップＳ９へ移行して図６（ｃ）のようにデ
ータ“１０”を書込むメモリセルすなわちしきい値を２
番目に高くしたいメモリセルを対象とした書込み（レベ
ル３の書込みと称する）を行なう。次いで、選択セクタ
内のすべてのメモリセルのしきい値Ｖthが書込みベリフ
ァイ電圧ＶWV3よりも高くなっているか判定する（ステ
ップＳ１０）。そして、１つでもＶWV3よりも低いしき
い値のメモリセルがあるときはステップＳ１８へジャン
プして書込みチェックビットを論理“１”に設定し、さ
らにステップＳ２０でＲ／ＢビットＢ７を論理“１”に
設定して書込み処理を終了する。

【００５４】上記ステップＳ１０ですべてのメモリセル
のしきい値ＶthがＶWE3よりも高くなっていると判定し
たときは、ステップＳ１１へ移行して図６（ｄ）のよう
にデータ“０１”を書込むメモリセルすなわちしきい値
を３番目に高くしたいメモリセルを対象とした書込み
（レベル２の書込みと称する）を行なう。次いで、選択
セクタ内のすべてのメモリセルのしきい値Ｖthが書込み
ベリファイ電圧ＶWV2よりも高くなっているか判定する
（ステップＳ１２）。そして、１つでもＶWV2よりも低
いしきい値のメモリセルがあるときはステップＳ１８へ
ジャンプして書込みチェックビットを論理“１”に設定
し、ステップＳ２０でＲ／ＢビットＢ７を論理“１”に
設定して書込み処理を終了する。

【００５５】上記ステップＳ１２ですべてのメモリセル
のしきい値ＶthがＶWE2よりも高くなっていると判定し
たときは、ステップＳ１３〜Ｓ１５へ移行して図６
（ｅ）のように、レベル３の書込みを行なったメモリセ
ルのしきい値がベリファイ電圧ＶWE3よりも低くなって
いるか、レベル２の書込みを行なったメモリセルのしき
い値がベリファイ電圧ＶWE2よりも低くなっているか、
書込みを行なわなかったメモリセルのしきい値がベリフ
ァイ電圧ＶWE1よりも低くなっているか、それぞれ判定
する。かかる判定は、データラッチ回路に保持されてい
る書込みデータを利用してビット線をプリチャージして
から読出し動作を行なうことで可能である。

【００５６】そして、ステップＳ１３〜Ｓ１５の判定で
すべてベリファイ電圧を満足しているときはステップＳ
１６へ移行して書込みチェックビットを“０”に設定し
てからステップＳ２０でＲ／ＢビットＢ７を論理“１”
に設定して書込み処理を終了する。一方、ステップＳ１
３〜Ｓ１５の判定で１つでもベリファイ電圧を満足して
いないメモリセルがあったときは、ステップＳ１７へジ
ャンプして書込み処理回数が「ｎ」（ｎは０又は正の整
数で、一般には「１」にされる）以下か否か判定し、
「ｎ」以下のときはステップＳ２へ戻って上記動作を繰
り返して再書込み処理を行なう。また、再書込みを行な
ってもステップＳ１３〜Ｓ１５の判定で１つでもベリフ
ァイ電圧を満足していないメモリセルがあったときは、
ステップＳ１７からステップＳ１９へジャンプしてリト
ライチェックビットＢ６を論理“１”に設定し、さらに
ステップＳ２０でＲ／ＢビットＢ７を論理“１”に設定
して書込み処理を終了する。ｎを「０」にして再書込み
処理を行なわずにリトライチェックビットＢ６を論理
“1”に設定するようにしてもよい。

【００５７】表２に本発明の第２の実施例におけるステ
ータスレジスタ３２の構成例を示す。

【００５８】

【表２】

【００５９】この実施例のステータスレジスタ３２もビ
ットＢ７〜ビットＢ０の８ビットで構成されており、こ
のうちビットＢ７〜Ｂ４は第１の実施例（表１）と同様
であり、Ｂ７はチップの内部制御状態を示すＲ／Ｂビッ
ト、Ｂ６は再書込みを行なったか否かを示すリトライチ
ェックビット、Ｂ５は消去結果を示す消去チェックビッ
ト、Ｂ４は書込み結果を示す書込みチェックビットであ
る。

【００６０】第２の実施例では、第１の実施例で予備ビ
ットとされていたビットＢ３〜Ｂ０を、エラー内容を表
わすビットとして用いるようにしている。表３にビット
Ｂ７〜Ｂ０の設定状態とそれぞれが意味するエラー内容
との関係を示す。

【００６１】

【表３】

【００６２】上記ビットＢ３〜Ｂ０のうちビットＢ３
は、それが論理“１”に設定されたときは前述のレベル
４の書込み後のベリファイ（ステップＳ８）で書込みベ
リファイ電圧ＶWV4よりも低いしきい値のメモリセルが
残っていたことを意味するチェックビットである。

【００６３】一方、ビットＢ３〜Ｂ０のうちＢ２〜Ｂ０
は、それが論理“１”に設定されたときはエラーが発生
したことを表わし、さらにそのときのリトライチェック
ビットＢ６の状態によって意味するエラー内容が異な
る。具体的には、ビットＢ６が“０”のときにＢ２が
“１”であれば、前述の最初の書戻し後のベリファイ
（ステップＳ５）で書込みベリファイ電圧ＶWV1よりも
低いしきい値のメモリセルが残っていたエラーであるこ
とを意味し、ビットＢ６が“１”のときにＢ２が“１”
であれば、前述のベリファイ（ステップＳ１５）で消去
ベリファイ電圧ＶWE1よりも高いしきい値のメモリセル
があったと判定した場合のエラーであることを意味す
る。

【００６４】また、ビットＢ６が“０”のときにＢ１が
“１”であれば、前述のレベル２の書込み（ステップＳ
１１）を行なったメモリセルのしきい値がベリファイ電
圧ＶWV2よりも低いしきい値のメモリセルが残っていた
エラーであることを意味し、ビットＢ６が“１”のとき
にＢ１が“１”であれば、前述のベリファイ（ステップ
Ｓ１４）で消去ベリファイ電圧ＶWE2よりも高いしきい
値のメモリセルがあったと判定した場合のエラーである
ことを意味する。

【００６５】さらに、ビットＢ６が“０”のときにＢ０
が“１”であれば、前述のレベル３の書込み（ステップ
Ｓ９）を行なったメモリセルのしきい値がベリファイ電
圧ＶWV3よりも低いしきい値のメモリセルが残っていた
エラーであることを意味し、ビットＢ６が“１”のとき
にＢ０が“１”であれば、前述のベリファイ（ステップ
Ｓ１３）で消去ベリファイ電圧ＶWE3よりも高いしきい
値のメモリセルがあったと判定した場合のエラーである
ことを意味する。

【００６６】図７には、第２の実施例（表２）のステー
タスレジスタ３２を使用した場合における各ビットＢ７
〜Ｂ０へのビットの具体的な設定手順を示す。図７のフ
ローチャートは図５のフローチャートとほとんど同じ流
れである。異なる点は、ビットＢ３〜Ｂ０を設定するス
テップＳ２１〜Ｓ２７が付加されている点のみである。

【００６７】具体的には、図７のフローチャートには、
前述の最初の書戻し後のベリファイ（ステップＳ５）で
書込みベリファイ電圧ＶWV1よりも低いしきい値のメモ
リセルが残っていたと判定した場合にビットＢ０を
“１”に設定するステップＳ２１と、レベル４の書込み
後のベリファイ（ステップＳ８）で書込みベリファイ電
圧ＶWV4よりも低いしきい値のメモリセルが残っていた
と判定した場合にビットＢ３を“１”に設定するステッ
プＳ２２と、レベル３の書込み後のベリファイ（ステッ
プＳ１０）で書込みベリファイ電圧ＶWV3よりも低いし
きい値のメモリセルが残っていたと判定した場合にビッ
トＢ２を“１”に設定するステップＳ２３と、レベル２
の書込み後のベリファイ（ステップＳ１２）で書込みベ
リファイ電圧ＶWV2よりも低いしきい値のメモリセルが
残っていたと判定した場合にビットＢ１を“１”に設定
するステップＳ２４が設けられている。

【００６８】また、図７のフローチャートには、ステッ
プＳ１３のベリファイ動作で消去ベリファイ電圧ＶWE3
よりも高いしきい値のメモリセルがあったと判定した場
合にビットＢ２を“１”に設定するステップＳ２５と、
ステップＳ１４のベリファイ動作で消去ベリファイ電圧
ＶWE2よりも高いしきい値のメモリセルがあったと判定
した場合にビットＢ１を“１”に設定するステップＳ２
６と、ステップＳ１５のベリファイ動作で消去ベリファ
イ電圧ＶWE1よりも高いしきい値のメモリセルがあった
と判定した場合にビットＢ０を“１”に設定するステッ
プＳ２７も設けられている。

【００６９】図８に図１のフラッシュメモリのメモリア
レイに４値ではなく通常の２値のデータを書き込む場合
の手順を、また表４にはその場合におけるステータスレ
ジスタ３２の各ビットＢ７〜Ｂ０の意味する内容を示
す。

【００７０】

【表4】

【００７１】図８のフローチャートと図７のフローチャ
ートとの違いは、図８のフローチャートでは図７のフロ
ーチャートにおけるステップＳ９〜Ｓ１４，Ｓ２３〜Ｓ
２６が省略されている点と、ステップＳ８におけるベリ
ファイ電圧ＶWV4'とステップＳ１５におけるベリファイ
電圧ＶWE1'が多値の場合の図７のフローチャに比べて緩
くなっている（ＶWV4＜ＶWV4'，ＶWE1＜ＶWE1'）点であ
る。

【００７２】図９に本発明の第３の実施例を示す。この
実施例において使用されるステータスレジスタ３２の構
成は表２に示されている第２実施例のものと同じである
が、各ビットＢ７〜Ｂ０の意味する内容が第２実施例と
若干異なっている。表５に、この第３実施例におけるビ
ットＢ７〜Ｂ０の設定状態とそれぞれが意味するエラー
内容との関係を示す。

【００７３】

【表５】

【００７４】第２実施例におけるビットＢ７〜Ｂ０の設
定状態とそれぞれが意味するエラー内容との関係を示す
表３と表５との違いは、第２実施例ではビットＢ４が論
理“１”のときにのみビットＢ３〜Ｂ０が意味を持つ、
つまりビットＢ３〜Ｂ０のいずれかが論理“１”になっ
ているときは必ずビットＢ４が論理“１”になっている
のに対し、この第３実施例においてはビットＢ４の状態
に関わらずビットＢ３〜Ｂ０が意味を持つ、つまりビッ
トＢ３〜Ｂ０のいずれかが論理“１”になっていてもビ
ットＢ４の状態は不定である点にある。

【００７５】上記のような違いは、図７のフローチャー
トではステップＳ２１〜Ｓ２４でビットＢ３〜Ｂ０にそ
れぞれエラー状態として論理“１”を設定してからステ
ップＳ１８へ移行して書込みチェックビットとしてのビ
ットＢ４にエラー状態として論理“１”を設定するのに
対し、図９のフローチャートではステップＳ３の前消去
後のベリファイで消去ベリファイ電圧ＶWE1以下になっ
ていないメモリセルがあった場合にのみステップＳ１８
へ移行して書込みチェックビットとしてのビットＢ４に
エラー状態として論理“１”を設定し、ステップＳ２１
〜Ｓ２４でビットＢ３〜Ｂ０にそれぞれエラー状態とし
て論理“１”を設定したときは書込みチェックビットに
論理“１”を設定するステップＳ１８へ移行しないため
である。

【００７６】以上説明したように、本発明を適用したフ
ラッシュメモリは、ステータスレジスタ３２に書き込み
エラーのより具体的な内容を表わすビットＢ３〜Ｂ０を
設け、そのビットの状態を外部より知ることができるよ
うに構成されているため、外部のＣＰＵ等はビットＢ３
〜Ｂ０の状態を読み込んでそれがエラー状態を示してい
るときは再度書込みコマンドとアドレス、データを与え
て再書込みを行なうことで、従来は不良セクタとして登
録して有効記憶領域から外していたセクタを有効に利用
できるようになる。すなわち、ビットＢ３〜Ｂ０がエラ
ー状態を示すような書込みエラーが発生しても再度書込
みを行なった場合にはエラーを起こすことがなく書込み
を終了できる確率がかなり高いことが経験的に分かって
いるので、本発明を適用することによりそのような疑似
不良セクタを良セクタとして扱うことができ有効記憶容
量を大きくすることができる。また、ビットＢ３〜Ｂ０
のエラー状態はメモリの不良解析を行なう際にも利用す
ることができる。

【００７７】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、実
施例においては、消去によりメモリセルのしきい値を下
げ書込みによりメモリセルのしきい値を上げる方式のフ
ラッシュメモリについて説明したが、本発明は消去によ
りメモリセルのしきい値を上げ書込みによりメモリセル
のしきい値を下げる方式のフラッシュメモリに対しても
適用することができる。図１０に、その場合における書
込み途中で変化するメモリセルのしきい値分布を時間を
追って示す。このうち（ａ）は前消去により変化した状
態、（ｂ）は最もしきい値の低くしたいメモリセルに対
する書込み後の状態、（ｃ）は２番目に低いしきい値に
したいメモリセルに対する書込み後の状態、（ｄ）は３
番目に低いしきい値にしたいメモリセルに対する書込み
後の状態、（ｅ）は最後のベリファイ後の理想的なしき
い値分布の状態を示す。図６や図１０のように、書込み
に際して消去状態のしきい値から最も離れたしきい値の
メモリセルに対する書込みから順次行なうことによっ
て、ディスターブ不良の発生を少なくすることができ
る。

【００７８】また、実施例においては、外部からフラッ
シュメモリに入力される制御信号のうちチップイネーブ
ル信号ＣＥとアウトイネーブル信号ＯＥとの状態によっ
てステータスレジスタ３２の内容を入出力端子Ｉ／Ｏ０
〜Ｉ／Ｏ７より出力するように構成しているが、他の制
御信号の組合せによって出力させたり、レディー／ビィ
ジー信号Ｒ／Ｂがレディー状態を示すハイレベルのとき
は常時ステータスレジスタ３２の内容を入出力端子Ｉ／
Ｏ０〜Ｉ／Ｏ７より出力させたり、ステータスレジスタ
３２にアドレスを割り付けるとともにデコーダを設け外
部からアドレスを与えることでステータスレジスタの内
容を読み出せるように構成されていても良い。

【００７９】また、上記実施例においては、フローティ
ングゲートを有する記憶素子への書込みと消去をそれぞ
れＦＮトンネル現象を利用して行なうようにしている
が、書込みはドレイン電流を流して発生したホットエレ
クトロンで行ない、消去はＦＮトンネル現象を利用して
行なうように構成されたフラッシュメモリに対しても適
用することができる。

【００８０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるフラッ
シュメモリに適用した場合について説明したが、この発
明はそれに限定されるものでなく、本発明は、電圧を印
加してしきい値を変化させて情報の記憶を行なう不揮発
性記憶素子を有する半導体メモリに広く利用することが
できる。

【００８１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００８２】すなわち、本発明に従うと、電気的に書込
み、消去可能な不揮発性半導体記憶装置において、偶発
的な書込みエラーにより有効な記憶容量が減少するのを
防止できるとともに、書込みエラーなどの不良の解析を
容易に行なうことができる。

【図面の簡単な説明】

【図１】本発明を適用して有効な半導体記憶装置の一例
としてのフラッシュメモリの実施例を示すブロック図で
ある。

【図２】メモリアレイの概略構成を示す回路構成図であ
る。

【図３】メモリセルに２値のデータを記憶する場合と、
４値のデータを記憶する場合のしきい値の分布を示す説
明図である。

【図４】実施例のフラッシュメモリにおけるステータス
レジスタの内容の出力タイミングを示すタイミングチャ
ートである。

【図５】実施例のフラッシュメモリにおける書込み処理
およびステータスレジスタの各ビットの具体的な設定の
手順を示すフローチャートである。

【図６】図５のフローチャートに従った書込み処理にお
けるメモリセルしきい値の変化とベリファイ電圧との関
係を示す説明図である。

【図７】図１のフラッシュメモリにおける書込み処理お
よびステータスレジスタの各ビットの具体的な設定の手
順の第２実施例を示すフローチャートである。

【図８】図１のフラッシュメモリにおいて２値のデータ
を書き込む場合における書込み処理およびステータスレ
ジスタの各ビットの具体的な設定の手順を示すフローチ
ャートである。

【図９】図１のフラッシュメモリにおける書込み処理お
よびステータスレジスタの各ビットの具体的な設定の手
順の第３実施例を示すフローチャートである。

【図１０】消去によりメモリセルのしきい値を上げ書込
みによりメモリセルのしきい値を下げる方式のフラッシ
ュメモリにおけるしきい値の変化とベリファイ電圧との
関係を示す説明図である。

【符号の説明】

１０メモリアレイ１１センスラッチ１２ａ，１２ｂデータラッチ１３ａ，１３ｂＸデコーダ２１データ変換回路２２内部電源回路２３ａ，２３ｂメインアンプ回路２４入力バッファ回路２５出力バッファ回路２６アドレスバッファ回路２７アドレスカウンタ２８入出力切換えスイッチ２９Ｒ／Ｂ信号出力バッファ３０制御回路

Claims

【特許請求の範囲】

【請求項１】選択されたメモリセルに所定の電圧を印
加することでしきい値を変化させしきい値の相違により
情報を記憶する複数のメモリセルと、チップの内部状態
を示すステータスレジスタと、を備えた不揮発性半導体
記憶装置において、上記ステータスレジスタは、チップの外部からアクセス
が可能か否かを示す第１のビットと、書込みが正常に終
了したか否かを示す第２のビットと、再度書込みを実行
することで正常に書込みが行なえる可能性があるか否か
を示す第３のビットとを有し、これらのビットの状態は
チップの外部端子へ出力可能に構成されていることを特
徴とする不揮発性半導体記憶装置。
【請求項２】上記メモリセルへの書込みは、選択され
たメモリセルのしきい値を一旦消去状態にしてから書込
み情報に応じて書込み状態に対応したしきい値に変化さ
せることで行なわれ、上記第３のビットは上記書込み状
態に対応したしきい値に変化されたメモリセルのしきい
値が所定の電圧範囲を超えている場合にエラーを示す状
態に設定されることを特徴とする請求項１に記載の不揮
発性半導体記憶装置。
【請求項３】上記第３のビットは、選択されたメモリ
セルに対する書込み処理が所定回数以上行なわれても上
記書込み状態に対応したしきい値に変化されたメモリセ
ルのしきい値が所定の電圧範囲を超えている場合にエラ
ーを示す状態に設定されることを特徴とする請求項２に
記載の不揮発性半導体記憶装置。
【請求項４】上記第２のビットは、選択されたメモリ
セルのしきい値を一旦消去状態にされた直後に行なわれ
るベリファイ読み出しにより所定の電圧範囲を超えてい
た場合にエラーを示す状態に設定されることを特徴とす
る請求項２、３または４に記載の不揮発性半導体記憶装
置。
【請求項５】上記ステータスレジスタは、上記書込み
状態に対応したしきい値に変化されたメモリセルのしき
い値が所定の電圧範囲の上限値または下限値を超えてい
る否かを示す第４のビットを有することを特徴とする請
求項１、２、３または４に記載の不揮発性半導体記憶装
置。
【請求項６】上記メモリセルは、しきい値に応じて３
値以上の情報を記憶するように構成され、上記第４のビ
ットはそれぞれの値に対応した所定の電圧範囲を超えて
いるか否かを示す複数のビットからなることを特徴とす
る請求項５に記載の不揮発性半導体記憶装置。
【請求項７】上記ステータスレジスタの内容は、チッ
プの外部から供給される複数の制御信号が所定の組合せ
にされたときに、上記外部端子へ出力されるように構成
されていることを特徴とする請求項１に記載の不揮発性
半導体記憶装置。
【請求項８】上記ステータスレジスタの第１のビット
の状態は、チップに設けられた専用の外部端子へ常時出
力されるように構成されていることを特徴とする請求項
１、２、３、４、５、６または７に記載の不揮発性半導
体記憶装置。
【請求項９】上記ステータスレジスタの内容は、チッ
プの外部から供給される書込み情報の入力と共通化され
た外部端子へ出力されるように構成されていることを特
徴とする請求項１、２、３、４、５、６、７または８に
記載の不揮発性半導体記憶装置。
【請求項１０】上記ステータスレジスタの内容は、チ
ップの外部から供給される書込みアドレスの入力と共通
化された外部端子へ出力されるように構成されているこ
とを特徴とする請求項９に記載の不揮発性半導体記憶装
置。
【請求項１１】外部から供給されるコマンドコードに
基づいて内部回路に対する制御信号を形成して上記コマ
ンドコードに対応する処理を行なう制御回路を備え、上
記ステータスレジスタは上記制御回路に設けられている
ことを特徴とする請求項１、２、３、４、５、６、７、
８、９または１０に記載の不揮発性半導体記憶装置。
【請求項１２】選択されたメモリセルに所定の電圧を
印加することでしきい値を変化させしきい値の相違によ
り情報を記憶する複数のメモリセルと、チップの内部状
態を示すステータスレジスタと、を備えた不揮発性不揮
発性半導体記憶装置において、上記メモリセルへの書込みは、選択されたメモリセルの
しきい値を一旦消去状態にしてから書込み情報に応じて
書込み状態に対応したしきい値に変化させることで行な
い、上記消去状態に対応したしきい値に変化させた後に選択
メモリセルのしきい値が所定の電圧範囲を超えているか
否か判定し、範囲を超えている場合に上記ステータスレ
ジスタの第１のビットにエラーを示す状態を設定し、上記書込み情報に応じて書込み状態に対応したしきい値
に変化させた後に選択メモリセルのしきい値が所定の電
圧範囲の上限値（または下限値）を超えているか否か判
定し、範囲を超えている場合に上記ステータスレジスタ
の第２のビットにエラーを示す状態を設定し、上記判定後に選択メモリセルのしきい値が所定の電圧範
囲の下限値（または上限値）を超えているか否か判定
し、範囲を超えている場合に上記ステータスレジスタの
第３のビットにエラーを示す状態を設定し、選択メモリセルのしきい値が所定の電圧範囲の下限値
（または上限値）を超えていた場合に再度書込み処理を
行ない、再書込みによっても選択メモリセルのしきい値
が所定の電圧範囲の下限値（または上限値）を超えてい
た場合に上記ステータスレジスタの第４のビットにエラ
ーを示す状態を設定することを特徴とする不揮発性半導
体記憶装置における内部状態制御方法。
【請求項１３】上記ステータスレジスタは、チップの
外部からアクセスが可能か否かを示す第５のビットを有
し、上記書込み処理の開始の際に上記第５のビットをチップ
の外部からのアクセスを禁止する状態に設定し、上記書
込み処理および第１〜第４のビットの設定終了後に上記
第５のビットをチップの外部からのアクセスを許可する
状態に設定するとともに、上記第５のビットの状態は常
時専用の外部端子へ出力することを特徴とする請求項１
２に記載の不揮発性半導体記憶装置における内部状態制
御方法。