JP4503142B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、記憶内容の読み出しテストを比較的簡単に実行可能な半導体記憶装置に関し、特に電気的に書き込み／消去可能なフラッシュメモリ等の不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
一般に、メモリの生産コストは、ウェハプロセス、アセンブリ、及びテストそれぞれに要するコストの総計となる。上記コストのうち、テスト（に要する）コストは、１台のテスタで単位時間当たり何個のチップをテストできるかに依存する。したがって、テストコストを下げてより安価なメモリを生産するためには、大容量化によってメモリの記憶容量が２〜４倍に増加しても、メモリの記憶容量の増加に対するテスト時間の長期化を最小限に抑えることが要求される。
【０００３】
メモリのテスト時間を短縮するためには、
(1)書き込み、読み出し等の動作時間の高速化
(2)より不良検出能力の高いテストパターンの開発
(3)より高速に書き込み／読み出しを行うことのできるテストモード開発
が上げられる。
【０００４】
(1)については、製品に対する高速化の要求が高まっているため、微細化によるトランジスタ性能の向上と負荷容量の低下により、テスト時間短縮のために格別の工夫をしなくとも比較的簡単に実現される傾向にある。
【０００５】
(2)に関して、不良検出能力の高いテストパターンとして、様々なテストパターンが考えられているが、代表的なものにチェッカボードパターンがある。
【０００６】
図９５はチェッカボードパターンの例を示す説明図であり、図９５は１ビット／セル（２値）のチェッカボードパターンを示している。
【０００７】
図９５に示すように、チェッカボードパターンＣＨＫ２は、隣り合うビット同士が常に“０”と“１”の関係になるようにした、繰り返し周期が２ビットのテストパターンであり、このチェッカボードパターンＣＨＫ２によってワード線のオープン（断線）及びショート、ビット線のオープン及びショート、フラッシュメモリに代表される不揮発性半導体記憶装置ならばフローティングゲート同士のショート不良を検出することができる。
【０００８】
図９６は２ビット／セル（４値）のチェッカボードパターンＣＨＫ４を示す説明図である。同図に示すように、図９５で示したチェッカボードパターンＣＨＫ２を応用して、多値記憶である４値（２ビット／セル）に対応すべく、４ビットの繰り返し周期ごとに２ビットのビットパターンＣＨＫ４−Ａ〜ＣＨＫ４−Ｄが繰り返される。
【０００９】
図９７は３ビット／セル（８値）のチェッカボードパターンＣＨＫ８を示す説明図である。同図に示すように、多値記憶である８値（３ビット／セル）に対応すべく、８ビットの繰り返し周期ごとに３ビットのビットパターンが繰り返される。
【００１０】
チェッカボードパターンＣＨＫ４及びチェッカボードパターンＣＨＫ８では、チェッカボードパターンＣＨＫ２の不良モード検出に加えて、同一ワード線及び同一ビット線内で全ての多値データの書き込み及び読み出しが可能か否かを検出することができる。
【００１１】
(3)に関しても様々な方法が考えられているが、一般にテストモードをチップ内部に組み込むと、組み込んだ回路によってチップ面積が増大する傾向にあり、このとこはウェハプロセスに要するコストを増大させることになる。よってテストモードをチップ内に組み込む場合はトータルの生産コストが最小になるように留意する必要がある。
【００１２】
次に、フラッシュメモリの製品動向、開発動向について述べる。
ＥＰＲＯＭ（電気的に書き込み可能な不揮発性半導体記憶装置）の代替としてコード記憶用から普及し始めたフラッシュメモリであるが、近年、コード記憶用フラッシュメモリよりも大容量なデータ記憶用フラッシュメモリが普及し始めている。このデータ記憶用フラッシュメモリは、ランダムに書き込み及び読み出しを行う場合は、コード記憶用フラッシュメモリより低速動作となってしまうが、シーケンシャルに書き込み及び読み出しを行う場合はコード記憶用フラッシュメモリよりも高速動作が可能な特徴を有している。このデータ記憶用フラッシュメモリは、加工パターンの微細化と、１メモリセルに多ビットのデータを記憶する多値化技術により、ＤＲＡＭを上回る勢いで大容量化が進んでいる。
【００１３】
【発明が解決しようとする課題】
次に、フラッシュメモリに対するテスト時間について述べる。
コード記憶用フラッシュメモリでは、書き込みに対して遙かに読み出しが高速に行える構成であるため、全体のテスト時間に対する読み出しテストの時間はほとんど無視できるものであった。しかしながら、データ記憶用フラッシュメモリでは、コード記憶用フラッシュメモリよりも書き込みを高速化しており大容量であるため、読み出しテストに要する時間はテスト時間全体に対して無視できない時間となっている。
【００１４】
例えば、２５６Ｍビットのフラッシュメモリでは、２Ｋバイトの書き込み／読み出し単位（以降、「セクタ」と称する。）が１６Ｋ存在する構成、すなわち１６Ｋセクタ構成となっている。セクタ毎の読み出しの頭出し（以降、「１ｓｔアクセス」と称する。）に約５０μｓ、その後の１バイト毎のデータ転送に５０ｎｓ要する。
【００１５】
したがって、２５６Ｍビットのフラッシュメモリの全領域の読み出しテストを行うためには、約２．５ｓ（（５０μｓ＋５０ｎｓ×２Ｋbyte）・１６Ｋsector）必要となる。
【００１６】
さらに、ウェハ状態のプロービング検査段階では、プローブ針の抵抗及び容量とプローブカードの抵抗及び容量のために、製品スペックの２ｎｄアクセス５０ｎｓでの読み出しテストは困難であり、さらにテスト時間を要してしまう。
【００１７】
フラッシュメモリでは、自動書き込み／消去機能を有したものが一般的になっている。この自動書き込み機能とはＥＥＰＲＯＭ内部の論理回路（以下、「制御回路」と称する。）に従い、書き込みパルス印加動作と、書き込みを行う対象メモリセルに所望のデータの書き込み（または消去）が行えたか否かを判定する動作（以下、「ベリファイ動作」と称する。）を繰り返し、対象メモリセルすべてが所望のデータを記憶していると判定された時点で、書き込みパルス印加動作とベリファイ動作の繰り返しを終了し、ＥＥＰＲＯＭ外部に書き込み（または消去）が完了したことを知らせる信号を出力する機能である。
【００１８】
「対象メモリセルすべての記憶内容が所望のデータであるか否か」を判定するために、全ラッチ判定回路（以下、「ＡＬＬ判定回路」と称する。）が設けられる。ＡＬＬ判定回路はメモリセルの読み出し結果を格納するために設けられたセンスラッチ群におけるセンスラッチの全てが“１”または“０”であることを判定する回路である。
【００１９】
図９８は従来のＡＬＬ判定回路及びその周辺の概略を示すブロック図である。本明細書中ではメモリセルに“１”を書き込む場合を「書き込み」、“０”を書き込む場合を「消去」とする。また、図９８において左側のメモリセル群３１をＬマット３１、右側のメモリセル群３２をＲマット３２と称して説明する。
【００２０】
図９８に示すように、Ｌマット３１，Ｒマット３２間にセンスラッチ群３３が介挿され、センスラッチ群３３はＬマット３１あるいはＲマット３２とセクタ単位でデータの授受を行う。センスラッチ群３３のラッチデータはＡＬＬ判定回路３４に出力される。
【００２１】
ＡＬＬ判定回路３４は、外部の制御用ＣＰＵ３５より制御信号ＬorＲ、０or１、ＥＮＡＢＬＥを受け、判定結果ＡＬＬ３４を制御用ＣＰＵ３５に出力する。ＬorＲの“０”／“１”によってＬマット３１／Ｒマット３２からの読み出しが指示され、０or１の“０”／“１”によって書き込みベリファイ／消去ベリファイが指示され、ＥＮＡＢＬＥの“０”／“１”によってＡＬＬ判定回路３４の非活性／活性が指示される。
【００２２】
図９９〜図１０２は従来のＡＬＬ判定回路の動作原理を示す説明図である。ここでは、ＡＬＬ判定回路がセンスラッチの全てが“０”であることを判定する機能を有しているとする。
【００２３】
図９９〜図１０２に示すように、Ｌマット３１，Ｒマット３２間にセンスラッチ群３３が介挿され、センスラッチ群３３の各ラッチＬ３３のノードＮ１１及びＮ１２はそれぞれＬマット３１及びＲマット３２に１メモリセル単位で接続される。各ラッチＬ３３のノードＮ１１とノードＮ１２とは論理的反転関係となるように構成される。なお、Ｌマット３１を挟んでセンスラッチ群３３と反対側にデータラッチ群３６が設けられ、Ｒマット３２を挟んでセンスラッチ群３３と反対側にデータラッチ群３７が設けられる。
【００２４】
まず、初期設定としてＥＮＡＢＬＥを“１”にしてＡＬＬ判定回路３４を活性状態にする。
【００２５】
そして、図９９に示すように、Ｌマット３１に対して書き込みベリファイを行うときは、ＬorＲ＝“０”（Ｌ）、０or１＝“１”に設定することにより、Ｌマット３１から得られる読み出しデータがセンスラッチ群３３の各ラッチＬ３３にラッチされる。Ｌマット３１に正常に“１”が書き込まれておれば、センスラッチ群３３の全ラッチＬ３３のノードＮ１１が“１”、ノードＮ１２が“０”となる。
【００２６】
したがって、センスラッチ群３３における全てのラッチＬ３３のノードＮ１２の状態（全て“０”であるか）をＡＬＬ判定回路で判定（Ｒ側センスラッチ判定）することにより、Ｌマット書き込みベリファイを実行することができる。
【００２７】
同様にして、図１００に示すように、Ｌマット３１に対して消去ベリファイを行うときは、ＬorＲ＝“０”、０or１＝“０”に設定して行う。Ｌマット３１に正常に“０”が書き込まれておれば、センスラッチ群３３の全ラッチＬ３３のノードＮ１１が“０”、ノードＮ１２が“１”となる。
【００２８】
したがって、センスラッチ群３３における全てのラッチＬ３３のノードＮ１１の状態をＡＬＬ判定回路で判定（Ｌ側センスラッチ判定）することにより、Ｌマット消去ベリファイを実行することができる。
【００２９】
図１０１に示すように、Ｒマット３２に対して書き込みベリファイを行うときは、ＬorＲ＝“１”（Ｒ）、０or１＝“１”に設定することにより、Ｒマット３２から得られる読み出しデータがセンスラッチ群３３の各ラッチＬ３３にラッチされる。Ｒマット３２に正常に“１”が書き込まれておれば、センスラッチ群３３の全ラッチＬ３３のノードＮ１２が“１”、ノードＮ１１が“０”となる。
【００３０】
したがって、センスラッチ群３３における全てのラッチＬ３３のノードＮ１１の状態をＡＬＬ判定回路で判定（Ｌ側センスラッチ判定）することにより、Ｒマット書き込みベリファイを実行することができる。
【００３１】
同様にして、図１０２に示すように、Ｒマット３２に対して消去ベリファイを行うときは、ＬorＲ＝“１”、０or１＝“０”に設定して行える。Ｒマット３２に正常に“０”が書き込まれておれば、センスラッチ群３３の全ラッチＬ３３のノードＮ１２が“０”、ノードＮ１１が“１”となる。
【００３２】
したがって、センスラッチ群３３における全てのラッチＬ３３のノードＮ１２の状態をＡＬＬ判定回路で判定（Ｒ側センスラッチ判定）することにより、Ｒマット消去ベリファイを実行することができる。
【００３３】
なお、ＡＬＬ判定回路がＲ側及びＬ側センスラッチ判定のうち、いずれのセンスラッチ判定を行うかは、論理式｛（ＬorＲ）ＸＯＲ（０or１）｝に基づき、“１”の場合にＲラッチセンス判定、“０”の場合にＬ側センスラッチ判定を行うようにすればよい。
【００３４】
このように、セクタ内の全メモリセルが“０”であるか否かを判定するＡＬＬ判定回路の判定結果に基づくことにより、データの入出力ピンから各ビットの読み出しデータを出力することなく、書き込みベリファイ及び消去ベリファイ動作が実行できる。
【００３５】
この場合、１セクタ辺り、通常の読み出しでは約１５０μｓ（５０μｓ＋５０ｎｓ・２Ｋｂｙｔｅ）要していた時間を、５０μｓ＋α（α＜１μｓ）で行うことができるため、読み出しテスト時間を約１／３に短縮することができる。
【００３６】
しかしながら、この場合、セクタ内の書き込みデータは全て同一データであることが前提であるため、不良検出能力の高い、チェッカボードパターンＣＨＫ２，ＣＨＫ４あるいはＣＨＫ８等のチェッカボードパターンによるテストの読み出しには使用てきないという問題点があった。
【００３７】
この発明は上記問題点を解決するためになされたもので、回路面積を増大させず、比較的複雑なテストパターンによる高速な読み出しテストが実行可能な半導体記憶装置を得ることを目的とする。
【００３８】
【課題を解決するための手段】
この発明に係る請求項１記載の半導体記憶装置は、各々がＮ値（Ｎ≧２）の情報を記憶可能な複数のメモリセルと、テスト用読み出し動作時に、前記複数のメモリセルのうち所定数のメモリセルから所定数の読み出しデータを読み出すデータ読み出し手段と、前記テスト用読み出し動作時に、前記所定数の読み出しデータをＫ個（Ｋ≧２）のグループに分類し、前記Ｋ個のグループそれぞれにおける前記読み出しデータが全て同一であるか否かに基づき判定結果を出力する判定手段とを備え、前記Ｋ個はＮ個を含み、前記複数のメモリセルは第１及び第２の方向によって規定されるマトリクス状に配置されたメモリセルを含み、前記所定数のメモリセルは前記第２の方向の位置が同一で、前記第１の方向にそって直列に配置されたメモリセルを含み、前記判定手段は、前記所定数のメモリセルが前記第２の方向に沿って前記Ｎ個間隔で同一のグループに分類されるように、前記所定数の読み出しデータを分類する。
【００４０】
また、請求項２の発明は、請求項１記載の半導体記憶装置であって、前記Ｎ値は、２m（ｍ≧１）値を含む。
【００４１】
また、請求項３の発明は、請求項１あるいは請求項２に記載の半導体記憶装置であって、前記判定手段は、前記所定数の読み出しデータをセンスして記憶するセンス記憶手段と、前記センス記憶手段の記憶内容に基づき、前記Ｋ個のグループそれぞれにおける前記読み出しデータが全て同一であるか否かを判定して前記判定結果を出力する判定結果出力手段とを含む。
【００４２】
また、請求項４の発明は、各々がＮ値（Ｎ≧２）の情報を記憶可能な複数のメモリセルと、テスト用読み出し動作時に、前記複数のメモリセルのうち所定数のメモリセルから所定数の読み出しデータを読み出すデータ読み出し手段と、前記テスト用読み出し動作時に、前記所定数の読み出しデータをＫ個（Ｋ≧２）のグループに分類し、前記Ｋ個のグループそれぞれにおける前記読み出しデータが全て同一であるか否かに基づき判定結果を出力する判定手段とを備え、前記Ｎ値は３値以上の多値を含み、前記テスト用読み出し動作は読み出し条件が異なる第１〜第Ｌ（Ｌ≧２）の部分テスト用読み出し動作を含み、前記読み出しデータは第１〜第Ｌの１ビット読み出しデータを含み、前記データ読み出し手段は、前記第１〜第Ｌの部分テスト用読み出し動作実行時に前記所定数の前記第１〜第Ｌの１ビット読み出しデータをそれぞれ読み出し、前記判定結果は第１〜第Ｌの部分判定結果を含み、前記判定手段は、第ｉ（ｉ＝１〜Ｌ）の前記部分テスト用読み出し動作時に、前記Ｋ個のグループそれぞれにおける第ｉの前記１ビット読み出しデータが全て同一であるか否かに基づき第ｉの前記部分判定結果を出力する。
【００４３】
また、請求項５の発明は、各々がＮ値（Ｎ≧２）の情報を記憶可能な複数のメモリセルと、テスト用読み出し動作時に、前記複数のメモリセルのうち所定数のメモリセルから所定数の読み出しデータを読み出すデータ読み出し手段と、前記所定数の期待値データを記憶する期待値記憶手段と、前記テスト用読み出し動作時に、前記所定数の前記読み出しデータと前記所定数の前記期待値データとの比較結果に基づき判定結果を出力する判定手段とを備え、前記判定手段は、前記所定数の読み出しデータをセンスして記憶するセンス記憶手段と、前記センス記憶手段の記憶内容と前記で期待値記憶手段との記憶内容の比較結果に基づき、前記判定結果を出力する判定結果出力手段とを含み、前記Ｎ値は３値以上の多値を含み、前記テスト用読み出し動作は読み出し条件が異なる第１〜第Ｌ（Ｌ≧２）の部分テスト用読み出し動作を含み、前記読み出しデータは第１〜第Ｌの１ビット読み出しデータを含み、前記期待値データは第１〜第Ｌの１ビット期待値データを含み、前記データ読み出し手段は、前記第１〜第Ｌの部分テスト用読み出し動作実行毎に前記所定数の前記第１〜第Ｌの１ビット読み出しデータをそれぞれ読み出し、前記判定結果は第１〜第Ｌの部分判定結果を含み、前記判定手段は、第ｉ（ｉ＝１〜Ｌ）の前記部分テスト用読み出し動作時に、前記所定数の第ｉの前記１ビット読み出しデータと前記所定数の前記第ｉの１ビット期待値データとの比較結果に基づき第ｉの前記部分判定結果を出力し、前記所定数の前記第２〜第Ｌの１ビット期待値データはそれぞれ、前記期待値記憶手段及び前記センス記憶手段それぞれの記憶内容に基づき前記所定数の前記第１〜第（Ｌ−１）の１ビット期待値データを変更して得られる。
【００４６】
さらに、請求項６の発明は、請求項５記載の半導体記憶装置であって、前記期待値記憶手段は、前記複数のメモリセルと外部との間のデータ授受の際にデータを一時記憶するデータ記憶手段を含む。
【００４７】
【発明の実施の形態】
＜＜実施の形態１＞＞
＜全体構成＞
図１はこの発明の実施の形態１であるフラッシュメモリの全体構成を示すブロック図である。なお、本発明では読み出し動作が特徴であるため、以下では読み出し動作に関連部分を中心に説明する。
【００４８】
同図に示すように、メモリセルアレイ１１，１２間にＹデコーダ・センスラッチ群３（以降、単に「センスラッチ群３」と称す。）が介挿される。メモリセルアレイ１１，１２はそれぞれマトリクス状に配置された、フラッシュメモリ構造の複数のメモリセルから構成される。
【００４９】
メモリセルアレイ１１に対しセンスラッチ群３と反対側の形成領域にＹデコーダ・データラッチ群１（以降、単に「データラッチ群１」と称する。）が設けられ、メモリセルアレイ１２に対しセンスラッチ群３と反対側の形成領域にＹデコーダ・データラッチ群２（以降、単に「データラッチ群２」と称する。）が設けられる。
【００５０】
メモリセルアレイ１１，１２はそれぞれＸ方向及びＹ方向で規定されるマトリクス状に配置された複数のメモリセルによって構成され、Ｘ方向に沿って複数のワード線が設けられ、Ｙ方向に沿って複数のビット線が設けられる。
【００５１】
メモリセルアレイ１１及び１２はそれぞれＸデコーダ２１及び２２によってワード線の選択が行われ、選択されたワード線に接続されるセクタ単位のメモリセルとセンスラッチ群３との間でデータの授受が可能となる。なお、メモリセルアレイ１１，１２において選択されたセクタ単位のメモリセルはＹ方向の位置が同一でＸ方向に直列に接続された所定数のメモリセルとなる。
【００５２】
センスラッチ群３はデータラッチ群１，２及びメモリセルアレイ１１，１２それぞれと間でデータの授受が可能である。したがって、センスラッチ群３は、読み出し時にメモリセルアレイ１１あるいは１２から選択されたセクタ単位のメモリセルから読み出しデータをセンスしてラッチし、データラッチ群１あるいはデータラッチ群２に転送することができる。なお、センスラッチ群３のＹデコード機能は不良メモリ救済用にもたされているが、本発明との関連性は希薄であるため説明は省略する。
【００５３】
データラッチ群１，２はそれぞれセンスラッチ群３との間でセクタ単位のデータの授受が可能であり、自身のＹデコード結果に基づきラッチしたラッチデータを選択的に入出力バッファ８に出力したり、センスラッチ群３に出力したりする。したがって、データラッチ群１，２は、読み出し時にセンスラッチ群３から得たデータをＹデコード結果に基づき選択的に入出力バッファ８に出力する。
【００５４】
ＡＬＬ判定回路５Ａは、制御用ＣＰＵ６の制御下で、センスラッチ群３のラッチデータに基づき、後に詳述するベリファイ判定処理を実行することによりベリファイ結果を得、その判定結果ＡＬＬ５を制御用ＣＰＵ６及び入出力バッファ８に出力する。
【００５５】
Ｘデコーダ２１，２２はアドレスデコーダ９より得られるＸアドレスのデコード結果に基づきメモリセルアレイ１１，１２からワード線を選択する。
【００５６】
アドレスデコーダ９は入出力バッファ８を介して得られるアドレスをデコードしてＸアドレスをＸデコーダ２１，２２に出力し、Ｙアドレスをデータラッチ群１，２及びセンスラッチ群３内のＹデコード部に出力する。
【００５７】
コマンドデコーダ７は入出力バッファ８を介して得られるコマンドをデコードしてデコード結果を制御用ＣＰＵ６に出力する。
【００５８】
制御用ＣＰＵ６はコマンドデコーダ７のデコード結果あるいはＡＬＬ判定回路５Ａの判定結果ＡＬＬ５に基づき、Ｘデコーダ２１，２２、データラッチ群１，２、センスラッチ群３及びＡＬＬ判定回路５Ａを制御する。また、制御用ＣＰＵ６は判定結果ＡＬＬ５に基づく情報をステータスレジスタ１６に格納し、入出力バッファ８を介して外部に出力することもできる。
【００５９】
入出力バッファ８は外部入出力ピン群１０との間でデータの授受を行い、外部入出力ピン群１０にはチップイネーブル信号バーＣＥ、ベリファイ動作等の完了の有無を示すＲＥＡＤＹ／ＢＵＳＹ信号、データ信号ＤＡＴＡ、制御信号ＣＭＤ等の授受を行う入出ピン等が含まれる。入出力バッファ８は判定結果ＡＬＬ５を外部入出力ピン群１０の一部を利用して外部に出力することもできる。
【００６０】
＜通常読み出し動作＞
図１で示した実施の形態１のフラッシュメモリのメモリセルアレイ１１，１２内の複数のメモリセルはそれぞれ４値記憶が可能であり、３回の部分読み出し動作である第１〜第３の読み出しＲＥＡＤ１〜ＲＥＡＤ３を実行することによって通常の読み出し動作が実行される。
【００６１】
図２は実施の形態１のフラッシュメモリの読み出し方法を示す説明図である。同図に示すように、第１の読み出しＲＥＡＤ１ではワード線電圧ＶＷＬを３．０Ｖにしてワード線の選択を行い、第２の読み出しＲＥＡＤ２ではワード線電圧ＶＷＬを４．０Ｖにしてワード線の選択を行い、第３の読み出しＲＥＡＤ３ではワード線電圧ＶＷＬを２．０Ｖにしてワード線の選択を行う。
【００６２】
図３〜図７は実施の形態１の読み出し原理を示す説明図である。これらの図において、データラッチ群１，２及びセンスラッチ群３はそれぞれ４個の１ビット記憶用ラッチＬ１，Ｌ３及びＬ２を有している。
【００６３】
ラッチＬ１，Ｌ３はメモリセルアレイ１１上のビット線に対応して設けられ、ラッチＬ２，Ｌ３はメモリセルアレイ１２上のビット線に対応して設けられる。なお、説明の都合上、４個のラッチＬ１，Ｌ３及びＬ２を図示しているが、実際にはセクタ単位であるビット線数分存在する。
【００６４】
また、図３〜図５に示すように、データラッチ群１，センスラッチ群３及びデータラッチ群２の各ラッチＬ１，Ｌ３及びＬ２に対応する、４個の選択メモリセルはそれぞれ図の上部から、“０１”，“００”，“１０”及び“１１”で書き込まれていると仮定する。また、センスラッチ群３のラッチＬ３の左側のノードＮ１がラッチＬ１と接続され、右側のノードＮ２がラッチＬ２と接続される。ラッチＬ３の左側の数字がノードＮ１の状態、右側の数字がノードＮ２の状態を示している。
【００６５】
まず、第１の読み出しＲＥＡＤ１を行い、図３に示すように、メモリセルアレイ１２内の選択メモリセルからビット線上に得られる１ビット読み出しデータ（“１”，“１”，“０”，“０”）をセンスラッチ群３によりセンスしてラッチする。続いて、センスラッチ群３のラッチデータをデータラッチ群１にデータ転送する（転送処理）。この際、データラッチ群１に（“１”，“１”，“０”，“０”）が反転した（“０”，“０”，“１”，“１”）がラッチされる。
【００６６】
次に、第２の読み出しＲＥＡＤ２を行い、図４に示すように、メモリセルアレイ１２内の選択メモリセルの１ビット読み出しデータ（“１”，“０”，“０”，“０”）をセンスラッチ群３によりセンスしてラッチする。次に、センスラッチ群３のラッチデータをデータラッチ群１に転送する（転送処理）。
【００６７】
そして、第３の読み出しＲＥＡＤ３を行い、図５に示すように、１ビット読み出しデータ（“１”，“１”，“１”，“０”）をセンスラッチ群３でラッチする。
【００６８】
その後、センスラッチ群３のラッチデータをメモリセルアレイ１２のビット線上にラッチデータを転送し（転送処理）、データラッチ群２のラッチデータの反転データをメモリセルアレイ１２のビット線上に転送する（反転転送処理）ことにより演算処理を実行する。
【００６９】
その結果、図６に示すように、センスラッチ群３及びデータラッチ群１双方から“１”が転送されたビット線のみが“１”となり、他のビット線が“０”となる。
【００７０】
そして、メモリセルアレイ１２のビット線上のデータをデータラッチ群２に転送することにより、ビット線上のデータがデータラッチ群２にラッチされる。
【００７１】
そして、データラッチ群１のラッチデータとデータラッチ群２のラッチデータの反転データをそれぞれ出力する出力処理を実行することにより、データラッチ群１のラッチデータを上位ビット、データラッチ群２のラッチデータの反転データを下位ビットとした２ビットの４値データ（“０１”，“００”，“１０”，“１１”）を出力することができる。
【００７２】
なお、図１０〜図１９では、メモリセルアレイ１２からの読み出し動作を示したが、データラッチ群１とデータラッチ群２との役割を逆にして上記読み出し動作を行うことにより、メモリセルアレイ１１からの読み出し動作を行うことができる。
【００７３】
図８は第１〜第３の読み出しＲＥＡＤ１〜ＲＥＡＤ３の実行によってセンスラッチ群３にラッチされる値を示した説明図である。同図に示すように、選択メモリセルの記憶データが“１１”の場合は第１〜第３の読み出しＲＥＡＤ１〜ＲＥＡＤ３の実行時に“０”，“０”，“０”でラッチされ、選択メモリセルの記憶データが“１０”の場合は第１〜第３の読み出しＲＥＡＤ１〜ＲＥＡＤ３の実行時に“０”，“０”，“１”でラッチされ、選択メモリセルの記憶データが“００”の場合は第１〜第３の読み出しＲＥＡＤ１〜ＲＥＡＤ３の実行時に“１”，“０”，“１”でラッチされ、選択メモリセルの記憶データが“０１”の場合は第１〜第３の読み出しＲＥＡＤ１〜ＲＥＡＤ３の実行時に“１”，“１”，“１”でラッチされる。
【００７４】
＜テスト用読み出し動作＞
図９は実施の形態１のＡＬＬ判定回路及びその周辺を示す回路図である。図９に示すように、メモリセルアレイ（Ｌマット）１１，メモリセルアレイ（Ｒマット）１２間にセンスラッチ群３が介挿され、センスラッチ群３はメモリセルアレイ１１あるいはメモリセルアレイ１２とデータの授受を行う。センスラッチ群３のラッチデータはＡＬＬ判定回路５Ａに出力される。
【００７５】
ＡＬＬ判定回路５Ａは、外部の制御用ＣＰＵ６より制御信号ＥＮＡＢＬＥを受け、判定結果ＡＬＬ５を制御用ＣＰＵ６及び入出力バッファ８に出力する。ＥＮＡＢＬＥの“０”／“１”によってＡＬＬ判定回路５Ａの非活性／活性が指示される。
【００７６】
図１０〜図１５はテスト用読み出し動作の動作原理を示す説明図である。図１０〜図１５に示すように、センスラッチ群３内に隣接して直列に配置された４個のラッチＬ３のノードＮ１１対応してＮＭＯＳトランジスタＱＬ０〜ＱＬ３のゲートが接続され、４個のラッチＬ３のノードＮ２に対応してＮＭＯＳトランジスタＱＲ０〜ＱＲ３のゲートが接続される。
【００７７】
そして、センスラッチ群３のラッチデータに対応して、ノードＮ１１側に判定結果線ＣＨＫ０Ｌ〜ＣＨＫ３Ｌを設け、ノードＮ２側に判定結果線ＣＨＫ０Ｒ〜ＣＨＫ３Ｒ設けられる。判定結果線ＣＨＫ０Ｌ〜ＣＨＫ３Ｌには複数（図中では３個）のＮＭＯＳトランジスタＱＬ０〜ＱＬ３のドレインがそれぞれ共通に接続され、判定結果線ＣＨＫ０Ｒ〜ＣＨＫ３Ｒには複数（図中では３個）のＮＭＯＳトランジスタＱＲ０〜ＱＲ３のドレインがそれぞれ共通に接続される。なお、ＮＭＯＳトランジスタＱＬ０〜ＱＬ３及びＱＲ０〜ＱＲ３のソースは接地される。
【００７８】
すなわち、センスラッチ群３のラッチＬ３のノードＮ１は４個おきにＮＭＯＳトランジスタＱＬｉ（ｉ＝０〜３のいずれか）のゲートに接続され、ノードＮ２は４個おきにＮＭＯＳトランジスタＱＲｉのゲートに接続される。ＮＭＯＳトランジスタＱＬｉのドレインは判定結果線ＣＨＫｉＬに接続され、ソースは接地される。ＮＭＯＳトランジスタＱＲｉのドレインは判定結果線ＣＨＫｉＲに接続され、ソースは接地される。
【００７９】
そして、ＡＬＬ判定回路５Ａは、ＣＨＫ０Ｌ〜ＣＨＫ３Ｌより得られる判定結果信号ＡＬＬ０Ｌ〜ＡＬＬ３Ｌと、判定結果線ＣＨＫ０Ｒ〜ＣＨＫ３Ｒより得られ判定結果信号ＡＬＬ０Ｒ〜ＡＬＬ３Ｒとを判定結果ＡＬＬ５として出力する。
【００８０】
図１６はＡＬＬ判定回路５Ａの一部の詳細を示す回路図である。同図に示すように、ＡＬＬ判定回路５Ａは抵抗Ｒ１１ｉｊ（ｉ＝０〜３、ｊ＝ＲorＬ）、判定結果線ＣＨＫｉｊ、インバータＩ１１ｉｊ，Ｉ１２ｉｊ及びＮＭＯＳトランジスタＱｊｉから構成される。
【００８１】
前述したように、複数の選択トランジスタＱｊｉはセンスラッチ群３の複数のラッチＬ３に対して４個置きに設けられ、対応するラッチＬ３のノードＮＣ（ｊ＝Ｌの場合はＮ１、ｊ＝Ｒの場合はＮ２）にゲートが接続され、ドレインが判定結果線ＣＨＫｉｊに接続され、ソースは接地される。
【００８２】
判定結果線ＣＨＫｉｊは抵抗Ｒ１１ｉｊを介して電源に接続され、判定結果線ＣＨＫｉｊより得られる信号が、直列に接続されたインバータＩ１１ｉｊ，Ｉ１２ｉｊを介して判定結果ＡＬＬｉｊとして出力される。
【００８３】
このような構成のＡＬＬ判定回路５Ａは、選択トランジスタＱｊｉに対応するラッチＬ３のノードＮＣの値が全て“０”のとき判定結果ＡＬＬｉｊが“Ｈ”となり、少なくとも一つが“１”のとき“Ｌ”となることにより、選択トランジスタＱｊｉに対応するラッチＬ３のノードＮＣが全て“０”であるか否かを判定することができる。
【００８４】
そして、８本の判定結果線ＣＨＫｉｊより得られる判定結果ＡＬＬｉｊからなる判定結果ＡＬＬ５が入出力バッファ８に与えられ、最終的に入出力バッファ８の入出力信号線ＩＯ０〜ＩＯ７より得られる外部信号として外部に出力される。
【００８５】
ＡＬＬ判定回路５Ａを用いて行うテスト用読み出し動作においても、前述した通常読み出し動作と同様、部分読み出し動作である第１〜第３の読み出しＲＥＡＤ１〜ＲＥＡＤ３によって実行される。
【００８６】
なお、図１０〜図１５の例では、チェッカボードパターンＣＨＫ４のうち、図９６で示したビットパターンＣＨＫ４−Ａを読み出し期待値とする場合のテスト用読み出し動作について説明する。すなわち、ＮＭＯＳトランジスタＱＬ０〜ＱＬ３（ＱＲ０〜ＱＲ３）ゲートに接続されるノードＮ１（Ｎ２）を有するラッチＬ３に対応するメモリセルの期待値データをそれぞれ“０１”，“００”，“１０”，“１１”としたテスト用読み出し動作を説明する。
【００８７】
まず、第１の読み出しＲＥＡＤ１を行うと、図１０に示すように、正常時はセンスラッチ群３のラッチＬ３内に｛ＣＨＫ０Ｌ〜ＣＨＫ３Ｌ（ＣＨＫ０Ｒ〜ＣＨＫ３Ｒ）｝に対応して（“１”，“１”，“０”，“０”）となるラッチデータが格納される。なお、特に説明がない場合におけるラッチＬ３のラッチデータはノードＮ２側の値を意味する。
【００８８】
その結果、判定結果ＡＬＬ５の内容は図１１で示すようになり、データ出力としてＣ３Ｈが出力される。すなわち、第１の読み出しＲＥＡＤ１の実行時に入出力バッファ８からＣ３Ｈを示すデータ出力があると正常と判断される。
【００８９】
次に、第２の読み出しＲＥＡＤ２を行うと、図１２に示すように、正常時はセンスラッチ群３のラッチＬ３内の｛ＣＨＫ０Ｌ〜ＣＨＫ３Ｌ｝に対応して（“１”，“０”，“０”，“０”）となるラッチデータが格納される。
【００９０】
その結果、判定結果ＡＬＬ５の内容は図１３で示すようになり、データ出力としてＥ１Ｈが出力される。すなわち、第２の読み出しＲＥＡＤ２の実行時に入出力バッファ８からＥ１Ｈを示すデータ出力があると正常と判断される。
【００９１】
次に、第３の読み出しＲＥＡＤ３を行うと、図１４に示すように、正常時はセンスラッチ群３のラッチＬ３内に｛ＣＨＫ０Ｌ〜ＣＨＫ３Ｌ｝に対応して（“１”，“１”，“１”，“０”）となるラッチデータが格納される。
【００９２】
その結果、判定結果ＡＬＬ５の内容は図１５で示すようになり、データ出力として８７Ｈが出力される。すなわち、第３の読み出しＲＥＡＤ３の実行時に入出力バッファ８から８７Ｈを示すデータ出力があると正常と判断される。テスト用読み出し動作時は、メモリセルアレイ１１，１２からの読み出しデータはセンスラッチ群３でセンスしてラッチされるため、ＡＬＬ判定回路５Ａによる判定精度の向上を図ることができる。
【００９３】
図１７〜図２２はテスト用読み出し動作における読み出しエラー検出例を示す説明図である。
【００９４】
まず、第１の読み出しＲＥＡＤ１を行った結果、図１７に示すように、センスラッチ群３のラッチＬ３Ｅ１に誤って“１”がラッチされた場合、判定結果ＡＬＬ５の内容は図１８で示すようになり、データ出力として８３Ｈが出力される。すなわち、第１の読み出しＲＥＡＤ１の実行時に入出力バッファ８から８３Ｈを示すデータ出力がなされ、正常値Ｃ３Ｈと異なるため読み出しエラーと判断される。
【００９５】
次に、第２の読み出しＲＥＡＤ２を行った結果、図１９に示すように、センスラッチ群３のラッチＬ３Ｅ２に誤って“１”がラッチされた場合、判定結果ＡＬＬ５の内容は図２０で示すようになり、データ出力としてＣ１Ｈが出力される。すなわち、第２の読み出しＲＥＡＤ２の実行時に入出力バッファ８からＣ１Ｈを示すデータ出力がなされ、正常値Ｅ１Ｈと異なるため読み出しエラーと判断される。
【００９６】
次に、第３の読み出しＲＥＡＤ３を行った結果、図２１に示すように、センスラッチ群３のラッチＬ３Ｅ３に誤って“１”がラッチされた場合、判定結果ＡＬＬ５の内容は図２２で示すようになり、データ出力として０７Ｈが出力される。すなわち、第３の読み出しＲＥＡＤ３の実行時に入出力バッファ８から０７Ｈを示すデータ出力がなされ、正常値Ｅ８Ｈと異なるため読み出しエラーと判断される。
【００９７】
このように、読み出し不良が発生すると、テスト用読み出し動作の部分読み出し動作である第１〜第３の読み出しＲＥＡＤ１〜ＲＥＡＤ３の実行時における３回のデータ出力のうち少なくとも一つは正常値と異なるため、第１〜第３の読み出しＲＥＡＤ１〜ＲＥＡＤ３に応じてＡＬＬ判定回路５Ａの判定結果ＡＬＬ５を外部に出力することにより、テスト用読み出し動作を実行することができる。
【００９８】
図１０〜図２２の例では、チェッカボードパターンＣＨＫ４のビットパターンＣＨＫ４−Ａの読み出しテスト例を示したが、同様にして、チェッカボードパターンＣＨＫ４のビットパターンＣＨＫ４−Ｂ〜ＣＨＫ４−Ｄについてのテスト用読み出し動作を実行することができる。
【００９９】
図２３はチェッカボードパターンＣＨＫ４の各ビットパターンの第１〜第３の読み出しＲＥＡＤ１〜ＲＥＡＤ３動作時のデータ出力期待値を示す図である。同図を参照して、ビットパターンＣＨＫ４−Ａ〜ＣＨＫ４−Ｄそれぞれの場合において、データ出力期待値と第１〜第３の読み出しＲＥＡＤ１〜ＲＥＡＤ３時のデータ出力値とを比較することにより、チェッカボードパターンＣＨＫ４のテスト用読み出し動作を実行することができる。
【０１００】
このように、実施の形態１のフラッシュメモリは、選択されたメモリセルのデータを直接外部に出力することなく、判定結果ＡＬＬ５を外部に出力するだけで、繰り返し周期４ビットの４値のチェッカボードパターンＣＨＫ４が正しく読み出せるか否かのテスト用読み出し動作を行うことができる。
【０１０１】
また、ＡＬＬ判定回路５Ａは、判定結果線ＣＨＫ０Ｌ〜ＣＨＫ０３Ｌ及びＣＨＫ０Ｒ〜ＣＨＫ０３Ｒ、ＮＭＯＳトランジスタＱＬ０〜ＱＬ３及びＱＲ０〜ＱＲ３、インバータＩ１１０Ｌ〜Ｉ１１３Ｌ及びインバータＩ１１０Ｒ〜Ｉ１１３Ｒ、並びに抵抗Ｒ１１０Ｌ〜Ｒ１１３Ｌ及びＲ１１０Ｒ〜Ｒ１１３Ｒによって構成されるため、ＡＬＬ判定回路５Ａを設けることによるフラッシュメモリのチップ面積の増加はほとんど生じない。
【０１０２】
図２４及び図２５は通常の読み出し動作によって行う、従来のテスト用読み出し動作を示すタイミング図である。また、図２６は実施の形態１のテスト用読み出し動作の読み出し動作を示すタイミング図である。
【０１０３】
なお、図２４及び図２５並びに図２６において、ＲＣは読み出しコマンド、ＲＶＣは読み出しベリファイコマンド、ＳＡ(1)，ＳＡ(2)はアドレス入力、ＤＯ０〜ＤＯ２０４７は１セクタ（２Ｋバイト）のデータ出力、ＤＯ（Ｒ１）〜ＤＯ（Ｒ３）は第１〜第３の読み出しＲＥＡＤ１〜ＲＥＡＤ３後の判定結果出力、ＲＳＣはリセットコマンドを意味する。
【０１０４】
図２４及び図２５に示すように、内部動作として第１〜第３の読み出しＲＥＡＤ１〜ＲＥＡＤ３実行後の２Ｋバイトのデータをすべてデータ出力としてＩＯピンから外部出力を行っているため、テスト用読み出し動作時間は１セクタ当たり１４６μｓ要する。
【０１０５】
一方、図２６に示すように、実施の形態１のフラッシュメモリによるテスト用読み出し動作を実行すると、第１〜第３の読み出しＲＥＡＤ１〜ＲＥＡＤ３それぞれ実行後の１バイトデータＤＯ（Ｒ１）〜ＤＯ（Ｒ３）を合計３回、外部出力を行うだけで良いため、テスト用読み出し動作時間は１セクタ当たり４６μｓと従来の約１／３に短縮することができる。
【０１０６】
＜＜実施の形態２＞＞
図２７は実施の形態２のフラッシュメモリのテスト用読み出し動作方法を示す説明図である。同図に示すように、読み出しベリファイ動作ＲＥＡＤ１−ＶＥＲＩＦＹ１、読み出しベリファイ動作ＲＥＡＤ１−ＶＥＲＩＦＹ０、読み出しベリファイ動作ＲＥＡＤ２−ＶＥＲＩＦＹ１、読み出しベリファイ動作ＲＥＡＤ２−ＶＥＲＩＦＹ０、読み出しベリファイ動作ＲＥＡＤ３−ＶＥＲＩＦＹ１、読み出しベリファイ動作ＲＥＡＤ３−ＶＥＲＩＦＹ０、及び読み出しラッチリライト動作ＲＥＡＤ４−ＬＡＴＣＨＲＥＷＲＩＴＥの順に実行され、読み出しベリファイ動作ＲＥＡＤ１−ＶＥＲＩＦＹ１、読み出しベリファイ動作ＲＥＡＤ１−ＶＥＲＩＦＹ０及び読み出しラッチリライト動作ＲＥＡＤ４−ＬＡＴＣＨＲＥＷＲＩＴＥではワード線電圧ＶＷＬを３．０Ｖにしてワード線の選択を行い、読み出しベリファイ動作ＲＥＡＤ２−ＶＥＲＩＦＹ１及び読み出しベリファイ動作ＲＥＡＤ２−ＶＥＲＩＦＹ０ではワード線電圧ＶＷＬを４．０Ｖにしてワード線の選択を行い、読み出しベリファイ動作ＲＥＡＤ３−ＶＥＲＩＦＹ１及び読み出しベリファイ動作ＲＥＡＤ３−ＶＥＲＩＦＹ０ではワード線電圧ＶＷＬを２．０Ｖにしてワード線の選択を行う。
【０１０７】
図２８は実施の形態２で用いられるＡＬＬ判定回路５Ｂの構成を示す回路図である。ＡＬＬ判定回路５Ｂは抵抗Ｒ１２、共通信号線２３、インバータＩ１１，Ｉ１２及びＮＭＯＳ構造の複数の選択トランジスタＱＳから構成される。
【０１０８】
複数の選択トランジスタＱＳはセンスラッチ群３の全てのラッチＬ３に対応して設けられ、対応するラッチＬ３のノードＮ１にゲートが接続され、ドレインが共通信号線２３に接続され、ソースは接地される。
【０１０９】
共通信号線２３は抵抗Ｒ１２を介して電源に接続され、共通信号線２３より得られる信号が、直列に接続されたインバータＩ１１，Ｉ１２を介して判定結果ＡＬＬ５Ｂとして出力される。
【０１１０】
このような構成のＡＬＬ判定回路５Ｂは、センスラッチ群３のラッチＬ３のノードＮ１の値が全て“０”のとき判定結果ＡＬＬ５Ｂが“Ｌ”となり、少なくとも一つが“１”のとき少なくとも一つの選択トランジスタＱＳがオン状態なって判定結果ＡＬＬ５Ｂが“Ｈ”となることにより、センスラッチ群３の全ラッチＬ３のノードＮ１が“０”であるか否かを判定することができる。
【０１１１】
なお、ＡＬＬ判定回路５ＡがＡＬＬ判定回路５Ｂに置き換わる点を除いて実施の形態２のフラッシュメモリの他のハードウェア構成は図１で示した実施の形態１の構成と同様である。
【０１１２】
図２９〜図８５はテスト用読み出し動作の動作原理を示す説明図である。これらの図において、データラッチ群１、センスラッチ群３及びデータラッチ群２はそれぞれ４個の１ビット読み出しデータ記憶用のラッチＬ１，Ｌ３及びＬ２を有している。
【０１１３】
ラッチＬ１，Ｌ３はメモリセルアレイ１１上のビット線に対応して設けられ、ラッチＬ２，Ｌ３はメモリセルアレイ１２上のビット線に対応して設けられる。なお、説明の都合上、４個のラッチＬ１，Ｌ３及びＬ２を図示しているが、実際にはセクタ単位であるビット線数分存在する。
【０１１４】
また、これらの図において、データラッチ群１，センスラッチ群３及びデータラッチ群２の各ラッチＬ１，Ｌ３及びＬ２に対応する、４値の選択メモリセルはそれぞれ図の上部から、“０１”，“００”，“１０”及び“１１”の順で期待値データが設定されていると仮定する。すなわち、データラッチ群１には各期待値データの上位ビットである（“０”，“０”，“１”，“１”）がラッチされ、データラッチ群２には各期待値データの下位ビットの反転値である（“０”，“１”，“１”，“０”）が格納される。
【０１１５】
また、センスラッチ群３のラッチＬ３の左側のノードＮ１がラッチＬ１と接続され、右側のノードＮ２がラッチＬ２と接続される。ラッチＬ３の左側の数字がノードＮ１の状態、右側の数字がノードＮ２の状態を示している。単にラッチＬ２のラッチデータと述べる場合は、ノードＮ２側のラッチ内容を意味する。
【０１１６】
以下、これらの図を参照して、実施の形態２のテスト用読み出し動作を説明する。
【０１１７】
まず、読み出しベリファイ動作ＲＥＡＤ１−ＶＥＲＩＦＹ１を実行して、第１の読み出しＲＥＡＤ１後の期待値データ“０１”と“００”に対応する１ビット読み出しデータ（センスラッチ群３の上から２つのラッチＬ３のラッチデータ）の読み出しベリファイを行う。
【０１１８】
まず、第１の読み出しＲＥＡＤ１を行い、図２９に示すように、メモリセルアレイ１２から読み出したデータ（“１”，“１”，“０”，“０”）をセンスラッチ群３にラッチする。
【０１１９】
次に、期待値“１０”と“１１”のビット（センスラッチ群３の下から２つのラッチＬ３のラッチデータ）をＡＬＬ判定から除外するため、以下のシーケンスを実行する。
【０１２０】
メモリセルアレイ１１のビット線を全てディスチャージ（“０”に設定）した後、センスラッチ群３のラッチデータに基づきメモリセルアレイ１１のビット線を選択プリチャージ（ラッチデータ“１”に対応するビット線のみ“１”に設定、他は現状維持）する。その後、データラッチ群１のラッチデータに基づきメモリセルアレイ１１のビット線を選択ディスチャージ（ラッチデータ“１”に対応するビット線のみ“０”に設定、他は現状維持）する。その結果、図３０に示すように、メモリセルアレイ１１のビット線が全て“０”となる。
【０１２１】
そして、メモリセルアレイ１１のビット線上のデータをセンスラッチ群３でセンスしてラッチし直すことにより、図３１に示すように、結果的にデータラッチ群１内のラッチデータ“１”のみをセンスラッチ群３のラッチデータ（ノードＮ２側）に転送することになり、センスラッチ群３のラッチデータは全て“１”となる。
【０１２２】
その後、図３２に示すように、センスラッチ群３のラッチＬ３のノードＮ１の値が全て“０”であるか否かをＡＬＬ判定回路５Ｂの判定結果ＡＬＬ５Ｂによって判定することにより、期待値“０１”と“００”のビットに対する読み出しベリファイである読み出しベリファイ動作ＲＥＡＤ１−ＶＥＲＩＦＹ１が完了する。
【０１２３】
図８６は選択プリチャージの動作説明用の回路図である。図８７は選択ディスチャージの動作説明用の回路図である。図８８はラッチによるセンス動作説明用の回路図である。これらの図に示すように、ラッチＬＣ（ラッチＬ１〜Ｌ３のいずれか）のノードＮＤ（ラッチＬ１のラッチデータが得られるノード、ラッチＬ２のラッチデータが得られるノード、ラッチＬ３のノードＮ１あるいはノードＮ２）に対応するビット線ＢＬ毎に、ＮＭＯＳトランジスタＱ１〜Ｑ３が設けられる。
【０１２４】
ＮＭＯＳトランジスタＱ１のゲートはノードＮＤ及びＮＭＯＳトランジスタＱ２の一方電極に接続され、一方電極は制御信号を受け、他方電極はＮＭＯＳトランジスタＱ３を介してビット線ＢＬに接続される。ＮＭＯＳトランジスタＱ２はゲートに制御信号を受け、他方電極はビット線ＢＬに接続される。
【０１２５】
図８６に示すように、選択プリチャージ動作は、ＮＭＯＳトランジスタＱ１の一方電極を“Ｈ”、ＮＭＯＳトランジスタＱ２のゲートを“Ｌ”、ＮＭＯＳトランジスタＱ３のゲートを“Ｈ”にする制御信号を付与して行われる。したがって、ラッチＬＣのノードＮＤより得られるラッチデータが“１”（“Ｈ”）であれば、ＮＭＯＳトランジスタＱ１がオン状態となりビット線ＢＬに“Ｈ”が設定され、ラッチデータが“０”（“Ｌ”）であれば、ビット線ＢＬは以前に設定された値を保持する。
【０１２６】
図８７に示すように、選択ディスチャージ動作は、ＮＭＯＳトランジスタＱ１の一方電極を“Ｌ”、ＮＭＯＳトランジスタＱ２のゲートを“Ｌ”、ＮＭＯＳトランジスタＱ３のゲートを“Ｈ”にする制御信号を付与して行われる。したがって、ラッチＬＣのノードＮＤより得られるラッチデータが“１”（“Ｈ”）であれば、ＮＭＯＳトランジスタＱ１がオン状態となりビット線ＢＬに“Ｌ”が設定され、ラッチデータが“０”（“Ｌ”）であれば、ビット線ＢＬは以前に設定された値を保持する。
【０１２７】
図８８に示すように、センス動作は、ＮＭＯＳトランジスタＱ１の一方電極を任意、ＮＭＯＳトランジスタＱ２のゲートを“Ｈ”、ＮＭＯＳトランジスタＱ３のゲートを“Ｌ”にする制御信号を付与して行われる。したがって、ビット線ＢＬの電位がノードＮＤを介してラッチＬＣでセンスされた後、ラッチデータとしてラッチされる。
【０１２８】
図３３〜図３６に戻って、読み出しベリファイ動作ＲＥＡＤ１−ＶＥＲＩＦＹ１に続き読み出しベリファイ動作ＲＥＡＤ１−ＶＥＲＩＦＹ０を実行して、期待値“１０”と“１１”のビット（センスラッチ群３の下から２つのラッチＬ３のラッチデータ）の読み出しベリファイを行う。
【０１２９】
まず、第１の読み出しＲＥＡＤ１を行い、図３３に示すように、メモリセルアレイ１２から読み出したデータ（“１”，“１”，“０”，“０”）をセンスラッチ群３にラッチする。
【０１３０】
次に、期待値“００”と“０１”のビット（センスラッチ群３の上から２つのラッチＬ３のラッチデータ）をＡＬＬ判定から除外するため、以下のシーケンスを実行する。
【０１３１】
メモリセルアレイ１１のビット線を全てディスチャージした後、データラッチ群１のラッチデータに基づきメモリセルアレイ１１のビット線を選択プリチャージする。その後、センスラッチ群３のラッチデータに基づきメモリセルアレイ１１のビット線を選択ディスチャージする。その結果、図３４に示すように、メモリセルアレイ１１のビット線が全て“０”となる。
【０１３２】
そして、メモリセルアレイ１１のビット線上のデータをセンスラッチ群３でセンスすることにより、図３５に示すように、センスラッチ群３のラッチデータは全て“１”となる。
【０１３３】
その後、図３６に示すように、センスラッチ群３のラッチＬ３のノードＮ１の値が全て“０”であるか否かをＡＬＬ判定回路５Ｂの判定結果ＡＬＬ５Ｂによって判定することにより、期待値“１０”と“１１”のビットに対する読み出しベリファイである読み出しベリファイ動作ＲＥＡＤ１−ＶＥＲＩＦＹ０が完了する。
【０１３４】
読み出しベリファイ動作ＲＥＡＤ１−ＶＥＲＩＦＹ１の実行時に、期待値“００”の１ビット読み出しデータが誤って、第１の読み出しＲＥＡＤ１の実行時に（“１”，“０”，“０”，“０”）がセンスラッチ群３にラッチされると、図３７〜図４０に示す過程を経て、図４０で示すセンスラッチ群３のラッチＬ３のノードＮ１の値の一部（ハッチング部）に“１”が発生するため、読み出しベリファイ動作ＲＥＡＤ１−ＶＥＲＩＦＹ１によってエラーを検出することができる。
【０１３５】
同様に、読み出しベリファイ動作ＲＥＡＤ１−ＶＥＲＩＦＹ０の実行時に、期待値“１０”の１ビット読み出しデータが誤って、第１の読み出しＲＥＡＤ１の実行時に（“１”，“１”，“１”，“０”）がセンスラッチ群３にラッチされると、図４１〜図４４に示す過程を経て、図４４で示すセンスラッチ群３のラッチＬ３のノードＮ１の値の一部（ハッチング部）に“１”が発生するため、読み出しベリファイ動作ＲＥＡＤ１−ＶＥＲＩＦＹ０によってエラーを検出することができる。
【０１３６】
次に、第２の読み出しＲＥＡＤ２に関連する読み出しベリファイ動作ＲＥＡＤ２−ＶＥＲＩＦＹ１及び読み出しベリファイ動作ＲＥＡＤ２−ＶＥＲＩＦＹ０を実行する場合に、データラッチ群１の内容を変更する準備動作を実行する。なお、この準備動作はメモリセルにアクセスしないためワード線の電位は任意である。
【０１３７】
まず、図４５に示すように、メモリセルアレイ１２のビット線を全てプリチャージした後、データラッチ群２のラッチデータに基づき選択ディスチャージを行った後、センスラッチ群３でメモリセルアレイ１２のビット線をセンスする。
【０１３８】
そして、図４６に示すように、メモリセルアレイ１１のビット線を全てディスチャージした後、データラッチ群１のラッチデータに基づき選択プリチャージを実行し、さらにセンスラッチ群３のラッチデータに基づき選択プリチャージする。なお、２つの選択プリチャージの実行順序は問わない。
【０１３９】
そして、図４７に示すように、メモリセルアレイ１１のビット線の内容をデータラッチ群１でセンスすることにより、期待値“０１”のビット線に対応するラッチデータを“０”、期待値“００”、“１０”及び“１１”に対応するラッチデータを“１”とした１ビット期待値データがデータラッチ群１にラッチされる。
【０１４０】
次に、読み出しベリファイ動作ＲＥＡＤ１−ＶＥＲＩＦＹ１と同様な処理を、図４８〜図５１で示すように実行することにより、第２の読み出しＲＥＡＤ２後の期待値“０１”の１ビット読み出しデータの読み出しベリファイを行う読み出しベリファイ動作ＲＥＡＤ２−ＶＥＲＩＦＹ１を実行する。
【０１４１】
続いて、読み出しベリファイ動作ＲＥＡＤ１−ＶＥＲＩＦＹ０と同様な処理を、図５２〜図５５で示すように実行することにより、第２の読み出しＲＥＡＤ２後の期待値“００”、“１０”及び“１１”の１ビット読み出しデータの読み出しベリファイを行う読み出しベリファイ動作ＲＥＡＤ２−ＶＥＲＩＦＹ０を実行する。
【０１４２】
読み出しベリファイ動作ＲＥＡＤ２−ＶＥＲＩＦＹ１の実行時に、期待値“０１”の１ビット読み出しデータが誤って、第２の読み出しＲＥＡＤ２の実行時に（“０”，“０”，“０”，“０”）がセンスラッチ群３にラッチされると、図５６〜図５９に示す過程を経て、図５９で示すセンスラッチ群３のラッチＬ３のノードＮ１の値の一部（ハッチング部）に“１”が発生するため、読み出しベリファイ動作ＲＥＡＤ２−ＶＥＲＩＦＹ１によってエラーを検出することができる。
【０１４３】
同様に、読み出しベリファイ動作ＲＥＡＤ２−ＶＥＲＩＦＹ０の実行時に、期待値“００”の１ビット読み出しデータが誤って、第１の読み出しＲＥＡＤ１の実行時に（“１”，“１”，“０”，“０”）がセンスラッチ群３にラッチされると、図６０〜図６３に示す過程を経て、図６３で示すセンスラッチ群３のラッチＬ３のノードＮ１の値の一部（ハッチング部）に“１”が発生するため、読み出しベリファイ動作ＲＥＡＤ２−ＶＥＲＩＦＹ０によってエラーを検出することができる。
【０１４４】
続いて、第３の読み出しＲＥＡＤ３に関連する読み出しベリファイ動作ＲＥＡＤ３−ＶＥＲＩＦＹ１及び読み出しベリファイ動作ＲＥＡＤ３−ＶＥＲＩＦＹ０を実行する場合に、データラッチ群１の内容を変更する準備動作を実行する。なお、この準備動作はメモリセルにアクセスしないためワード線の電位は任意である。
【０１４５】
まず、図６４に示すように、メモリセルアレイ１２のビット線を全てプリチャージした後、データラッチ群２のラッチデータに基づき選択ディスチャージを行った後、センスラッチ群３でメモリセルアレイ１２のビット線をセンスする。
【０１４６】
そして、図６５に示すように、メモリセルアレイ１１のビット線を全てディスチャージした後、データラッチ群１のラッチデータに基づき選択プリチャージした後、センスラッチ群３のラッチデータに基づき選択ディスチャージする。
【０１４７】
そして、図６６に示すように、メモリセルアレイ１１のビット線の内容をデータラッチ群１でセンスすることにより、期待値“０１”，“００”及び“１０”のビット線に対応するラッチデータを“０”、期待値“１１”に対応するラッチデータを“１”とした１ビット期待値データデータがデータラッチ群１にラッチされる。
【０１４８】
次に、読み出しベリファイ動作ＲＥＡＤ１−ＶＥＲＩＦＹ１と同様な処理を、図６７〜図７０で示すように実行することにより、第３の読み出しＲＥＡＤ３後の期待値“０１”，“００”及び“１０”の１ビット読み出しデータの読み出しベリファイを行う読み出しベリファイ動作ＲＥＡＤ３−ＶＥＲＩＦＹ１を実行する。
【０１４９】
続いて、読み出しベリファイ動作ＲＥＡＤ１−ＶＥＲＩＦＹ０と同様な処理を、図７１〜図７４で示すように実行することにより、第３の読み出しＲＥＡＤ３後の期待値“１１”の１ビット読み出しデータの読み出しベリファイを行う読み出しベリファイ動作ＲＥＡＤ３−ＶＥＲＩＦＹ０を実行する。
【０１５０】
読み出しベリファイ動作ＲＥＡＤ３−ＶＥＲＩＦＹ１の実行時に、期待値“１０”の１ビット読み出しデータが誤って、第３の読み出しＲＥＡＤ３の実行時に（“１”，“１”，“０”，“０”）がセンスラッチ群３にラッチされると、図７５〜図７８に示す過程を経て、図７８で示すセンスラッチ群３のラッチＬ３のノードＮ１の値の一部（ハッチング部）に“１”が発生するため、読み出しベリファイ動作ＲＥＡＤ３−ＶＥＲＩＦＹ１によってエラーを検出することができる。
【０１５１】
同様に、読み出しベリファイ動作ＲＥＡＤ３−ＶＥＲＩＦＹ０の実行時に、期待値“１１”の１ビット読み出しデータが誤って、第１の読み出しＲＥＡＤ１の実行時に（“１”，“１”，“１”，“１”）がセンスラッチ群３にラッチされると、図７９〜図８２に示す過程を経て、図８２で示すセンスラッチ群３のラッチＬ３のノードＮ１の値の一部（ハッチング部）に“１”が発生するため、読み出しベリファイ動作ＲＥＡＤ３−ＶＥＲＩＦＹ０によってエラーを検出することができる。
【０１５２】
最後に、読み出しラッチリライト動作ＲＥＡＤ４−ＬＡＴＣＨＲＥＷＲＩＴＥを実行する。
【０１５３】
まず、図８３に示すように、第１の読み出しＲＥＡＤ１を実行してセンスラッチ群３に読み出しデータをラッチする。
【０１５４】
そして、図８４に示すように、メモリセルアレイ１１の全ビット線をディスチャージした後、データラッチ群２のラッチデータに基づき選択プリチャージする。
【０１５５】
その後、図８５に示すように、メモリセルアレイ１１のビット線の内容をデータラッチ群１によってセンスすることにより、データラッチ群１のラッチデータを初期値（“０”，“０”，“１”，“１”）に戻すことができる。
【０１５６】
なお、上述した実施の形態２のテスト用読み出し動作では、エラー検出した際にそのチップ（フラッシュメモリ）を不良とせず、テスト用読み出し動作を続行する場合は再度正しい期待値データを入力し直す必要がある。
【０１５７】
このようにして、実施の形態２のフラッシュメモリは部分読み出し動作である第ｋ（ｋ＝１〜３）の読み出しＲＥＡＤの実行前にセクタ単位に期待値データをデータラッチ群１，２設定した後、第ｋの読み出しＲＥＡＤｋを実行し、その後読み出しベリファイ動作ＲＥＡＤｋ−ＶＥＲＩＦＹ１，０を実行し、ＡＬＬ判定回路５Ｂから判定結果ＡＬＬ５Ｂを出力することよってテスト用読み出し動作を行う。
【０１５８】
この際、メモリセルアレイ１１，１２からの読み出しデータはセンスラッチ群３でセンスしてラッチされるため、ＡＬＬ判定回路５Ｂによる判定精度の向上を図ることができる。また、ＡＬＬ判定回路５Ｂの構成はセンスラッチ群３のラッチＬ３に対応する選択トランジスタＱＳ、共通信号線２３、インバータＩ１２，Ｉ１３及び抵抗Ｒ１２で済ますことができつため、ＡＬＬ判定回路５Ｂを設けることによるフラッシュメモリのチップ面積の増大はほとんどない。
【０１５９】
図８９及び図９０は通常の読み出し動作の動作内容を示すタイミング図である。図９１〜図９４は実施の形態２のテスト用読み出し動作と動作内容を示すタイミング図である。図８９及び図９０と図９１〜図９４との比較結果からわかるように、通常の読み出し動作はセクタ毎にデータ出力時間（５０ｎｓ×２Ｋバイト）を要するが、実施の形態２のテスト用読み出し動作では、期待値データ設定用のデータ入力時間（５０ｎｓ×２Ｋバイト）を要するが、最初のセクタと同一の期待値データとなるセクタに関しては期待値データ設定用のデータ入力時間を必要としないため、多くのセクタで期待値データを共通に用いる場合は、通常の読み出し動作による判定より高速に読み出しエラーの有無を判定することができる。
【０１６０】
なお、図４５〜図４７で示した第２の読み出しＲＥＡＤ２の準備動作、及び図６４〜図６６で示した第３の読み出しＲＥＡＤ３の準備動作はメモリセルからのデータ読み出しを行わないため、他の動作に比べ無視できる時間との判断からこれらの準備動作については図９１〜図９４上での図示省略している。
【０１６１】
なお、図８９及び図９０並びに図９１〜図９４において、ＲＣは読み出しコマンド、ＲＶＣは読み出しベリファイコマンド、ＳＡ(1)，ＳＡ(2)はアドレス入力、ＤＯ０〜ＤＯ２０４７は１セクタ（２Ｋバイト）のデータ出力、ＤＩ０〜ＤＩ２０４７は１セクタのデータ入力、ＤＯ（ｉｊ）（ｉ＝１〜３，ｊ＝１，０）は第ｉの読み出しＲＥＡＤｉに伴う読み出しベリファイ動作ＲＥＡＤｉ−ＶＥＲＩＦＹｊ後のデータ出力、ＲＳＣはリセットコマンドを意味する。
【０１６２】
実施の形態２のテスト用読み出し動作は実施の形態１のテスト用読み出し動作と比較すると、テスト開始時に１セクタ分のデータを入力させる必要がない点で、実施の形態１が優れている。
【０１６３】
一方、実施の形態２ではセクタ単位の期待値データを任意に設定できるが、実施の形態１は判定結果線に共通にwired-OR接続されているラッチに対応するメモリセルは全て同一のデータに設定する制約が生じる。このように、テストパターンを実施の形態１より複雑化できる点において実施の形態２は優れている。
【０１６４】
なお、上述した実施の形態１及び実施の形態２ではフラッシュメモリを例に挙げたが、フラッシュメモリ以外の不揮発性半導体記憶装置、揮発性の半導体記憶装置等、読み出しテストを行う全ての半導体記憶装置に本発明は適用可能である。
【０１６５】
【発明の効果】
以上説明したように、この発明における請求項１記載の半導体記憶装置は、上記Ｋ個のグループに同一値が設定された比較的複雑なテストパターンを複数のメモリセルに書き込んだ後、上記テスト用読み出し動作を実行して判定結果を得ることにより、複数のメモリセルの読み出しテストを高速に行うことができる。
【０１６６】
また、判定手段はＫ個のグループそれぞれにおける読み出しデータが全て同一であるか否かを判定する機能を有するだけでよいため、判定手段を内部に設けることによる半導体記憶装置の回路面積の増加はほとんどない。
【０１６７】
加えて、請求項１記載の半導体記憶装置は、所定数のメモリセルを第２の方向にそってＮ個間隔で同一グループに分類するため、Ｎ値のチェッカボードパターンをテストパターンとした読み出しテストを行うことができる。
【０１６８】
請求項２記載の半導体記憶装置は、繰り返し周期がｍビットのチェッカボードパターンをテストパターンとした読み出しテストを行うことができる。
【０１６９】
請求項３記載の半導体記憶装置は、所定数の読み出しデータをセンスしてセンス記憶手段に記憶させることにより、精度の高い判定結果を得ることができる。
【０１７０】
請求項４記載の半導体記憶装置は、第１〜第Ｌの部分判定結果よりなる判定結果を得ることにより、メモリセルに対する多値記憶状態の読み出しテストを支障無く行うことができる。
【０１７１】
この発明における請求項５記載の半導体記憶装置は、外部から所定数の期待値データを期待値記憶手段に記憶させることにより、任意のテストパターンによる読み出しテストを行うことができる。また、複数回読み出される所定数の読み出しデータ間で所定数の期待値データを共通利用する場合は、最初に１回だけ期待値記憶手段に所定数の期待値データを記憶させれば良いため、２回目以降の所定数の読み出しデータの読み出し時に所定数の期待値データを期待値記憶手段に記憶させる時間を省略できる分、高速に読み出しテストを行うことができる。
【０１７２】
また、判定手段は、所定数の読み出しデータと所定数の期待値データとの比較結果に基づき判定結果を出力する機能を有する構成でよいため、判定手段を内部に構成することによる半導体記憶装置の回路面積の増大はほとんどない。
【０１７３】
さらに、請求項５記載の半導体記憶装置は、所定数の読み出しデータをセンスしてセンス記憶手段に記憶させることにより、精度の高い判定結果を得ることができる。
【０１７４】
加えて、請求項５記載の半導体記憶装置は、第１〜第Ｌの部分判定結果よりなる判定結果を得ることにより、メモリセルに対する多値記憶状態の読み出しテストを支障無く行うことができる。この際、所定数の第２〜第Ｌの１ビット期待値データはそれぞれ、期待値記憶手段及びセンス記憶手段の記憶内容に基づき所定数の第１〜第（Ｌ−１）の１ビット期待値データを変更して得られるため、期待値記憶手段に記憶させる必要があるのは所定数の第１の１ビット期待値データだけで済ますことができる。
【０１７５】
請求項６記載の半導体記憶装置は、期待値記憶手段を期待値データ記憶専用に追加する必要はない。
【図面の簡単な説明】
【図１】 この発明の実施の形態１であるフラッシュメモリの全体構成を示すブロック図である。
【図２】 実施の形態１のフラッシュメモリの読み出し方法を示す説明図である。
【図３】 実施の形態１の読み出し原理を示す説明図である。
【図４】 実施の形態１の読み出し原理を示す説明図である。
【図５】 実施の形態１の読み出し原理を示す説明図である。
【図６】 実施の形態１の読み出し原理を示す説明図である。
【図７】 実施の形態１の読み出し原理を示す説明図である。
【図８】 第１〜第３の読み出しＲＥＡＤ１〜ＲＥＡＤ３の実行によってセンスラッチ群３にラッチされる値を示した説明図である。
【図９】 実施の形態１のＡＬＬ判定回路及びその周辺を示す回路図である。
【図１０】 テスト用読み出し動作の動作原理を示す説明図である。
【図１１】 テスト用読み出し動作の動作原理を示す説明図である。
【図１２】 テスト用読み出し動作の動作原理を示す説明図である。
【図１３】 テスト用読み出し動作の動作原理を示す説明図である。
【図１４】 テスト用読み出し動作の動作原理を示す説明図である。
【図１５】 テスト用読み出し動作の動作原理を示す説明図である。
【図１６】 ＡＬＬ判定回路５Ａの一部の詳細を示す回路図である。
【図１７】 テスト用読み出し動作における読み出しエラー検出例を示す説明図である。
【図１８】 テスト用読み出し動作における読み出しエラー検出例を示す説明図である。
【図１９】 テスト用読み出し動作における読み出しエラー検出例を示す説明図である。
【図２０】 テスト用読み出し動作における読み出しエラー検出例を示す説明図である。
【図２１】 テスト用読み出し動作における読み出しエラー検出例を示す説明図である。
【図２２】 テスト用読み出し動作における読み出しエラー検出例を示す説明図である。
【図２３】 チェッカボードパターンＣＨＫ４の各ビットパターンの第１〜第３の読み出しＲＥＡＤ１〜ＲＥＡＤ３動作時のデータ出力期待値を示す図である。
【図２４】 従来のテスト用読み出し動作を示すタイミング図である。
【図２５】 従来のテスト用読み出し動作を示すタイミング図である。
【図２６】 実施の形態１のテスト用読み出し動作の読み出し動作を示すタイミング図である。
【図２７】 実施の形態２のフラッシュメモリのテスト用読み出し動作方法を示す説明図である。
【図２８】 実施の形態２で用いられるＡＬＬ判定回路５Ｂの構成を示す回路図である。
【図２９】 実施の形態２のフラッシュメモリにおけるテスト用読み出し動作の動作原理を示す説明図である。
【図３０】 テスト用読み出し動作の動作原理を示す説明図である。
【図３１】 テスト用読み出し動作の動作原理を示す説明図である。
【図３２】 テスト用読み出し動作の動作原理を示す説明図である。
【図３３】 テスト用読み出し動作の動作原理を示す説明図である。
【図３４】 テスト用読み出し動作の動作原理を示す説明図である。
【図３５】 テスト用読み出し動作の動作原理を示す説明図である。
【図３６】 テスト用読み出し動作の動作原理を示す説明図である。
【図３７】 テスト用読み出し動作の動作原理を示す説明図である。
【図３８】 テスト用読み出し動作の動作原理を示す説明図である。
【図３９】 テスト用読み出し動作の動作原理を示す説明図である。
【図４０】 テスト用読み出し動作の動作原理を示す説明図である。
【図４１】 テスト用読み出し動作の動作原理を示す説明図である。
【図４２】 テスト用読み出し動作の動作原理を示す説明図である。
【図４３】 テスト用読み出し動作の動作原理を示す説明図である。
【図４４】 テスト用読み出し動作の動作原理を示す説明図である。
【図４５】 テスト用読み出し動作の動作原理を示す説明図である。
【図４６】 テスト用読み出し動作の動作原理を示す説明図である。
【図４７】 テスト用読み出し動作の動作原理を示す説明図である。
【図４８】 テスト用読み出し動作の動作原理を示す説明図である。
【図４９】 テスト用読み出し動作の動作原理を示す説明図である。
【図５０】 テスト用読み出し動作の動作原理を示す説明図である。
【図５１】 テスト用読み出し動作の動作原理を示す説明図である。
【図５２】 テスト用読み出し動作の動作原理を示す説明図である。
【図５３】 テスト用読み出し動作の動作原理を示す説明図である。
【図５４】 テスト用読み出し動作の動作原理を示す説明図である。
【図５５】 テスト用読み出し動作の動作原理を示す説明図である。
【図５６】 テスト用読み出し動作の動作原理を示す説明図である。
【図５７】 テスト用読み出し動作の動作原理を示す説明図である。
【図５８】 テスト用読み出し動作の動作原理を示す説明図である。
【図５９】 テスト用読み出し動作の動作原理を示す説明図である。
【図６０】 テスト用読み出し動作の動作原理を示す説明図である。
【図６１】 テスト用読み出し動作の動作原理を示す説明図である。
【図６２】 テスト用読み出し動作の動作原理を示す説明図である。
【図６３】 テスト用読み出し動作の動作原理を示す説明図である。
【図６４】 テスト用読み出し動作の動作原理を示す説明図である。
【図６５】 テスト用読み出し動作の動作原理を示す説明図である。
【図６６】 テスト用読み出し動作の動作原理を示す説明図である。
【図６７】 テスト用読み出し動作の動作原理を示す説明図である。
【図６８】 テスト用読み出し動作の動作原理を示す説明図である。
【図６９】 テスト用読み出し動作の動作原理を示す説明図である。
【図７０】 テスト用読み出し動作の動作原理を示す説明図である。
【図７１】 テスト用読み出し動作の動作原理を示す説明図である。
【図７２】 テスト用読み出し動作の動作原理を示す説明図である。
【図７３】 テスト用読み出し動作の動作原理を示す説明図である。
【図７４】 テスト用読み出し動作の動作原理を示す説明図である。
【図７５】 テスト用読み出し動作の動作原理を示す説明図である。
【図７６】 テスト用読み出し動作の動作原理を示す説明図である。
【図７７】 テスト用読み出し動作の動作原理を示す説明図である。
【図７８】 テスト用読み出し動作の動作原理を示す説明図である。
【図７９】 テスト用読み出し動作の動作原理を示す説明図である。
【図８０】 テスト用読み出し動作の動作原理を示す説明図である。
【図８１】 テスト用読み出し動作の動作原理を示す説明図である。
【図８２】 テスト用読み出し動作の動作原理を示す説明図である。
【図８３】 テスト用読み出し動作の動作原理を示す説明図である。
【図８４】 テスト用読み出し動作の動作原理を示す説明図である。
【図８５】 テスト用読み出し動作の動作原理を示す説明図である。
【図８６】 選択プリチャージの動作説明用の回路図である。
【図８７】 選択ディスチャージの動作説明用の回路図である。
【図８８】 ラッチによるセンス動作説明用の回路図である。
【図８９】 通常の読み出し動作の動作内容を示すタイミング図である。
【図９０】 通常の読み出し動作の動作内容を示すタイミング図である。
【図９１】 実施の形態２のテスト用読み出し動作の動作内容を示すタイミング図である。
【図９２】 実施の形態２のテスト用読み出し動作の動作内容を示すタイミング図である。
【図９３】 実施の形態２のテスト用読み出し動作の動作内容を示すタイミング図である。
【図９４】 実施の形態２のテスト用読み出し動作の動作内容を示すタイミング図である。
【図９５】 ２値のチェッカボードパターンを示す説明図である。
【図９６】 ４値のチェッカボードパターンを示す説明図である。
【図９７】 ８値のチェッカボードパターンを示す説明図である。
【図９８】 従来のＡＬＬ判定回路及びその周辺の概略を示すブロック図である。
【図９９】 従来のＡＬＬ判定回路の動作原理を示す説明図である。
【図１００】 従来のＡＬＬ判定回路の動作原理を示す説明図である。
【図１０１】 従来のＡＬＬ判定回路の動作原理を示す説明図である。
【図１０２】 従来のＡＬＬ判定回路の動作原理を示す説明図である。
【符号の説明】
１，２ データラッチ群、３ センスラッチ群、５Ａ，５Ｂ ＡＬＬ判定回路、８ 入出力バッファ、１１，１２ メモリセルアレイ。
【発明の属する技術分野】
この発明は、記憶内容の読み出しテストを比較的簡単に実行可能な半導体記憶装置に関し、特に電気的に書き込み／消去可能なフラッシュメモリ等の不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
一般に、メモリの生産コストは、ウェハプロセス、アセンブリ、及びテストそれぞれに要するコストの総計となる。上記コストのうち、テスト（に要する）コストは、１台のテスタで単位時間当たり何個のチップをテストできるかに依存する。したがって、テストコストを下げてより安価なメモリを生産するためには、大容量化によってメモリの記憶容量が２〜４倍に増加しても、メモリの記憶容量の増加に対するテスト時間の長期化を最小限に抑えることが要求される。
【０００３】
メモリのテスト時間を短縮するためには、
(1)書き込み、読み出し等の動作時間の高速化
(2)より不良検出能力の高いテストパターンの開発
(3)より高速に書き込み／読み出しを行うことのできるテストモード開発
が上げられる。
【０００４】
(1)については、製品に対する高速化の要求が高まっているため、微細化によるトランジスタ性能の向上と負荷容量の低下により、テスト時間短縮のために格別の工夫をしなくとも比較的簡単に実現される傾向にある。
【０００５】
(2)に関して、不良検出能力の高いテストパターンとして、様々なテストパターンが考えられているが、代表的なものにチェッカボードパターンがある。
【０００６】
図９５はチェッカボードパターンの例を示す説明図であり、図９５は１ビット／セル（２値）のチェッカボードパターンを示している。
【０００７】
図９５に示すように、チェッカボードパターンＣＨＫ２は、隣り合うビット同士が常に“０”と“１”の関係になるようにした、繰り返し周期が２ビットのテストパターンであり、このチェッカボードパターンＣＨＫ２によってワード線のオープン（断線）及びショート、ビット線のオープン及びショート、フラッシュメモリに代表される不揮発性半導体記憶装置ならばフローティングゲート同士のショート不良を検出することができる。
【０００８】
図９６は２ビット／セル（４値）のチェッカボードパターンＣＨＫ４を示す説明図である。同図に示すように、図９５で示したチェッカボードパターンＣＨＫ２を応用して、多値記憶である４値（２ビット／セル）に対応すべく、４ビットの繰り返し周期ごとに２ビットのビットパターンＣＨＫ４−Ａ〜ＣＨＫ４−Ｄが繰り返される。
【０００９】
図９７は３ビット／セル（８値）のチェッカボードパターンＣＨＫ８を示す説明図である。同図に示すように、多値記憶である８値（３ビット／セル）に対応すべく、８ビットの繰り返し周期ごとに３ビットのビットパターンが繰り返される。
【００１０】
チェッカボードパターンＣＨＫ４及びチェッカボードパターンＣＨＫ８では、チェッカボードパターンＣＨＫ２の不良モード検出に加えて、同一ワード線及び同一ビット線内で全ての多値データの書き込み及び読み出しが可能か否かを検出することができる。
【００１１】
(3)に関しても様々な方法が考えられているが、一般にテストモードをチップ内部に組み込むと、組み込んだ回路によってチップ面積が増大する傾向にあり、このとこはウェハプロセスに要するコストを増大させることになる。よってテストモードをチップ内に組み込む場合はトータルの生産コストが最小になるように留意する必要がある。
【００１２】
次に、フラッシュメモリの製品動向、開発動向について述べる。
ＥＰＲＯＭ（電気的に書き込み可能な不揮発性半導体記憶装置）の代替としてコード記憶用から普及し始めたフラッシュメモリであるが、近年、コード記憶用フラッシュメモリよりも大容量なデータ記憶用フラッシュメモリが普及し始めている。このデータ記憶用フラッシュメモリは、ランダムに書き込み及び読み出しを行う場合は、コード記憶用フラッシュメモリより低速動作となってしまうが、シーケンシャルに書き込み及び読み出しを行う場合はコード記憶用フラッシュメモリよりも高速動作が可能な特徴を有している。このデータ記憶用フラッシュメモリは、加工パターンの微細化と、１メモリセルに多ビットのデータを記憶する多値化技術により、ＤＲＡＭを上回る勢いで大容量化が進んでいる。
【００１３】
【発明が解決しようとする課題】
次に、フラッシュメモリに対するテスト時間について述べる。
コード記憶用フラッシュメモリでは、書き込みに対して遙かに読み出しが高速に行える構成であるため、全体のテスト時間に対する読み出しテストの時間はほとんど無視できるものであった。しかしながら、データ記憶用フラッシュメモリでは、コード記憶用フラッシュメモリよりも書き込みを高速化しており大容量であるため、読み出しテストに要する時間はテスト時間全体に対して無視できない時間となっている。
【００１４】
例えば、２５６Ｍビットのフラッシュメモリでは、２Ｋバイトの書き込み／読み出し単位（以降、「セクタ」と称する。）が１６Ｋ存在する構成、すなわち１６Ｋセクタ構成となっている。セクタ毎の読み出しの頭出し（以降、「１ｓｔアクセス」と称する。）に約５０μｓ、その後の１バイト毎のデータ転送に５０ｎｓ要する。
【００１５】
したがって、２５６Ｍビットのフラッシュメモリの全領域の読み出しテストを行うためには、約２．５ｓ（（５０μｓ＋５０ｎｓ×２Ｋbyte）・１６Ｋsector）必要となる。
【００１６】
さらに、ウェハ状態のプロービング検査段階では、プローブ針の抵抗及び容量とプローブカードの抵抗及び容量のために、製品スペックの２ｎｄアクセス５０ｎｓでの読み出しテストは困難であり、さらにテスト時間を要してしまう。
【００１７】
フラッシュメモリでは、自動書き込み／消去機能を有したものが一般的になっている。この自動書き込み機能とはＥＥＰＲＯＭ内部の論理回路（以下、「制御回路」と称する。）に従い、書き込みパルス印加動作と、書き込みを行う対象メモリセルに所望のデータの書き込み（または消去）が行えたか否かを判定する動作（以下、「ベリファイ動作」と称する。）を繰り返し、対象メモリセルすべてが所望のデータを記憶していると判定された時点で、書き込みパルス印加動作とベリファイ動作の繰り返しを終了し、ＥＥＰＲＯＭ外部に書き込み（または消去）が完了したことを知らせる信号を出力する機能である。
【００１８】
「対象メモリセルすべての記憶内容が所望のデータであるか否か」を判定するために、全ラッチ判定回路（以下、「ＡＬＬ判定回路」と称する。）が設けられる。ＡＬＬ判定回路はメモリセルの読み出し結果を格納するために設けられたセンスラッチ群におけるセンスラッチの全てが“１”または“０”であることを判定する回路である。
【００１９】
図９８は従来のＡＬＬ判定回路及びその周辺の概略を示すブロック図である。本明細書中ではメモリセルに“１”を書き込む場合を「書き込み」、“０”を書き込む場合を「消去」とする。また、図９８において左側のメモリセル群３１をＬマット３１、右側のメモリセル群３２をＲマット３２と称して説明する。
【００２０】
図９８に示すように、Ｌマット３１，Ｒマット３２間にセンスラッチ群３３が介挿され、センスラッチ群３３はＬマット３１あるいはＲマット３２とセクタ単位でデータの授受を行う。センスラッチ群３３のラッチデータはＡＬＬ判定回路３４に出力される。
【００２１】
ＡＬＬ判定回路３４は、外部の制御用ＣＰＵ３５より制御信号ＬorＲ、０or１、ＥＮＡＢＬＥを受け、判定結果ＡＬＬ３４を制御用ＣＰＵ３５に出力する。ＬorＲの“０”／“１”によってＬマット３１／Ｒマット３２からの読み出しが指示され、０or１の“０”／“１”によって書き込みベリファイ／消去ベリファイが指示され、ＥＮＡＢＬＥの“０”／“１”によってＡＬＬ判定回路３４の非活性／活性が指示される。
【００２２】
図９９〜図１０２は従来のＡＬＬ判定回路の動作原理を示す説明図である。ここでは、ＡＬＬ判定回路がセンスラッチの全てが“０”であることを判定する機能を有しているとする。
【００２３】
図９９〜図１０２に示すように、Ｌマット３１，Ｒマット３２間にセンスラッチ群３３が介挿され、センスラッチ群３３の各ラッチＬ３３のノードＮ１１及びＮ１２はそれぞれＬマット３１及びＲマット３２に１メモリセル単位で接続される。各ラッチＬ３３のノードＮ１１とノードＮ１２とは論理的反転関係となるように構成される。なお、Ｌマット３１を挟んでセンスラッチ群３３と反対側にデータラッチ群３６が設けられ、Ｒマット３２を挟んでセンスラッチ群３３と反対側にデータラッチ群３７が設けられる。
【００２４】
まず、初期設定としてＥＮＡＢＬＥを“１”にしてＡＬＬ判定回路３４を活性状態にする。
【００２５】
そして、図９９に示すように、Ｌマット３１に対して書き込みベリファイを行うときは、ＬorＲ＝“０”（Ｌ）、０or１＝“１”に設定することにより、Ｌマット３１から得られる読み出しデータがセンスラッチ群３３の各ラッチＬ３３にラッチされる。Ｌマット３１に正常に“１”が書き込まれておれば、センスラッチ群３３の全ラッチＬ３３のノードＮ１１が“１”、ノードＮ１２が“０”となる。
【００２６】
したがって、センスラッチ群３３における全てのラッチＬ３３のノードＮ１２の状態（全て“０”であるか）をＡＬＬ判定回路で判定（Ｒ側センスラッチ判定）することにより、Ｌマット書き込みベリファイを実行することができる。
【００２７】
同様にして、図１００に示すように、Ｌマット３１に対して消去ベリファイを行うときは、ＬorＲ＝“０”、０or１＝“０”に設定して行う。Ｌマット３１に正常に“０”が書き込まれておれば、センスラッチ群３３の全ラッチＬ３３のノードＮ１１が“０”、ノードＮ１２が“１”となる。
【００２８】
したがって、センスラッチ群３３における全てのラッチＬ３３のノードＮ１１の状態をＡＬＬ判定回路で判定（Ｌ側センスラッチ判定）することにより、Ｌマット消去ベリファイを実行することができる。
【００２９】
図１０１に示すように、Ｒマット３２に対して書き込みベリファイを行うときは、ＬorＲ＝“１”（Ｒ）、０or１＝“１”に設定することにより、Ｒマット３２から得られる読み出しデータがセンスラッチ群３３の各ラッチＬ３３にラッチされる。Ｒマット３２に正常に“１”が書き込まれておれば、センスラッチ群３３の全ラッチＬ３３のノードＮ１２が“１”、ノードＮ１１が“０”となる。
【００３０】
したがって、センスラッチ群３３における全てのラッチＬ３３のノードＮ１１の状態をＡＬＬ判定回路で判定（Ｌ側センスラッチ判定）することにより、Ｒマット書き込みベリファイを実行することができる。
【００３１】
同様にして、図１０２に示すように、Ｒマット３２に対して消去ベリファイを行うときは、ＬorＲ＝“１”、０or１＝“０”に設定して行える。Ｒマット３２に正常に“０”が書き込まれておれば、センスラッチ群３３の全ラッチＬ３３のノードＮ１２が“０”、ノードＮ１１が“１”となる。
【００３２】
したがって、センスラッチ群３３における全てのラッチＬ３３のノードＮ１２の状態をＡＬＬ判定回路で判定（Ｒ側センスラッチ判定）することにより、Ｒマット消去ベリファイを実行することができる。
【００３３】
なお、ＡＬＬ判定回路がＲ側及びＬ側センスラッチ判定のうち、いずれのセンスラッチ判定を行うかは、論理式｛（ＬorＲ）ＸＯＲ（０or１）｝に基づき、“１”の場合にＲラッチセンス判定、“０”の場合にＬ側センスラッチ判定を行うようにすればよい。
【００３４】
このように、セクタ内の全メモリセルが“０”であるか否かを判定するＡＬＬ判定回路の判定結果に基づくことにより、データの入出力ピンから各ビットの読み出しデータを出力することなく、書き込みベリファイ及び消去ベリファイ動作が実行できる。
【００３５】
この場合、１セクタ辺り、通常の読み出しでは約１５０μｓ（５０μｓ＋５０ｎｓ・２Ｋｂｙｔｅ）要していた時間を、５０μｓ＋α（α＜１μｓ）で行うことができるため、読み出しテスト時間を約１／３に短縮することができる。
【００３６】
しかしながら、この場合、セクタ内の書き込みデータは全て同一データであることが前提であるため、不良検出能力の高い、チェッカボードパターンＣＨＫ２，ＣＨＫ４あるいはＣＨＫ８等のチェッカボードパターンによるテストの読み出しには使用てきないという問題点があった。
【００３７】
この発明は上記問題点を解決するためになされたもので、回路面積を増大させず、比較的複雑なテストパターンによる高速な読み出しテストが実行可能な半導体記憶装置を得ることを目的とする。
【００３８】
【課題を解決するための手段】
この発明に係る請求項１記載の半導体記憶装置は、各々がＮ値（Ｎ≧２）の情報を記憶可能な複数のメモリセルと、テスト用読み出し動作時に、前記複数のメモリセルのうち所定数のメモリセルから所定数の読み出しデータを読み出すデータ読み出し手段と、前記テスト用読み出し動作時に、前記所定数の読み出しデータをＫ個（Ｋ≧２）のグループに分類し、前記Ｋ個のグループそれぞれにおける前記読み出しデータが全て同一であるか否かに基づき判定結果を出力する判定手段とを備え、前記Ｋ個はＮ個を含み、前記複数のメモリセルは第１及び第２の方向によって規定されるマトリクス状に配置されたメモリセルを含み、前記所定数のメモリセルは前記第２の方向の位置が同一で、前記第１の方向にそって直列に配置されたメモリセルを含み、前記判定手段は、前記所定数のメモリセルが前記第２の方向に沿って前記Ｎ個間隔で同一のグループに分類されるように、前記所定数の読み出しデータを分類する。
【００４０】
また、請求項２の発明は、請求項１記載の半導体記憶装置であって、前記Ｎ値は、２m（ｍ≧１）値を含む。
【００４１】
また、請求項３の発明は、請求項１あるいは請求項２に記載の半導体記憶装置であって、前記判定手段は、前記所定数の読み出しデータをセンスして記憶するセンス記憶手段と、前記センス記憶手段の記憶内容に基づき、前記Ｋ個のグループそれぞれにおける前記読み出しデータが全て同一であるか否かを判定して前記判定結果を出力する判定結果出力手段とを含む。
【００４２】
また、請求項４の発明は、各々がＮ値（Ｎ≧２）の情報を記憶可能な複数のメモリセルと、テスト用読み出し動作時に、前記複数のメモリセルのうち所定数のメモリセルから所定数の読み出しデータを読み出すデータ読み出し手段と、前記テスト用読み出し動作時に、前記所定数の読み出しデータをＫ個（Ｋ≧２）のグループに分類し、前記Ｋ個のグループそれぞれにおける前記読み出しデータが全て同一であるか否かに基づき判定結果を出力する判定手段とを備え、前記Ｎ値は３値以上の多値を含み、前記テスト用読み出し動作は読み出し条件が異なる第１〜第Ｌ（Ｌ≧２）の部分テスト用読み出し動作を含み、前記読み出しデータは第１〜第Ｌの１ビット読み出しデータを含み、前記データ読み出し手段は、前記第１〜第Ｌの部分テスト用読み出し動作実行時に前記所定数の前記第１〜第Ｌの１ビット読み出しデータをそれぞれ読み出し、前記判定結果は第１〜第Ｌの部分判定結果を含み、前記判定手段は、第ｉ（ｉ＝１〜Ｌ）の前記部分テスト用読み出し動作時に、前記Ｋ個のグループそれぞれにおける第ｉの前記１ビット読み出しデータが全て同一であるか否かに基づき第ｉの前記部分判定結果を出力する。
【００４３】
また、請求項５の発明は、各々がＮ値（Ｎ≧２）の情報を記憶可能な複数のメモリセルと、テスト用読み出し動作時に、前記複数のメモリセルのうち所定数のメモリセルから所定数の読み出しデータを読み出すデータ読み出し手段と、前記所定数の期待値データを記憶する期待値記憶手段と、前記テスト用読み出し動作時に、前記所定数の前記読み出しデータと前記所定数の前記期待値データとの比較結果に基づき判定結果を出力する判定手段とを備え、前記判定手段は、前記所定数の読み出しデータをセンスして記憶するセンス記憶手段と、前記センス記憶手段の記憶内容と前記で期待値記憶手段との記憶内容の比較結果に基づき、前記判定結果を出力する判定結果出力手段とを含み、前記Ｎ値は３値以上の多値を含み、前記テスト用読み出し動作は読み出し条件が異なる第１〜第Ｌ（Ｌ≧２）の部分テスト用読み出し動作を含み、前記読み出しデータは第１〜第Ｌの１ビット読み出しデータを含み、前記期待値データは第１〜第Ｌの１ビット期待値データを含み、前記データ読み出し手段は、前記第１〜第Ｌの部分テスト用読み出し動作実行毎に前記所定数の前記第１〜第Ｌの１ビット読み出しデータをそれぞれ読み出し、前記判定結果は第１〜第Ｌの部分判定結果を含み、前記判定手段は、第ｉ（ｉ＝１〜Ｌ）の前記部分テスト用読み出し動作時に、前記所定数の第ｉの前記１ビット読み出しデータと前記所定数の前記第ｉの１ビット期待値データとの比較結果に基づき第ｉの前記部分判定結果を出力し、前記所定数の前記第２〜第Ｌの１ビット期待値データはそれぞれ、前記期待値記憶手段及び前記センス記憶手段それぞれの記憶内容に基づき前記所定数の前記第１〜第（Ｌ−１）の１ビット期待値データを変更して得られる。
【００４６】
さらに、請求項６の発明は、請求項５記載の半導体記憶装置であって、前記期待値記憶手段は、前記複数のメモリセルと外部との間のデータ授受の際にデータを一時記憶するデータ記憶手段を含む。
【００４７】
【発明の実施の形態】
＜＜実施の形態１＞＞
＜全体構成＞
図１はこの発明の実施の形態１であるフラッシュメモリの全体構成を示すブロック図である。なお、本発明では読み出し動作が特徴であるため、以下では読み出し動作に関連部分を中心に説明する。
【００４８】
同図に示すように、メモリセルアレイ１１，１２間にＹデコーダ・センスラッチ群３（以降、単に「センスラッチ群３」と称す。）が介挿される。メモリセルアレイ１１，１２はそれぞれマトリクス状に配置された、フラッシュメモリ構造の複数のメモリセルから構成される。
【００４９】
メモリセルアレイ１１に対しセンスラッチ群３と反対側の形成領域にＹデコーダ・データラッチ群１（以降、単に「データラッチ群１」と称する。）が設けられ、メモリセルアレイ１２に対しセンスラッチ群３と反対側の形成領域にＹデコーダ・データラッチ群２（以降、単に「データラッチ群２」と称する。）が設けられる。
【００５０】
メモリセルアレイ１１，１２はそれぞれＸ方向及びＹ方向で規定されるマトリクス状に配置された複数のメモリセルによって構成され、Ｘ方向に沿って複数のワード線が設けられ、Ｙ方向に沿って複数のビット線が設けられる。
【００５１】
メモリセルアレイ１１及び１２はそれぞれＸデコーダ２１及び２２によってワード線の選択が行われ、選択されたワード線に接続されるセクタ単位のメモリセルとセンスラッチ群３との間でデータの授受が可能となる。なお、メモリセルアレイ１１，１２において選択されたセクタ単位のメモリセルはＹ方向の位置が同一でＸ方向に直列に接続された所定数のメモリセルとなる。
【００５２】
センスラッチ群３はデータラッチ群１，２及びメモリセルアレイ１１，１２それぞれと間でデータの授受が可能である。したがって、センスラッチ群３は、読み出し時にメモリセルアレイ１１あるいは１２から選択されたセクタ単位のメモリセルから読み出しデータをセンスしてラッチし、データラッチ群１あるいはデータラッチ群２に転送することができる。なお、センスラッチ群３のＹデコード機能は不良メモリ救済用にもたされているが、本発明との関連性は希薄であるため説明は省略する。
【００５３】
データラッチ群１，２はそれぞれセンスラッチ群３との間でセクタ単位のデータの授受が可能であり、自身のＹデコード結果に基づきラッチしたラッチデータを選択的に入出力バッファ８に出力したり、センスラッチ群３に出力したりする。したがって、データラッチ群１，２は、読み出し時にセンスラッチ群３から得たデータをＹデコード結果に基づき選択的に入出力バッファ８に出力する。
【００５４】
ＡＬＬ判定回路５Ａは、制御用ＣＰＵ６の制御下で、センスラッチ群３のラッチデータに基づき、後に詳述するベリファイ判定処理を実行することによりベリファイ結果を得、その判定結果ＡＬＬ５を制御用ＣＰＵ６及び入出力バッファ８に出力する。
【００５５】
Ｘデコーダ２１，２２はアドレスデコーダ９より得られるＸアドレスのデコード結果に基づきメモリセルアレイ１１，１２からワード線を選択する。
【００５６】
アドレスデコーダ９は入出力バッファ８を介して得られるアドレスをデコードしてＸアドレスをＸデコーダ２１，２２に出力し、Ｙアドレスをデータラッチ群１，２及びセンスラッチ群３内のＹデコード部に出力する。
【００５７】
コマンドデコーダ７は入出力バッファ８を介して得られるコマンドをデコードしてデコード結果を制御用ＣＰＵ６に出力する。
【００５８】
制御用ＣＰＵ６はコマンドデコーダ７のデコード結果あるいはＡＬＬ判定回路５Ａの判定結果ＡＬＬ５に基づき、Ｘデコーダ２１，２２、データラッチ群１，２、センスラッチ群３及びＡＬＬ判定回路５Ａを制御する。また、制御用ＣＰＵ６は判定結果ＡＬＬ５に基づく情報をステータスレジスタ１６に格納し、入出力バッファ８を介して外部に出力することもできる。
【００５９】
入出力バッファ８は外部入出力ピン群１０との間でデータの授受を行い、外部入出力ピン群１０にはチップイネーブル信号バーＣＥ、ベリファイ動作等の完了の有無を示すＲＥＡＤＹ／ＢＵＳＹ信号、データ信号ＤＡＴＡ、制御信号ＣＭＤ等の授受を行う入出ピン等が含まれる。入出力バッファ８は判定結果ＡＬＬ５を外部入出力ピン群１０の一部を利用して外部に出力することもできる。
【００６０】
＜通常読み出し動作＞
図１で示した実施の形態１のフラッシュメモリのメモリセルアレイ１１，１２内の複数のメモリセルはそれぞれ４値記憶が可能であり、３回の部分読み出し動作である第１〜第３の読み出しＲＥＡＤ１〜ＲＥＡＤ３を実行することによって通常の読み出し動作が実行される。
【００６１】
図２は実施の形態１のフラッシュメモリの読み出し方法を示す説明図である。同図に示すように、第１の読み出しＲＥＡＤ１ではワード線電圧ＶＷＬを３．０Ｖにしてワード線の選択を行い、第２の読み出しＲＥＡＤ２ではワード線電圧ＶＷＬを４．０Ｖにしてワード線の選択を行い、第３の読み出しＲＥＡＤ３ではワード線電圧ＶＷＬを２．０Ｖにしてワード線の選択を行う。
【００６２】
図３〜図７は実施の形態１の読み出し原理を示す説明図である。これらの図において、データラッチ群１，２及びセンスラッチ群３はそれぞれ４個の１ビット記憶用ラッチＬ１，Ｌ３及びＬ２を有している。
【００６３】
ラッチＬ１，Ｌ３はメモリセルアレイ１１上のビット線に対応して設けられ、ラッチＬ２，Ｌ３はメモリセルアレイ１２上のビット線に対応して設けられる。なお、説明の都合上、４個のラッチＬ１，Ｌ３及びＬ２を図示しているが、実際にはセクタ単位であるビット線数分存在する。
【００６４】
また、図３〜図５に示すように、データラッチ群１，センスラッチ群３及びデータラッチ群２の各ラッチＬ１，Ｌ３及びＬ２に対応する、４個の選択メモリセルはそれぞれ図の上部から、“０１”，“００”，“１０”及び“１１”で書き込まれていると仮定する。また、センスラッチ群３のラッチＬ３の左側のノードＮ１がラッチＬ１と接続され、右側のノードＮ２がラッチＬ２と接続される。ラッチＬ３の左側の数字がノードＮ１の状態、右側の数字がノードＮ２の状態を示している。
【００６５】
まず、第１の読み出しＲＥＡＤ１を行い、図３に示すように、メモリセルアレイ１２内の選択メモリセルからビット線上に得られる１ビット読み出しデータ（“１”，“１”，“０”，“０”）をセンスラッチ群３によりセンスしてラッチする。続いて、センスラッチ群３のラッチデータをデータラッチ群１にデータ転送する（転送処理）。この際、データラッチ群１に（“１”，“１”，“０”，“０”）が反転した（“０”，“０”，“１”，“１”）がラッチされる。
【００６６】
次に、第２の読み出しＲＥＡＤ２を行い、図４に示すように、メモリセルアレイ１２内の選択メモリセルの１ビット読み出しデータ（“１”，“０”，“０”，“０”）をセンスラッチ群３によりセンスしてラッチする。次に、センスラッチ群３のラッチデータをデータラッチ群１に転送する（転送処理）。
【００６７】
そして、第３の読み出しＲＥＡＤ３を行い、図５に示すように、１ビット読み出しデータ（“１”，“１”，“１”，“０”）をセンスラッチ群３でラッチする。
【００６８】
その後、センスラッチ群３のラッチデータをメモリセルアレイ１２のビット線上にラッチデータを転送し（転送処理）、データラッチ群２のラッチデータの反転データをメモリセルアレイ１２のビット線上に転送する（反転転送処理）ことにより演算処理を実行する。
【００６９】
その結果、図６に示すように、センスラッチ群３及びデータラッチ群１双方から“１”が転送されたビット線のみが“１”となり、他のビット線が“０”となる。
【００７０】
そして、メモリセルアレイ１２のビット線上のデータをデータラッチ群２に転送することにより、ビット線上のデータがデータラッチ群２にラッチされる。
【００７１】
そして、データラッチ群１のラッチデータとデータラッチ群２のラッチデータの反転データをそれぞれ出力する出力処理を実行することにより、データラッチ群１のラッチデータを上位ビット、データラッチ群２のラッチデータの反転データを下位ビットとした２ビットの４値データ（“０１”，“００”，“１０”，“１１”）を出力することができる。
【００７２】
なお、図１０〜図１９では、メモリセルアレイ１２からの読み出し動作を示したが、データラッチ群１とデータラッチ群２との役割を逆にして上記読み出し動作を行うことにより、メモリセルアレイ１１からの読み出し動作を行うことができる。
【００７３】
図８は第１〜第３の読み出しＲＥＡＤ１〜ＲＥＡＤ３の実行によってセンスラッチ群３にラッチされる値を示した説明図である。同図に示すように、選択メモリセルの記憶データが“１１”の場合は第１〜第３の読み出しＲＥＡＤ１〜ＲＥＡＤ３の実行時に“０”，“０”，“０”でラッチされ、選択メモリセルの記憶データが“１０”の場合は第１〜第３の読み出しＲＥＡＤ１〜ＲＥＡＤ３の実行時に“０”，“０”，“１”でラッチされ、選択メモリセルの記憶データが“００”の場合は第１〜第３の読み出しＲＥＡＤ１〜ＲＥＡＤ３の実行時に“１”，“０”，“１”でラッチされ、選択メモリセルの記憶データが“０１”の場合は第１〜第３の読み出しＲＥＡＤ１〜ＲＥＡＤ３の実行時に“１”，“１”，“１”でラッチされる。
【００７４】
＜テスト用読み出し動作＞
図９は実施の形態１のＡＬＬ判定回路及びその周辺を示す回路図である。図９に示すように、メモリセルアレイ（Ｌマット）１１，メモリセルアレイ（Ｒマット）１２間にセンスラッチ群３が介挿され、センスラッチ群３はメモリセルアレイ１１あるいはメモリセルアレイ１２とデータの授受を行う。センスラッチ群３のラッチデータはＡＬＬ判定回路５Ａに出力される。
【００７５】
ＡＬＬ判定回路５Ａは、外部の制御用ＣＰＵ６より制御信号ＥＮＡＢＬＥを受け、判定結果ＡＬＬ５を制御用ＣＰＵ６及び入出力バッファ８に出力する。ＥＮＡＢＬＥの“０”／“１”によってＡＬＬ判定回路５Ａの非活性／活性が指示される。
【００７６】
図１０〜図１５はテスト用読み出し動作の動作原理を示す説明図である。図１０〜図１５に示すように、センスラッチ群３内に隣接して直列に配置された４個のラッチＬ３のノードＮ１１対応してＮＭＯＳトランジスタＱＬ０〜ＱＬ３のゲートが接続され、４個のラッチＬ３のノードＮ２に対応してＮＭＯＳトランジスタＱＲ０〜ＱＲ３のゲートが接続される。
【００７７】
そして、センスラッチ群３のラッチデータに対応して、ノードＮ１１側に判定結果線ＣＨＫ０Ｌ〜ＣＨＫ３Ｌを設け、ノードＮ２側に判定結果線ＣＨＫ０Ｒ〜ＣＨＫ３Ｒ設けられる。判定結果線ＣＨＫ０Ｌ〜ＣＨＫ３Ｌには複数（図中では３個）のＮＭＯＳトランジスタＱＬ０〜ＱＬ３のドレインがそれぞれ共通に接続され、判定結果線ＣＨＫ０Ｒ〜ＣＨＫ３Ｒには複数（図中では３個）のＮＭＯＳトランジスタＱＲ０〜ＱＲ３のドレインがそれぞれ共通に接続される。なお、ＮＭＯＳトランジスタＱＬ０〜ＱＬ３及びＱＲ０〜ＱＲ３のソースは接地される。
【００７８】
すなわち、センスラッチ群３のラッチＬ３のノードＮ１は４個おきにＮＭＯＳトランジスタＱＬｉ（ｉ＝０〜３のいずれか）のゲートに接続され、ノードＮ２は４個おきにＮＭＯＳトランジスタＱＲｉのゲートに接続される。ＮＭＯＳトランジスタＱＬｉのドレインは判定結果線ＣＨＫｉＬに接続され、ソースは接地される。ＮＭＯＳトランジスタＱＲｉのドレインは判定結果線ＣＨＫｉＲに接続され、ソースは接地される。
【００７９】
そして、ＡＬＬ判定回路５Ａは、ＣＨＫ０Ｌ〜ＣＨＫ３Ｌより得られる判定結果信号ＡＬＬ０Ｌ〜ＡＬＬ３Ｌと、判定結果線ＣＨＫ０Ｒ〜ＣＨＫ３Ｒより得られ判定結果信号ＡＬＬ０Ｒ〜ＡＬＬ３Ｒとを判定結果ＡＬＬ５として出力する。
【００８０】
図１６はＡＬＬ判定回路５Ａの一部の詳細を示す回路図である。同図に示すように、ＡＬＬ判定回路５Ａは抵抗Ｒ１１ｉｊ（ｉ＝０〜３、ｊ＝ＲorＬ）、判定結果線ＣＨＫｉｊ、インバータＩ１１ｉｊ，Ｉ１２ｉｊ及びＮＭＯＳトランジスタＱｊｉから構成される。
【００８１】
前述したように、複数の選択トランジスタＱｊｉはセンスラッチ群３の複数のラッチＬ３に対して４個置きに設けられ、対応するラッチＬ３のノードＮＣ（ｊ＝Ｌの場合はＮ１、ｊ＝Ｒの場合はＮ２）にゲートが接続され、ドレインが判定結果線ＣＨＫｉｊに接続され、ソースは接地される。
【００８２】
判定結果線ＣＨＫｉｊは抵抗Ｒ１１ｉｊを介して電源に接続され、判定結果線ＣＨＫｉｊより得られる信号が、直列に接続されたインバータＩ１１ｉｊ，Ｉ１２ｉｊを介して判定結果ＡＬＬｉｊとして出力される。
【００８３】
このような構成のＡＬＬ判定回路５Ａは、選択トランジスタＱｊｉに対応するラッチＬ３のノードＮＣの値が全て“０”のとき判定結果ＡＬＬｉｊが“Ｈ”となり、少なくとも一つが“１”のとき“Ｌ”となることにより、選択トランジスタＱｊｉに対応するラッチＬ３のノードＮＣが全て“０”であるか否かを判定することができる。
【００８４】
そして、８本の判定結果線ＣＨＫｉｊより得られる判定結果ＡＬＬｉｊからなる判定結果ＡＬＬ５が入出力バッファ８に与えられ、最終的に入出力バッファ８の入出力信号線ＩＯ０〜ＩＯ７より得られる外部信号として外部に出力される。
【００８５】
ＡＬＬ判定回路５Ａを用いて行うテスト用読み出し動作においても、前述した通常読み出し動作と同様、部分読み出し動作である第１〜第３の読み出しＲＥＡＤ１〜ＲＥＡＤ３によって実行される。
【００８６】
なお、図１０〜図１５の例では、チェッカボードパターンＣＨＫ４のうち、図９６で示したビットパターンＣＨＫ４−Ａを読み出し期待値とする場合のテスト用読み出し動作について説明する。すなわち、ＮＭＯＳトランジスタＱＬ０〜ＱＬ３（ＱＲ０〜ＱＲ３）ゲートに接続されるノードＮ１（Ｎ２）を有するラッチＬ３に対応するメモリセルの期待値データをそれぞれ“０１”，“００”，“１０”，“１１”としたテスト用読み出し動作を説明する。
【００８７】
まず、第１の読み出しＲＥＡＤ１を行うと、図１０に示すように、正常時はセンスラッチ群３のラッチＬ３内に｛ＣＨＫ０Ｌ〜ＣＨＫ３Ｌ（ＣＨＫ０Ｒ〜ＣＨＫ３Ｒ）｝に対応して（“１”，“１”，“０”，“０”）となるラッチデータが格納される。なお、特に説明がない場合におけるラッチＬ３のラッチデータはノードＮ２側の値を意味する。
【００８８】
その結果、判定結果ＡＬＬ５の内容は図１１で示すようになり、データ出力としてＣ３Ｈが出力される。すなわち、第１の読み出しＲＥＡＤ１の実行時に入出力バッファ８からＣ３Ｈを示すデータ出力があると正常と判断される。
【００８９】
次に、第２の読み出しＲＥＡＤ２を行うと、図１２に示すように、正常時はセンスラッチ群３のラッチＬ３内の｛ＣＨＫ０Ｌ〜ＣＨＫ３Ｌ｝に対応して（“１”，“０”，“０”，“０”）となるラッチデータが格納される。
【００９０】
その結果、判定結果ＡＬＬ５の内容は図１３で示すようになり、データ出力としてＥ１Ｈが出力される。すなわち、第２の読み出しＲＥＡＤ２の実行時に入出力バッファ８からＥ１Ｈを示すデータ出力があると正常と判断される。
【００９１】
次に、第３の読み出しＲＥＡＤ３を行うと、図１４に示すように、正常時はセンスラッチ群３のラッチＬ３内に｛ＣＨＫ０Ｌ〜ＣＨＫ３Ｌ｝に対応して（“１”，“１”，“１”，“０”）となるラッチデータが格納される。
【００９２】
その結果、判定結果ＡＬＬ５の内容は図１５で示すようになり、データ出力として８７Ｈが出力される。すなわち、第３の読み出しＲＥＡＤ３の実行時に入出力バッファ８から８７Ｈを示すデータ出力があると正常と判断される。テスト用読み出し動作時は、メモリセルアレイ１１，１２からの読み出しデータはセンスラッチ群３でセンスしてラッチされるため、ＡＬＬ判定回路５Ａによる判定精度の向上を図ることができる。
【００９３】
図１７〜図２２はテスト用読み出し動作における読み出しエラー検出例を示す説明図である。
【００９４】
まず、第１の読み出しＲＥＡＤ１を行った結果、図１７に示すように、センスラッチ群３のラッチＬ３Ｅ１に誤って“１”がラッチされた場合、判定結果ＡＬＬ５の内容は図１８で示すようになり、データ出力として８３Ｈが出力される。すなわち、第１の読み出しＲＥＡＤ１の実行時に入出力バッファ８から８３Ｈを示すデータ出力がなされ、正常値Ｃ３Ｈと異なるため読み出しエラーと判断される。
【００９５】
次に、第２の読み出しＲＥＡＤ２を行った結果、図１９に示すように、センスラッチ群３のラッチＬ３Ｅ２に誤って“１”がラッチされた場合、判定結果ＡＬＬ５の内容は図２０で示すようになり、データ出力としてＣ１Ｈが出力される。すなわち、第２の読み出しＲＥＡＤ２の実行時に入出力バッファ８からＣ１Ｈを示すデータ出力がなされ、正常値Ｅ１Ｈと異なるため読み出しエラーと判断される。
【００９６】
次に、第３の読み出しＲＥＡＤ３を行った結果、図２１に示すように、センスラッチ群３のラッチＬ３Ｅ３に誤って“１”がラッチされた場合、判定結果ＡＬＬ５の内容は図２２で示すようになり、データ出力として０７Ｈが出力される。すなわち、第３の読み出しＲＥＡＤ３の実行時に入出力バッファ８から０７Ｈを示すデータ出力がなされ、正常値Ｅ８Ｈと異なるため読み出しエラーと判断される。
【００９７】
このように、読み出し不良が発生すると、テスト用読み出し動作の部分読み出し動作である第１〜第３の読み出しＲＥＡＤ１〜ＲＥＡＤ３の実行時における３回のデータ出力のうち少なくとも一つは正常値と異なるため、第１〜第３の読み出しＲＥＡＤ１〜ＲＥＡＤ３に応じてＡＬＬ判定回路５Ａの判定結果ＡＬＬ５を外部に出力することにより、テスト用読み出し動作を実行することができる。
【００９８】
図１０〜図２２の例では、チェッカボードパターンＣＨＫ４のビットパターンＣＨＫ４−Ａの読み出しテスト例を示したが、同様にして、チェッカボードパターンＣＨＫ４のビットパターンＣＨＫ４−Ｂ〜ＣＨＫ４−Ｄについてのテスト用読み出し動作を実行することができる。
【００９９】
図２３はチェッカボードパターンＣＨＫ４の各ビットパターンの第１〜第３の読み出しＲＥＡＤ１〜ＲＥＡＤ３動作時のデータ出力期待値を示す図である。同図を参照して、ビットパターンＣＨＫ４−Ａ〜ＣＨＫ４−Ｄそれぞれの場合において、データ出力期待値と第１〜第３の読み出しＲＥＡＤ１〜ＲＥＡＤ３時のデータ出力値とを比較することにより、チェッカボードパターンＣＨＫ４のテスト用読み出し動作を実行することができる。
【０１００】
このように、実施の形態１のフラッシュメモリは、選択されたメモリセルのデータを直接外部に出力することなく、判定結果ＡＬＬ５を外部に出力するだけで、繰り返し周期４ビットの４値のチェッカボードパターンＣＨＫ４が正しく読み出せるか否かのテスト用読み出し動作を行うことができる。
【０１０１】
また、ＡＬＬ判定回路５Ａは、判定結果線ＣＨＫ０Ｌ〜ＣＨＫ０３Ｌ及びＣＨＫ０Ｒ〜ＣＨＫ０３Ｒ、ＮＭＯＳトランジスタＱＬ０〜ＱＬ３及びＱＲ０〜ＱＲ３、インバータＩ１１０Ｌ〜Ｉ１１３Ｌ及びインバータＩ１１０Ｒ〜Ｉ１１３Ｒ、並びに抵抗Ｒ１１０Ｌ〜Ｒ１１３Ｌ及びＲ１１０Ｒ〜Ｒ１１３Ｒによって構成されるため、ＡＬＬ判定回路５Ａを設けることによるフラッシュメモリのチップ面積の増加はほとんど生じない。
【０１０２】
図２４及び図２５は通常の読み出し動作によって行う、従来のテスト用読み出し動作を示すタイミング図である。また、図２６は実施の形態１のテスト用読み出し動作の読み出し動作を示すタイミング図である。
【０１０３】
なお、図２４及び図２５並びに図２６において、ＲＣは読み出しコマンド、ＲＶＣは読み出しベリファイコマンド、ＳＡ(1)，ＳＡ(2)はアドレス入力、ＤＯ０〜ＤＯ２０４７は１セクタ（２Ｋバイト）のデータ出力、ＤＯ（Ｒ１）〜ＤＯ（Ｒ３）は第１〜第３の読み出しＲＥＡＤ１〜ＲＥＡＤ３後の判定結果出力、ＲＳＣはリセットコマンドを意味する。
【０１０４】
図２４及び図２５に示すように、内部動作として第１〜第３の読み出しＲＥＡＤ１〜ＲＥＡＤ３実行後の２Ｋバイトのデータをすべてデータ出力としてＩＯピンから外部出力を行っているため、テスト用読み出し動作時間は１セクタ当たり１４６μｓ要する。
【０１０５】
一方、図２６に示すように、実施の形態１のフラッシュメモリによるテスト用読み出し動作を実行すると、第１〜第３の読み出しＲＥＡＤ１〜ＲＥＡＤ３それぞれ実行後の１バイトデータＤＯ（Ｒ１）〜ＤＯ（Ｒ３）を合計３回、外部出力を行うだけで良いため、テスト用読み出し動作時間は１セクタ当たり４６μｓと従来の約１／３に短縮することができる。
【０１０６】
＜＜実施の形態２＞＞
図２７は実施の形態２のフラッシュメモリのテスト用読み出し動作方法を示す説明図である。同図に示すように、読み出しベリファイ動作ＲＥＡＤ１−ＶＥＲＩＦＹ１、読み出しベリファイ動作ＲＥＡＤ１−ＶＥＲＩＦＹ０、読み出しベリファイ動作ＲＥＡＤ２−ＶＥＲＩＦＹ１、読み出しベリファイ動作ＲＥＡＤ２−ＶＥＲＩＦＹ０、読み出しベリファイ動作ＲＥＡＤ３−ＶＥＲＩＦＹ１、読み出しベリファイ動作ＲＥＡＤ３−ＶＥＲＩＦＹ０、及び読み出しラッチリライト動作ＲＥＡＤ４−ＬＡＴＣＨＲＥＷＲＩＴＥの順に実行され、読み出しベリファイ動作ＲＥＡＤ１−ＶＥＲＩＦＹ１、読み出しベリファイ動作ＲＥＡＤ１−ＶＥＲＩＦＹ０及び読み出しラッチリライト動作ＲＥＡＤ４−ＬＡＴＣＨＲＥＷＲＩＴＥではワード線電圧ＶＷＬを３．０Ｖにしてワード線の選択を行い、読み出しベリファイ動作ＲＥＡＤ２−ＶＥＲＩＦＹ１及び読み出しベリファイ動作ＲＥＡＤ２−ＶＥＲＩＦＹ０ではワード線電圧ＶＷＬを４．０Ｖにしてワード線の選択を行い、読み出しベリファイ動作ＲＥＡＤ３−ＶＥＲＩＦＹ１及び読み出しベリファイ動作ＲＥＡＤ３−ＶＥＲＩＦＹ０ではワード線電圧ＶＷＬを２．０Ｖにしてワード線の選択を行う。
【０１０７】
図２８は実施の形態２で用いられるＡＬＬ判定回路５Ｂの構成を示す回路図である。ＡＬＬ判定回路５Ｂは抵抗Ｒ１２、共通信号線２３、インバータＩ１１，Ｉ１２及びＮＭＯＳ構造の複数の選択トランジスタＱＳから構成される。
【０１０８】
複数の選択トランジスタＱＳはセンスラッチ群３の全てのラッチＬ３に対応して設けられ、対応するラッチＬ３のノードＮ１にゲートが接続され、ドレインが共通信号線２３に接続され、ソースは接地される。
【０１０９】
共通信号線２３は抵抗Ｒ１２を介して電源に接続され、共通信号線２３より得られる信号が、直列に接続されたインバータＩ１１，Ｉ１２を介して判定結果ＡＬＬ５Ｂとして出力される。
【０１１０】
このような構成のＡＬＬ判定回路５Ｂは、センスラッチ群３のラッチＬ３のノードＮ１の値が全て“０”のとき判定結果ＡＬＬ５Ｂが“Ｌ”となり、少なくとも一つが“１”のとき少なくとも一つの選択トランジスタＱＳがオン状態なって判定結果ＡＬＬ５Ｂが“Ｈ”となることにより、センスラッチ群３の全ラッチＬ３のノードＮ１が“０”であるか否かを判定することができる。
【０１１１】
なお、ＡＬＬ判定回路５ＡがＡＬＬ判定回路５Ｂに置き換わる点を除いて実施の形態２のフラッシュメモリの他のハードウェア構成は図１で示した実施の形態１の構成と同様である。
【０１１２】
図２９〜図８５はテスト用読み出し動作の動作原理を示す説明図である。これらの図において、データラッチ群１、センスラッチ群３及びデータラッチ群２はそれぞれ４個の１ビット読み出しデータ記憶用のラッチＬ１，Ｌ３及びＬ２を有している。
【０１１３】
ラッチＬ１，Ｌ３はメモリセルアレイ１１上のビット線に対応して設けられ、ラッチＬ２，Ｌ３はメモリセルアレイ１２上のビット線に対応して設けられる。なお、説明の都合上、４個のラッチＬ１，Ｌ３及びＬ２を図示しているが、実際にはセクタ単位であるビット線数分存在する。
【０１１４】
また、これらの図において、データラッチ群１，センスラッチ群３及びデータラッチ群２の各ラッチＬ１，Ｌ３及びＬ２に対応する、４値の選択メモリセルはそれぞれ図の上部から、“０１”，“００”，“１０”及び“１１”の順で期待値データが設定されていると仮定する。すなわち、データラッチ群１には各期待値データの上位ビットである（“０”，“０”，“１”，“１”）がラッチされ、データラッチ群２には各期待値データの下位ビットの反転値である（“０”，“１”，“１”，“０”）が格納される。
【０１１５】
また、センスラッチ群３のラッチＬ３の左側のノードＮ１がラッチＬ１と接続され、右側のノードＮ２がラッチＬ２と接続される。ラッチＬ３の左側の数字がノードＮ１の状態、右側の数字がノードＮ２の状態を示している。単にラッチＬ２のラッチデータと述べる場合は、ノードＮ２側のラッチ内容を意味する。
【０１１６】
以下、これらの図を参照して、実施の形態２のテスト用読み出し動作を説明する。
【０１１７】
まず、読み出しベリファイ動作ＲＥＡＤ１−ＶＥＲＩＦＹ１を実行して、第１の読み出しＲＥＡＤ１後の期待値データ“０１”と“００”に対応する１ビット読み出しデータ（センスラッチ群３の上から２つのラッチＬ３のラッチデータ）の読み出しベリファイを行う。
【０１１８】
まず、第１の読み出しＲＥＡＤ１を行い、図２９に示すように、メモリセルアレイ１２から読み出したデータ（“１”，“１”，“０”，“０”）をセンスラッチ群３にラッチする。
【０１１９】
次に、期待値“１０”と“１１”のビット（センスラッチ群３の下から２つのラッチＬ３のラッチデータ）をＡＬＬ判定から除外するため、以下のシーケンスを実行する。
【０１２０】
メモリセルアレイ１１のビット線を全てディスチャージ（“０”に設定）した後、センスラッチ群３のラッチデータに基づきメモリセルアレイ１１のビット線を選択プリチャージ（ラッチデータ“１”に対応するビット線のみ“１”に設定、他は現状維持）する。その後、データラッチ群１のラッチデータに基づきメモリセルアレイ１１のビット線を選択ディスチャージ（ラッチデータ“１”に対応するビット線のみ“０”に設定、他は現状維持）する。その結果、図３０に示すように、メモリセルアレイ１１のビット線が全て“０”となる。
【０１２１】
そして、メモリセルアレイ１１のビット線上のデータをセンスラッチ群３でセンスしてラッチし直すことにより、図３１に示すように、結果的にデータラッチ群１内のラッチデータ“１”のみをセンスラッチ群３のラッチデータ（ノードＮ２側）に転送することになり、センスラッチ群３のラッチデータは全て“１”となる。
【０１２２】
その後、図３２に示すように、センスラッチ群３のラッチＬ３のノードＮ１の値が全て“０”であるか否かをＡＬＬ判定回路５Ｂの判定結果ＡＬＬ５Ｂによって判定することにより、期待値“０１”と“００”のビットに対する読み出しベリファイである読み出しベリファイ動作ＲＥＡＤ１−ＶＥＲＩＦＹ１が完了する。
【０１２３】
図８６は選択プリチャージの動作説明用の回路図である。図８７は選択ディスチャージの動作説明用の回路図である。図８８はラッチによるセンス動作説明用の回路図である。これらの図に示すように、ラッチＬＣ（ラッチＬ１〜Ｌ３のいずれか）のノードＮＤ（ラッチＬ１のラッチデータが得られるノード、ラッチＬ２のラッチデータが得られるノード、ラッチＬ３のノードＮ１あるいはノードＮ２）に対応するビット線ＢＬ毎に、ＮＭＯＳトランジスタＱ１〜Ｑ３が設けられる。
【０１２４】
ＮＭＯＳトランジスタＱ１のゲートはノードＮＤ及びＮＭＯＳトランジスタＱ２の一方電極に接続され、一方電極は制御信号を受け、他方電極はＮＭＯＳトランジスタＱ３を介してビット線ＢＬに接続される。ＮＭＯＳトランジスタＱ２はゲートに制御信号を受け、他方電極はビット線ＢＬに接続される。
【０１２５】
図８６に示すように、選択プリチャージ動作は、ＮＭＯＳトランジスタＱ１の一方電極を“Ｈ”、ＮＭＯＳトランジスタＱ２のゲートを“Ｌ”、ＮＭＯＳトランジスタＱ３のゲートを“Ｈ”にする制御信号を付与して行われる。したがって、ラッチＬＣのノードＮＤより得られるラッチデータが“１”（“Ｈ”）であれば、ＮＭＯＳトランジスタＱ１がオン状態となりビット線ＢＬに“Ｈ”が設定され、ラッチデータが“０”（“Ｌ”）であれば、ビット線ＢＬは以前に設定された値を保持する。
【０１２６】
図８７に示すように、選択ディスチャージ動作は、ＮＭＯＳトランジスタＱ１の一方電極を“Ｌ”、ＮＭＯＳトランジスタＱ２のゲートを“Ｌ”、ＮＭＯＳトランジスタＱ３のゲートを“Ｈ”にする制御信号を付与して行われる。したがって、ラッチＬＣのノードＮＤより得られるラッチデータが“１”（“Ｈ”）であれば、ＮＭＯＳトランジスタＱ１がオン状態となりビット線ＢＬに“Ｌ”が設定され、ラッチデータが“０”（“Ｌ”）であれば、ビット線ＢＬは以前に設定された値を保持する。
【０１２７】
図８８に示すように、センス動作は、ＮＭＯＳトランジスタＱ１の一方電極を任意、ＮＭＯＳトランジスタＱ２のゲートを“Ｈ”、ＮＭＯＳトランジスタＱ３のゲートを“Ｌ”にする制御信号を付与して行われる。したがって、ビット線ＢＬの電位がノードＮＤを介してラッチＬＣでセンスされた後、ラッチデータとしてラッチされる。
【０１２８】
図３３〜図３６に戻って、読み出しベリファイ動作ＲＥＡＤ１−ＶＥＲＩＦＹ１に続き読み出しベリファイ動作ＲＥＡＤ１−ＶＥＲＩＦＹ０を実行して、期待値“１０”と“１１”のビット（センスラッチ群３の下から２つのラッチＬ３のラッチデータ）の読み出しベリファイを行う。
【０１２９】
まず、第１の読み出しＲＥＡＤ１を行い、図３３に示すように、メモリセルアレイ１２から読み出したデータ（“１”，“１”，“０”，“０”）をセンスラッチ群３にラッチする。
【０１３０】
次に、期待値“００”と“０１”のビット（センスラッチ群３の上から２つのラッチＬ３のラッチデータ）をＡＬＬ判定から除外するため、以下のシーケンスを実行する。
【０１３１】
メモリセルアレイ１１のビット線を全てディスチャージした後、データラッチ群１のラッチデータに基づきメモリセルアレイ１１のビット線を選択プリチャージする。その後、センスラッチ群３のラッチデータに基づきメモリセルアレイ１１のビット線を選択ディスチャージする。その結果、図３４に示すように、メモリセルアレイ１１のビット線が全て“０”となる。
【０１３２】
そして、メモリセルアレイ１１のビット線上のデータをセンスラッチ群３でセンスすることにより、図３５に示すように、センスラッチ群３のラッチデータは全て“１”となる。
【０１３３】
その後、図３６に示すように、センスラッチ群３のラッチＬ３のノードＮ１の値が全て“０”であるか否かをＡＬＬ判定回路５Ｂの判定結果ＡＬＬ５Ｂによって判定することにより、期待値“１０”と“１１”のビットに対する読み出しベリファイである読み出しベリファイ動作ＲＥＡＤ１−ＶＥＲＩＦＹ０が完了する。
【０１３４】
読み出しベリファイ動作ＲＥＡＤ１−ＶＥＲＩＦＹ１の実行時に、期待値“００”の１ビット読み出しデータが誤って、第１の読み出しＲＥＡＤ１の実行時に（“１”，“０”，“０”，“０”）がセンスラッチ群３にラッチされると、図３７〜図４０に示す過程を経て、図４０で示すセンスラッチ群３のラッチＬ３のノードＮ１の値の一部（ハッチング部）に“１”が発生するため、読み出しベリファイ動作ＲＥＡＤ１−ＶＥＲＩＦＹ１によってエラーを検出することができる。
【０１３５】
同様に、読み出しベリファイ動作ＲＥＡＤ１−ＶＥＲＩＦＹ０の実行時に、期待値“１０”の１ビット読み出しデータが誤って、第１の読み出しＲＥＡＤ１の実行時に（“１”，“１”，“１”，“０”）がセンスラッチ群３にラッチされると、図４１〜図４４に示す過程を経て、図４４で示すセンスラッチ群３のラッチＬ３のノードＮ１の値の一部（ハッチング部）に“１”が発生するため、読み出しベリファイ動作ＲＥＡＤ１−ＶＥＲＩＦＹ０によってエラーを検出することができる。
【０１３６】
次に、第２の読み出しＲＥＡＤ２に関連する読み出しベリファイ動作ＲＥＡＤ２−ＶＥＲＩＦＹ１及び読み出しベリファイ動作ＲＥＡＤ２−ＶＥＲＩＦＹ０を実行する場合に、データラッチ群１の内容を変更する準備動作を実行する。なお、この準備動作はメモリセルにアクセスしないためワード線の電位は任意である。
【０１３７】
まず、図４５に示すように、メモリセルアレイ１２のビット線を全てプリチャージした後、データラッチ群２のラッチデータに基づき選択ディスチャージを行った後、センスラッチ群３でメモリセルアレイ１２のビット線をセンスする。
【０１３８】
そして、図４６に示すように、メモリセルアレイ１１のビット線を全てディスチャージした後、データラッチ群１のラッチデータに基づき選択プリチャージを実行し、さらにセンスラッチ群３のラッチデータに基づき選択プリチャージする。なお、２つの選択プリチャージの実行順序は問わない。
【０１３９】
そして、図４７に示すように、メモリセルアレイ１１のビット線の内容をデータラッチ群１でセンスすることにより、期待値“０１”のビット線に対応するラッチデータを“０”、期待値“００”、“１０”及び“１１”に対応するラッチデータを“１”とした１ビット期待値データがデータラッチ群１にラッチされる。
【０１４０】
次に、読み出しベリファイ動作ＲＥＡＤ１−ＶＥＲＩＦＹ１と同様な処理を、図４８〜図５１で示すように実行することにより、第２の読み出しＲＥＡＤ２後の期待値“０１”の１ビット読み出しデータの読み出しベリファイを行う読み出しベリファイ動作ＲＥＡＤ２−ＶＥＲＩＦＹ１を実行する。
【０１４１】
続いて、読み出しベリファイ動作ＲＥＡＤ１−ＶＥＲＩＦＹ０と同様な処理を、図５２〜図５５で示すように実行することにより、第２の読み出しＲＥＡＤ２後の期待値“００”、“１０”及び“１１”の１ビット読み出しデータの読み出しベリファイを行う読み出しベリファイ動作ＲＥＡＤ２−ＶＥＲＩＦＹ０を実行する。
【０１４２】
読み出しベリファイ動作ＲＥＡＤ２−ＶＥＲＩＦＹ１の実行時に、期待値“０１”の１ビット読み出しデータが誤って、第２の読み出しＲＥＡＤ２の実行時に（“０”，“０”，“０”，“０”）がセンスラッチ群３にラッチされると、図５６〜図５９に示す過程を経て、図５９で示すセンスラッチ群３のラッチＬ３のノードＮ１の値の一部（ハッチング部）に“１”が発生するため、読み出しベリファイ動作ＲＥＡＤ２−ＶＥＲＩＦＹ１によってエラーを検出することができる。
【０１４３】
同様に、読み出しベリファイ動作ＲＥＡＤ２−ＶＥＲＩＦＹ０の実行時に、期待値“００”の１ビット読み出しデータが誤って、第１の読み出しＲＥＡＤ１の実行時に（“１”，“１”，“０”，“０”）がセンスラッチ群３にラッチされると、図６０〜図６３に示す過程を経て、図６３で示すセンスラッチ群３のラッチＬ３のノードＮ１の値の一部（ハッチング部）に“１”が発生するため、読み出しベリファイ動作ＲＥＡＤ２−ＶＥＲＩＦＹ０によってエラーを検出することができる。
【０１４４】
続いて、第３の読み出しＲＥＡＤ３に関連する読み出しベリファイ動作ＲＥＡＤ３−ＶＥＲＩＦＹ１及び読み出しベリファイ動作ＲＥＡＤ３−ＶＥＲＩＦＹ０を実行する場合に、データラッチ群１の内容を変更する準備動作を実行する。なお、この準備動作はメモリセルにアクセスしないためワード線の電位は任意である。
【０１４５】
まず、図６４に示すように、メモリセルアレイ１２のビット線を全てプリチャージした後、データラッチ群２のラッチデータに基づき選択ディスチャージを行った後、センスラッチ群３でメモリセルアレイ１２のビット線をセンスする。
【０１４６】
そして、図６５に示すように、メモリセルアレイ１１のビット線を全てディスチャージした後、データラッチ群１のラッチデータに基づき選択プリチャージした後、センスラッチ群３のラッチデータに基づき選択ディスチャージする。
【０１４７】
そして、図６６に示すように、メモリセルアレイ１１のビット線の内容をデータラッチ群１でセンスすることにより、期待値“０１”，“００”及び“１０”のビット線に対応するラッチデータを“０”、期待値“１１”に対応するラッチデータを“１”とした１ビット期待値データデータがデータラッチ群１にラッチされる。
【０１４８】
次に、読み出しベリファイ動作ＲＥＡＤ１−ＶＥＲＩＦＹ１と同様な処理を、図６７〜図７０で示すように実行することにより、第３の読み出しＲＥＡＤ３後の期待値“０１”，“００”及び“１０”の１ビット読み出しデータの読み出しベリファイを行う読み出しベリファイ動作ＲＥＡＤ３−ＶＥＲＩＦＹ１を実行する。
【０１４９】
続いて、読み出しベリファイ動作ＲＥＡＤ１−ＶＥＲＩＦＹ０と同様な処理を、図７１〜図７４で示すように実行することにより、第３の読み出しＲＥＡＤ３後の期待値“１１”の１ビット読み出しデータの読み出しベリファイを行う読み出しベリファイ動作ＲＥＡＤ３−ＶＥＲＩＦＹ０を実行する。
【０１５０】
読み出しベリファイ動作ＲＥＡＤ３−ＶＥＲＩＦＹ１の実行時に、期待値“１０”の１ビット読み出しデータが誤って、第３の読み出しＲＥＡＤ３の実行時に（“１”，“１”，“０”，“０”）がセンスラッチ群３にラッチされると、図７５〜図７８に示す過程を経て、図７８で示すセンスラッチ群３のラッチＬ３のノードＮ１の値の一部（ハッチング部）に“１”が発生するため、読み出しベリファイ動作ＲＥＡＤ３−ＶＥＲＩＦＹ１によってエラーを検出することができる。
【０１５１】
同様に、読み出しベリファイ動作ＲＥＡＤ３−ＶＥＲＩＦＹ０の実行時に、期待値“１１”の１ビット読み出しデータが誤って、第１の読み出しＲＥＡＤ１の実行時に（“１”，“１”，“１”，“１”）がセンスラッチ群３にラッチされると、図７９〜図８２に示す過程を経て、図８２で示すセンスラッチ群３のラッチＬ３のノードＮ１の値の一部（ハッチング部）に“１”が発生するため、読み出しベリファイ動作ＲＥＡＤ３−ＶＥＲＩＦＹ０によってエラーを検出することができる。
【０１５２】
最後に、読み出しラッチリライト動作ＲＥＡＤ４−ＬＡＴＣＨＲＥＷＲＩＴＥを実行する。
【０１５３】
まず、図８３に示すように、第１の読み出しＲＥＡＤ１を実行してセンスラッチ群３に読み出しデータをラッチする。
【０１５４】
そして、図８４に示すように、メモリセルアレイ１１の全ビット線をディスチャージした後、データラッチ群２のラッチデータに基づき選択プリチャージする。
【０１５５】
その後、図８５に示すように、メモリセルアレイ１１のビット線の内容をデータラッチ群１によってセンスすることにより、データラッチ群１のラッチデータを初期値（“０”，“０”，“１”，“１”）に戻すことができる。
【０１５６】
なお、上述した実施の形態２のテスト用読み出し動作では、エラー検出した際にそのチップ（フラッシュメモリ）を不良とせず、テスト用読み出し動作を続行する場合は再度正しい期待値データを入力し直す必要がある。
【０１５７】
このようにして、実施の形態２のフラッシュメモリは部分読み出し動作である第ｋ（ｋ＝１〜３）の読み出しＲＥＡＤの実行前にセクタ単位に期待値データをデータラッチ群１，２設定した後、第ｋの読み出しＲＥＡＤｋを実行し、その後読み出しベリファイ動作ＲＥＡＤｋ−ＶＥＲＩＦＹ１，０を実行し、ＡＬＬ判定回路５Ｂから判定結果ＡＬＬ５Ｂを出力することよってテスト用読み出し動作を行う。
【０１５８】
この際、メモリセルアレイ１１，１２からの読み出しデータはセンスラッチ群３でセンスしてラッチされるため、ＡＬＬ判定回路５Ｂによる判定精度の向上を図ることができる。また、ＡＬＬ判定回路５Ｂの構成はセンスラッチ群３のラッチＬ３に対応する選択トランジスタＱＳ、共通信号線２３、インバータＩ１２，Ｉ１３及び抵抗Ｒ１２で済ますことができつため、ＡＬＬ判定回路５Ｂを設けることによるフラッシュメモリのチップ面積の増大はほとんどない。
【０１５９】
図８９及び図９０は通常の読み出し動作の動作内容を示すタイミング図である。図９１〜図９４は実施の形態２のテスト用読み出し動作と動作内容を示すタイミング図である。図８９及び図９０と図９１〜図９４との比較結果からわかるように、通常の読み出し動作はセクタ毎にデータ出力時間（５０ｎｓ×２Ｋバイト）を要するが、実施の形態２のテスト用読み出し動作では、期待値データ設定用のデータ入力時間（５０ｎｓ×２Ｋバイト）を要するが、最初のセクタと同一の期待値データとなるセクタに関しては期待値データ設定用のデータ入力時間を必要としないため、多くのセクタで期待値データを共通に用いる場合は、通常の読み出し動作による判定より高速に読み出しエラーの有無を判定することができる。
【０１６０】
なお、図４５〜図４７で示した第２の読み出しＲＥＡＤ２の準備動作、及び図６４〜図６６で示した第３の読み出しＲＥＡＤ３の準備動作はメモリセルからのデータ読み出しを行わないため、他の動作に比べ無視できる時間との判断からこれらの準備動作については図９１〜図９４上での図示省略している。
【０１６１】
なお、図８９及び図９０並びに図９１〜図９４において、ＲＣは読み出しコマンド、ＲＶＣは読み出しベリファイコマンド、ＳＡ(1)，ＳＡ(2)はアドレス入力、ＤＯ０〜ＤＯ２０４７は１セクタ（２Ｋバイト）のデータ出力、ＤＩ０〜ＤＩ２０４７は１セクタのデータ入力、ＤＯ（ｉｊ）（ｉ＝１〜３，ｊ＝１，０）は第ｉの読み出しＲＥＡＤｉに伴う読み出しベリファイ動作ＲＥＡＤｉ−ＶＥＲＩＦＹｊ後のデータ出力、ＲＳＣはリセットコマンドを意味する。
【０１６２】
実施の形態２のテスト用読み出し動作は実施の形態１のテスト用読み出し動作と比較すると、テスト開始時に１セクタ分のデータを入力させる必要がない点で、実施の形態１が優れている。
【０１６３】
一方、実施の形態２ではセクタ単位の期待値データを任意に設定できるが、実施の形態１は判定結果線に共通にwired-OR接続されているラッチに対応するメモリセルは全て同一のデータに設定する制約が生じる。このように、テストパターンを実施の形態１より複雑化できる点において実施の形態２は優れている。
【０１６４】
なお、上述した実施の形態１及び実施の形態２ではフラッシュメモリを例に挙げたが、フラッシュメモリ以外の不揮発性半導体記憶装置、揮発性の半導体記憶装置等、読み出しテストを行う全ての半導体記憶装置に本発明は適用可能である。
【０１６５】
【発明の効果】
以上説明したように、この発明における請求項１記載の半導体記憶装置は、上記Ｋ個のグループに同一値が設定された比較的複雑なテストパターンを複数のメモリセルに書き込んだ後、上記テスト用読み出し動作を実行して判定結果を得ることにより、複数のメモリセルの読み出しテストを高速に行うことができる。
【０１６６】
また、判定手段はＫ個のグループそれぞれにおける読み出しデータが全て同一であるか否かを判定する機能を有するだけでよいため、判定手段を内部に設けることによる半導体記憶装置の回路面積の増加はほとんどない。
【０１６７】
加えて、請求項１記載の半導体記憶装置は、所定数のメモリセルを第２の方向にそってＮ個間隔で同一グループに分類するため、Ｎ値のチェッカボードパターンをテストパターンとした読み出しテストを行うことができる。
【０１６８】
請求項２記載の半導体記憶装置は、繰り返し周期がｍビットのチェッカボードパターンをテストパターンとした読み出しテストを行うことができる。
【０１６９】
請求項３記載の半導体記憶装置は、所定数の読み出しデータをセンスしてセンス記憶手段に記憶させることにより、精度の高い判定結果を得ることができる。
【０１７０】
請求項４記載の半導体記憶装置は、第１〜第Ｌの部分判定結果よりなる判定結果を得ることにより、メモリセルに対する多値記憶状態の読み出しテストを支障無く行うことができる。
【０１７１】
この発明における請求項５記載の半導体記憶装置は、外部から所定数の期待値データを期待値記憶手段に記憶させることにより、任意のテストパターンによる読み出しテストを行うことができる。また、複数回読み出される所定数の読み出しデータ間で所定数の期待値データを共通利用する場合は、最初に１回だけ期待値記憶手段に所定数の期待値データを記憶させれば良いため、２回目以降の所定数の読み出しデータの読み出し時に所定数の期待値データを期待値記憶手段に記憶させる時間を省略できる分、高速に読み出しテストを行うことができる。
【０１７２】
また、判定手段は、所定数の読み出しデータと所定数の期待値データとの比較結果に基づき判定結果を出力する機能を有する構成でよいため、判定手段を内部に構成することによる半導体記憶装置の回路面積の増大はほとんどない。
【０１７３】
さらに、請求項５記載の半導体記憶装置は、所定数の読み出しデータをセンスしてセンス記憶手段に記憶させることにより、精度の高い判定結果を得ることができる。
【０１７４】
加えて、請求項５記載の半導体記憶装置は、第１〜第Ｌの部分判定結果よりなる判定結果を得ることにより、メモリセルに対する多値記憶状態の読み出しテストを支障無く行うことができる。この際、所定数の第２〜第Ｌの１ビット期待値データはそれぞれ、期待値記憶手段及びセンス記憶手段の記憶内容に基づき所定数の第１〜第（Ｌ−１）の１ビット期待値データを変更して得られるため、期待値記憶手段に記憶させる必要があるのは所定数の第１の１ビット期待値データだけで済ますことができる。
【０１７５】
請求項６記載の半導体記憶装置は、期待値記憶手段を期待値データ記憶専用に追加する必要はない。
【図面の簡単な説明】
【図１】 この発明の実施の形態１であるフラッシュメモリの全体構成を示すブロック図である。
【図２】 実施の形態１のフラッシュメモリの読み出し方法を示す説明図である。
【図３】 実施の形態１の読み出し原理を示す説明図である。
【図４】 実施の形態１の読み出し原理を示す説明図である。
【図５】 実施の形態１の読み出し原理を示す説明図である。
【図６】 実施の形態１の読み出し原理を示す説明図である。
【図７】 実施の形態１の読み出し原理を示す説明図である。
【図８】 第１〜第３の読み出しＲＥＡＤ１〜ＲＥＡＤ３の実行によってセンスラッチ群３にラッチされる値を示した説明図である。
【図９】 実施の形態１のＡＬＬ判定回路及びその周辺を示す回路図である。
【図１０】 テスト用読み出し動作の動作原理を示す説明図である。
【図１１】 テスト用読み出し動作の動作原理を示す説明図である。
【図１２】 テスト用読み出し動作の動作原理を示す説明図である。
【図１３】 テスト用読み出し動作の動作原理を示す説明図である。
【図１４】 テスト用読み出し動作の動作原理を示す説明図である。
【図１５】 テスト用読み出し動作の動作原理を示す説明図である。
【図１６】 ＡＬＬ判定回路５Ａの一部の詳細を示す回路図である。
【図１７】 テスト用読み出し動作における読み出しエラー検出例を示す説明図である。
【図１８】 テスト用読み出し動作における読み出しエラー検出例を示す説明図である。
【図１９】 テスト用読み出し動作における読み出しエラー検出例を示す説明図である。
【図２０】 テスト用読み出し動作における読み出しエラー検出例を示す説明図である。
【図２１】 テスト用読み出し動作における読み出しエラー検出例を示す説明図である。
【図２２】 テスト用読み出し動作における読み出しエラー検出例を示す説明図である。
【図２３】 チェッカボードパターンＣＨＫ４の各ビットパターンの第１〜第３の読み出しＲＥＡＤ１〜ＲＥＡＤ３動作時のデータ出力期待値を示す図である。
【図２４】 従来のテスト用読み出し動作を示すタイミング図である。
【図２５】 従来のテスト用読み出し動作を示すタイミング図である。
【図２６】 実施の形態１のテスト用読み出し動作の読み出し動作を示すタイミング図である。
【図２７】 実施の形態２のフラッシュメモリのテスト用読み出し動作方法を示す説明図である。
【図２８】 実施の形態２で用いられるＡＬＬ判定回路５Ｂの構成を示す回路図である。
【図２９】 実施の形態２のフラッシュメモリにおけるテスト用読み出し動作の動作原理を示す説明図である。
【図３０】 テスト用読み出し動作の動作原理を示す説明図である。
【図３１】 テスト用読み出し動作の動作原理を示す説明図である。
【図３２】 テスト用読み出し動作の動作原理を示す説明図である。
【図３３】 テスト用読み出し動作の動作原理を示す説明図である。
【図３４】 テスト用読み出し動作の動作原理を示す説明図である。
【図３５】 テスト用読み出し動作の動作原理を示す説明図である。
【図３６】 テスト用読み出し動作の動作原理を示す説明図である。
【図３７】 テスト用読み出し動作の動作原理を示す説明図である。
【図３８】 テスト用読み出し動作の動作原理を示す説明図である。
【図３９】 テスト用読み出し動作の動作原理を示す説明図である。
【図４０】 テスト用読み出し動作の動作原理を示す説明図である。
【図４１】 テスト用読み出し動作の動作原理を示す説明図である。
【図４２】 テスト用読み出し動作の動作原理を示す説明図である。
【図４３】 テスト用読み出し動作の動作原理を示す説明図である。
【図４４】 テスト用読み出し動作の動作原理を示す説明図である。
【図４５】 テスト用読み出し動作の動作原理を示す説明図である。
【図４６】 テスト用読み出し動作の動作原理を示す説明図である。
【図４７】 テスト用読み出し動作の動作原理を示す説明図である。
【図４８】 テスト用読み出し動作の動作原理を示す説明図である。
【図４９】 テスト用読み出し動作の動作原理を示す説明図である。
【図５０】 テスト用読み出し動作の動作原理を示す説明図である。
【図５１】 テスト用読み出し動作の動作原理を示す説明図である。
【図５２】 テスト用読み出し動作の動作原理を示す説明図である。
【図５３】 テスト用読み出し動作の動作原理を示す説明図である。
【図５４】 テスト用読み出し動作の動作原理を示す説明図である。
【図５５】 テスト用読み出し動作の動作原理を示す説明図である。
【図５６】 テスト用読み出し動作の動作原理を示す説明図である。
【図５７】 テスト用読み出し動作の動作原理を示す説明図である。
【図５８】 テスト用読み出し動作の動作原理を示す説明図である。
【図５９】 テスト用読み出し動作の動作原理を示す説明図である。
【図６０】 テスト用読み出し動作の動作原理を示す説明図である。
【図６１】 テスト用読み出し動作の動作原理を示す説明図である。
【図６２】 テスト用読み出し動作の動作原理を示す説明図である。
【図６３】 テスト用読み出し動作の動作原理を示す説明図である。
【図６４】 テスト用読み出し動作の動作原理を示す説明図である。
【図６５】 テスト用読み出し動作の動作原理を示す説明図である。
【図６６】 テスト用読み出し動作の動作原理を示す説明図である。
【図６７】 テスト用読み出し動作の動作原理を示す説明図である。
【図６８】 テスト用読み出し動作の動作原理を示す説明図である。
【図６９】 テスト用読み出し動作の動作原理を示す説明図である。
【図７０】 テスト用読み出し動作の動作原理を示す説明図である。
【図７１】 テスト用読み出し動作の動作原理を示す説明図である。
【図７２】 テスト用読み出し動作の動作原理を示す説明図である。
【図７３】 テスト用読み出し動作の動作原理を示す説明図である。
【図７４】 テスト用読み出し動作の動作原理を示す説明図である。
【図７５】 テスト用読み出し動作の動作原理を示す説明図である。
【図７６】 テスト用読み出し動作の動作原理を示す説明図である。
【図７７】 テスト用読み出し動作の動作原理を示す説明図である。
【図７８】 テスト用読み出し動作の動作原理を示す説明図である。
【図７９】 テスト用読み出し動作の動作原理を示す説明図である。
【図８０】 テスト用読み出し動作の動作原理を示す説明図である。
【図８１】 テスト用読み出し動作の動作原理を示す説明図である。
【図８２】 テスト用読み出し動作の動作原理を示す説明図である。
【図８３】 テスト用読み出し動作の動作原理を示す説明図である。
【図８４】 テスト用読み出し動作の動作原理を示す説明図である。
【図８５】 テスト用読み出し動作の動作原理を示す説明図である。
【図８６】 選択プリチャージの動作説明用の回路図である。
【図８７】 選択ディスチャージの動作説明用の回路図である。
【図８８】 ラッチによるセンス動作説明用の回路図である。
【図８９】 通常の読み出し動作の動作内容を示すタイミング図である。
【図９０】 通常の読み出し動作の動作内容を示すタイミング図である。
【図９１】 実施の形態２のテスト用読み出し動作の動作内容を示すタイミング図である。
【図９２】 実施の形態２のテスト用読み出し動作の動作内容を示すタイミング図である。
【図９３】 実施の形態２のテスト用読み出し動作の動作内容を示すタイミング図である。
【図９４】 実施の形態２のテスト用読み出し動作の動作内容を示すタイミング図である。
【図９５】 ２値のチェッカボードパターンを示す説明図である。
【図９６】 ４値のチェッカボードパターンを示す説明図である。
【図９７】 ８値のチェッカボードパターンを示す説明図である。
【図９８】 従来のＡＬＬ判定回路及びその周辺の概略を示すブロック図である。
【図９９】 従来のＡＬＬ判定回路の動作原理を示す説明図である。
【図１００】 従来のＡＬＬ判定回路の動作原理を示す説明図である。
【図１０１】 従来のＡＬＬ判定回路の動作原理を示す説明図である。
【図１０２】 従来のＡＬＬ判定回路の動作原理を示す説明図である。
【符号の説明】
１，２ データラッチ群、３ センスラッチ群、５Ａ，５Ｂ ＡＬＬ判定回路、８ 入出力バッファ、１１，１２ メモリセルアレイ。
Claims (6)
- 各々がＮ値（Ｎ≧２）の情報を記憶可能な複数のメモリセルと、
テスト用読み出し動作時に、前記複数のメモリセルのうち所定数のメモリセルから所定数の読み出しデータを読み出すデータ読み出し手段と、
前記テスト用読み出し動作時に、前記所定数の読み出しデータをＫ個（Ｋ≧２）のグループに分類し、前記Ｋ個のグループそれぞれにおける前記読み出しデータが全て同一であるか否かに基づき判定結果を出力する判定手段とを備え、
前記Ｋ個はＮ個を含み、
前記複数のメモリセルは第１及び第２の方向によって規定されるマトリクス状に配置されたメモリセルを含み、
前記所定数のメモリセルは前記第２の方向の位置が同一で、前記第１の方向にそって直列に配置されたメモリセルを含み、
前記判定手段は、前記所定数のメモリセルが前記第２の方向に沿って前記Ｎ個間隔で同一のグループに分類されるように、前記所定数の読み出しデータを分類する、
半導体記憶装置。 - 請求項１記載の半導体記憶装置であって、
前記Ｎ値は、２m（ｍ≧１）値を含む、
半導体記憶装置。 - 請求項１あるいは請求項２に記載の半導体記憶装置であって、
前記判定手段は、
前記所定数の読み出しデータをセンスして記憶するセンス記憶手段と、
前記センス記憶手段の記憶内容に基づき、前記Ｋ個のグループそれぞれにおける前記読み出しデータが全て同一であるか否かを判定して前記判定結果を出力する判定結果出力手段とを含む、
半導体記憶装置。 - 各々がＮ値（Ｎ≧２）の情報を記憶可能な複数のメモリセルと、
テスト用読み出し動作時に、前記複数のメモリセルのうち所定数のメモリセルから所定数の読み出しデータを読み出すデータ読み出し手段と、
前記テスト用読み出し動作時に、前記所定数の読み出しデータをＫ個（Ｋ≧２）のグループに分類し、前記Ｋ個のグループそれぞれにおける前記読み出しデータが全て同一であるか否かに基づき判定結果を出力する判定手段とを備え、
前記Ｎ値は３値以上の多値を含み、
前記テスト用読み出し動作は読み出し条件が異なる第１〜第Ｌ（Ｌ≧２）の部分テスト用読み出し動作を含み、前記読み出しデータは第１〜第Ｌの１ビット読み出しデータを含み、
前記データ読み出し手段は、前記第１〜第Ｌの部分テスト用読み出し動作実行時に前記所定数の前記第１〜第Ｌの１ビット読み出しデータをそれぞれ読み出し、
前記判定結果は第１〜第Ｌの部分判定結果を含み、
前記判定手段は、第ｉ（ｉ＝１〜Ｌ）の前記部分テスト用読み出し動作時に、前記Ｋ個のグループそれぞれにおける第ｉの前記１ビット読み出しデータが全て同一であるか否かに基づき第ｉの前記部分判定結果を出力する、
半導体記憶装置。 - 各々がＮ値（Ｎ≧２）の情報を記憶可能な複数のメモリセルと、
テスト用読み出し動作時に、前記複数のメモリセルのうち所定数のメモリセルから所定数の読み出しデータを読み出すデータ読み出し手段と、
前記所定数の期待値データを記憶する期待値記憶手段と、
前記テスト用読み出し動作時に、前記所定数の前記読み出しデータと前記所定数の前記期待値データとの比較結果に基づき判定結果を出力する判定手段とを備え、
前記判定手段は、
前記所定数の読み出しデータをセンスして記憶するセンス記憶手段と、
前記センス記憶手段の記憶内容と前記で期待値記憶手段との記憶内容の比較結果に基づき、前記判定結果を出力する判定結果出力手段とを含み、
前記Ｎ値は３値以上の多値を含み、
前記テスト用読み出し動作は読み出し条件が異なる第１〜第Ｌ（Ｌ≧２）の部分テスト用読み出し動作を含み、前記読み出しデータは第１〜第Ｌの１ビット読み出しデータを含み、前記期待値データは第１〜第Ｌの１ビット期待値データを含み、
前記データ読み出し手段は、前記第１〜第Ｌの部分テスト用読み出し動作実行毎に前記所定数の前記第１〜第Ｌの１ビット読み出しデータをそれぞれ読み出し、
前記判定結果は第１〜第Ｌの部分判定結果を含み、
前記判定手段は、第ｉ（ｉ＝１〜Ｌ）の前記部分テスト用読み出し動作時に、前記所定数の第ｉの前記１ビット読み出しデータと前記所定数の前記第ｉの１ビット期待値データとの比較結果に基づき第ｉの前記部分判定結果を出力し、
前記所定数の前記第２〜第Ｌの１ビット期待値データはそれぞれ、前記期待値記憶手段及び前記センス記憶手段それぞれの記憶内容に基づき前記所定数の前記第１〜第（Ｌ−１）の１ビット期待値データを変更して得られる、
半導体記憶装置。 - 請求項５記載の半導体記憶装置であって、
前記期待値記憶手段は、前記複数のメモリセルと外部との間のデータ授受の際にデータを一時記憶するデータ記憶手段を含む、
半導体記憶装置。
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| JP2003059276A (ja) * | 2001-08-08 | 2003-02-28 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| US6813752B1 (en) * | 2002-11-26 | 2004-11-02 | Advanced Micro Devices, Inc. | Method of determining charge loss activation energy of a memory array |
| US7755939B2 (en) * | 2008-01-15 | 2010-07-13 | Micron Technology, Inc. | System and devices including memory resistant to program disturb and methods of using, making, and operating the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2953737B2 (ja) * | 1990-03-30 | 1999-09-27 | 日本電気株式会社 | 複数ビット並列テスト回路を具備する半導体メモリ |
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|---|---|---|---|---|
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| US5231605A (en) * | 1991-01-31 | 1993-07-27 | Micron Technology, Inc. | DRAM compressed data test mode with expected data |
| JPH0512900A (ja) * | 1991-06-28 | 1993-01-22 | Nec Corp | テスト機能を有する半導体記憶装置及びそのテスト方法 |
| JP3062730B2 (ja) * | 1996-07-10 | 2000-07-12 | 株式会社日立製作所 | 不揮発性半導体記憶装置および書込み方法 |
| US6026014A (en) * | 1996-12-20 | 2000-02-15 | Hitachi, Ltd. | Nonvolatile semiconductor memory and read method |
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Patent Citations (1)
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