JP3455402B2

JP3455402B2 - 半導体メモリ試験装置

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Publication number: JP3455402B2
Application number: JP25154197A
Authority: JP
Inventors: 俊美大沢
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1997-09-17
Filing date: 1997-09-17
Publication date: 2003-10-14
Anticipated expiration: 2017-09-17
Also published as: JPH1196791A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、多値メモリ・デ
バイスの評価や解析を容易にするフェイルメモリを有す
る半導体メモリ試験装置に関する。

【０００２】

【従来の技術】始めに、半導体メモリ試験装置の概略に
ついて説明する。図４に半導体メモリ試験装置の基本的
な構成図を示す。テストプロセッサ３１は、装置全体の
制御を行い、テスタ・バスにより各ユニットに制御信号
を与える。パターン発生器３２は、ＭＵＴ( Memory Und
er Test)３９に与える印加パターンと論理比較器３７に
与える期待値パターンを生成する。タイミング発生器３
３は、装置全体のテスト周期信号やテストタイミングを
取るためにタイミングパルス信号を発生して波形整形器
３４やコンパレータ３６や論理比較器３７等に与え、テ
ストのタイミングをとる。

【０００３】波形整形器３４は、パターン発生器３２か
らの印加パターンをテスト信号波形に整形しドライバ３
５を経て、ＭＵＴ３９にテスト信号を与える。ＭＵＴ３
９からの応答信号はコンパレータ３６で電圧比較され、
その結果の論理信号を論理比較器３７に与える。論理比
較器３７はコンパレータ３６からの試験結果の論理パタ
ーンとパターン発生器３２からの期待値パターンとを論
理比較して一致・不一致を検出し、ＭＵＴ３９の良否判
定を行う。不良の場合にはフェイルメモリ３８に情報を
与え、パターン発生器３２からのアドレス信号により不
良アドレスの情報を記憶させ、後に不良解析が行われ
る。

【０００４】図５に、従来の論理比較器３７とフェイル
メモリ３８の詳細図を示す。ＭＵＴ３９から読み出され
た複数ビットの応答パターンとパターン発生器３２から
印加される複数ビットの期待値パターンとがビット毎に
論理比較器３７の排他的論理和回路４０ｉで比較され、
一致すれば“０”信号を、不一致のときは“１”信号を
出力して、ビット毎のフェイル信号が作られ、フェイル
メモリ３８に伝送する。この明細書では、複数ビットを
３ビットとして説明する。

【０００５】フェイルメモリ３８では、論理比較器３７
から入力されるフェイル信号を、ＷＥ(Write Enable)コ
ントローラ４２とフェイルビット・メモリ４１ｉ（ｉ＝
１〜３）のＤin端子とに印加される。ＷＥコントローラ
４２は、フェイル信号が“１”に対応するフェイルビッ
ト・メモリ４１の／ＷＥ端子に／ＷＥ信号を送出する。
ここで、／ＷＥ信号とは、 Write Enableが負論理であ
ることを云う。

【０００６】一方、パターン発生器３２はテスト中であ
るＭＵＴ３９のメモリ番地を常にフェイルメモリ３８に
送付している。フェイルメモリ３８のアドレス・セレク
タ４３は、このテスト中のテスト番地を選択し、フェイ
ルビット・メモリ４１ｉのＡin端子に伝送している。そ
こで、フェイルが発生し、該当するフェイルビット・メ
モリ４１ｉに、ＷＥコントローラ４２から／ＷＥ信号が
送られると、その時のアドレス番号にフェイルデータが
書き込まれる。フェイルビット・メモリ４１ｉには、Ｍ
ＵＴ３９と同じメモリ容量のメモリが用いられ、３ビッ
トのテストでは３枚のフェイルビット・メモリ４１ｉが
準備されている。

【０００７】近年、フラッシュ・メモリやＤＲＡＭにお
いて、デバイスの大容量化を図る技術に、１つのセルで
複数ビットのデータを記憶する多値メモリ・デバイスの
技術開発が行われている。この多値技術について、一例
としてフラッシュ・メモリで説明する。現状の通常セル
の場合はセルに書き込み状態か消去状態の２つの状態し
か存在しない。つまり、動作電圧のほぼ１／２のところ
に基準電圧を設けて、セルのしきい電圧がこの基準電圧
よりも上か下かによって、データが“０”か“１”かを
判断する。

【０００８】これに対して多値技術では基準電圧を複数
設けて、書き込み状態を複数の階層に分割する。例え
ば、４値、つまり２ビット／セルの場合、３個の基準電
圧を設け、最も高い基準電圧より高い階層は、データが
“００”、セルのしきい電圧が最も高い電圧と中間の基
準電圧の間にある階層のデータが“０１”、セルのしき
い電圧が中間の基準電圧と最も低い基準電圧の間にある
階層のデータが“１０”、セルのしきい電圧が最も低い
基準電圧より低い階層のデータが“１１”となる。この
明細書では、最も高い基準電圧より高い階層のデータを
“００”とし、最も低い基準電圧より低い階層のデータ
を“１１”として説明するが、これとは逆に、最も高い
基準電圧より高い階層のデータを“１１”とし、最も低
い基準電圧より低い階層のデータを“００”と規定して
もよい。同様に８値の場合は、７個の基準電圧を設け、
“０００”〜“１１１”の８つのデータを１セルで保持
する。図６に８値の場合の基準電圧とセル・データの関
係を示す。

【０００９】

【発明が解決しようとする課題】上述した多値メモリ・
デバイスのテスト及び評価を行う場合、現状のフェイル
メモリ３８では機能不足である。つまり、現状のフェイ
ルメモリ３８ではセルの良、不良は判定できるが、セル
のしきい電圧がどこの基準電圧に対して、つまり、どの
階層で不良になっているのかを解析することができな
い。

【００１０】例えば、図６のような８値の場合におい
て、３ビットのデータで不良解析を行うとする。この場
合、期待値データに対してＭＵＴ３９からの出力デー
タ、つまり応答値データが異なるしきい電圧で一致して
いない不良が発生したとしても、フェイルメモリ３８に
取り込まれる３ビットのフェイル・データが全く同一デ
ータとなる場合がある。例えば、図７に示すように、期
待値“００１”でＭＵＴ３９からの応答値が“０００”
のとき、フェイル・データ１は“００１”となる。期待
値“１０１”で、応答値が“１００”のときも、フェイ
ル・データ２は“００１”となる。同様に、期待値“１
１０”で、応答値が“１１１”のときも、フェイル・デ
ータ３は“００１”となる。これではセルのしきい電圧
がどこの基準電圧に対して不良になっているのかを解析
することが不可能である。

【００１１】この発明は従来のフェイルメモリ３８を用
いて、セルのしきい電圧がどこの基準電圧に対して不良
になったか、つまり、多値メモリ・デバイス内のセルの
どの階層がフェイルになっているのかを特定でき、解析
できるものである。また、不良セルのみを特定する機能
も持たせ、更に従来と同一の動作もできる半導体メモリ
試験装置を提供することを目的とする。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、第１発明は、論理比較器３７とフェイルメモリ３８
の間に、セルのしきい電圧がどの基準電圧に対して不良
になっているか、つまりセルのどの階層が不良であるか
を判定する多値メモリデバイス・フェイル判定手段を設
け、不良が発生した場合に不良発生階層のフェイル信号
をフェイルメモリのフェイルビット・メモリとＷＥコン
トローラに印加し、当該アドレス番号によりフェイルビ
ット・メモリに記憶させるものである。この場合のフェ
イルビット・メモリへのメモリ方法には、いくつかのフ
ォーマットが考えられる。

【００１３】第２発明は、更にフェイル信号選択手段
（６）を設け、第１発明の不良発生階層のフェイル信
号と、論理比較器からの複数ビットのフェイル信号の
論理和をとった不良セル指定のみのフェイル信号と、
論理比較器からの複数ビットのフェイル信号そのままの
従来のフェイル信号との３つのフェイル信号をフェイル
信号選択部に入力させ、いずれかのフェイル信号を選択
してフェイルメモリに印加するものである。よって、３
つのフェイル信号から１つのフェイル信号を選択するこ
とにより、従来判定も、不良セルのみの判定も、更に不
良セル内部の不良階層も特定できる判測定も、選択によ
り行うことができる。

【００１４】第３発明は、第１発明及び第２発明に用い
る多値メモリデバイス・フェイル判定手段の構成の一例
である。以下、機能と構成について説明する。

【００１５】第１発明の構成は次の通りである。テスト
信号を与えられたＭＵＴの応答電圧をコンパレータで電
圧比較して論理信号に変換された応答信号とパターン発
生器からの期待値信号とをビット毎に論理比較してビッ
ト毎のフェイル信号を発生する論理比較器と、フェイル
信号が発生するとビット毎に当該アドレス信号によりビ
ット毎のフェイルビット・メモリに記憶するフェイルメ
モリを有する従来の半導体メモリ試験装置において、
パターン発生器からの複数ビットの期待値信号を多値メ
モリ・デバイスの階層毎の期待値信号にデコードし、論
理比較器からの複数ビットのフェイル信号の論理和をと
って上記多値メモリ・デバイスの階層毎の期待値信号と
それぞれ論理積をとって多値メモリ・デバイスの不良階
層を特定してフェイル信号を出力する多値メモリデバイ
ス・フェイル判定手段と、上記多値メモリデバイス・
フェイル判定手段からのフェイル信号を入力し、特定さ
れた多値メモリ・デバイスの不良階層と当該アドレス信
号によりフェイルビット・メモリに記憶するフェイルメ
モリと、で構成されている。

【００１６】第２発明の構成は、第１発明の多値メモリ
デバイス・フェイル判定手段とフェイルメモリとの間
に、フェイル信号選択手段を挿入して、利用価値を高め
たものである。つまり、第１発明の多値メモリデバイス
・フェイル判定手段からの多値メモリ・デバイスの不良
階層を特定したフェイル信号と、論理比較器からの複数
ビットのフェイル信号の論理和をとって不良セルを特定
する１ビットのフェイル信号と、論理比較器からの不良
ビットを特定する複数ビットのフェイル信号とを入力
し、いずれか１種類のフェイル信号を出力するフェイル
信号選択手段を設け、フェイルメモリは上記フェイル信
号選択部からのフェイル信号を入力して、多値メモリ・
デバイスの不良階層を特定したフェイル信号もしくは１
ビットのセルフェイル信号もしくは複数ビットのフェイ
ル信号のいずれかのフェイル信号と当該アドレス信号に
よりフェイルビット・メモリに記憶する構成とした。

【００１７】第３発明は、多値メモリデバイス・フェイ
ル判定手段の構成の一例である。つまり、論理比較器
からの複数ビットのフェイル信号の論理和をとるＯＲゲ
ートと、パターン発生器からの複数ビットの期待値を
２値の信号に変換するデコーダと、変換されたデコー
ダからのそれぞれの信号とＯＲゲートからの信号との論
理積をとる複数のＡＮＤゲート群と、ＡＮＤゲート群
からの複数のフェイル信号線のいずれかを選択するフェ
イル選択器から構成されている。デコーダで２値の信号
に変換するのは、期待値をＭＵＴの各階層別の期待値に
区分するためである。

【００１８】

【発明の実施の形態】発明の実施の形態を実施例に基づ
き図面を参照して説明する。図１に第１発明の一実施例
の構成図を、図２に第２発明の一実施例の構成図を、図
３にセルデータのフェイルマップ・メモリに記憶する説
明図を示す。前述したように、ここでは、３ビット、つ
まり８階層のデータを保持する場合のフェイルビットと
フェイルビット・メモリの一実施例である。４階層、１
６階層等の場合も同様に実現できる。先ず、図１につい
て図４と共に説明する。

【００１９】半導体メモリ試験装置の各部署はタイミン
グ発生器３３から印加されるクロックに同期して行われ
る。多値メモリ・デバイスのＭＵＴ３９に与えられる各
階層毎のテスト信号やＭＵＴ３９から出力される各階層
毎の応答信号の論理比較もクロックに同期して行われ
る。

【００２０】図１に示すように、論理比較器３７からの
３ビットのフェイル信号は、多値メモリデバイス・フェ
イル判定手段１の入力端子ａ３に与えられ、ＯＲゲート
２で論理和をとり、その出力信号はＡＮＤゲート群４の
それぞれのＡＮＤゲート１０ｉ（ｉ＝１〜８）の一方の
入力端子に接続している。従って、良の場合は“０”信
号が、不良の場合には“１”のフェイル信号が各ＡＮＤ
ゲート１０ｉに与えられる。

【００２１】パターン発生器３２からの３ビットの期待
値パターンは、論理比較器３７に与えると共に多値メモ
リデバイス・フェイル判定手段１の入力端子ａ１にも供
給する。入力端子ａ１に与えられた３ビットの期待値
は、デコーダ３で変換され８つの期待値はＡＮＤゲート
群４のそれぞれのＡＮＤゲート１０ｉの他方の入力端子
に接続される。

【００２２】ＡＮＤゲート１０ｉは、ＯＲゲート２から
のフェイル信号が“１”のときに、期待値信号が“１”
のＡＮＤゲート１０ｉから“１”の信号が出力される。
従って、“１”信号が出力される特定のＡＮＤゲート１
０ｉを確認することにより、セル内の不良階層が特定で
きる。そのために、フェイル選択器５で、ＡＮＤゲート
群４からの８本の出力線の中から特定のＡＮＤゲート１
０ｉを選び出す。フェイル選択器５はマルチ・プレクサ
１１とフェイル選択レジスタ１２でも構成することがで
きる。フェイル選択レジスタ１２からの選択信号で、マ
ルチ・プレクサ１１はＡＮＤゲート群４からの８本の出
力線の１つを選び出力する。期待値信号は予め知ること
ができるので、期待値信号論理“１”のアクティブ階層
を常に選ぶようにするとよい。図１の場合、マルチ・プ
レクサ１１が３個としているため、８本の出力線の全て
を記憶するためには、それぞれ別の出力線を選択して３
回書き込みを行う。

【００２３】この不良階層が特定できる状況を図３で説
明する。期待値“００１”に対して応答値が“０００”
の場合に、従来のフェイルデータでは“００１”であっ
た。図７で説明したように、従来は“１０１”と“１０
０”の関係でもフェイルデータは“００１”であり、
“１１０”と“１１１”の関係でも従来のフェイルデー
タは“００１”であった。この発明では、セルデータ毎
のフェイルデータを得ることができるので、期待値が
“００１”のときの不良であることが特定できるのであ
る。

【００２４】フェイル選択器５からの出力、つまり多値
メモリデバイス・フェイル判定手段１からの出力をフェ
イルメモリ３８のフェイルビット・メモリ４１とＷＥコ
ントローラ４２に印加する。フェイル信号が“１”のと
きには、従来と同様にＷＥコントローラ４２は負論理／
ＷＥ信号がフェイルビット・メモリ４１に送られて当該
アドレス番号により記憶される。メモリのフォーマット
は前述したように種々考えられる。

【００２５】図２の構成図は、図１の構成の多値メモリ
デバイス・フェイル判定手段１とフェイルメモリ３８と
の間にフェイル信号選択手段６を設け、利用価値を高め
たものである。つまり、多値メモリデバイスの不良セル
のみを特定する場合には、３ビットのフェイル信号の論
理和をとったＯＲゲート２の出力信号をフェイルメモリ
３８に印加して、フェイルビット・メモリを有効に利用
するものである。また、従来の半導体メモリ試験装置と
同じ動作をさせたい場合には、論理比較器３７からの３
ビットのフェイル信号をそのままフェイルメモリ３８に
印加して、従来動作を行わしめるものである。

【００２６】フェイル信号選択手段６の構成はマルチ・
プレクサ１３とフェイル信号選択レジスタ１４から成
る。マルチ・プレクサ１３には、多値メモリデバイス
・フェイル判定手段１からの不良階層のフェイル信号
と、論理比較器３７からの複数ビットのフェイル信号
の論理和をとった不良セル指定のみのフェイル信号と、
論理比較器３７からの複数ビットのフェイル信号その
ままの従来のフェイル信号との３つのフェイル信号が入
力される。そして、フェイル信号選択レジスタ１４から
の選択信号でいずれかのフェイル信号を選択し、フェイ
ルメモリ３８に印加する。

【００２７】この実施の形態の説明では、３ビット８階
層の多値メモリ・デバイスで説明してきたが、２ビット
４階層、４ビット１６階層等の多値メモリ・デバイスに
も適用できる。また、多値メモリデバイス・フェイル判
定手段１やフェイル信号選択手段６の構成はこれに限る
ものでは無く、例えば、フェイル信号選択手段６はＡＮ
Ｄゲート群等で容易に構成できる。

【００２８】

【発明の効果】以上詳細に説明したように、この発明
は、従来の半導体メモリ試験装置に多値メモリデバイス
・フェイル判定手段１を用いることにより、多値メモリ
・デバイスの階層毎のメモリ試験ができ、セル単位から
セル内部の階層単位で解析し、評価を行えるようになっ
た。

【００２９】更にフェイル信号選択手段６を設けること
により、各種の機能を持った半導体メモリ試験装置とな
る。従来の半導体メモリ試験装置の機能はもとより、多
値メモリ・デバイスのセル単位のみのメモリ試験も、多
値メモリ・デバイスの階層毎のメモリ試験もでき、更に
必要に応じて新たな試験機能を追加できる。このよう
に、この発明の技術的効果は非常に大である。

【図面の簡単な説明】

【図１】第１発明の一実施例の構成図である。

【図２】第２発明の一実施例の構成図である。

【図３】本発明での不良階層を特定できるセルデータの
説明図である。

【図４】従来の半導体試験装置の基本構成図である。

【図５】従来のフェイルメモリの構成図例である。

【図６】多値メモリ・デバイスのセルデータの説明図で
ある。

【図７】従来の半導体試験装置でのフェイルデータの取
得データの説明図である。

【符号の説明】

１多値メモリデバイス・フェイル判定手段２ＯＲゲート３デコーダ４ＡＮＤゲート群５フェイル選択器６フェイル信号選択手段１０、１０ｉＡＮＤゲート１１マルチ・プレクサ１２フェイル選択レジスタ１３マルチ・プレクサ１４フェイル信号選択レジスタ３１テストプロセッサ３２パターン発生器３３タイミング発生器３４波形整形器３５ドライバ３６コンパレータ３７論理比較器３８フェイルメモリ３９ＭＵＴ( Memory Under Test) ４０、４０ｉ排他的論理和回路４１、４１ｉフェイルビット・メモリ４２ＷＥ（ライトイネーブル）コントローラ４３アドレス・セレクタ

Claims

(57)【特許請求の範囲】

【請求項１】テスト信号を与えられたＭＵＴ（３９）
の応答電圧をコンパレータ（３６）で電圧比較して論理
信号に変換された応答信号とパターン発生器（３２）か
らの期待値信号とをビット毎に論理比較してビット毎の
フェイル信号を発生する論理比較器（３７）と、フェイ
ル信号が発生するとビット毎に当該アドレス信号により
ビット毎のフェイルビット・メモリに記憶するフェイル
メモリ（３８）を有する半導体メモリ試験装置におい
て、パターン発生器（３２）からの複数ビットの期待値信号
を多値メモリ・デバイスの階層毎の期待値信号にデコー
ドし、論理比較器（３７）からの複数ビットのフェイル
信号の論理和をとって上記多値メモリ・デバイスの階層
毎の期待値信号とそれぞれ論理積をとって多値メモリ・
デバイスの不良階層を特定してフェイル信号を出力する
多値メモリデバイス・フェイル判定手段（１）と、上記多値メモリデバイス・フェイル判定手段（１）から
のフェイル信号を入力し、特定された多値メモリ・デバ
イスの不良階層と当該アドレス信号によりフェイルビッ
ト・メモリに記憶するフェイルメモリ（３８）と、を具備することを特徴とする半導体メモリ試験装置。
【請求項２】テスト信号を与えられたＭＵＴ（３９）
の応答電圧をコンパレータ（３６）で電圧比較して論理
信号に変換された応答信号とパターン発生器（３２）か
らの期待値信号とをビット毎に論理比較してビット毎の
フェイル信号を発生する論理比較器（３７）と、フェイ
ル信号が発生するとビット毎に当該アドレス信号により
ビット毎のフェイルビット・メモリに記憶するフェイル
メモリ（３８）を有する半導体メモリ試験装置におい
て、パターン発生器（３２）からの複数ビットの期待値信号
を多値メモリ・デバイスの階層毎の期待値信号にデコー
ドし、論理比較器（３７）からの複数ビットのフェイル
信号の論理和をとって上記多値メモリ・デバイスの階層
毎の期待値信号とそれぞれ論理積をとって多値メモリ・
デバイスの不良階層を特定してフェイル信号を出力する
多値メモリデバイス・フェイル判定手段（１）と、多値メモリデバイス・フェイル判定手段（１）からの多
値メモリ・デバイスの不良階層を特定したフェイル信号
と、論理比較器（３７）からの複数ビットのフェイル信
号の論理和をとった１ビットのフェイル信号と、論理比
較器（３７）からの複数ビットのフェイル信号とを入力
し、いずれかのフェイル信号を出力するフェイル信号選
択手段（６）と、上記フェイル信号選択手段（６）で選択されたフェイル
信号を入力し、多値メモリ・デバイスの不良階層を特定
したフェイル信号もしくは１ビットのセルフェイル信号
もしくは複数ビットのフェイル信号のいずれかのフェイ
ル信号と当該アドレス信号によりフェイルビット・メモ
リに記憶するフェイルメモリ（３８）と、を具備することを特徴とする半導体メモリ試験装置。
【請求項３】多値メモリデバイス・フェイル判定手段
（１）は、論理比較器（３７）からの複数ビットのフェ
イル信号の論理和をとるＯＲゲート（２）と、パターン
発生器（３２）からの複数ビットの期待値を２値の信号
に変換するデコーダ（３）と、変換されたデコーダ
（３）からのそれぞれの信号とＯＲゲート（２）からの
信号との論理積をとる複数のＡＮＤゲート群（４）と、
ＡＮＤゲート群（４）からの複数のフェイル信号線のい
ずれかを選択するフェイル選択器（５）とから成ること
を特徴とする請求項１又は２記載の半導体メモリ試験装
置。