KR20020017771A - Ｄｒａｍ의 ｂｉｓｔ 회로 - Google Patents

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Abstract

본 발명은 DRAM의 BIST 회로에 관한 것으로, 특히 이 회로는 테스트 코맨드 신호에 응답하여 상기 DRAM의 서브 블록별로 소정의 테스트 패턴을 발생하고 테스트 과정을 컨트롤하는 시퀀스 컨트롤부와, 시퀀스 컨트롤부의 테스트 패턴에 응답하여 서브 블록별로 어드레스를 발생하는 어드레스 발생부와, 시퀀스 컨트롤부의 테스트 패턴과 어드레스 발생부의 어드레스 신호에 응답하여 BIST 테스트 신호를 발생하는 테스트 신호 발생부와, 테스트 신호 발생부의 BIST 테스트 신호와 외부의 컨트롤 신호, 어드레스 및 데이터에 응답하여 DRAM에 테스트 컨트롤신호 및 어드레스와 데이터를 발생하는 먹스와, 먹스에서 발생된 신호들을 이용하여 DRAM에 서브 블록별로 BIST 테스트를 실시할 때 불량한 블록의 셀 정보를 저장하는 패스 블록과, DRAM의 테스트 정보와 테스트 패턴을 비교하여 테스트 결과를 판정하고 판정된 결과를 시퀀스 컨트롤부에 피이드백하는 비교부로 구성된다. 그러므로, 본 발명은 자체 DRAM의 양호한 블록에 불량 셀의 정보를 라이트할 수 있기 때문에 테스트 정보를 저장할 수 있는 추가 메모리를 생략할 수 있어 칩면적을 크게 줄일 수 있다.

Description

ＤＲＡＭ의 ＢＩＳＴ 회로{Biult In Self Test circuit of DRAM}
본 발명은 메모리의 테스트회로에 관한 것으로서, 특히 메모리칩내에 테스트 회로를 내장한 DRAM의 BIST(Built In Self Test) 회로에 관한 것이다.
종래, Embedded DRAM을 테스트하는 방법은 내장형 DRAM임에도 불하고 오로지 DRAM 테스트를 위하여 외부에서 DRAM을 접근할 수 있는 경로를 만들어야 했다. 그리고 패키지화된 후에도 DRAM 테스트를 위해서 보통의 로직 동작에서는 불필요한 테스트핀들을 만들어야 했다.
일반적인, MML 칩의 Embedded DRAM의 테스트 순서는 프리 리페어 테스트 - 포스트 리페어 테스트 - 리페어 - 패키지 제작 - 프리 번인 테스트 - 번인 - 포스트 번인 테스트 등이다. 이와 같이, Embedded DRAM을 내장한 MML 칩을 테스트하기 위해서는 웨이퍼 상태와 패키지 상태에서 DRAM 테스트 장비와 로직 테스트 장비를 계속 번갈아가며 테스트를 해야 하므로 테스트 시간과 장비의 오버 헤드에 많은 손실이 있을 뿐만 아니라 테스트 과정 번거러움이 있었다.
그러므로, 이러한 테스트 과정을 간단히 하기 위해서 직접 DRAM을 테스트하는 BIST 회로가 등장하게 되었다. BIST는 테스트 패턴의 발생 수단과, 테스트 결과의 평가 수단을 메모리 칩 내부에 포함하여 자기 테스트를 행하는 것이다. 이 BIST 회로는 프리 리페어 테스트시 DRAM 셀의 전체 영역의 양호/불량 정보를 저장한다.
BIST 회로는 테스트 순서에서 어느 부분을 대체할 수 있는가에 따라 다음과 같이 go/nogo BIST, 다이아노시스용 BIST, BISD(Built In Self Diagnosis), BISR(Built In Self Repair) 등으로 나뉠 수 있다.
첫 번째, go/nogo BIST는 단순히 DRAM의 양호/불량만을 판정하는 것으로 포스트 리페어 테스트와 패키지 상태에서의 테스트에 사용된다.
두 번째, 다이어시스 BIST는 go/nogo BIST 기능에 프리-리페어 기능에 프리 - 리페어 테스트에도 사용할 수 있는 기능을 첨가된 것이다.
세 번째, BISD는 프리 - 리페어 테스트에서 리페어 장비로 바로 인터레이스할 수 있는 리던던시 분석을 첨부한 것이다.
네 번째, BISR은 리페어까지 자체적으로 할 수 있는 기능을 가지고 있다.
열거한 BIST 회로는 테스트시 모두 불량이 된 셀의 위치를 알려주는 정보를 가지고 있다가 외부로 내보낸다. 그런데, BIST의 테스트 저장은 크게 SRAM을 이용하는 것과, 병렬 또는 직렬로 정보를 외부로 출력하여 외부 저장장치에 저장하는 방식으로 구분된다.
하지만, 첫 번째 칩내에 테스트 결과를 저장하기 위해 SRAM을 별도로 구비하는 방식은 오버 헤드 부담이 커지는 문제점이 있다. 반면에, 두 번째의 경우에는 병렬로 정보를 내보낼 때 핀의 수를 줄일 수 있는 BIST의 장점을 살리지 못하고 직렬로 내보낼 때는 테스트 시간이 휠씬 늘어나게 된다는 단점이 있다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 칩내에 추가 SRAM 대신 내장 DRAM을 그대로 이용하고 DRAM의 양호한 블록에 테스트 정보를 저장함으로써 칩면적을 축소하면서 테스트 효율을 높일 수 있는 DRAM의 BIST 회로를 제공하는데 있다.
도 1은 본 발명에 따른 DRAM의 BIST 회로를 나타낸 회로 블록도이다.
*도면의 주요 부분에 대한 부호의 설명*
10: 시퀀스 컨트롤부 20: 리프레쉬 카운터
30: 어드레스 발생부 40: 신호 발생부
50: 먹스 60: DRAM
62: 패스블록 70: 비교부
상기 목적을 달성하기 위하여 본 발명은 Embedded DRAM을 테스트하는 BIST회로에 있어서, 테스트 코맨드 신호에 응답하여 상기 DRAM의 서브 블록별로 소정의 테스트 패턴을 발생하고 테스트 과정을 컨트롤하는 시퀀스 컨트롤부와, 시퀀스 컨트롤부의 테스트 패턴에 응답하여 서브 블록별로 어드레스를 발생하는 어드레스 발생부와, 시퀀스 컨트롤부의 테스트 패턴과 어드레스 발생부의 어드레스 신호에 응답하여 BIST 테스트 신호를 발생하는 테스트 신호 발생부와, 테스트 신호 발생부의 BIST 테스트 신호와 외부의 컨트롤 신호, 어드레스 및 데이터에 응답하여 DRAM에 테스트 컨트롤신호 및 어드레스와 데이터를 발생하는 먹스와, 먹스에서 발생된 신호들을 이용하여 DRAM에 서브 블록별로 BIST 테스트를 실시할 때 불량한 블록의 셀 정보를 저장하는 패스 블록과, DRAM의 테스트 정보와 테스트 패턴을 비교하여 테스트 결과를 판정하고 판정된 결과를 시퀀스 컨트롤부에 피이드백하는 비교부를 구비한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명한다.
도 1은 본 발명에 따른 DRAM의 BIST 회로를 나타낸 회로 블록도이다.
도 1을 참조하면 본 발명의 BIST 회로는 시퀀스 컨트롤부(10), 리프레쉬 카운터(20), 어드레스 발생부(30), 테스트 신호 발생부(40), 먹스(50), DRAM(60)의 패스 블록(62), 비교부(70)로 구성된다.
상기 시퀀스 컨트롤부(10)는 테스트 클럭신호(bist clk)와 테스트 코맨드 신호(bist cm)에 응답하여 DRAM의 서브 블록별로 소정의 테스트 패턴(pattern)을 발생하고 테스트 결과를 받아서 외부에 그 결과를 내보낸다.
상기 리프레쉬 카운터(20)는 데이터 유지를 위한 리프레쉬 동작시 리프레쉬 시간(re_coun) 간격을 조정한다.
상기 어드레스 발생부(30)는 시퀀스 컨트롤부(10)의 테스트 패턴에 응답하여 서브 블록별로 어드레스(address)를 발생한다.
그리고 테스트 신호 발생부(40)는 시퀀스 컨트롤부(10)의 테스트 패턴과 어드레스 발생부(30)의 어드레스 신호에 응답하여 BIST 테스트 신호를 발생한다.
또 먹스(50)는 테스트 신호 발생부(40)의 BIST 테스트 신호와 외부의 컨트롤 신호(ex_control), 어드레스(address) 및 데이터(data)에 응답하여 DRAM에 테스트 컨트롤신호(control) 및 어드레스(address)와 데이터(din)를 발생한다.
또한 패스 블록(62)은 먹스(50)에서 발생된 신호들을 이용하여 DRAM에 서브 블록별로 BIST 테스트를 실시할 때 불량한 블록의 셀 정보를 저장하는 양호한 셀 블록이다. 즉, 본 발명의 BIST 회로를 갖는 메모리 칩은 DRAM의 서브 블록별로 양호/불량의 정보를 모두 저장한다. 이때, 패스 블록(62)은 DRAM의 양호화된 서브 블록에 다른 불량 블록의 정보를 저장하되, 병렬로 저장한다.
또한, 비교부(70)는 DRAM의 테스트 정보(dout)와 테스트 패턴을 비교하여 테스트 결과를 판정하고 판정된 결과(blok pass/fail)를 시퀀스 컨트롤부(10)에 피이드백한다. 그리고 DRAM의 BIST 테스트가 종료된 후에 DRAM의 양호한 블록에 저장된 정보를 한꺼번에 출력한다.
상기와 같이 구성된 BIST 회로를 갖는 Embedded DRAM에서 테스트를 시작하면, 시퀀스 컨트롤부(10)와 어드레스 발생부(30) 및 테스트 신호 발생부(40)에서 DRAM의 서브 블록별로 특정 알고리즘의 테스트 패턴을 생성하며 테스트를 수행한다. 만약 DRAM의 I/O 구조상 한 I/O가 여러개의 블록에 걸쳐 있을 경우 이 여러개의 블록을 한꺼번에 하나의 블록으로 보면 된다. 이에, 어드레스 발생부(30)는 DRAM의 서브 블록별로 어드레스를 생성하게 되며 비교부에서도 서브 블록별로 테스트의 양호 또는 불량을 판정하게 된다.
그러면, 먹스(50)를 통해 DRAM에 테스트 컨트롤신호(control) 및 어드레스(address)와 데이터(din)를 전송하게 되면 DRAM에서는 서브 블록별로 BIST 테스트를 받는다.
이에, 첫 번째로 양호로 판정된 어드레스(pass_address)에 해당하는 서브 블록을 찾게 되면 이 블록을 패스 블록(62)으로 삼아 앞으로 발생하는 불량이 된 셀의 정보를 저장한다. 정보를 저장하는 과정을 좀 더 상세하게 설명하면, DRAM에서 블록별로 테스트를 수행하다가 불량난 셀을 만나면 불량 플래그가 발생하게 된다. 이 순간 한 싸이클의 DRAM 라이트 코맨드가 발생하면서 그 불량 셀의 위치를 알려주는 데이터(로우 어드레스, 칼럼 어드레스, I/O 등)를 이미 지정해 놓은 패스 블록(62)에 저장하게 된다. 이때 발생되는 어드레스는 패스 블록(62)의 내부 어드레스에 대해 순차적으로 발생하고, 또 라이트될 데이터 또한 불량 셀의 정보로 전환되어야 한다.
만약 불량 셀의 정보가 많아져서 라이트될 데이터(din)가 데이터 폭을 넘는 경우 BIST 회로는 라이트 명령을 한 번 더 발생시켜 준다. 이때 라이트하기 위한시간적 지연이 발생하기는 하지만 데이터(din)의 폭만큼 병렬로 정보를 저장하므로 그만큼 라이트 시간이 빨라진다.
이와 같은 DRAM의 BIST 테스트가 종료되면 비교부(70)는 DRAM의 테스트 결과와 테스트 패턴을 비교하고 판정된 결과(blok pass/fail)를 시퀀스 컨트롤부(10)에 피이드백한다. 그래서, 불량 비트의 카운팅에 의해 리페어가능하다고 판정될 경우 DRAM에 저장되어 있는 정보들을 내장된 DRAM 컨트롤러(BIST)와 JTAG 포트 등을 이용하여 외부(Ext)로 한꺼번에 내보낸다.
이러한 테스트가 종료되면 시퀀스 컨트롤부(10)는 외부에 테스트 종료 신호(bist_f)를 출력하는데, 불량 비트의 수가 많아져서 리페어의 한계를 넘는 경우에도 더 이상의 테스트는 무의미하므로 역시 종료 신호(bist_f)를 발생한다.
상술한 바와 같이, 본 발명은 자체 DRAM의 양호한 블록에 불량 셀의 정보를 라이트할 수 있기 때문에 테스트 정보를 저장할 수 있는 추가 메모리를 생략할 수 있어 칩면적을 크게 줄일 수 있다.
그리고 본 발명은 내부적으로 병렬로 데이터 전송이 이루어지므로 고속 동작이 가능하므로 테스트 효율을 높일 수 있다.

Claims (4)

  1. Embedded DRAM을 테스트하는 BIST 회로에 있어서,
    테스트 코맨드 신호에 응답하여 상기 DRAM의 서브 블록별로 소정의 테스트 패턴을 발생하고 테스트 과정을 컨트롤하는 시퀀스 컨트롤부;
    상기 시퀀스 컨트롤부의 테스트 패턴에 응답하여 서브 블록별로 어드레스를 발생하는 어드레스 발생부;
    상기 시퀀스 컨트롤부의 테스트 패턴과 상기 어드레스 발생부의 어드레스 신호에 응답하여 BIST 테스트 신호를 발생하는 테스트 신호 발생부;
    상기 테스트 신호 발생부의 BIST 테스트 신호와 외부의 컨트롤 신호, 어드레스 및 데이터에 응답하여 상기 DRAM에 테스트 컨트롤신호 및 어드레스와 데이터를 발생하는 먹스;
    상기 먹스에서 발생된 신호들을 이용하여 DRAM에 서브 블록별로 BIST 테스트를 실시할 때 불량한 블록의 셀 정보를 저장하는 패스 블록;
    상기 DRAM의 테스트 정보와 상기 테스트 패턴을 비교하여 테스트 결과를 판정하고 판정된 결과를 상기 시퀀스 컨트롤부에 피이드백하는 비교부를 구비하는 것을 특징으로 하는 DRAM의 BIST 회로.
  2. 제 1항에 있어서, 상기 DRAM의 서브 블록별로 양호/불량의 정보를 저장하는것을 특징으로 하는 DRAM의 BIST 회로.
  3. 제 1항에 있어서, 상기 패스 블록은 DRAM의 양호화된 서브 블록에 다른 불량 블록의 정보를 저장하되, 병렬로 저장하는 것을 특징으로 하는 DRAM의 BIST 회로.
  4. 제 1항에 있어서, 상기 비교부는 DRAM의 BIST 테스트가 종료된 후에 DRAM의 양호한 블록에 저장된 정보를 한꺼번에 출력하는 것을 특징으로 하는 DRAM의 BIST 회로.
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