KR100358622B1 - 데이터 패러렐/시리얼 변환 기능을 가짐과 동시에 동작테스트를 효율적으로 실행 가능한 반도체 기억 장치 - Google Patents

Abstract

본 발명에 따른 반도체 기억 장치(110)는, 메모리 코어(core)부(20)와, 메모리 코어부(20)로부터 출력된 데이터를 내부 노드 N0∼Nn에 전달하는 테스트 모드 제어 회로(200)와, 내부 노드 N0∼Nn의 각각에 입출력되는 복수개의 병렬 데이터를 데이터 노드 Nd0∼Ndn의 각각에 있어 직렬로 입출력하기 위한 데이터 입출력 제어 회로(40)를 구비한다. 테스트 모드 제어 회로(200)는, 통상의 판독 동작시에 있어서는 메모리 코어부(20)로부터의 판독 데이터를 내부 노드 N0∼Nn에 그대로 전달하고, 테스트 모드시에 있어서는 메모리 코어부(20)로부터 출력된 데이터에 소정 단위마다 압축을 가하여, 내부 노드 N0∼Nn에 전달한다.

따라서, 테스트 모드시에 있어서는, 소정 단위마다 압축된 테스트 모드를 통상 동작시 보다도 적은 개수의 테스트 노드를 이용하여 입출력할 수 있다.

Description

데이터 패러렐/시리얼 변환 기능을 가짐과 동시에 동작 테스트를 효율적으로 실행 가능한 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE HAVING DATA PARALLEL/SERIAL CONVERSION FUNCTION AND CAPABLE OF EFFICIENTLY PERFORMING OPERATIONAL TEST}

본 발명은 반도체 기억 장치에 관한 것으로, 보다 구체적으로는, 데이터의 패러렐/시리얼(parallel/serial) 변환을 이용하여, 고(高)주파수의 데이터 입출력을 실행하는 반도체 기억 장치에 관한 것이다.

최근, 마이크로프로세서의 동작 주파수의 고속화 등에 대응하여 반도체 기억 장치의 데이터 밴드 폭을 넓히는 것이 요청되고 있다. 그래서, 데이터 밴드 폭을 넓히기 위해서, 데이터 버스 폭을 배증(倍增)시키거나, 동기형 반도체 기억 장치의 클럭 주파수를 높이도록 한 기술이 발표되어 있다. 데이터 입출력을 고속화하는 기술로서는, 데이터의 입출력을 클럭 신호의 상승과 하강의 양(兩) 에지(edge)에 동기시켜 실행하는 동기형 반도체 기억 장치가 제안되어 있다.

그러나, 데이터 입출력 주파수의 고주파화는 기억 장치인 DRAM(Dynamic Random Access Memory)에 대한 액세스 시간에 의해서 제한(limit)된다. 이 문제점을 해결하기 위해서, 데이터의 패러렐/시리얼 변환(이하, 데이터 직병렬 변환 또는데이터 패러렐/시리얼 변환이라고도 함)을 이용하여 외부와의 사이에서 입출력 데이터의 수수(授受)를 실행하는 동기 클럭 신호의 주파수를 DRAM의 내부 동작 주파수보다 높이는 인터페이스 기술이 발표되어 있다.

도 14는 데이터 직병렬 변환을 이용하여 인터페이스의 고속화를 가능하게 한 종래의 기술의 반도체 기억 장치(500)의 구성을 나타내는 개략 블럭도이다.

도 14를 참조하면, 반도체 기억 장치(500)는 클럭 신호 CLK를 수신하는 클럭 단자(5)와, 반도체 기억 장치(500)의 동작을 제어하기 위한 제어 신호를 수신하는 제어 신호 노드 Ncc와, 메모리 코어부(20)와, 데이터 입출력 제어부(46)를 구비한다.

반도체 기억 장치(500)는 제어 신호 노드 Ncc로부터 수신하는 제어 신호 RQ와 클럭 단자(5)로부터 수신하는 클럭 신호 CLK에 근거하여 메모리 코어부(20) 및 데이터 입출력 제어 회로(10)를 더 구비한다.

메모리 코어부(20)는 제어 회로(10)에 의해서 생성되는 어드레스 신호 및 커맨드 제어 신호에 따라 동작한다. 메모리 코어부(20)는 복수의 메모리 매트(mats) MT0∼MTn(n : 자연수)를 포함한다. 메모리 매트 MT0∼MTn의 각각에 대해서는 병렬로 m개(m : 자연수)의 데이터의 판독 및 기록이 가능하다. 도 14에 있어서는, m=8인 경우를 나타내고 있다.

데이터 입출력 제어부(40)는 각 메모리 매트에 대하여 입출력되는 8개의 병렬 데이터와, 각 데이터 노드 Nd0∼Ndn에 의해서 수수되는 1개의 직렬 데이터의 사이에 있어서의 데이터 직병렬 변환을 실행한다. 데이터 입출력 제어부(40)는 제어회로(10)에 의해서 생성되는 데이터 I/0 제어 신호에 근거하여 동작한다. 데이터 노드 Nd0∼Ndn은 다른 회로 장치나 외부와의 사이에서 데이터 수수가 가능하다.

데이터 입출력 제어부(40)는 메모리 매트 MT0∼MTn에 각각 대응하여 마련되는 데이터 변환 회로(50-0∼50-n) 및 입출력 버퍼(60-0∼60-n)를 포함한다.

데이터 출력시에 있어서, 데이터 변환 회로(50-0∼50-n)는 각 메모리 매트로부터 출력되는 8개의 병렬 데이터를 직렬 데이터로 변환한다. 출력 버퍼(60-0∼60-n)는 데이터 변환 회로(50-0∼50-n)로부터 각각 전달되는 직렬 데이터를 데이터 DQ0∼DQn으로서, 데이터 노드 Nd0∼Ndn으로부터 각각 출력한다.

또한, 데이터 입출력 제어부(40)에 대해서는, 데이터 출력(판독)에 관하는 동작만을 상세히 설명하지만, 데이터 입력(기록)에 관해서도 각 데이터 노드 Nd0∼Ndn으로부터 입력되는 직렬의 입력 데이터를 입출력 버퍼(60-0∼60-n)를 거쳐서 데이터 변환 회로(50-0∼50-n)에 전달하고, 직렬로 입력된 데이터를 각 데이터 변환 회로에 의해서 병렬 데이터로 변환해서, 대응하는 메모리 매트에 대한 병렬인 데이터 기록을 실행하는 것이 가능하다.

제어 회로(10)에 의해서 생성되는, 메모리 코어부(20)를 제어하기 위한 커맨드 제어 신호와, 데이터 입출력 제어부(40)를 제어하기 위해 생성되는 데이터 I/O 제어 신호는 상이한 주파수에 근거하는 신호이다. 메모리 코어부의 주파수는 DRAM으로서 안정 동작할 수 있도록 낮게 억제되고 있고, 메모리 코어부에 대한 1회의 데이터 판독/기록 동작은 복수개의 데이터에 대해 병렬로 실행된다.

이에 대해서, 메모리 코어부와의 사이에서 병렬로 판독/기록되는 복수개의데이터를 고주파 동작 가능한 데이터 입출력 제어부에 의해서 직렬 데이터로 변환하여 순서대로 입출력한다. 이에 의해, 반도체 기억 장치 전체로서의 고속 동작을 달성하는 것이 가능해진다.

도 15는 데이터 출력시에 있어서의 반도체 기억 장치(500)의 데이터 직병렬 변환을 설명하는 개념도이다.

도 15를 참조하면, 메모리 매트 MT0으로부터는 한 번의 판독 동작에 의해서, 8개의 데이터 DT0<0>∼DT0<7>이 병렬로 출력된다. 이하에 있어서는, 동시에 병렬 처리되는 복수개의 데이터를 복수 비트의 한 묶음의 신호로서도 표기한다. 예를 들면, DT0<0>∼DT0<7>을 통괄적으로 DT0<0:7>이라고도 표기한다. 마찬가지로, 제 n 번째의 메모리 매트 MTn으로부터는 DTn<0:7>이 병렬로 출력된다.

일례로서, 메모리 매트 MT0으로부터의 데이터 출력을 설명하면, 메모리 매트 MT0으로부터 동시 병렬로 판독된 8개의 데이터 DT0<0:7>는 데이터 변환 회로(50-0)에 병렬로 입력된다.

데이터 변환 회로(50-0)는 제어 회로(10)가 생성하는 데이터 I/O 제어 신호중 하나인 데이터 입출력 제어 클럭 CLKIO에 따라서 병렬 데이터를 1개씩 직렬로 입출력 버퍼(60-0)에 출력한다. 출력 버퍼(60-0)는 데이터 변환 회로(50)로부터 출력된 신호 레벨에 따라 데이터 DQ0을 데이터 노드 Nd0에 출력한다.

그 밖의 메모리 매트에 대해서도, 마찬가지로 데이터 변환 회로(50-1∼50-n) 및 출력 버퍼(60-1∼60-n)에 의해 마찬가지로 데이터 직병렬 변환을 실행하고, 메모리 코어부의 동작 주파수보다도 높은 주파수 하에서 데이터 노드 Nd1∼Ndn에 의해서 데이터를 출력할 수 있다.

도 16은 반도체 기억 장치(500)의 데이터 출력을 설명하는 타이밍차트이다.

도 16을 참조하면, 데이터 노드 Nd0∼Ndn에 있어서의 데이터 입출력은 데이터 입출력 제어 클럭 CLKIO의 상승/하강의 양 에지에 응답하여 실행된다.

반도체 기억 장치(500)에 있어서는, 메모리 매트 MT0∼MTn에 대응하여 데이터 노드 Nd0∼Ndn이 각각 마련되고 있기 때문에, 데이터 노드 Nd0∼Ndn의 각각은 대응하는 메모리 매트에 대해 병렬로 입출력되는 데이터를 취급한다. 예를 들면, 데이터 노드 Nd0에 의해서 수수되는 데이터 DQ0은 메모리 매트 MT0에 관한 데이터이다.

데이터 출력시에 있어서는, 시각 T0의 클럭 활성화 타이밍 이전에 각 메모리 매트로부터 병렬로 판독된 DT0<0:7>∼DTn<0:7>의 데이터가 시간 T0∼T7의 각 클럭 활성화 에지에 있어서 각 데이터 노드로부터 직렬로 출력된다.

이와 같이, DRAM을 구성하는 메모리 코어부에 대한 1회 정도의 판독/기록 동작을 복수의 데이터에 대해 병렬로 실행하여, 외부와의 사이에 있어서의 데이터 입출력을 데이터 직병렬 변환을 거쳐 실행함으로써, 메모리 코어부의 동작 주파수보다도 높은 주파수로 데이터 입출력을 실행하는 것이 가능해진다. 이에 의해, 메모리 코어부를 형성하는 DRAM의 액세스 시간에 의해 제한되어 있던 데이터 입출력 주기를 보다 단축시켜, 1회의 판독/기록 동작에 있어서 메모리 코어부에 대해 병렬로 입출력되는 데이터 수(數)를 증가시킴으로써, 반도체 기억 장치 전체로서의 고주파 동작화가 가능해진다.

그러나, 반도체 기억 장치의 고주파 동작화를 도모해 가면, 이 반도체 기억 장치 자체를 테스트하는 장치(이하, 단지 메모리 테스터라고도 칭함)에 대해서도, 고주파 대응을 가능하게 하는 고성능화가 요구된다. 이에 의해, 사용하는 메모리 테스터가 고가인 것으로 되어 버린다. 따라서, 이러한 데이터 직병렬 변환을 이용하여 고주파 동작을 실행하는 반도체 기억 장치에 있어서는, 동작 테스트시의 비용의 삭감이 중요한 과제로 된다.

본 발명의 목적은 데이터 직병렬 변환 기능에 근거하는 고주파 동작이 가능함과 동시에, 동작 테스트를 효율적으로 실행하는 것이 가능한 반도체 기억 장치의 구성을 제공하는 것이다.

도 1은 동작 테스트 결과 데이터를 압축하여 출력할 수 있는 반도체 기억 장치(100)의 구성을 나타내는 개략 블럭도,

도 2는 판정 데이터 압축 회로(70)의 구성예를 나타내는 도면,

도 3은 본 발명의 실시예 1에 따른 반도체 기억 장치(110)의 구성을 나타내는 블럭도,

도 4는 제어 회로(10)의 구성을 나타내는 블럭도,

도 5는 테스트 모드 제어 회로(200)의 구성을 나타내는 회로도,

도 6은 테스트 모드시에 있어서의 테스트 모드 제어 회로(200)의 데이터 출력을 설명하는 블럭도,

도 7은 반도체 기억 장치(110)의 테스트 모드시에 있어서의 데이터 출력을 설명하는 타이밍차트,

도 8은 실시예 2에 따른 테스트 모드 제어 회로(210)의 테스트 모드시에 있어서의 데이터 출력을 설명하기 위한 도면,

도 9는 테스트 모드 제어 회로(210)에 의한 테스트 모드시의 데이터 출력을 설명하기 위한 타이밍차트,

도 10은 실시예 3에 따른 테스트 모드 제어 회로(220)의 테스트 모드시에 있어서의 데이터 출력을 설명하는 도면,

도 11은 테스트 모드 제어 회로(220)에 의한 테스트 모드시의 데이터 출력을 설명하는 타이밍차트,

도 12는 본 발명의 실시예 4에 따른 테스트 모드 제어 회로(230)의 테스트 모드시에 있어서의 데이터 출력을 설명하는 도면,

도 13은 테스트 모드 제어 회로(230)에 의한 테스트 모드시의 데이터 출력을 설명하는 타이밍차트,

도 14는 데이터 직병렬 변환을 이용하여 인터페이스의 고속화를 가능하게 한 종래의 기술의 반도체 기억 장치(500)의 구성을 나타내는 개략 블럭도,

도 15는 데이터 출력시에 있어서의 반도체 기억 장치(500)의 데이터 직병렬 변환을 설명하는 개념도,

도 16은 반도체 기억 장치(500)의 데이터 출력을 설명하는 타이밍차트.

도면의 주요 부분에 대한 부호의 설명

10 : 제어 회로 20 : 메모리 코어부

40 : 데이터 입출력 제어 회로 50-0~50-n : 데이터 변환 회로

110 : 반도체 기억 장치

200, 210, 220, 230 : 테스트 모드 제어 회로

MT0~MTn : 메모리 매트

Nd0~Ndn : 데이터 노드

본 발명은, 반도체 기억 장치로서, 복수의 입출력 노드와, 메모리 코어부와, 복수의 데이터 변환 회로와, 테스트 모드 회로를 구비한다.

복수의 입출력 노드의 각각은 직렬로 신호를 입출력한다. 메모리 코어부는 데이터 신호를 기억하기 위해 마련되어, 행렬 형상으로 배치되는 복수의 메모리 셀과, 각각이 데이터 신호를 전달하는 복수의 데이터선을 포함한다. 복수의 데이터 변환 회로는 복수의 입출력 노드에 대응하여 각각 마련되는 복수의 내부 노드와, 복수의 입출력 노드와의 사이에 각각 배치되고, 각 데이터 변환 회로는, 메모리 코어부로부터 복수의 내부 노드중 대응하는 하나에 병렬로 전달되는 M개(M : 2 이상의 자연수)의 신호를 수신하여, 복수의 입출력 노드중 대응하는 하나에 대해 직렬로 전달한다. 테스트 모드 회로는 복수의 내부 노드와 메모리 코어부의 사이에 배치되어, 각각이 N개(N : 2 이상의 자연수)의 데이터선마다 배치되는 복수의 데이터 압축 회로를 포함한다. 각 데이터 압축 회로는, 테스트 모드시에 있어서, N개의 데이터선에 의해 전달되는 N개의 데이터 신호에 따라서, K개(K : N보다 작은 자연수)의 테스트 결과 신호를 생성한다. 테스트 모드 회로는, 테스트 모드시에 있어서, 복수의 내부 노드중 일부의 각각에 대하여 복수의 데이터 압축 회로가 생성하는 복수의 테스트 결과 신호를 M개씩 병렬로 전달한다.

따라서, 본 발명의 주된 이점은, 테스트 모드시에 있어서, N개의 데이터선과 대응하는 소정 단위마다의 테스트 결과를 데이터 변환 회로에 의해 데이터 직병렬 변환해서, 통상 동작시보다도 적은 데이터 노드를 이용하여 판독할 수 있는 점에 있다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

이하에 있어서, 본 발명의 실시예에 대해 도면을 참조하여 상세히 설명한다. 또한, 도면중에 있어서의 동일 부호는 동일 또는 상당 부분을 나타낸다.

(테스트 결과 데이터의 압축에 대하여)

반도체 기억 장치의 동작 테스트시(이하, 테스트 모드시라고 칭함)에 있어서는, 제어 신호 노드 및 테스트 노드를 거쳐서 테스트에 사용하는 데이터나 제어 신호가 메모리 테스터와의 사이에서 수수된다. 따라서, 반도체 기억 장치의 테스트 비용을 삭감하는 방법으로서는, 동작 테스트시에 사용하는 I/O 핀수의 삭감, 즉, 테스트 결과 데이터의 출력 대상으로 되는 데이터 노드의 수를 통상 동작시보다도 줄임으로써, 1개의 메모리 테스터에 의해 동시에 테스트할 수 있는 피시험 대상의 수(이하, 동시 테스트 메모리 장치의 수라고도 칭함)를 증가시키는 것이 고려된다.

또한, 반도체 기억 장치(500)와 같이, 저속으로 동작하는 메모리 코어부와 고속이고 동작하는 데이터 입출력 제어부를 갖는 구성이면, 메모리 코어부의 동작 테스트는 저주파수의 비교적 저렴한 메모리 테스터로 실행할 수 있고, 데이터 입출력 제어부에 대한 동작 테스트만을 고속 대응 가능한 고가인 메모리 테스터에 의해 실행함으로써 테스트 비용을 삭감하는 방법도 고려된다. 이러한 방법은 데이터 제어 입출력부를 거치지 않고서 직접 메모리 코어부에 액세스하여 동작 테스트를 실행하는 것이므로, 다이렉트 메모리 액세스 모드라고도 칭한다.

단, 다이렉트 메모리 액세스 모드에 있어서도, 데이터 입출력 데이터의 흐름은 도 15 및 도 16으로 설명한 바와 같은 통상 동작시와 마찬가지이기 때문에, 동작 테스트시에 사용하는 I/0 핀의 삭감에 의해 동작 테스트의 비용 삭감이 도모될 수 있다고 하는 점에서는 마찬가지이다.

도 1에는, 이러한 목적을 위해 사용하는, 동작 테스트 결과 데이터를 압축하여 출력하는 것이 가능한 반도체 기억 장치(100)의 구성이 도시되어 있다.

도 1을 참조하면, 반도체 기억 장치(100)는 도 14로 설명한 반도체 기억 장치(500)와 같이 메모리 코어부(20)와 데이터 입출력 제어부(41)를 구비한다.

데이터 입출력 제어부(41)는 데이터 변환 회로(50-0∼50-n) 및 입출력 버퍼(60-0∼60-n)에 부가하여, 판정 데이터 압축 회로(70) 및 출력 전환 회로(75)를 갖는 점에서 도 14로 설명한 데이터 입출력 제어 회로(40)와 상이하다.

도 2를 참조하면, 판정 데이터 압축 회로(70)는, 예를 들면, 메모리 코어부(20)로부터 병렬로 판독되는 모든 데이터 DT0<0>, DT0<1>∼DTn<7>의 전부를 입력으로 하는 일치 비교(배타적 OR) 게이트 LG70을 갖는다. 논리 게이트 LG70은 동작 테스트의 판정 결과를 나타내는 신호 RSLT를 출력한다.

동작 테스트시에 있어서는, 1회당 테스트 대상으로 되는 메모리 셀군(群)에 동일 레벨의 신호를 기록하는 것으로 하면, 출력되는 데이터간의 일치 비교의 실행에 의해 대응하는 영역에 있어서의 결함의 유/무를 확인할 수 있다.

도 2의 예에서는, 동작 테스트 결과가 정상인 경우, 즉, 메모리 코어부(20)로부터 1회로 판독된 모든 데이터가 일치하는 경우에 있어서는, 판정 결과 신호 RSLT가 활성화(L 레벨로)된다. 한편, 메모리 코어부(20)에 결함이 발생하고 있는 경우에는, DT0<0>∼DTn<7>이 완전히 일치하지 않기 때문에, 판정 결과 신호 RSLT는 비활성화(H 레벨로)된다. 이에 의해, 메모리 코어부(20)의 이상을 검지할 수 있다.

다시 도 1을 참조하면, 데이터 노드 Nd0에 대응하여 출력 전환 회로(75)가 마련된다. 출력 전환 회로(75)는 제어 회로(10)가 생성하는 테스트실행 플래그 TFLG에 따라서 데이터 변환 회로(50-0)의 출력 및 판정 데이터 압축 회로(70)의 출력 신호 RSLT중 어느 한쪽을 입출력 버퍼(60-0)에 출력한다.

테스트 플래그 TFLG는, 테스트 모드시에 있어서는 활성화되고, 이에 따라 판정 결과 신호 RSLT가 데이터 변환 회로(50-0)의 출력 대신에 입출력 버퍼(60-0)에 출력된다. 한편, 통상 동작시에 있어서는, 테스트 플래그 TFLG는 비활성화되어, 이에 따라 메모리 코어부(20)로부터의 판독 데이터를 출력하기 위해 출력 전환 회로(75)는 데이터 변환 회로(50-0)의 출력 데이터를 입출력 버퍼(60-0)에 전달한다.

이러한 구성으로 함으로써, 테스트 모드시에 있어서의 동작 테스트 결과를 압축하여, 하나의 데이터 노드 Nd0에만 의해 외부에 출력할 수 있다. 이에 의해, 테스트 모드시에 사용되는 데이터 노드 수를 삭감하여, 동시 테스트 메모리 장치의 수를 증가할 수 있다.

그러나, 반도체 기억 장치(100)의 구성에서는, 동작 테스트에 의해 메모리 코어부(20)내에 있어서의 결함의 유/무에 대해서는 정보를 얻을 수 있지만, 결함의 발생 개소(個所)에 관한 정보를 얻는 것은 가능하지 않다.

특히, 양품율을 확보하기 위해서 마련되는 스페어(spare) 어레이부(25)는 치환 구제(replacing and repairing)의 단위로 되는 용장(冗長) 유닛(redundant unit) SMU로 분할되어, 용장 유닛 SMU마다 치환 구제가 실행된다. 따라서, 동작 테스트의 판정 결과를 용장 유닛 단위를 초과하여 압축하면, 구제가 필요한 개소를 특정할 수 없고, 메모리 코어부(20)에 결함이 있는 것이 판명된 경우에는, 더 상세한 테스트를 실행할 필요가 발생하기 때문에, 전체적으로서는 동작 테스트의 비용 삭감을 도모할 수 없다.

(실시예 1)

도 3을 참조하면, 본 발명의 실시예 1에 따른 반도체 기억 장치(110)는, 메모리 코어부(20)와, 메모리 코어부(20)로부터 출력된 데이터를 내부 노드 N0∼Nn에 전달하는 테스트 모드 제어 회로(200)와, 내부 노드 N0∼Nn에 각각 입출력되는 복수개의 데이터를 데이터 노드 Nd0∼Ndn의 각각에 있어 시리얼에 입출력하기 위한 데이터 입출력 제어 회로(40)와, 반도체 기억 장치(110) 전체의 동작을 제어하기 위한 신호를 생성하는 제어 회로(10)를 구비한다.

메모리 코어부(20)는 DRAM으로 대표되는 일반적인 랜덤 액세스 메모리의 구성을 갖고, 제어 회로(10)에 의해 생성되는 어드레스 신호 ADD 및 복수의 커맨드 제어 신호 CSMs에 따라 동작한다. 메모리 코어부(20)는 복수의 메모리 매트 MT0∼MTn(n:자연수)과, 스페어 어레이부(25)를 포함한다.

메모리 매트 MT0∼MTn의 각각에 대해서는 병렬로 m개(m : 자연수)의 데이터의 판독 및 기록이 가능하다. 도 3에 있어서는, m=8인 경우를 예시하고 있다. 즉, 각 메모리 매트 내에는, 8개의 데이터 I/O선 DIO가 배치되어, 제어 회로(10)에 의해 생성되는 어드레스 신호 및 커맨드 제어 신호에 따라서 각 메모리 매트와의 사이에서, m=8개의 데이터가 입출력된다.

스페어 어레이부(25)는 각각이 치환 구제의 단위로 되는 복수의 용장 유닛 SMU를 갖는다. 어드레스 신호 ADD에 의해 선택된 어드레스가 미리 프로그램되는 결함 어드레스와 일치하는 경우에는, 용장 유닛 SMU를 단위로 하는 치환 구제가 실행된다. 반도체 기억 장치(110)에 있어서는, 데이터 I/O선 4개분을 1단위로서 1개의 용장 유닛 SMU에 의한 치환 구제가 실행되는 것으로 한다.

또, 도 3에 있어서는, 각 메모리 매트에 대응하여 스페어 어레이부(25)를 배치하는 구성을 나타냈지만, 스페어 어레이부(25)는 복수개의 메모리 매트로 공유하는 구성으로 하는 것도 가능하다.

테스트 모드 제어 회로(200)의 구성에 대해서는 이후에 상세히 설명하지만, 테스트 모드 제어 회로(200)는 통상의 판독 동작시인 것인지, 테스트 모드시인 것인지에 따라 내부 노드 N0∼Nn에 전달되는 신호를 제어한다.

테스트 모드 제어 회로(200)는 통상의 판독 동작시에 있어서는, 메모리 코어부(20)로부터 출력된 데이터를 내부 노드 N0∼Nn에 그대로 전달하고, 테스트 모드시에 있어서는, 메모리 코어부(20)로부터 출력된 데이터에 압축을 가하여, 내부 노드 N0∼Nn에 전달한다.

데이터 입출력 제어부(40)는 도 14로 설명한 데이터 입출력 제어부와 마찬가지의 구성을 갖고, 내부 노드 N0∼Nn의 각각에 전달되는 8개의 병렬 데이터와, 각 데이터 노드 Nd0∼Ndn에 의해서 수수되는 1개의 직렬 데이터와의 사이에 있어서의 데이터 직병렬 변환을 실행한다. 데이터 판독시에 있어서는, 대응하는 메모리 매트로부터 판독된 8개의 병렬 데이터가 테스트 모드 제어 회로(200)를 거쳐서 내부 노드 N0~Nn의 각각에 직렬로 전달된다.

데이터 입출력 제어부(40)는 내부 노드 N0∼Nn에 각각 대응하여 마련되는 데이터 변환 회로(50-0∼50-n)와, 데이터 변환 회로(50-0∼50-n)와 데이터 노드 Nd0∼Ndn의 사이에 각각 마련되는 입출력 버퍼(60-0∼60-n)를 포함한다.

데이터 출력시에 있어서, 데이터 변환 회로(50-0∼50-n)는 각 메모리 매트로부터 출력되는 8개의 병렬 데이터를 직렬 데이터로 변환한다. 출력 버퍼(60-0∼60-n)는 데이터 변환 회로(50-0∼50-n)로부터 각각 전달되는 직렬 데이터를 데이터 DQ0∼DQn으로서, 데이터 노드 Nd0∼Ndn으로부터 각각 출력한다.

데이터 노드 Nd0∼Ndn은, 예를 들면 믹스 DRAM(mixed DRAM)과 같이, 논리(logic) 회로와 동일 칩상에 탑재되는 경우에는, 논리 회로와의 사이에 공유되는 데이터 버스와 접속된다. 혹은, 각 데이터 노드마다 외부와의 사이에서 데이터 수수가 직접 가능한 데이터 입출력 단자를 마련함으로써, 단독의 반도체 기억 장치의 구성으로 하는 것도 가능하다. 제어 신호 RQ에 대해서도 마찬가지로, 믹스 DRAM 상에 마련되는 시스템 버스와 접속하는 구성으로 하는 것도, 외부로부터 제어 신호를 직접 입력할 수 있는 단자를 마련하는 구성으로 하는 것도 가능하다.

또한, 본 발명의 실시예에 있어서는, 데이터 입출력 제어부(40)의 동작에 대해서, 데이터 출력(판독)에 관한 동작만을 상세히 설명하지만, 데이터 입력(기록)에 대해서도, 마찬가지로 데이터 직병렬 변환에 근거한 동작이 가능하다. 이 경우에는, 각 데이터 노드 Nd0∼Ndn으로부터 입력되는 직렬의 입력 데이터를 입출력 버퍼(60-0∼60-n)를 거쳐서 데이터 변환 회로(50-0∼50-n)에 전달하고, 직렬로 입력된 데이터를 각 데이터 변환 회로에 의해 병렬 데이터로 변환해서, 테스트 모드 제어 회로(200)를 거치지 않고서 대응하는 메모리 매트에 대해 병렬인 데이터 기록을 실행한다.

제어 회로(10)는 클럭 단자(5)에 입력되는 클럭 신호 CLK 및 제어 신호 노드Ncc에 입력되는 제어 신호 RQ에 따라서 메모리 코어부(20)에 대해서, 어드레스 신호 ADD 및 메모리 코어부(20)에 대한 액세스를 제어하기 위한 커맨드 제어 신호 CSMs를 생성한다. 제어 회로(10)는 또한, 데이터 입출력 제어 회로(40)에 대해서, 데이터 직병렬 변환 및 데이터 입출력 타이밍을 제어하기 위한 데이터 입출력 제어 신호 CSDs를 생성한다.

또한, 제어 회로(10)는, 테스트 모드 제어 회로에 대해서는, 현재의 동작 모드가 통상 동작 모드인지, 동작 테스트 실행시에 대응하는 테스트 모드인지 여부를 지정하는 테스트 플래그 TFLG를 출력한다.

제어 회로(10)는 이들의 제어 신호에 의해 메모리 코어부(20)를 DRAM으로서 안정 동작이 가능한 비교적 저주파수로 동작시켜, 메모리 코어부와의 사이에서 병렬로 입출력한 복수의 데이터에 대해서, 고주파수로 동작하는 데이터 입출력 제어 회로(40)에 의해 데이터 직병렬 변환을 행하고, 각 데이터 노드에 있어서 직렬로 입출력함으로써, 고속 동작화를 가능하게 하는 것이다.

다음에, 제어 회로(10)의 구성을 설명한다.

도 4를 참조하면, 제어 회로(10)는 다이렉트 메모리 액세스 제어부(12)와 통상 모드 제어부(15)를 포함한다. 다이렉트 메모리 액세스 제어부(12) 및 통상 모드 제어부(15)의 각각은 클럭 단자(5)에 입력되는 클럭 신호 CLK 및 제어 신호 RQ에 따라서 메모리 코어부(20), 테스트 모드 제어 회로(200) 및 데이터 입출력 제어부(40)에 대한 어드레스 신호 및 제어 신호를 생성할 수 있다.

제어 신호 RQ에 의해 다이렉트 메모리 액세스가 지시한 경우에는, 다이렉트메모리 액세스 제어부(12)에 의해서 어드레스 신호 ADD 및 커맨드 제어 신호 CSMs가 생성된다. 한편, 이 경우에는, 통상 모드 제어부(15)는 동작의 정지가 지시되어 이들의 신호의 생성을 중지한다.

도 4에 있어서는, 다이렉트 메모리 액세스 모드시에 있어서의 어드레스 신호 ADD 및 제어 신호 CSMs, TFLG, CSDs의 공급을 실선으로 나타내고, 통상 모드시에 있어서의 이들 신호의 공급을 점선으로 나타내고 있다.

이러한 구성으로 함으로써, 다이렉트 메모리 액세스 모드시에 있어서는, 저속의 메모리 테스터에 의해서 클럭 단자(5)에 공급되는 클럭 신호 CLK에 따라 메모리 코어부(20)를 동작시켜, 동작 테스트 결과를 나타내는 신호를 테스트 모드 제어 회로(200) 및 데이터 입출력 제어부(40)를 거쳐서 데이터 노드 Nd0∼Ndn으로부터 출력하는 것이 가능하다.

도 5에는 테스트 모드 제어 회로(200)의 구성을 나타낸다. 도 5에 있어서는, 테스트 모드 제어 회로(200) 전체중 메모리 매트 MT0∼MT3에 대응하는 부분이 대표적으로 나타내고 있지만, 다른 메모리 매트에 대해서도 마찬가지의 구성이 배치된다.

도 5를 참조하면, 테스트 모드 제어 회로(200)는 4개의 출력 데이터선, 즉, 4개의 데이터 I/O선마다 각각 배치되는 데이터 압축 회로(201-0a∼201-3b) 및 멀티플렉서 MX0a∼MX3b를 포함한다. 데이터 압축 회로는 반도체 기억 장치(110)에 있어서의 1개의 용장 유닛 SMU에 의한 치환 구제 단위와 대응지어, 4개의 출력 데이터마다 배치된다. 데이터 압축 회로(201-0a∼201-3b)는, 도 5의 예에 있어서는 일치 비교 게이트(배타적 OR 게이트) LG0a∼LG3b를 각각 갖는다.

일례로서, 메모리 매트 MT0 및 MT1로부터 판독되는 데이터의 출력에 대해서 설명한다.

데이터 DT0<0:3>, DT0<4:7>, DT1<0:3> 및 DT1<4:7>에 대응하여, 데이터 압축 회로(201-0a, 201-0b, 201-1a 및 201-1b)가 각각 마련된다.

데이터 압축 회로(201-0a)는, 대응하는 4개의 데이터 DT0<0:3> 사이에 있어서 신호 레벨이 일치하는 경우에는, 압축 판정 신호 DG0a를 활성화(L 레벨, "0")한다. 한편, 4개의 데이터 DT0<0:3> 사이에 있어서 신호 레벨이 일치하지 않는 경우에 있어서는, 데이터 압축 회로(201-0a)는 압축 판정 신호 DG0a를 비활성화(H 레벨, "1")한다.

데이터 압축 회로(201-0b, 201-1a, 201-1b)도 마찬가지로, 대응하는 4개의 판독 데이터의 신호 레벨이 일치하는지 여부에 따라서, 압축 판정 신호 DG0b, DG1a, DG1b를 각각 출력한다.

데이터 압축 회로(201-0a∼201-1b)에 의해서 생성되는 4개의 압축 판정 신호는 멀티플렉서 MX0a에 전달된다. 멀티플렉서 MX0a는 테스트 플래그 TFLG에 따라 동작한다.

테스트 플래그 TFLG가 비활성화(L 레벨, "0")되어 있는 경우, 즉, 통상 모드시에 있어서는, "0"측에 입력되는 메모리 매트로부터 판독된 데이터 DT0<0:3>가 그대로 내부 노드 N0에 전달된다.

한편, 테스트 플래그 TFLG가 활성화(H 레벨, "1")되어 있는 경우, 즉, 테스트 모드시에는 "1"측에 입력되는 4개의 압축 판정 신호가 내부 노드 N0에 전달된다.

메모리 매트 MT2 및 MT3에 대해서도, 마찬가지로 데이터 압축 회로 및 멀티플렉서가 마련된다.

따라서, 통상의 판독 동작시에 있어서는, 각 멀티플렉서가 "O"측의 데이터를 출력함으로써, 각 메모리 매트로부터 출력된 병렬 데이터가 내부 노드 N0∼N3에 전달되어, 데이터 변환 회로(50-0∼50-3)를 거쳐서 데이터 노드 Nd0∼Nd3으로부터 출력된다.

테스트 모드시에 있어서는, 메모리 매트 MT2 및 MT3으로부터 출력되는 동작 테스트 결과를 나타내는 데이터 신호는 데이터 압축 회로(201-2a, 201-2b, 201-3a, 201-3b)에 의해 압축되어, 멀티플렉서 MX0b에 입력된다. 이렇게 하여, 메모리 매트 MT0∼MT3에 관련되는 동작 테스트의 결과는 8개의 신호에 압축되어, 데이터 변환 회로(50-0)에 의해서 1개의 데이터 노드 Nd0으로부터 출력된다.

따라서, 테스트 모드시에 있어서는, 데이터 노드 Nd0으로부터 출력되는 데이터 DQ0을 체크함으로써, 메모리 매트 MT0∼MT3에 관한 결함의 유/무를 체크할 수 있다. 이에 의해, 테스트 모드시에 있어서의 사용 I/O 핀수를 통상 동작시의 1/4로 삭감할 수 있어, 동시 테스트 메모리 장치의 수를 4배로 향상시킬 수 있다.

또한, 테스트 모드시에 출력되는 데이터를 치환 구제 단위마다 압축하는 구성으로 하고 있기 때문에, 용장 구제 단위마다에 대한 결함의 유/무에 대해서도 확인할 수 있다. 즉, 데이터 DQ0을 체크함으로써, 메모리 코어부(20) 전체에 있어서의 결함의 유/무뿐만 아니라, 결함이 존재하는 치환 구제 단위의 특정도 가능하다.

따라서, 1회의 동작 테스트에 의해서, 결함의 유/무와 치환 구제에 필요한 데이터와의 양방(兩方)의 취득이 가능하기 때문에, 효율적인 동작 테스트를 실행할 수 있다.

또한, 통상의 판독 동작시 및 테스트 모드시 중 어느 하나에 있어서도, 데이터 변환 회로(50-0∼50-n) 이후의 회로에 필요로 되는 기능은, 대응하는 내부 노드 N0∼Nn에 전달되는 8개의 병렬 데이터를 1개씩의 직렬 데이터로서 대응하는 데이터 노드 Nd0∼Ndn에 전달하는 것이므로, 종래의 기술에서 설명한 데이터 입출력 제어부(40)와 동일한 구성을 채용할 수 있다. 즉, 실시예 1에 따른 반도체 기억 장치에 의하면, 고주파 동작을 실행하는 데이터 입출력 제어부(40)에 변경을 가하는 일없이, 동시 테스트 메모리 장치의 수의 증가에 의한 동작 테스트의 비용 개선이 가능하다.

또, 테스트 모드시에 있어서는, 데이터 노드 Nd1∼Nd3은, 데이터 출력에는 사용되지 않기 때문에, 이들 데이터 노드에 대응하여 마련되는 멀티플렉서 MX1a, MX1b, MX2a, MX2b, MX3a, MX3b의 "1"측에는 출력 레벨을 고정하기 위한 전원 노드(91)가 결합된다.

전원 노드(91)에는 데이터의 L 레벨 및 H 레벨에 각각 대응하는 접지 전위 GND 및 전원 전위 VDD중 어느 한쪽이 공급된다. 이에 의해, 테스트 모드시에 있어서, 데이터 출력에 사용되지 않는 데이터 노드의 전위 레벨이 부정(不定)하게 되는 것을 회피할 수 있다.

도 6에는, 테스트 모드시에 있어서의 데이터 모드 제어 회로(200)의 데이터 출력을 나타낸다. 도 6에 있어서는, 테스트 모드 제어 회로(200) 전체 중 메모리 매트 MT0∼MT5에 대응하는 부분이 대표적으로 도시되고 있다.

도 6을 참조하면, 테스트 모드시에 있어서는, 각 메모리 매트로부터 병렬로 판독된 데이터는, 4개씩 대응하는 데이터 압축 회로에 입력된다. 데이터 압축 회로는 대응하는 치환 구제 단위 중에 있어서의 결함의 유/무를 나타내는 압축 판정 신호를 각각 출력한다.

8개의 압축 판정 신호 DG0a∼DG3b는 내부 노드 Nd0에 전달되어, 데이터 입출력 제어 클럭 CLKIO에 따라 동작하는 데이터 변환 회로(50-0)에 의해서 1개씩 입출력 버퍼(60-0)를 거쳐 데이터 노드 Nd0으로부터 직렬로 출력된다. 이러한 구성으로 함으로써, 테스트 모드시에 있어서는, 메모리 매트 MT0∼MT3에 관한 판정 데이터를 치환 구제 단위마다 압축하여, 1개의 데이터 노드 Nd0에 의해서 취출하는 것이 가능해져, 동시 테스트 메모리 장치의 수의 증가가 가능해진다.

메모리 매트 MT4이후에 대해서도, 4개의 메모리 매트에 대한 치환 구제 단위마다 압축된 판정 결과를 1개의 데이터 노드에 의해서 출력할 수 있다.

도 7에는, 반도체 기억 장치(110)의 테스트 모드시에 있어서의 데이터 출력을 설명하는 타이밍챠트가 도시된다.

도 7을 참조하면, 데이터 노드에 있어서의 데이터 입출력은 데이터 입출력 제어 클럭 CLKIO의 상승/하강의 양 에지에 응답하여 실행된다.

테스트 모드시에 있어서는, 시간 T0 이전에 각 메모리 매트로부터 병렬로 판독되는 동작 테스트의 결과를 나타내는 데이터는 치환 구제 단위마다 압축된 압축 판정 신호로 되어, 각 데이터 압축 회로로부터 출력된다. 메모리 매트 MT0∼MT3에 관련되는 압축 데이터 DG0a∼DG3b는 데이터 노드 Nd0으로부터 데이터 DQ0으로서, 각 클럭 에지의 시간 T0∼T7에 있어서 직렬로 1개씩 출력된다.

마찬가지로, 메모리 매트 MT4∼MT7에 관한 동작 테스트의 결과를 나타내는 데이터는 치환 구제 단위마다 압축된 압축 판정 신호로 되어, 각 클럭 에지의 시간 T0∼T7에 있어서 데이터 DQ4로서 입출력 노드 Nd4로부터 1 개씩 직렬로 출력된다.

그 동안의 데이터 노드 Nd1∼Nd3에는 도 5에 나타내는 전원 노드(91)에 의해서 고정된 전위 레벨이 출력된다.

(실시예 2)

실시예 2에 있어서는, 실시예 1에 비교하여, 판정 결과의 데이터 압축의 신뢰성을 보다 향상시키는 것이 가능한 구성에 대해서 설명한다.

실시예 2에 있어서는, 도 3에 기재한 반도체 기억 장치(110)의 구성에 비교하여, 테스트 모드 제어 회로의 구성이 다른 점이 특징이다. 그 밖의 회로 구성 및 동작에 대해서는 반도체 기억 장치(110)의 경우와 마찬가지이기 때문에, 설명은 반복하지 않는다.

도 8에는, 실시예 2에 따른 테스트 모드 제어 회로(210)의 테스트 모드시에 있어서의 데이터 출력이 도시되어 있다.

실시예 1에 있어서는, 데이터 압축을 배타적 OR 게이트를 이용한 일치 비교에 의해서 실시했기 때문에, 압축이 대상으로 되는 4개의 데이터의 전부에 대응하여 결함이 존재하는 경우에 있어서도, 압축 판정 신호는 「양호(良好)」의 판정 결과를 나타내어 버린다고 하는 문제점이 존재한다. 실시예 2에 있어서는, 이 점을 고려하여, 데이터 압축에 있어서의 신뢰성을 보다 향상시키는 것을 목적으로 한다.

도 8에 있어서는, 테스트 모드 제어 회로(210) 전체중 메모리 매트 MT0∼MT5에 대응하는 부분이 대표적으로 나타내져 있지만, 다른 메모리 매트에 대하여도 마찬가지의 구성이 배치된다.

도 8을 참조하면, 테스트 모드 제어 회로(210)에 있어서는, 데이터 압축 회로의 각각은, 대응하는 일치 비교 게이트가 각각 출력하는 압축 판정 신호에 부가하여, 압축 전의 4개의 데이터중 어느 1개를 더 출력하는 것을 특징으로 한다.

예를 들면, 테스트 모드시에 있어서, 메모리 매트 MT0에 관련되는 출력 데이터로서는, 이미 설명한 압축 판정 신호 DG0a 및 DG0b에 부가하여, 압축 전의 데이터 DT0<0> 및 DT0<4>를 내부 노드 N0에 전달한다. 또한, 여기서 출력의 대상으로 하는 압축 전의 데이터는 임의로 고르는 수 있어, DT0<0> 및 DT0<4>을 대상으로 삼은 것은 예시에 지나지 않는다.

메모리 매트 MT1에 대해서도, 마찬가지로 압축 판정 신호 DG1a 및 DG1b에 부가하여, 압축 전의 데이터의 일부인 DT1<0> 및 DT1<4>이 내부 노드 N1에 전달된다.

이에 의해, 데이터 변환 회로(50-0)는, 테스트 모드시에 있어서, 각각의 압축 판정 신호에 대응하는 압축 전의 데이터중의 1개를 출력할 수 있다. 이에 의해, 압축 전의 데이터와 압축 판정 신호의 양방을 체크함으로써, 각 치환 구제 단위마다의 결함의 유/무를 보다 확실히 검출할 수 있다.

즉, 도 8에 나타낸 바와 같이, 메모리 매트 MT0 및 MT1로부터의 테스트 결과는 출력 데이터 DQ0으로서 출력할 수 있고, 메모리 매트 MT2 및 MT3으로부터의 테스트 결과는 데이터 DQ2로서 출력할 수 있다. 이 결과, 테스트 모드시에 있어서의 데이터 노드의 사용수는 통상 동작시의 1/2로 된다.

따라서, 실시예 2에 있어서는, 테스트 모드시에 있어서, 각 치환 단위에 대응하여 출력되는 데이터수는 실시예 1의 경우의 2배로 되기 때문에, 동시 테스트 메모리 장치의 수는 실시예 1의 경우의 1/2로 된다.

도 9에는, 테스트 모드 제어 회로(210)에 의한 테스트 모드시의 데이터 출력을 설명하기 위한 타이밍챠트가 도시되어 있다.

도 9를 참조하면, 데이터 노드 Nd0은, 테스트 모드시에 있어서, 메모리 매트 MT0 및 MT1에 대응하는 동작 테스트의 결과를 데이터 DQ0으로서 출력한다. 마찬가지로, 데이터 노드 Nd2는 메모리 매트 MT2 및 MT3에 대응하는 동작 테스트의 결과를 데이터 DQ2로서 출력한다. 데이터 노드 Nd4는 메모리 매트 MT4 및 MT5에 대응하는 동작 테스트의 결과를 데이터 DQ4로서 출력한다.

통상의 판독 동작시에 있어서, 메모리 매트 MT1 및 MT3에 대응하는 데이터의 입출력을 실행하는 데이터 노드 Nd1 및 Nd3의 신호 레벨은 테스트 모드시에 있어서는 고정된다.

시간 T0 이전에 있어서, 동작 테스트의 결과를 나타내는 데이터가 각 메모리 매트로부터 병렬로 판독되고, 각 내부 노드에 대해서 4개의 압축 판정 신호 및 4개의 압축 전의 데이터가 전달된다.

데이터 노드 Nd0은, 데이터 입출력 제어 클럭 CLKIO의 각 클럭 에지인 시간 T0∼T3에 각각 대응하여, 압축전 데이터 DT0<0>, 압축 판정 신호 DG0a, 압축전 데이터 DT0<4>, 압축 판정 신호 DG0b를 1개씩 직렬로, 데이터 DQ0으로서 출력한다. 시간 T4∼T7의 클럭 에지에 대해서도 마찬가지로, 메모리 매트 MT1에 대응하는 압축전 데이터 및 압축 판정 신호인 DT1<0>, DG1a, DT1<4>, DG1b가 각각 출력된다.

마찬가지로, 데이터 노드 Nd2 및 Nd4는 메모리 매트 MT3, MT4 및 메모리 매트 MT5, MT6에 각각 대응하는, 4개의 압축 판정 신호 및 4개의 압축전의 데이터를, 시간 T0∼T7의 각 클럭 에지에 있어서, 1개씩 직렬로 출력한다.

(실시예 3)

도 10에는 실시예 3에 따른 테스트 모드 제어 회로(220)의 테스트 모드시에 있어서의 데이터 출력이 도시되어 있다. 도 10에 있어서는, 테스트 모드 제어 회로(220) 전체 중 메모리 매트 MT0∼MT7에 대응하는 부분이 대표적으로 나타내져 있지만, 다른 메모리 매트에 대해서도 마찬가지의 구성이 배치된다.

테스트 모드 제어 회로(220)는, 도 6에 나타낸 테스트 모드 제어 회로(200)와 비교하여, 데이터 레지스터 RG 및 데이터 전환 스위치 SW를 더 구비하는 점에서 상이하다.

실시예 3에 있어서는, 내부 노드 N0∼Nn을 L개(L : 2 이상의 자연수)씩의 그룹에 분할한다. 각 그룹을 형성하는 L개의 내부 노드중 1개에 대응하여 데이터 전환 스위치 SW가 배치되고, 나머지의 (L-1)개의 내부 노드에 대응하여 데이터 레지스터 RG가 배치된다. 도 10에 있어서는, 일례로서 L=2인 경우를 기재하고 있다.

테스트 모드 제어 회로(220)에 있어서의 데이터 압축은 실시예 1에서 설명한 테스트 모드 제어 회로(200)와 마찬가지이기 때문에, 설명은 반복하지 않는다. 즉, 각 데이터 압축 회로에 의해서, 치환 구제 단위에 상당하는 4개의 판독 데이터마다 데이터 압축이 실행되어, 각 데이터 압축 회로는 압축 판정 신호를 출력한다.

메모리 매트 MT0∼MT3에 대응하는 8개의 압축 판정 신호 DG0a∼DG3b는 내부 노드 N0에 전달된다. 한편, 내부 노드 N1에 전달되는 메모리 매트 MT4∼MT7에 대응하는 8개의 압축 판정 신호 DG4a∼DG7b는 데이터 레지스터 RG에 저장되어 노드 N1´에 출력된다.

데이터 전환 스위치 SW는 내부 노드 N0 및 노드 N1´중 어느 한쪽을 제어 신호 SLT에 따라서 데이터 변환 회로(50-0)의 입력 노드에 상당하는 N0´과 접속한다.

데이터 레지스터 RG는 제어 신호 SLT에 따라서 내부 노드 N1에 병렬로 전달되고 있는 신호를 취입하여 유지함과 동시에, 노드 N1´에 출력한다.

제어 신호 SLT는, L=2인 것에 대응하여, 데이터 입출력 제어 클럭 CLKIO의 1/4의 주파수를 갖는다. 따라서, 클럭 CLKIO의 4주기마다 제어 신호 SLT의 신호 레벨은 변화된다. 이에 따라, 데이터 레지스터 RG의 저장 데이터가 갱신됨과 동시에, 데이터 전환 스위치 SW의 접속 방향이 변경된다. 이에 의해, 데이터 입출력 제어 클럭 CLKIO의 4주기마다 내부 노드 N0에 전달되는 메모리 매트 MT0∼MT3에 대응하는 8개의 압축 판정 신호 및, 내부 노드 N1을 거쳐서 노드 N1´에 전달되는 MT4∼MT7에 대응하는 8개의 압축 판정 신호가 순서대로 데이터 변환 회로(50-0)에 전달된다.

이에 의해, 테스트 모드시에 있어서, 메모리 매트 MT0∼MT7에 관련되는 테스트 데이터를 데이터 노드 Nd0으로만 출력하는 것이 가능해져, 테스트 모드시에 있어서는, 데이터 노드 DQ1∼DQ7에 의한 데이터 출력이 불필요하게 된다. 이 결과, 데이터 노드의 사용수는 통상 동작시의 1/8로 되어, 실시예 1에 비교하여 동시 테스트 메모리 장치의 수를 더 늘리는 것이 가능해진다.

도 11에는, 테스트 모드 제어 회로(220)에 의한 테스트 모드시의 데이터 출력을 설명하는 타이밍챠트가 도시되어 있다.

도 11을 참조하면, 데이터 입출력 제어 클럭 CLKIO의 활성화 에지인 시간 T0에 앞서, 각 메모리 매트로부터 병렬로 판독되는 동작 테스트의 결과를 나타내는 데이터는 치환 구제 단위마다 압축된 압축 판정 신호로 되어, 각 데이터 압축 회로로부터 출력된다.

이에 의해, 내부 노드 N0 및 N1에 메모리 매트 MT0∼MT3 및 MT4∼MT7에 대응하는 압축 테스트 데이터가 각각 전달된다.

시간 T0∼T7의 각 클럭 에지에 있어서는, 메모리 매트 MT0∼MT3에 대응하는 압축 판정 신호가, DG0a, DG0b, …, DG3b의 순으로 1개씩 직렬로, 데이터 DQ0으로서 출력된다.

시간 T8의 클럭 활성화 에지에 앞서, 제어 신호 SLT의 신호 레벨이 반전되어, 내부 노드 N1에 전달되는 메모리 매트 MT4∼MT7에 대응하는 압축 판정 신호는 데이터 레지스터 RG에 유지되고, 노드 N1′에 출력된다. 또한, 데이터 전환 스위치 SW는 접속 방향을 전환하여, 내부 노드 N0과 노드 N1′을 접속한다. 이에 의해, 데이터 레지스터 RG에 유지되어 있던 압축 판정 신호 DG4a∼DG7b가 데이터 변환 회로(50-0)에 전달된다.

이후, 시간 T8로부터 T15까지의 각 클럭 에지에 있어서, 압축 판정 신호 DG4a, DG4b, …, DG7b가 1개씩 직렬로, 데이터 DQ0으로서 출력된다. 또한, 시간 T8에 있어서, 각 메모리 매트에 대응하는 다음 압축 판정 신호가 병렬로 출력되어, 내부 노드 N0 및 N1에 전달된다. 그러나, 이 타이밍에 있어서는, 내부 노드 N0과 노드 N0′은 접속되어 있지 않은 것, 및 데이터 레지스터 RG는 내부 노드 N1에 전달되는 신호를 취입하지 않는 것이므로, 시간 T8∼T15에 있어서는, 시간 T0 이전에 출력된 메모리 매트 MT4∼MT7에 대응하는 압축 판정 신호를 정상적으로 출력할 수 있다.

(실시예 4)

실시예 4에 있어서는, 실시예 2 및 실시예 3에서 설명한 구성을 조합함으로써, 데이터 압축의 신뢰성을 향상시키고, 또한 동시 테스트 메모리 장치의 수의 증가를 도모한다.

도 12에는, 본 발명의 실시예 4에 따른 테스트 모드 제어 회로(230)의 테스트 모드시에 있어서의 데이터 출력이 도시되어 있다. 도 12에 있어서는, 테스트모드 제어 회로(230) 전체중 메모리 매트 MT0∼MT3에 대응하는 부분이 대표적으로 나타내져 있지만, 다른 메모리 매트에 대해서도 마찬가지의 구성이 배치된다.

도 12를 참조하면, 테스트 모드 제어 회로(230)는, 도 8에 나타낸 테스트 모드 제어 회로(210)의 구성에 부가하여, 데이터 레지스터 RG 및 데이터 전환 스위치 SW를 더 포함한다.

데이터 레지스터 RG 및 데이터 전환 스위치 SW의 배치 및 동작에 대해서는, 실시예 3에서 설명한 내용과 마찬가지이기 때문에, 설명은 반복하지 않는다. 도 12에 있어서도, L=2인 경우에 대해서 기재하고 있다.

또한, 테스트 모드 제어 회로(230)에 있어서의 데이터 압축은, 실시예 2에서 설명한 내용과 마찬가지이기 때문에, 설명은 반복하지 않는다. 즉, 각 데이터 압축 회로로부터 치환 구제 단위에 상당하는 4개의 판독 데이터마다 압축된 압축 판정 신호에 부가하여, 압축전의 데이터중의 1개가 출력된다.

이러한 구성으로 함으로써, 실시예 2에서 설명한 바와 같이 데이터 압축에 관한 신뢰성의 향상함과 동시에, 테스트 모드시에 필요한 데이터 노드의 개수를 삭감하여 동시 테스트 메모리 장치의 수의 증가를 도모하는 것이 가능해진다.

도 13에는, 테스트 모드 제어 회로(230)에 의한 테스트 모드시의 데이터 출력을 설명하는 타이밍차트가 도시되어 있다.

도 13을 참조하면, 데이터 입출력 제어 클럭 CLKIO의 활성화 에지인 시간 T0에 앞서, 동작 테스트의 결과를 나타내는 데이터가 각 메모리 매트로부터 병렬로 판독되고, 각 내부 노드에 대해서 4개의 압축 판정 신호 및 4개의 압축전의 데이터가 전달된다.

데이터 노드 Nd0은, 데이터 입출력 제어 클럭 CLKIO의 각 클럭 에지인 시간 T0∼T8에 각각 대응하여 내부 노드 N0에 전달되는, 메모리 매트 MT0 및 MT1에 대응하는 압축전 데이터 DT0<0>, 압축 판정 신호 DG0a, 압축전 데이터 DT0<4>, 압축 판정 신호 DG0b, 압축전 데이터 DT1<0>, 압축 판정 신호 DG1a, 압축전 데이터 DT1<4>, 압축 판정 신호 DG1b를 1개씩 직렬로, 데이터 DQ0으로서 출력한다.

시간 T8의 클럭 활성화 에지에 앞서, 제어 신호 SLT의 신호 레벨이 반전된다. 이에 따라, 내부 노드 N1에 전달되는 메모리 매트 MT2 및 MT3에 대응하는 압축전 데이터 및 압축 판정 신호가 데이터 변환 회로(50-0)에 전달되고, 시간 T8로부터 T15까지의 클럭 에지에 각각 대응하여, 데이터 노드 Nd0은 압축전 데이터 DT2<0>, 압축 판정 신호 DG2a, 압축전 데이터 DT2<4>, 압축 판정 신호 DG2b, 압축전 데이터 DT3<0>, 압축 판정 신호 DG3a, 압축전 데이터 DT3<4>, 압축 판정 신호 DG3b를 1개씩 직렬로, 데이터 DQ0으로서 출력한다.

이상, 실시예 1로부터 4에 있어서는, 테스트 모드시에 있어서의 테스트 데이터의 출력을 설명했지만, 이러한 테스트 모드는 다이렉트 메모리 액세스 모드에 의해서 저속 테스터로부터 클럭 신호 CLK 및 제어 신호 RQ를 입력하여, 메모리 코어부 및 데이터 입출력 제어부를 모두 저속 테스터에 의해 테스트하는 경우에 대해서도, 통상 모드에 따라 데이터 입출력 제어부(40)를 메모리 코어부(20)보다도 고주파로 동작시키는 경우에 대해서도 적용하는 것이 가능하다.

또한, 실시예 1로부터 실시예 4에 있어서는, 테스트 모드시에 있어서의 데이터 압축의 단위를 치환 구제 단위로 분할하는 것으로 했지만, 이것은 용장 구제를 위한 결함 유무 데이터를 효율적으로 얻기 위해서 적합한 구성으로서 예시한 것에 지나지 않는다. 즉, 테스트 모드시에 있어서의 데이터 압축 단위를 소망하는 해석(解析) 데이터를 얻는 것을 목적으로서, 치환 구제 단위와 상이한 것으로 하는 것도 가능하다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims (3)

1. 반도체 기억 장치에 있어서,

   각각이 직렬로 신호를 입출력하기 위한 복수의 입출력 노드와,

   데이터 신호를 기억하기 위한 메모리 코어부와,

   상기 복수의 입출력 노드에 대응하여 각각 마련되는 복수의 내부 노드와 상기 복수의 입출력 노드 사이에 각각 배치되는 복수의 데이터 변환 회로와,

   각각이 N개(N : 2이상의 자연수)의 데이터선마다 배치되는 복수의 압축 회로를 구비하고, 상기 복수의 내부 노드와 상기 메모리 코어부의 사이에 배치되는 테스트 모드 회로를 포함하되,

   상기 메모리 코어부는,

   행렬 형상으로 배치되는 복수의 메모리 셀과,

   각각이 상기 데이터 신호를 전달하는 복수의 데이터선을 구비하고,

   상기 데이터 변환 회로 각각은,

   상기 메모리 코어부로부터 상기 복수의 내부 노드 중 대응하는 하나에 병렬로 전달되는 M개(M : 2이상의 자연수)의 신호를 수신하여, 상기 복수의 입출력 노드 중 대응하는 하나에 대해서 직렬로 전달하고,

   상기 데이터 압축 회로 각각은,

   테스트 모드시에 있어서, 상기 N개의 데이터선에 의해 전달되는 N개의 데이터 신호에 따라 K개(K : N보다 작은 자연수)의 테스트 결과 신호를 생성하며,

   상기 테스트 모드 회로는,

   상기 테스트 모드시에 있어서, 상기 복수의 내부 노드중 일부(복수개)의 각각에 대해서, 상기 복수의 데이터 압축 회로가 생성하는 복수의 상기 테스트 결과 신호를 M개씩 병렬로 전달하는

   반도체 기억 장치.
2. 제 1 항에 있어서,

   상기 테스트 결과 신호는,

   상기 N개의 데이터선에 의해서 전달되는 N개의 데이터 신호중 하나와,

   상기 N개의 데이터선에 의해서 전달되는 N개의 데이터 신호에 근거하는 하나의 압축 신호를 포함하는

   반도체 기억 장치.
3. 제 1 항에 있어서,

   상기 복수의 내부 노드는,

   각각이 L개(L : 2 이상의 자연수)의 내부 노드를 포함하는 복수의 그룹으로 분할되어 있고,

   상기 테스트 모드 회로는,

   각 상기 그룹마다, 상기 L개의 내부 노드중 1개에 대응하여 마련되는 출력 전환 회로와,

   그 밖의 (L-1)개의 내부 노드의 각각 대응하여 마련되어, 대응하는 내부 노드에 병렬로 전달되는 M개의 신호를 유지하는 복수의 데이터 레지스터 회로를 더 포함하며,

   상기 출력 전환 회로는,

   상기 테스트 모드시에 있어서, 상기 L개의 내부 노드중 하나를 순서대로 선택하고, 선택된 상기 내부 노드에 전달되는 M개의 병렬 신호를 상기 복수의 데이터 변환 회로중 하나에 전달하는

   반도체 기억 장치.