JPH10289600A

JPH10289600A - 半導体記憶装置

Info

Publication number: JPH10289600A
Application number: JP9095834A
Authority: JP
Inventors: Hidekazu Egawa; 英和江川; Hironori Katayama; 浩典片山; Masakazu Asaumi; 正和浅海; Akira Takahashi; 昌高橋
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1997-04-14
Filing date: 1997-04-14
Publication date: 1998-10-27

Abstract

(57)【要約】【課題】シリアル／パラレル変換を行うメモリにおい
ても、パラレルデータの圧縮によりアドレス圧縮テスト
が可能な半導体記憶装置を提供する。【解決手段】パラレル／シリアル変換機能を内部に搭
載しているフレームメモリであって、メインアンプＭＡ
とトランスファトランジスタＴＴＲとの間に、メインア
ンプＭＡの読み出しデータと反転されたテスト信号Ｔｅ
ｓｔとを入力とする出力判定回路ＴＣが設けられること
により、全てのメインアンプＭＡの各読み出しデータの
出力判定を行い、この判定結果をシフトレジスタＲ０に
格納し、かつ１つのメインアンプＭＡの読み出しデータ
の出力を行い、この読み出しデータをシフトレジスタＲ
１に格納し、このシフトレジスタＲ０，Ｒ１だけでテス
トの一致または不一致、および一致したデータの“０”
または“１”の判定を行うことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置技
術に関し、特にパラレル／シリアル変換機能を内部に搭
載しているフレームメモリなどの半導体メモリにおい
て、アドレス圧縮テストが可能な半導体記憶装置に適用
して有効な技術に関する。

【０００２】

【従来の技術】たとえば、本発明者が検討した技術とし
て、一般の６４Ｍｂｉｔ−ＤＲＡＭ（Dynamic Random A
ccess Memory）などでは、Ｉ／Ｏ（Input/Output）数が
少ないため、チップに内蔵されているメインアンプの１
／４程度を活性化して読み出しを行っているものと考え
られる。従って、製造時の選別テストなどで、ＴＡＴ
（Turn Around Time）短縮のためにアドレス圧縮を行う
場合には、通常、非活性化されているメインアンプを活
性化させ、そのメインアンプの出力同士を比較してその
結果を出力させている。

【０００３】このアドレス圧縮テストは、メモリの縮約
テストの一つの手法として用いられ、１個のチップに対
するテスト時間を減らすために、１つのアドレスにより
複数のアドレス分のテストを行う技術である。なお、こ
の縮約テストには、他にＩ／Ｏ圧縮テストがあり、これ
は１６ＭｂｉｔまでのＤＲＡＭなどにおいて同時にテス
ト可能なチップの個数を増やすための手法であり、１つ
のＩ／Ｏにより複数のＩ／Ｏ分のテストを行う技術であ
る。

【０００４】一方、メモリサイクルより高速な転送レー
トを要求する分野、たとえば画像処理分野などで使用さ
れるメモリ（たとえばフレームメモリなど）では、メモ
リマットからパラレルで読み出したアナログ信号を、メ
インアンプなどでデジタル信号化して、そのデジタル信
号をシリアル変換を行って、シフトレジスタなどから読
み出し、高速な転送レートを可能としている。

【０００５】なお、このような画像処理分野などで使用
されるメモリ技術に関しては、たとえば昭和５９年１１
月３０日、株式会社オーム社発行、社団法人電子通信学
会編の「ＬＳＩハンドブック」Ｐ４８５〜Ｐ５３０など
の文献に記載される技術などが挙げられる。

【０００６】

【発明が解決しようとする課題】ところで、前記のよう
な画像処理分野などで使用されるメモリにおいては、パ
ラレル読み出し数が６４〜１２８ｂｉｔと多いため、チ
ップサイズの関係から余分にメインアンプを内蔵するこ
とができないので、非活性のメインアンプは存在せず、
従って一般のＤＲＡＭで使用しているようなアドレス圧
縮回路方式は適用できないという問題点がある。

【０００７】そこで、本発明の目的は、シリアル／パラ
レル変換を行うメモリにおいても、パラレルデータの圧
縮によりアドレス圧縮テストが行えるようにすることが
できる半導体記憶装置を提供することにある。

【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１０】すなわち、本発明による半導体記憶装置
は、内部でパラレル／シリアル変換を行うメモリに適用
されるものであり、メインアンプとシフトレジスタとの
間に、メインアンプの各読み出しデータの一致または不
一致、および一致したデータの“０”または“１”の判
定のうち、少なくとも一致または不一致を判定する出力
判定回路が設けられて構成されるものである。

【００１１】具体的に、出力判定回路は、メインアンプ
の各読み出しデータの出力判定および読み出しデータの
出力を行うゲート回路から構成するようにしたものであ
る。これにより、メインアンプからシフトレジスタへの
各読み出しデータの転送途中で出力判定および読み出し
データの出力を行い、この判定結果および読み出しデー
タをシフトレジスタの先頭２ビットに格納し、このシフ
トレジスタの先頭２ビットだけでテストの一致または不
一致、および一致したデータの“０”または“１”の判
定を行うことができる。

【００１２】また、出力判定回路を、メインアンプの各
読み出しデータの出力判定を行うゲート回路から構成す
る場合には、メインアンプからシフトレジスタへの各読
み出しデータの転送途中で出力判定を行い、この判定結
果をシフトレジスタの先頭１ビットに格納し、このシフ
トレジスタの先頭１ビットだけでテストの一致または不
一致の判定を行うことができる。

【００１３】さらに、テスト用の期待値を格納するテス
トレジスタと、出力判定結果を保持する判定フラグ回路
とを設け、かつ出力判定回路を、メインアンプの各読み
出しデータとテストレジスタの期待値との出力判定を行
うゲート回路から構成する場合には、テスト当初に予め
テストレジスタに期待値を格納しておき、メインアンプ
の読み出しデータとテストレジスタの期待値とを比較す
ることにより、テスト判定を行うことができる。このテ
スト終了後、判定フラグ回路の内容を確認することによ
り、テストの一致または不一致を判定することができ
る。

【００１４】特に、判定フラグ回路をＲＳフリップフロ
ップから構成した場合には、判定フラグ回路の内容を、
読み出し動作毎に出力せずに、複数の読み出し動作の最
後に出力することができるので、読み出し動作の終了後
にテストの評価を行うことも可能である。

【００１５】よって、フレームメモリなどの半導体記憶
装置によれば、シリアル／パラレル変換を行うメモリに
おいても、アドレス圧縮テストを実施することができる
ので、テスト時間の短縮が可能となる。これにより、製
品の原価低減を図ることができる。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。

【００１７】（実施の形態１）図１は本発明の実施の形
態１である半導体記憶装置の概略を示す構成図、図２は
本実施の形態１の半導体記憶装置を示す構成図、図３は
本実施の形態１におけるテスト回路部分を示す構成図、
図４はテストモードを示すタイミングチャート、図５は
通常モードを示すタイミングチャートである。

【００１８】まず、図１により本実施の形態１の半導体
記憶装置の概略構成を説明する。

【００１９】本実施の形態１の半導体記憶装置は、たと
えばパラレル／シリアル変換機能を内部に搭載している
フレームメモリとされ、ＤＲＡＭによるメモリ部１の他
に、このメモリ部１に対する入出力のためのデータレジ
スタ部２，３を内蔵し、メモリ部１と入力側のデータレ
ジスタ部２、出力側のデータレジスタ部３とが別々のポ
ートを持っていて、それぞれ非同期に独立にアクセスで
きるようになっている。

【００２０】メモリ部１は、たとえば図２に示すよう
に、ｍ個のメモリセルが接続されたｎ行のワード線Ｗ
Ｌ、ｎ個のメモリセルが接続されたｍ列のデータ線対
Ｄ，バーＤからなるメモリマットＭＡＴと、ｎ行ｍ列の
中からそれぞれ１本を選択する行デコーダＲＤＥＣおよ
び列デコーダＣＤＥＣ、そのデコーダの出力を受けてワ
ード線ＷＬあるいは列線ＹＬに選択パルス電圧を与える
行ドライバＲＤＲおよび列ドライバＣＤＲ、データ線対
Ｄ，バーＤのセル読み出し信号を増幅するセンスアンプ
ＳＡ、メインアンプＭＡなどからなる周辺回路と、入出
力信号に対応する複数のバッファとから構成されてい
る。

【００２１】このメモリ部１において、入力信号には、
Ｎ個（Ｎビット）のアドレス信号Ａｉ、２個のクロック
信号バーＲＡＳ，バーＣＡＳ、書き込みデータＤｉｎ、
書き込み制御信号バーＷＥがあり、また出力信号には、
読み出しデータＤｏｕｔがある。その他、２種の電源電
圧Ｖｄｄ，Ｖｓｓがある。これらの入出力信号に対応し
て、複数の行および列アドレスバッファＲＡＢ，ＣＡ
Ｂ、バーＲＡＳ，バーＣＡＳのクロック入力バッファＲ
ＣＢ，ＣＣＢ、書き込み制御バッファＷＢ、データ入力
バッファＤＩＢ、データ出力バッファＤＯＢなどが設け
られている。

【００２２】データレジスタ部２，３は、たとえば図２
に示すように（出力側）、メモリ部１と非同期にアクセ
ス可能なトランスファートランジスタＴＴＲ、シフトレ
ジスタＲなどからなり、メモリ部１の入力側および出力
側にそれぞれ設けられている。これらのトランスファー
トランジスタＴＴＲ、シフトレジスタＲは、メインアン
プＭＡに対応して所定の数量およびビット数となってい
る。なお、図２においては出力側のみを示しているが、
入力側においても同様の構成となっている。

【００２３】このメモリ部１と出力側のデータレジスタ
部３との間において、メモリマットＭＡＴからパラレル
で読み出したアナログ信号をメインアンプＭＡでデジタ
ル信号化して、このデジタル信号をゲート制御されるト
ランスファトランジスタＴＴＲを介してシフトレジスタ
Ｒに格納し、シリアル変換を行ってシフトレジスタＲか
ら読み出し、このシフトレジスタＲからクロック信号に
同期させてデータ出力バッファＤＯＢに出力し、メモリ
マットＭＡＴのデータを外部に出力することができる構
成となっている。

【００２４】特に、本実施の形態１においては、たとえ
ば図３に示すように、メインアンプＭＡとトランスファ
トランジスタＴＴＲとの間に、テスト信号Ｔｅｓｔを反
転するインバータＩＶと、第０ビットのメインアンプＭ
Ａの読み出しデータをバッファリングするバッファＢ
と、第２〜第７ビットのメインアンプＭＡの読み出しデ
ータとテスト信号Ｔｅｓｔとの論理積をとるゲートＡＮ
Ｄと、メインアンプＭＡの読み出しデータと反転された
テスト信号Ｔｅｓｔとを入力とする出力判定回路ＴＣと
が設けられている。なお、ゲートＡＮＤは、必ずしも必
要となるものではない。

【００２５】出力判定回路ＴＣは、反転されたテスト信
号Ｔｅｓｔにより制御してメインアンプＭＡの読み出し
データをバッファリングする８個のクロックトバッファ
ＣＢと、これらの出力データを階層的に比較する７個の
エクスクルーシブオアＥＸＯＲと、これらの比較結果を
反転されたテスト信号Ｔｅｓｔにより制御し、バッファ
リングして出力する１個のクロックトバッファＣＢＯと
から構成されている。

【００２６】次に、本実施の形態１の作用について、始
めにフレームメモリ、主にＤＲＡＭによるメモリ部１の
代表的な動作モードである読み出し動作、書き込み動
作、リフレッシュ動作、高速列アクセス動作を取りあ
げ、それぞれの概要を簡単に説明する。

【００２７】(1).読み出し動作この読み出し動作において、たとえばアドレスマルチプ
レクスではアドレス信号Ａｉは時分割で入力するため、
バーＲＡＳとバーＣＡＳの２つの同期信号が必要であ
る。バーＲＡＳが高レベルの期間は、行系回路がプリチ
ャージされる期間で、この間はチップ内部ではいかなる
メモリ動作も行われない。一方、バーＣＡＳが高レベル
の期間中は、データ出力バッファＤＯＢやデータ入力バ
ッファＤＩＢなどの列系回路がプリチャージされる期間
で、この間はチップ外部との読み出し動作、書き込み動
作は行われない。

【００２８】バーＲＡＳが低レベルになると行系回路が
活性化され、メモリ動作が始まる。続いて、バーＣＡＳ
が低レベルになると読み出し動作あるいは書き込み動作
が始まり、チップ外部とのデータの授受が行われる。こ
のようにＤＲＡＭでは、プリチャージ期間と活性期間が
交互に繰り返される。通常、バーＲＡＳのサイクル時間
がチップのサイクル時間となる。

【００２９】読み出し動作の指定は、書き込み制御信号
バーＷＥをバーＣＡＳの立ち下がり時点よりも前に高レ
ベルにして、バーＣＡＳが立ち上がるまでそれを保持す
ることにより行う。データがいったん出力されると、バ
ーＣＡＳが立ち上がるまでデータを保持する。このアク
セス時間には３種類あって、バーＲＡＳおよびバーＣＡ
Ｓの立ち下がり時点からデータ出力端子にデータが出力
されるまでの時間を、それぞれバーＲＡＳアクセス時
間、バーＣＡＳアクセス時間と呼び、列アドレスが確定
された時点からデータが出力されるまでの時間をアドレ
スアクセス時間と呼ぶ。

【００３０】(2).書き込み動作この書き込み動作において、アドレス信号ＡｉとバーＲ
ＡＳ，バーＣＡＳとの関係は、読み出し動作と同じなの
で省略する。またサイクル時間などのバーＲＡＳ，バー
ＣＡＳのタイミング規格も読み出し動作と全く同じであ
る。ただし、バーＷＥをバーＣＡＳの立ち下がり時点よ
りも前に低レベルにすることによって書き込み動作を指
定する。このサイクル中はデータ出力端子は高インピー
ダンス状態に保持される。なお、バーＲＡＳを低レベル
のままの状態で、いったんチップ外部に読み出したデー
タを外部で変更して再び同じメモリセルに書き込むとい
う、ＲｅａｄＭｏｄｉｆｙＷｒｉｔｅ動作の仕様も
ある。

【００３１】(3).リフレッシュ動作このリフレッシュ動作においては、読み出し・書き込み
といったランダムアクセス動作中に割り込んで行うリフ
レッシュ動作と、電池バックアップ期間中のようにチッ
プ内の記憶情報を保持するためだけに行うリフレッシュ
動作がある。前者では、バーＲＡＳｏｎｌｙリフレ
ッシュと、ＣＢＲ（バーＣＡＳｂｅｆｏｒｅバーＲ
ＡＳ）リフレッシュが、また後者ではセルフリフレッシ
ュが標準になっている。その他、データを出力しながら
リフレッシュを行うヒドン（ｈｉｄｄｅｎ）リフレッシ
ュもある。

【００３２】たとえば、バーＲＡＳｏｎｌｙリフレ
ッシュにおいては、読み出し・書き込み動作と同じタイ
ミング規格のバーＲＡＳの１サイクル中に、１行（ワー
ド線ＷＬ）の全メモリセルが同時にリフレッシュされ
る。ただし、バーＣＡＳを高レベルにしてチップ外部か
らリフレッシュアドレスを与えなければならない。最大
リフレッシュ時間の期間内にアドレス信号Ａｉの組み合
わせでワード線ＷＬを順次選択してリフレッシュしなけ
ればならない。

【００３３】このリフレッシュのしかたには集中リフレ
ッシュと分散リフレッシュがある。集中リフレッシュ
は、最小サイクルでリフレッシュを繰り返し、この期間
はチップ外部からメモリアクセスはできないが、残りの
全期間は、リフレッシュを割り込ませずに外部からメモ
リアクセスを受け付ける方法である。分散リフレッシュ
は、リフレッシュ動作の１サイクルを最大リフレッシュ
時間の期間中に等しく分散したものである。実際には分
散リフレッシュが多用されるので、リフレッシュ動作の
１サイクルが通常の読み出し・書き込み動作のサイクル
に割り込んだタイミングとなる。

【００３４】また、ＣＢＲリフレッシュにおいては、バ
ーＣＡＳをバーＲＡＳに先行させて低レベルにすること
によって、リフレッシュ動作であることを内部で判定す
る。この判定パルスによって内部のリフレッシュアドレ
スカウンタからアドレスが発生し、ワード線ＷＬが選ば
れてリフレッシュされる。従って、外部からアドレス信
号Ａｉを与える必要はない。

【００３５】さらに、セルフリフレッシュにおいては、
通常のメモリサイクルの終了後、ＣＢＲタイミングにし
てバーＲＡＳのパルス幅を、たとえば１００μｓ以上に
設定する。内部ではこの時間以上になるとリフレッシュ
アドレスカウンタとリフレッシュタイマーを用いたリフ
レッシュ動作が始まり、バーＣＡＳ，バーＲＡＳがとも
に低レベルである限りセルフリフレッシュが続く。リフ
レッシュされる頻度が少ないほどチップの消費電力は低
くなるが、この頻度はチップ内の温度を検出するタイマ
ーによって自動的に調整される。なお、セルフリフレッ
シュから通常サイクルに移る場合には、バーＲＡＳのプ
リチャージ期間が必要である。

【００３６】(4).高速列アクセス動作本実施の形態１のようなフレームメモリや、キャッシュ
メモリを採用したシステムなどでは、行アドレスは固定
したままで、列アドレスの異なる、それも連続した列ア
ドレスの多数ビットをアクセスする場合が多い。この列
アクセス動作は、メモリマットＭＡＴの超並列でアクセ
ス可能な構造上の特徴を利用したものである。列アドレ
スの多数ビットのデータを高速に処理できるので、前記
した用途に近年注目されている。

【００３７】この動作では、まず行アドレスによってワ
ード線ＷＬを選択し、ワード線ＷＬ上の全てのメモリセ
ルを、センスアンプＳＡで増幅した状態でいったんそれ
ぞれのデータ線対Ｄ，バーＤに読み出しておく。次に、
列アドレスによってあるデータ線対Ｄ，バーＤの読み出
し情報をチップの外部に取り出し、次に他の列アドレス
によって他のデータ線対Ｄ，バーＤの情報を取り出すと
いうように列アドレスを順次変えていけば、ワード線Ｗ
Ｌ上の全てのセル情報を連続して取り出すことができ、
この動作は高速である。

【００３８】この場合のアクセス時間は、列アドレスが
入力してデータが出力するまでの時間、すなわち前記し
たアドレスアクセス時間そのものであり、長時間を要す
る行系回路の動作時間、たとえばワード線ＷＬの駆動時
間やセンス時間を考慮する必要がないためである。サイ
クル時間もこの分だけ速くなる。

【００３９】書き込み動作についても、データ線対Ｄ，
バーＤに読み出されているセル信号増幅データを、外部
から与えた書き込みデータで順次置き換えていくだけな
ので高速である。所望のデータ線対Ｄ，バーＤの全てに
書き込みデータ電圧を印加した後に、ワード線ＷＬをオ
フにすることで列アクセスモードの書き込みは完了す
る。このように、行アドレスは同じままで、列アドレス
のみを切り換える列アクセスモードは種々提案されてい
るが、ここでは代表的な高速ページモード、ニブルモー
ド、スタティックカラムモードの動作タイミングを説明
する。

【００４０】たとえば、高速ページモードの読み出しタ
イミングにおいては、列アドレスの選択はランダムであ
り、サイクル時間はたとえば４０ｎｓである。チップ内
部ではＡＴＤ(Address Transition Detector) 回路によ
って主な列系回路はサイクル毎にプリチャージされ、列
アドレスで選ばれたデータ線対Ｄ，バーＤの読み出しデ
ータが、データ出力バッファＤＯＢの近くでバーＣＡＳ
で制御されて出力される。バーＣＡＳとのアドレスセッ
トアップ時間、アドレスホールド時間などの規格のため
に、チップとしての高速化には限界がある。

【００４１】また、ニブルモードの読み出しタイミング
においては、たとえば４ビットのシフトレジスタ単位で
データが入出力される。ただし、２ビットのアドレス信
号を用いて４ビットの中の先頭ビットだけはランダムに
指定できる。すなわち最初の１ビット目は通常の読み出
しあるいは書き込み動作であるが、それに続く３ビット
はバーＣＡＳのクロックパルスだけで連続出力する。先
頭ビット以外は列アドレスの指定は不要である。

【００４２】このモードでは、データ出力端子の近くに
４個のデータラッチ回路と、その出力を入力とする４ビ
ットのデコード機能付きリングカウンタ形シフトレジス
タが設けられている。４個のサブアレーから並列に入力
して４個のデータラッチ回路にいったん蓄えられた読み
出しデータは、シフトレジスタで直列に変換されてバー
ＣＡＳに同期して連続に外部出力される。このシフトレ
ジスタはもともと高速なので、ニブルモードサイクルは
バーＣＡＳサイクルで決まり、たとえば３５ｎｓと比較
的速い。

【００４３】さらに、スタティックカラムモードの読み
出しタイミングにおいては、同じ行アドレスのもとで列
アドレスを換えて、データ線対Ｄ，バーＤに読み出され
ている増幅データの読み出し・書き込みを行うというも
のである。連続サイクル中は、バーＣＡＳは低レベルの
ままで、アドレス信号はｄｏｎ’ｔｃａｒｅの部分が
なく、これはバーＣＡＳで列アドレスをラッチできない
ためである。列アドレスの指定はランダムであり、サイ
クル時間はアドレスの切り換えだけで決まる。ＡＴＤ回
路と列アドレスバッファＣＡＢの動作だけで列系回路の
選択動作が行われる。

【００４４】以上のようにして、特にＤＲＡＭによるメ
モリ部１に対する読み出し動作、書き込み動作、リフレ
ッシュ動作、高速列アクセス動作のためのアクセスが行
われ、一方、メモリ部１の入力側に設けられたデータレ
ジスタ部２、出力側に設けられたデータレジスタ部３に
対しては、メモリ部１と非同期に独立にアクセスできる
ようになっている。

【００４５】たとえば、入力側のデータレジスタ部２に
外部からデータを入力している間に、メモリ部１から出
力側のデータレジスタ部３にデータを転送したり、また
はデータレジスタ部３から外部にデータを出力すること
ができ、逆に出力側のデータレジスタ部３から外部にデ
ータを出力している間に、入力側のデータレジスタ部２
に外部からデータを入力したり、またはデータレジスタ
部２からメモリ部１にデータを転送することができる。

【００４６】次に、本実施の形態１におけるフレームメ
モリの特徴であるアドレス圧縮によるテストモードにつ
いて、図４のタイミングチャートに基づいて説明する。

【００４７】このアドレス圧縮によるテストモード時に
は、テスト当初に予めメモリマットＭＡＴに、たとえば
全て“０”または全て“１”のデータを書き込んでお
く。

【００４８】まず、テスト信号Ｔｅｓｔを“Ｌ”に固定
する。このテスト信号ＴｅｓｔはインバータＩＶにより
“Ｈ”に反転され、この反転信号はメインアンプＭＡの
読み出しデータとともに出力判定回路ＴＣに入力され
る。この出力判定回路ＴＣにおいて、反転された“Ｈ”
のテスト信号Ｔｅｓｔによって制御し、メインアンプＭ
Ａの読み出しデータをクロックトバッファＣＢによりバ
ッファリングする。

【００４９】さらに、バッファリングされたメインアン
プＭＡの読み出しデータを、エクスクルーシブオアＥＸ
ＯＲにより階層的に比較する。ここでは、第０ビットと
第１ビット、第２ビットと第３ビット、第４ビットと第
５ビット、第６ビットと第７ビットを比較し、その比較
結果の第０および第１ビットと第２および第３ビット、
第４および第５ビットと第６および第７ビットを比較
し、さらにその比較結果の第０〜第３ビットと第４〜第
７ビットを比較して、３段階で読み出しデータの比較を
行う。

【００５０】そして、階層的に比較された結果を、反転
された“Ｈ”のテスト信号Ｔｅｓｔによって制御してク
ロックトバッファＣＢＯによりバッファリングし、リー
ドトランスファ信号ＲＴｒによりトランスファトランジ
スタＴＴＲをゲート制御して、メインアンプＭＡの第０
ビットに対応するシフトレジスタＲ０に格納する。この
第０ビットに対応するメインアンプＭＡの読み出しデー
タは、テスト信号Ｔｅｓｔによって制御されるクロック
トバッファＢによりバッファリングされているので、シ
フトレジスタＲ０には出力判定回路ＴＣからの比較結果
が格納される。

【００５１】たとえば、メモリマットＭＡＴに全て
“０”のデータが書き込まれた場合には、この階層的な
比較結果として“１”のデータがシフトレジスタＲ０に
格納され、同様に全て“１”のデータが書き込まれた場
合にも“１”のデータが格納される。一方、メモリマッ
トＭＡＴに“０”と“１”のデータが混在して書き込ま
れた場合には、シフトレジスタＲ０に“０”のデータが
格納される。

【００５２】この際に、第１ビットについては、メモリ
マットＭＡＴからパラレルで読み出したアナログ信号を
メインアンプＭＡでデジタル信号化して、このデジタル
信号をリードトランスファ信号ＲＴｒによりトランスフ
ァトランジスタＴＴＲをゲート制御して、シフトレジス
タＲ１に格納する。

【００５３】たとえば、メモリマットＭＡＴに全て
“０”のデータが書き込まれた場合には、第１ビットに
対応するメモリマットＭＡＴから“０”のデータが読み
出されて“０”がシフトレジスタＲ１に格納され、また
全て“１”のデータが書き込まれた場合には“１”がシ
フトレジスタＲ１に格納される。

【００５４】また、第２〜第７ビットに関しては、メモ
リマットＭＡＴからパラレルで読み出されたアナログ信
号がメインアンプＭＡでデジタル信号化されるが、この
デジタル信号はゲートＡＮＤによりテスト信号Ｔｅｓｔ
と論理積され、よってテストモード中はシフトレジスタ
Ｒ２〜Ｒ７には“０”が格納される。

【００５５】以上のようにして、シフトレジスタＲ０に
は、出力判定回路ＴＣから各メインアンプＭＡの読み出
しデータの値が一致している場合は“１”が出力され、
不一致の場合は“０”が出力されて格納される。また、
シフトレジスタＲ１には、“０”または“１”のどちら
で一致したかが出力されて格納される。

【００５６】よって、シフトレジスタＲ０〜Ｒ７のう
ち、シフトレジスタＲ０，Ｒ１の先頭２ビットをリード
クロック信号ＲＣＬＫに同期させてデータ出力バッファ
ＤＯＢに転送し、データ出力バッファＤＯＢから読み出
しデータＤｏｕｔとして出力して外部に読み出せば、一
致（Ｐａｓｓ）、不一致（Ｆａｉｌ）が判定でき、さら
に一致している場合には“０”または“１”のどちらで
一致しているかが判定できる。

【００５７】この判定結果の出力の際には、リードクロ
ック信号ＲＣＬＫの第１クロックに同期させてシフトレ
ジスタＲ０のデータ、第２クロックに同期させてシフト
レジスタＲ１のデータをそれぞれ読み出しデータＤｏｕ
ｔとして出力させて、３クロックによりシフトレジスタ
Ｒ０，Ｒ１のデータを読み出しデータＤｏｕｔとして出
力させることができる。

【００５８】なお、通常モード時は、図５のタイミング
チャートに示すように、テスト信号Ｔｅｓｔを“Ｈ”に
固定し、メモリマットＭＡＴからパラレルで読み出した
アナログ信号をメインアンプＭＡでデジタル信号化し、
このデジタル信号をリードトランスファ信号ＲＴｒによ
りトランスファトランジスタＴＴＲをゲート制御して、
シフトレジスタＲ０〜Ｒ７に格納する。

【００５９】そして、格納されたシフトレジスタＲ０〜
Ｒ７のデータを、リードクロック信号ＲＣＬＫに同期さ
せてデータ出力バッファＤＯＢに転送し、読み出しデー
タＤｏｕｔとして出力して外部に読み出すことができ
る。この際には、リードクロック信号ＲＣＬＫの第１〜
第８クロックにそれぞれ同期させてシフトレジスタＲ０
〜Ｒ７のデータを出力させて、９クロックによりシフト
レジスタＲ０〜Ｒ７のデータを出力させることができ
る。

【００６０】従って、本実施の形態１によれば、メイン
アンプＭＡとトランスファトランジスタＴＴＲとの間
に、クロックトバッファＣＢ、エクスクルーシブオアＥ
ＸＯＲ、クロックトバッファＣＢＯなどからなる出力判
定回路ＴＣを設けることにより、全てのメインアンプＭ
Ａの各読み出しデータの出力判定を行い、この判定結果
をシフトレジスタＲ０に格納し、かつ１つのメインアン
プＭＡの読み出しデータの出力を行い、この読み出しデ
ータをシフトレジスタＲ１に格納し、このシフトレジス
タＲ０，Ｒ１だけでテストの一致または不一致、および
一致したデータの“０”または“１”の判定を行うこと
ができる。

【００６１】よって、シリアル／パラレル変換を行うフ
レームメモリにおいても、アドレス圧縮テストを実施す
ることができ、テスト時間を短縮することができる。た
とえば、本実施の形態１の場合には、通常モードでは全
てのデータを読み出すために９クロックのリードクロッ
ク信号ＲＣＬＫが必要であるのに対して、テストモード
では３クロックに低減することができ、６クロック分の
テスト時間の短縮が可能となる。

【００６２】（実施の形態２）図６は本発明の実施の形
態２である半導体記憶装置におけるテスト回路部分を示
す構成図、図７はテストモードを示すタイミングチャー
トである。

【００６３】本実施の形態２の半導体記憶装置は、前記
実施の形態１と同様にパラレル／シリアル変換機能を内
部に搭載しているフレームメモリとされ、前記実施の形
態１との相違点は、メインアンプＭＡの読み出しデータ
が一致しているかどうかだけを判定するようにした点で
ある。

【００６４】すなわち、本実施の形態２においては、図
６に示すように、メインアンプＭＡとトランスファトラ
ンジスタＴＴＲとの間に、クロックトバッファＣＢ、エ
クスクルーシブオアＥＸＯＲ、クロックトバッファＣＢ
Ｏなどからなる出力判定回路ＴＣが設けられ、さらにメ
インアンプＭＡの読み出しデータとテスト信号Ｔｅｓｔ
との論理積をとるゲートＡＮＤを第１〜第７ビットに適
用するようにして、第１ビットのメインアンプＭＡの出
力に１個のゲートＡＮＤが追加された構成となってい
る。

【００６５】従って、本実施の形態２におけるアドレス
圧縮によるテストモードについても、図７のタイミング
チャートに示すように、シフトレジスタＲ０には、出力
判定回路ＴＣから各メインアンプＭＡの読み出しデータ
の値が一致している場合は“１”が出力され、不一致の
場合は“０”が出力されて格納される。

【００６６】よって、シフトレジスタＲ０〜Ｒ７のう
ち、シフトレジスタＲ０の先頭１ビットをリードクロッ
ク信号ＲＣＬＫに同期させてデータ出力バッファＤＯＢ
に転送し、読み出しデータＤｏｕｔとして出力して外部
に読み出せば、一致（Ｐａｓｓ）、不一致（Ｆａｉｌ）
が判定できる。この判定結果の出力の際には、リードク
ロック信号ＲＣＬＫの２クロックに同期させてシフトレ
ジスタＲ０のデータを出力させることができる。

【００６７】従って、本実施の形態２によれば、前記実
施の形態１と同様に、シリアル／パラレル変換を行うフ
レームメモリにおいてもアドレス圧縮テストが実施で
き、さらに出力判定回路ＴＣによって全てのメインアン
プＭＡの各読み出しデータの出力判定を行い、この判定
結果をシフトレジスタＲ０に格納し、このシフトレジス
タＲ０だけでテストの一致または不一致の判定を行うこ
とができる。

【００６８】特に、本実施の形態２においては、テスト
の一致または不一致の判定だけなので前記実施の形態１
に比べて不良検出率は落ちるものの、２クロックのリー
ドクロック信号ＲＣＬＫに同期させてシフトレジスタＲ
０を制御し、先頭１ビットだけを読み出せばよいので、
さらにテスト時間を短縮することが可能となる。

【００６９】（実施の形態３）図８は本発明の実施の形
態３である半導体記憶装置におけるテスト回路部分を示
す構成図、図９はテストモードを示すタイミングチャー
トである。

【００７０】本実施の形態３の半導体記憶装置は、前記
実施の形態１と同様にパラレル／シリアル変換機能を内
部に搭載しているフレームメモリとされ、前記実施の形
態１との相違点は、任意に設定可能な期待値とメインア
ンプＭＡの読み出しデータとが一致しているかどうかを
判定するようにした点である。

【００７１】すなわち、本実施の形態３においては、図
８に示すように、期待値ＤＩＮをテストクロック信号Ｔ
ＣＬＫに同期させて格納するシフトレジスタＳＴ０〜Ｓ
Ｔ７と、テストデータトランスファ信号ＴＥＴｒにより
ゲート制御されるテストデータトランスファトランジス
タＴＴＴＲを介して転送されてきた期待値ＤＩＮを格納
するテストレジスタＴ０〜Ｔ７と、出力判定回路ＴＣの
判定結果を保持する判定フラグ回路ＦＣとが追加され、
さらに出力判定回路ＴＣの回路構成が異なっている。

【００７２】この出力判定回路ＴＣには、メインアンプ
ＭＡの読み出しデータを、反転されたテスト信号Ｔｅｓ
ｔによってバッファリングするクロックトバッファＣＢ
のそれぞれの出力データと期待値ＤＩＮとを比較する８
個のエクスクルーシブオアＥＸＯＲが追加され、階層的
に４段階で期待値ＤＩＮと読み出しデータとの比較が行
われる。

【００７３】判定フラグ回路ＦＣは、ゲートＮＡＮＤに
よるＲＳフリップフロップＦＦと、インバータＩＶとか
らなり、ＲＳフリップフロップＦＦのセット入力には出
力判定回路ＴＣの判定結果が入力され、リセット入力に
はリセット信号ＲｅｓｅｔＢが入力され、この出力デー
タはインバータＩＶを介して反転されて出力される。こ
の判定フラグ回路ＦＣからの出力データはシフトレジス
タＲ０に格納される。

【００７４】次に、本実施の形態３におけるフレームメ
モリの特徴であるアドレス圧縮によるテストモードにつ
いて、図９のタイミングチャートに基づいて説明する。

【００７５】まず、予め判定フラグ回路ＦＣのリセット
信号ＲｅｓｅｔＢを“Ｌ”にして、判定フラグ回路ＦＣ
をリセットにする。そして、テストクロック信号ＴＣＬ
Ｋを用いて、シフトレジスタＳＴ０〜ＳＴ７に期待値Ｄ
ＩＮを格納した後、この期待値ＤＩＮをテストデータト
ランスファ信号ＴＥＴｒの制御によりテストレジスタＴ
０〜Ｔ７に転送する。

【００７６】その後、メモリマットＭＡＴからの読み出
し動作を行い、テストレジスタＴ０〜Ｔ７に格納されて
いる期待値ＤＩＮとメインアンプＭＡの読み出しデータ
とを出力判定回路ＴＣにより比較する。この比較した結
果を判定フラグ回路ＦＣに格納した後、リードトランス
ファ信号ＲＴｒによって、判定フラグ回路ＦＣの結果を
シフトレジスタＲ０に転送する。

【００７７】たとえば、このシフトレジスタＲ０には、
各メインアンプＭＡの読み出しデータと、テストレジス
タＴ０〜Ｔ７に格納されている期待値ＤＩＮの各メイン
アンプＭＡに対応するビットの値とが一致している場合
は“１”が格納され、不一致の場合は“０”が格納され
る。

【００７８】すなわち、テストレジスタＴ０〜Ｔ７に格
納されている期待値ＤＩＮが“１０１０１０１０”の場
合には、第０〜第７ビットに対応するメインアンプＭＡ
の読み出しデータが“１０１０１０１０”の場合にの
み、一致を示す“１”が格納されることになる。

【００７９】よって、シフトレジスタＲ０〜Ｒ７のう
ち、シフトレジスタＲ０の先頭１ビットをリードクロッ
ク信号ＲＣＬＫに同期させてデータ出力バッファＤＯＢ
に転送し、読み出しデータＤｏｕｔとして出力して外部
に読み出せば、一致（Ｐａｓｓ）、不一致（Ｆａｉｌ）
が判定できる。この判定結果の出力の際には、リードク
ロック信号ＲＣＬＫの２クロックに同期させてシフトレ
ジスタＲ０のデータを出力させることができる。

【００８０】従って、本実施の形態３によれば、前記実
施の形態１と同様に、シリアル／パラレル変換を行うフ
レームメモリにおいてもアドレス圧縮テストが実施で
き、さらに出力判定回路ＴＣによって期待値ＤＩＮとメ
インアンプＭＡの各読み出しデータとの出力判定を行
い、この判定結果をシフトレジスタＲ０に格納し、この
シフトレジスタＲ０だけでテストの一致または不一致の
判定ができ、かつ先頭１ビットだけを読み出せばよいの
で、任意に設定可能な期待値を用いたテスト時間の短縮
が可能となる。

【００８１】特に、本実施の形態３においては、出力判
定回路ＴＣの出力にＲＳフリップフロップＦＦなどから
なる判定フラグ回路ＦＣを設けているので、読み出し動
作毎に出力を行わなくても、複数の読み出し動作の最後
に読み出しデータＤｏｕｔとして出力して評価を行うこ
とも可能である。

【００８２】以上、本発明者によってなされた発明をそ
の実施の形態１〜３に基づき具体的に説明したが、本発
明は前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲で種々変更可能であることはいうま
でもない。

【００８３】たとえば、前記実施の形態においては、メ
モリ部の入力側および出力側にデータレジスタ部を有す
るフレームメモリに適用した場合について説明したが、
メモリ部の出力側にデータレジスタ部を有するＶＲＡＭ
（Video RAM)など、パラレル／シリアル変換機能を内部
に搭載している他の半導体メモリについても広くて適用
可能である。

【００８４】また、前記実施の形態においては、半導体
記憶装置のテストモードにおいて、特にデータの読み出
しのための出力回路について説明したが、たとえばデー
タの書き込みのための入力回路においても、たとえば図
１０のような入力回路の機能構成によりアドレス圧縮が
可能である。

【００８５】すなわち、図１０に示すように、メモリマ
ットＭＡＴに対してデータを書き込むためのライトドラ
イバＷＤ、入力判定回路、トランスファトランジスタＴ
ＴＲ、シフトレジスタＳ０〜Ｓ７などからなり、書き込
み時に、書き込みデータＤｉｎをライトクロック信号Ｗ
ＣＬＫに同期させてシフトレジスタＳ０〜Ｓ７に格納
し、シフトレジスタＳ０のデータをライトトランスファ
信号ＷＴｒによって入力判定回路に転送し、シフトレジ
スタＳ０のデータだけで全てのメモリマットＭＡＴに対
してデータを書き込むことができる。これにより、テス
トモードの書き込みにおいてもアドレス圧縮が可能とな
る。

【００８６】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００８７】(1).メインアンプとシフトレジスタとの間
に、メインアンプの各読み出しデータの出力判定および
読み出しデータの出力を行うゲート回路からなる出力判
定回路を設けることで、メインアンプの各読み出しデー
タの判定結果および読み出しデータをシフトレジスタの
先頭２ビットに格納し、このシフトレジスタの先頭２ビ
ットだけでテストの一致または不一致、および一致した
データの“０”または“１”の判定を行うことができる
ので、少ないクロックによるアドレス圧縮テストの実施
によりテスト時間の短縮が可能となる。

【００８８】(2).出力判定回路を、メインアンプの各読
み出しデータの出力判定を行うゲート回路から構成する
場合には、シフトレジスタの先頭１ビットだけでテスト
の一致または不一致の判定を行うことができるので、さ
らにテスト時間を短縮することが可能となる。

【００８９】(3).テスト用の期待値を格納するテストレ
ジスタと、出力判定結果を保持する判定フラグ回路とを
設け、かつ出力判定回路を、メインアンプの各読み出し
データとテストレジスタの期待値との出力判定を行うゲ
ート回路から構成する場合には、テスト終了後に判定フ
ラグ回路の内容を確認することでテストの一致または不
一致を判定することができるので、任意に設定可能な期
待値を用いたテスト時間の短縮が可能となる。

【００９０】(4).判定フラグ回路をＲＳフリップフロッ
プから構成した場合には、判定フラグ回路の内容を、読
み出し動作毎に出力せずに、複数の読み出し動作の最後
に出力してテストの評価を行うことができるので、評価
効率の向上が可能となる。

【００９１】(5).前記(1) 〜(4) により、シリアル／パ
ラレル変換機能を有するフレームメモリなどの半導体記
憶装置においても、アドレス圧縮テストを実施すること
ができるので、ＴＡＴ短縮によって製品の原価低減を図
ることが可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態１である半導体記憶装置の
概略を示す構成図である。

【図２】本発明の実施の形態１の半導体記憶装置を示す
構成図である。

【図３】本発明の実施の形態１におけるテスト回路部分
を示す構成図である。

【図４】本発明の実施の形態１におけるテストモードを
示すタイミングチャートである。

【図５】本発明の実施の形態１における通常モードを示
すタイミングチャートである。

【図６】本発明の実施の形態２である半導体記憶装置に
おけるテスト回路部分を示す構成図である。

【図７】本発明の実施の形態２におけるテストモードを
示すタイミングチャートである。

【図８】本発明の実施の形態３である半導体記憶装置に
おけるテスト回路部分を示す構成図である。

【図９】本発明の実施の形態３におけるテストモードを
示すタイミングチャートである。

【図１０】本発明の半導体記憶装置におけるテスト回路
の入力回路部分を示す構成図である。

【符号の説明】

１メモリ部２データレジスタ部３データレジスタ部ＭＡＴメモリマットＲＤＥＣ行デコーダＣＤＥＣ列デコーダＲＤＲ行ドライバＣＤＲ列ドライバＳＡセンスアンプＭＡメインアンプＲＡＢ行アドレスバッファＣＡＢ列アドレスバッファＲＣＢクロック入力バッファＣＣＢクロック入力バッファＷＢ書き込み制御バッファＤＩＢデータ入力バッファＤＯＢデータ出力バッファＴＴＲトランスファトランジスタＲシフトレジスタＩＶインバータＢバッファＡＮＤゲートＴＣ出力判定回路ＣＢクロックトバッファＥＸＯＲエクスクルーシブオアＣＢＯクロックトバッファＳＴシフトレジスタＴＴＴＲテストデータトランスファトランジスタＴテストレジスタＦＣ判定フラグ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者片山浩典東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者浅海正和東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者高橋昌東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】メモリマットからパラレルで読み出した
アナログ信号をメインアンプでデジタル信号化して、こ
のデジタル信号をシリアル変換を行ってシフトレジスタ
から読み出すパラレル／シリアル変換機能を内部に搭載
している半導体記憶装置であって、前記メインアンプと
前記シフトレジスタとの間に、前記メインアンプの各読
み出しデータの一致または不一致、および一致したデー
タの“０”または“１”の判定のうち、少なくとも一致
または不一致を判定する出力判定回路が設けられている
ことを特徴とする半導体記憶装置。
【請求項２】請求項１記載の半導体記憶装置であっ
て、前記出力判定回路は、前記メインアンプの各読み出
しデータの出力判定および読み出しデータの出力を行う
ゲート回路からなり、前記メインアンプから前記シフト
レジスタへの各読み出しデータの転送途中で出力判定お
よび読み出しデータの出力を行い、この判定結果および
読み出しデータを前記シフトレジスタの先頭２ビットに
格納し、このシフトレジスタの先頭２ビットだけでテス
トの一致または不一致、および一致したデータの“０”
または“１”の判定を行うことを特徴とする半導体記憶
装置。
【請求項３】請求項１記載の半導体記憶装置であっ
て、前記出力判定回路は、前記メインアンプの各読み出
しデータの出力判定を行うゲート回路からなり、前記メ
インアンプから前記シフトレジスタへの各読み出しデー
タの転送途中で出力判定を行い、この判定結果を前記シ
フトレジスタの先頭１ビットに格納し、このシフトレジ
スタの先頭１ビットだけでテストの一致または不一致の
判定を行うことを特徴とする半導体記憶装置。
【請求項４】請求項１記載の半導体記憶装置であっ
て、テスト用の期待値を格納するテストレジスタと、出
力判定結果を保持する判定フラグ回路とを設け、かつ前
記出力判定回路は、前記メインアンプの各読み出しデー
タと前記テストレジスタの期待値との出力判定を行うゲ
ート回路からなり、テスト当初に予め前記テストレジス
タに期待値を格納しておき、前記メインアンプの読み出
しデータと前記テストレジスタの期待値とを比較してテ
スト判定を行い、テスト終了後に前記判定フラグ回路の
内容を確認してテストの一致または不一致を判定するこ
とを特徴とする半導体記憶装置。
【請求項５】請求項４記載の半導体記憶装置であっ
て、前記判定フラグ回路はＲＳフリップフロップからな
り、この判定フラグ回路の内容を複数の読み出し動作の
最後に出力することを特徴とする半導体記憶装置。
【請求項６】請求項１、２、３、４または５記載の半
導体記憶装置であって、前記半導体記憶装置はフレーム
メモリであることを特徴とする半導体記憶装置。