JP2000331498A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2000331498A
JP2000331498A JP11135437A JP13543799A JP2000331498A JP 2000331498 A JP2000331498 A JP 2000331498A JP 11135437 A JP11135437 A JP 11135437A JP 13543799 A JP13543799 A JP 13543799A JP 2000331498 A JP2000331498 A JP 2000331498A
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signal
write data
test
flop
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Kazunori Maeda
和範 前田
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Abstract

(57)【要約】 【課題】通常動作に影響を与えることなく、出荷前に行
われる各種テストを低コストで実施できる半導体記憶装
置を提供する。 【解決手段】テスト信号ＴＥＳＴＡが活性化している場
合、奇数アドレスにデータを書き込むアンプＡＭＰＯ６
４及び偶数アドレスにデータを書き込むアンプＡＭＰＥ
６６の一方を、カラムアドレスＹ０の論理レベルにした
がい無効化し、１アドレス単位での書込みを可能とす
る。これにより通常のＳＤＲＡＭと同一条件にて各種テ
ストを行うことができ、製造コストを抑制できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、ＤＤＲ−ＳＤＲＡＭ（ダブル・データ・レ
ート−シンクロナス・ダイナミック・ランダム・アクセ
ス・メモリ）に関する。
【０００２】
【従来の技術】近年におけるＣＰＵの性能の向上はめざ
ましいものがある。しかし、いくらＣＰＵの動作速度を
高めても、その主記憶として使用されるＤＲＡＭのデー
タ転送速度がこれに追いついていなければ、ＣＰＵはそ
の性能を発揮することはできない。このため、近年、Ｄ
ＲＡＭのデータ転送速度の向上が強く求められており、
これに応えるものとして既にＳＤＲＡＭ（シンクロナス
・ダイナミック・ランダム・アクセス・メモリ）が開発
されている。
【０００３】ＳＤＲＡＭは、チップ外部よりクロック信
号を受け、連続したアドレスに格納されている各データ
をクロック信号に同期して連続的に読み出すことのでき
るメモリであり、動作の高速化のため内部はパイプライ
ン化されている。
【０００４】しかし、ＳＤＲＡＭに使用されるクロック
信号の周波数はせいぜい１００ＭＨｚ程度であり、ＣＰ
Ｕの動作周波数に比べるとまだ低速である。一方、クロ
ック信号の周波数をこれ以上高めることは、ＤＲＡＭ内
部の回路特性上困難である。
【０００５】この問題を解消すべく、クロック信号の立
ち上がりエッジ及び立ち下がりエッジの両方を使用する
ＤＤＲ−ＳＤＲＡＭが提案され、実用化されている。Ｄ
ＤＲ−ＳＤＲＡＭは、クロック信号の両エッジを使用す
るので、等価的にクロック信号の周波数を２倍にしたの
と同等の高速データ転送が可能となる。
【０００６】図８は、従来のＤＤＲ−ＳＤＲＡＭの入力
・ラッチ回路１００を示す図である。図８に示す入力・
ラッチ回路１００は、データ入出力端子ＤＱに供給され
る書込データをタイミング信号ＤＱＳの立ち上がりエッ
ジにて保持するフリップフロップ１０４と、その立ち下
がりエッジにて保持するフリップフロップ１０６と、フ
リップフロップ１０４の出力１１４を反転クロック信号
ＣＬＫＢの立ち上がりエッジに応答して保持するフリッ
プフロップ１０８と、フリップフロップ１０８の出力１
１６及びフリップフロップ１０６の出力１１８をクロッ
ク信号ＣＬＫの立ち上がりエッジに応答してそれぞれ保
持するフリップフロップ１１０及びフリップフロップ１
１２とを備える。尚、初段回路１０２は、データ入出力
端子ＤＱに供給される書込データの振幅をチップ内部で
用いる振幅に変換する回路である。
【０００７】入力・ラッチ回路１００の動作を図９に示
す。尚、図９に示すように、反転クロック信号ＣＬＫＢ
はクロック信号ＣＬＫの位相を反転した信号であり、タ
イミング信号ＤＱＳはクロック信号ＣＬＫに同期したタ
イミング信号である。
【０００８】図９に示すように、データ入出力端子ＤＱ
に供給される書込データは、クロック信号ＣＬＫの周期
の半分の周期で変化しており、これら書込データはタイ
ミング信号ＤＱＳの立ち上がりエッジに応答してフリッ
プフロップ１０４に保持され、タイミング信号ＤＱＳの
立ち下がりエッジに応答してフリップフロップ１０６に
保持される。フリップフロップ１０４に保持された信号
は出力１１４、フリップフロップ１０６に保持された信
号は出力１１８として示されている。このうち、出力１
１６は反転クロック信号ＣＬＫＢに立ち上がりエッジに
応答してフリップフロップ１０８に保持され、その出力
は１１６として示されている。
【０００９】そして、これら出力１１６及び１１８は、
クロック信号ＣＬＫの立ち上がりエッジに応答してそれ
ぞれフリップフロップ１１０及び１１２に保持され、そ
の出力はそれぞれＤｒｉｓｅ及びＤｆａｌｌとなる。
【００１０】これらＤｒｉｓｅ及びＤｆａｌｌは、図示
しないデータ書込み回路を介してメモリセルへ並列に書
込まれる。
【００１１】このように、入力・ラッチ回路１００で
は、データ入出力端子ＤＱに供給される書込データをタ
イミング信号ＤＱＳの立ち上がりエッジ及び立ち下がり
エッジの両方を用いてラッチし、これらラッチした書込
データを内部で並列化しているので、見かけ上、クロッ
ク信号ＣＬＫの周波数の２倍の周波数で動作しているよ
うに見える。例えば、クロック信号ＣＬＫの周波数が１
００ＭＨｚである場合、書込データの周波数は２００Ｍ
Ｈｚとなる。この場合、ＤＤＲ−ＳＤＲＡＭの内部はあ
くまで１００ＭＨｚで動作しており、チップ内部の動作
周波数を上げずにデータ転送レートが向上していること
が分かる。
【００１２】
【発明が解決しようとする課題】以上説明したように、
ＤＤＲ−ＳＤＲＡＭではタイミング信号ＤＱＳ及び反転
クロック信号ＣＬＫＢを用い、タイミング信号ＤＱＳの
両エッジを利用して書込データを取り込み内部でこれを
並列化しているので高速データ転送が実現されている。
このため、出荷前に実施するＤＤＲ−ＳＤＲＡＭの各種
テストにおいても、タイミング信号ＤＱＳ及び反転クロ
ック信号ＣＬＫＢをチップに供給する必要があるが、タ
イミング信号ＤＱＳ及び反転クロック信号ＣＬＫＢは、
通常のＳＤＲＡＭでは使用しない信号である。そのた
め、タイミング信号ＤＱＳ及び反転クロック信号ＣＬＫ
Ｂを使用しない通常のＳＤＲＡＭのテストに使用してい
たテスト装置をそのままＤＤＲ−ＳＤＲＡＭのテストに
使用することはできず、ＤＤＲ−ＳＤＲＡＭ専用のテス
ト装置を用いる必要が生じる。
【００１３】しかしながら、出荷前に行う各種テストの
中には、例えばバーインテスト（加速試験）のように、
高速動作させながらテストする必要のないものも多く含
まれており、このようなテストにおいてまで全てＤＤＲ
−ＳＤＲＡＭ専用のテスト装置を用いなければならない
となると、コスト増を招き、チップ単価の上昇をもたら
してしまう。
【００１４】したがって、本発明は、出荷前に行われる
各種テストを低コストで実施できる半導体記憶装置を提
供することを目的とする。
【００１５】
【課題を解決するための手段】本発明による半導体記憶
装置は、タイミング信号の一方のエッジに応答して取り
込まれた書込データをクロック信号に応答して保持する
第１のフリップフロップ回路と、前記タイミング信号の
他方のエッジに応答して取り込まれた書込データを前記
クロック信号に応答して保持する第２のフリップフロッ
プ回路と、前記第１及び第２のフリップフロップ回路に
保持された書込データをメモリセルアレイに並列に書き
込む書込み回路とを備える半導体記憶装置であって、テ
スト時に前記タイミング信号とは無関係に前記クロック
信号に応答して前記第１及び第２のフリップフロップ回
路に共通の書込データを格納する手段を備えることを特
徴とする。
【００１６】また、前記タイミング信号の前記一方のエ
ッジに応答して書込データを保持する第３のフリップフ
ロップ回路と、前記タイミング信号の前記他方のエッジ
に応答して書込データを保持する第４のフリップフロッ
プ回路とをさらに備え、前記手段は、通常動作時には前
記第３及び第４のフリップフロップ回路に保持された書
込データを前記第１及び第２のフリップフロップ回路に
それぞれ供給し、前記テスト時には前記第３及び第４の
フリップフロップ回路に保持された書込データが前記第
１及び第２のフリップフロップ回路にそれぞれ供給され
ることを禁止しつつ書込データを前記第１及び第２のフ
リップフロップに共通に供給するものであることも特徴
とする。
【００１７】さらに、前記書込み回路は、前記第１のフ
リップフロップ回路に保持された書込データを前記メモ
リセルアレイに書き込む第１のアンプと、前記第２のフ
リップフロップ回路に保持された書込データを前記メモ
リセルアレイに書き込む第２のアンプと、前記テスト時
において前記第１及び第２のアンプのいずれか一方の動
作を禁止する禁止手段とを備えることも特徴とする。
【００１８】さらに、前記禁止手段は、アドレス信号の
一部に基づいていずれのアンプの動作を禁止するか決定
することも特徴とする。
【００１９】さらに、前記アドレス信号の前記一部はカ
ラムアドレスの特定ビットであり、前記メモリセルアレ
イにおいて前記カラムアドレスの前記特定ビットのみが
異なる２つのメモリセルは互いに隣り合って配置されて
いることも特徴とする。
【００２０】また、本発明によるＤＤＲ−ＳＤＲＡＭ
は、タイミング信号の一方及び他方のエッジにて書込デ
ータを取り込むＤＤＲ−ＳＤＲＡＭにおいて、前記タイ
ミング信号の前記一方のエッジにて取り込んだ書込デー
タを受けこれをメモリセルアレイに書き込む第１の書込
み手段と、前記タイミング信号の前記他方のエッジにて
取り込んだ書込データを受けこれを前記メモリセルアレ
イに書き込む第２の書込み手段と、テスト信号及びカラ
ムアドレスの特定ビットを受け、前記テスト信号が活性
状態となっている場合前記カラムアドレスの前記特定ビ
ットに基づいて前記第１及び第２の書込み手段のいずれ
か一方の書込み動作を禁止する手段とを備える。
【００２１】また、前記第１及び第２の書込み手段はそ
れぞれ第１及び第２のアンプを含み、前記禁止する手段
は、前記第１及び第２のアンプの動作をそれぞれ禁止す
る第１及び第２のマスク信号のいずれか一方を強制的に
活性化させるものであることも特徴とする。
【００２２】
【発明の実施の形態】次に、本発明の実施の形態による
半導体装置について、図面を参照しながら説明する。
【００２３】図１は、本発明の一実施の形態による半導
体装置に含まれる入力・ラッチ回路１０を示すブロック
図である。
【００２４】図１に示すように、入力・ラッチ回路１０
は、データ入出力端子ＤＱに供給された書込データをタ
イミング信号ＤＱＳの立ち上がりエッジに応答して保持
するフリップフロップ１４と、書込データをタイミング
信号ＤＱＳの立ち下がりエッジに応答して保持するフリ
ップフロップ１８と、フリップフロップ１４の出力３０
を反転クロック信号ＣＬＫＢの立ち上がりエッジに応答
して保持するフリップフロップ１６と、ＳＥＬＥＣＴ入
力に基づき入力端Ａ及び入力端Ｂの一方を出力端Ｃに接
続するスイッチ回路２０及び２２と、スイッチ回路２
０、２２の出力３４、３８をクロック信号ＣＬＫの立ち
上がりエッジに応答してそれぞれ保持するフリップフロ
ップ２４、２６と、アンドゲート２８とを備える。尚、
初段回路１２は、データ入出力端子ＤＱに供給される書
込データの振幅をチップ内部で用いる振幅に変換する回
路である。
【００２５】スイッチ回路２０、２２の回路構成を図２
に示す。図２に示すように、スイッチ回路２０、２２
は、２つのトランスファゲート５０、５２を備え、ＳＥ
ＬＥＣＴ信号の論理レベルに基づいて一方が導通状態と
なる。具体的には、ＳＥＬＥＣＴ信号の論理レベルが
「Ｌ」である場合にはトランスファゲート５０が導通状
態となり入力端Ａと出力端Ｃとが接続され、ＳＥＬＥＣ
Ｔ信号の論理レベルが「Ｈ」である場合にはトランスフ
ァゲート５２が導通状態となり入力端Ｂと出力端Ｃとが
接続される。但し、図２に示すスイッチ回路２０、２２
の回路構成は、本実施の形態における好ましい一例に過
ぎず、同等の機能を有する回路であれば、図２に示す回
路と異なる回路を用いてもよい。
【００２６】入力・ラッチ回路１０の動作を図３及び図
６に示す。図３はテスト信号ＴＥＳＴＡがハイレベル
（活性状態）である場合のタイミング図、図６はテスト
信号ＴＥＳＴＡがローレベル（非活性状態）である場合
のタイミング図である。
【００２７】ここで、テスト信号ＴＥＳＴＡについて説
明する。テスト信号ＴＥＳＴＡは、チップ内部をテスト
モードとする内部信号であり、チップ内に設けられてい
るモードレジスタ（図示せず）内にテストモードを示す
情報を格納することによって活性状態となる。モードレ
ジスタとは、チップに備えられた各種動作モードのう
ち、どの動作モードにて動作するかを選択するレジスタ
であり、ＣＡＳレイテンシの設定やバースト長の設定等
は、このモードレジスタの内容を変更することによって
行われる。モードレジスタの内容変更は、所定の外部ピ
ンを所定の論理レベルとすることによって許可される。
例えば、／ＣＳ（チップセレクト）端子、／ＲＡＳ（ロ
ウアドレスストローブ）端子、／ＣＡＳ（カラムアドレ
スストローブ）端子、及び／ＷＥ（ライトイネーブル）
端子（いずれも図示せず）を全てローレベル（活性状
態）とすることによってモードレジスタのセットが許可
され、そのとき特定のアドレス端子（図示せず）に供給
される情報がモードレジスタにセットされる。
【００２８】テスト信号ＴＥＳＴＡは、このように選択
される各種動作モードのうち、テストモードが選択され
た場合に内部生成される信号であり、テストモードに入
るとハイレベルとなる。その他の場合は常にローレベル
を維持する。
【００２９】まず、かかるテスト信号ＴＥＳＴＡがロー
レベルである場合（通常動作時）について説明する。テ
スト信号ＴＥＳＴＡがローレベルである場合は、スイッ
チ回路２０、２２のＳＥＬＥＣＴ端子にいずれもローレ
ベルの信号が供給されるので、スイッチ回路２０、２２
はいずれも入力端Ａが選択される。この場合、入力・ラ
ッチ回路１０の動作は従来例における動作と同様となる
（図６）。したがって、タイミング信号ＤＱＳの立ち上
がりエッジに応答して取り込まれた書込データはＤｒｉ
ｓｅとして、タイミング信号ＤＱＳの立ち下がりエッジ
に応答して取り込まれた書込データはＤｆａｌｌとして
並列化され、図示しないデータ書込み回路を介してメモ
リセルへ並列に書込まれる。これにより、見かけ上、ク
ロック信号ＣＬＫの周波数の２倍の周波数で動作してい
るように見える点は既に説明したとおりである。
【００３０】尚、反転クロック信号ＣＬＫＢはクロック
信号ＣＬＫの位相を反転した信号であり、タイミング信
号ＤＱＳはクロック信号ＣＬＫに同期したタイミング信
号である。
【００３１】次に、テスト信号ＴＥＳＴＡがハイレベル
である場合（テスト動作時）について説明する。テスト
信号ＴＥＳＴＡがハイレベルである場合は、スイッチ回
路２０、２２のＳＥＬＥＣＴ端子にいずれもハイレベル
の信号が供給されるので、スイッチ回路２０、２２はい
ずれも入力端Ｂが選択される。この場合、入力端Ａに供
給される信号は全て無視されるので、フリップフロップ
１４、１６、１８の動作は完全に無視されることとな
る。
【００３２】入力端Ｂに供給される信号４０は、テスト
信号ＴＥＳＴＡとデータ入出力端子ＤＱに印加された書
込データとをアンドゲート２８にて論理積をとった信号
である。この時、テスト信号ＴＥＳＴＡはハイレベルな
ので、かかる信号４０は、データ入出力端子ＤＱに供給
された書込データそのものとなる。すなわち、フリップ
フロップ２４、２６には書込データがそのまま印加され
ることとなる。
【００３３】この状態を示しているのが図３のタイミン
グチャートであり、データ入出力端子ＤＱに供給された
書込データが、クロック信号ＣＬＫの立ち上がりエッジ
に応答してＤｒｉｓｅ及びＤｆａｌｌとなっているのが
分かる。
【００３４】このように、テスト信号ＴＥＳＴＡがハイ
レベルである場合は、フリップフロップ１４、１６、１
８の動作は無視されるので、これらフリップフロップ１
４、１６、１８の制御信号であるタイミング信号ＤＱＳ
及び反転クロック信号ＣＬＫＢの供給が不要となる。つ
まり、図１に示すように、バーインテスト等のテスト時
においてこれらＤＱＳ端子及びＣＬＫＢ端子をテスタ
（テスト装置）に接続しなくても、ＤＱ端子、ＣＬＫ端
子等の通常のＳＤＲＡＭにおいても使用される端子のみ
をテスタに接続することで、メモリセルへの書込みが実
現できるのである。これにより、バーインテストのよう
にＤＤＲ−ＳＤＲＡＭ本来の高速動作をさせる必要のな
いテストをするに際して、通常のＳＤＲＡＭにおいて使
用していたテスタをそのままＤＤＲ−ＳＤＲＡＭのテス
トに使用することができるようになる。このため、テス
ト費用の増大が抑制される。
【００３５】尚、上記例では、ＤＱ端子及びＣＬＫＢ端
子に何も接続せずにテストする場合を説明したが、本発
明はこれに限定されるものではなく、テスト時において
これら端子を例えば接地電位に固定してもよい。いずれ
にしても、フリップフロップ１４、１６、１８からの信
号はスイッチ回路２０、２２において非選択となるので
これらＤＱ端子及びＣＬＫＢ端子の状態によって、入力
・ラッチ回路１０の動作が影響を受けることはない。ま
た、本実施の形態では、図１に示すようにＣＬＫ端子及
びＣＬＫＢ端子にそれぞれ印可されるクロック信号及び
反転クロック信号をそのままフリップフロップ１６等へ
供給しているが、本発明はこれに限定されるものではな
く、例えば、ＣＬＫ端子に印可されるクロック信号及び
ＣＬＫＢ端子に印可される反転クロック信号を受ける差
動増幅器を設け、この差動増幅器の出力をチップ内部に
おけるクロック信号及び反転クロック信号としてフリッ
プフロップ１６等に供給する構成であってもよい。具体
的には、ＣＬＫ端子に印可されるクロック信号及びＣＬ
ＫＢ端子に印可される反転クロック信号を受ける２つの
差動増幅器を設け、一方の差動増幅器はクロック信号の
立ち上がり（反転クロック信号の立ち下がり）において
立ち上がる内部クロック信号を生成し、他方の差動増幅
器はクロック信号の立ち下がり（反転クロック信号の立
ち上がり）において立ち上がる内部反転クロック信号を
生成して、これら内部クロック信号及び内部反転クロッ
ク信号をフリップフロップ１６等に供給することが好ま
しい。このような構成を採用した場合には、テスト時に
おいてはＣＬＫＢ端子に中間電位、例えば基準電位Ｖｒ
ｅｆを供給すればよい。
【００３６】また、上述のとおり、テスト信号ＴＥＳＴ
Ａがハイレベルの時には、Ｄｒｉｓｅ＝Ｄｆａｌｌとな
り、カラムアドレスＹ０のみが異なる２つのアドレスに
は互いに同じデータが書き込まれることになる。したが
って、例えば、チップの構成が図１０に示すようにカラ
ムアドレスＹ０によってセルアレイが分かれる場合、両
セルアレイ２０６、２０８には互いに同じデータが書き
込まれることとなる。この場合、例えば、バーインテス
トにおいて隣り合うメモリセルに格納されるデータを互
いに異なるデータとする必要がある場合でも、そのよう
なデータパターンを両セルアレイに対して同時に書き込
むことができる。
【００３７】次に、本発明の他の実施の形態による半導
体記憶装置について図４〜図７を用いて説明する。
【００３８】図４は、本実施の形態による半導体記憶装
置の入力部６０を示す図である。入力部６０は、入力・
ラッチ回路１０と、その出力を選択するセレクタ６２
と、セレクタ６２の出力Ｄｏｄｄ及びＤｅｖｅｎをそれ
ぞれ受けるアンプＡＭＰＯ６４及びアンプＡＭＰＥ６６
と各種ゲート回路とを備える。
【００３９】入力・ラッチ回路１０は、図１に示す入力
・ラッチ回路１０であり、その回路構成及び動作につい
ては既に説明したとおりである。セレクタ６２は、カラ
ムアドレスＹ０に基づき、Ｄｒｉｓｅ及びＤｆａｌｌを
Ｄｏｄｄ及びＤｅｖｅｎのいずれとするか選択する回路
であり、その回路構成を図５に示す。図５に示すよう
に、セレクタ６２は、４つのトランスファゲート９０〜
９６を備え、カラムアドレスＹ０の論理レベルに基づい
ていずれか２つが導通状態となる。具体的には、カラム
アドレスＹ０の論理レベルが「Ｈ」である場合にはトラ
ンスファゲート９０及び９６が導通状態となりＤｒｉｓ
ｅとＤｏｄｄとが接続されるとともにＤｆａｌｌとＤｅ
ｖｅｎとが接続され、カラムアドレスＹ０の論理レベル
が「Ｌ」である場合にはトランスファゲート９２及び９
４が導通状態となりＤｒｉｓｅとＤｅｖｅｎとが接続さ
れるとともにＤｆａｌｌとＤｏｄｄとが接続される。但
し、図５に示すセレクタ６２の回路構成は、本実施の形
態における好ましい一例に過ぎず、同等の機能を有する
回路であれば、図５に示す回路と異なる回路を用いても
よい。
【００４０】アンプＡＭＰＯ６４は、Ｄｏｏｄを増幅し
て書込み信号ＤＯとするアンプであり、マスク信号Ｍ
Ａ’がハイレベル（活性状態）である場合はその動作が
禁止される。またアンプＡＭＰＥ６６は、Ｄｅｖｅｎを
増幅して書込み信号ＤＥとするアンプであり、マスク信
号ＭＢ’がハイレベル（活性状態）である場合はその動
作が禁止される。
【００４１】また、マスク信号ＭＡ及びＭＢは、連続書
き込み時において、書込み対象となる連続アドレスのう
ち特定のアドレスへの書込みを禁止（マスク）する信号
である。これらマスク信号ＭＡ及びＭＢは、図示しない
マスク端子ＤＭに供給されるマスク信号が活性状態とな
った場合にチップ内部で生成される信号であり、奇数ア
ドレスの書き込みタイミングにおいてマスク端子ＤＭに
供給されるマスク信号が活性状態となった場合にマスク
信号ＭＡが活性化され、偶数アドレスの書き込みタイミ
ングにおいてマスク端子ＤＭに供給されるマスク信号が
活性状態となった場合にマスク信号ＭＢが活性化され
る。
【００４２】図４に示すように、マスク信号ＭＡは、ノ
アゲート７４及びインバータ７８を介してマスク信号Ｍ
Ａ’となる。したがって、マスク信号ＭＡがハイレベル
となると、マスク信号ＭＡ’も必ずハイレベルとなり、
アンプＡＭＰＯ６４の動作を禁止する。同様に、マスク
信号ＭＢも、ノアゲート７６及びインバータ８０を介し
てマスク信号ＭＢ’となるので、マスク信号ＭＢがハイ
レベルとなると、マスク信号ＭＢ’も必ずハイレベルと
なり、アンプＡＭＰＥ６６の動作を禁止する。
【００４３】以上の構成からなる入力部６０の動作につ
き、テスト信号ＴＥＳＴＡがローレベル（非活性状態）
である場合とハイレベル（活性状態）である場合とに分
けて説明する。
【００４４】図６は、テスト信号ＴＥＳＴＡがローレベ
ルである場合の入力部６０の動作を示すタイミング図で
ある。図６において、データ入出力端子ＤＱに供給され
る信号がタイミング信号ＤＱＳの両エッジに応答して取
り込まれ、それぞれＤｒｉｓｅ及びＤｆａｌｌとなる部
分は既に説明したとおりである。図６では、例としてカ
ラムアドレスＹ０がハイレベルである場合を示してお
り、これに応答してセレクタ６２は、ＤｒｉｓｅをＤｏ
ｄｄとし、ＤｆａｌｌをＤｅｖｅｎとして選択してい
る。これらＤｏｄｄ及びＤｅｖｅｎは、それぞれアンプ
ＡＭＰＯ６４及びアンプＡＭＰＥ６６にて増幅されて書
込み信号ＤＯ及びＤＥとなってメモリセルに並列に書き
込まれる。尚、カラムアドレスＹ０は、カラムアドレス
を取り込むべきタイミングでアドレス端子（図示せず）
に印加された最下位アドレスである。
【００４５】ここで、マスク信号ＭＡ、ＭＢがローレベ
ルを維持すれば、Ｄｏｄｄ及びＤｅｖｅｎは、それぞれ
アンプＡＭＰＯ６４及びアンプＡＭＰＥ６６にて増幅さ
れて書込み信号ＤＯ及びＤＥとなり、対応するメモリセ
ルに並列に書き込まれるが、所定のタイミングでマスク
信号ＭＡ又はＭＢがハイレベルとなれば、そのタイミン
グにおける書込みのみが禁止される。例えば、Ｄｏｄｄ
及びＤｅｖｅｎがそれぞれＤ２及びＤ３となっているタ
イミング（図６参照）においてマスク信号ＭＡがハイレ
ベルとなれば、Ｄ２の書込みのみ禁止され、その他のデ
ータＤ０、Ｄ１、Ｄ３の書込みは通常通り行われる。
【００４６】次に、テスト信号ＴＥＳＴＡがハイレベル
である場合につき、図７を用いて説明する。この場合
は、上述のとおり、入力・ラッチ回路１０において、タ
イミング信号ＤＱＳ及び反転クロック信号ＣＬＫＢにか
かわらず、ＤｒｉｓｅとＤｆａｌｌはいずれもクロック
信号ＣＬＫの立ち上がりエッジで取り込まれる信号とな
っている。また、図７においても例としてカラムアドレ
スＹ０がハイレベルである場合を示しているが、テスト
信号ＴＥＳＴＡがハイレベルである場合、Ｄｒｉｓｅと
Ｄｆａｌｌは同じデータとなるので、セレクタ６２によ
る選択動作はカラムアドレスＹ０がハイレベルである場
合もローレベルである場合も変わらない。
【００４７】さて、テスト信号ＴＥＳＴＡは、さらにナ
ンドゲート６８及び７０にも供給されており、ナンドゲ
ート６８の他方の入力端にはカラムアドレスＹ０を反転
した信号が、ナンドゲート７０の他方の入力端にはカラ
ムアドレスＹ０がそれぞれ印加されている。
【００４８】このため、テスト信号ＴＥＳＴＡがハイレ
ベルである場合は、ナンドゲート６８及び７０のいずれ
か一方の出力は必ずローレベルとなる。具体的には、カ
ラムアドレスＹ０がローレベルである場合はナンドゲー
ト６８の出力がローレベルとなり、カラムアドレスＹ０
がハイレベルである場合はナンドゲート７０の出力がロ
ーレベルとなる。このことは、テスト信号ＴＥＳＴＡが
ハイレベルである場合には、マスク信号ＭＡ’及びＭ
Ｂ’のいずれかが必ずハイレベル（活性状態）となるこ
とを意味する。具体的には、カラムアドレスＹ０がロー
レベルである場合はマスク信号ＭＡ’が活性化されてア
ンプＡＭＰＯ６４の動作を禁止し、カラムアドレスＹ０
がハイレベルである場合はマスク信号ＭＢ’が活性化さ
れてアンプＡＭＰＥ６６の動作を禁止することとなる。
図７では、例としてカラムアドレスＹ０がハイレベルで
ある場合を示しているので、マスク信号ＭＢ’が活性化
されてアンプＡＭＰＥ６６の動作が禁止されている。
【００４９】このように、カラムアドレスＹ０がローレ
ベルを示しているとき、すなわちカラムアドレスが偶数
の時には、アンプＡＭＰＯ６４の動作が禁止されて偶数
アドレス側にのみ書込データが供給され、カラムアドレ
スＹ０がハイレベルを示しているとき、すなわちカラム
アドレスが奇数の時には、アンプＡＭＰＥ６６の動作が
禁止されて奇数アドレス側にのみ書込データが供給され
る。このように、テスト信号ＴＥＳＴＡがハイレベルで
ある場合は、１アドレスずつの書込みがされることにな
る。
【００５０】このような書込みができる利点は次の通り
である。すなわち、ＤＤＲ−ＳＤＲＡＭではバースト長
は、２、４、８が設定可能であるが、クロック信号ＣＬ
Ｋの２倍の周波数で供給されるデータを内部で並列化す
る関係で、バースト長１は設定できず、マスク信号を用
いた制御をしない限り１アドレスずつの書込みは本来で
きない。しかし、通常のＳＤＲＡＭではバースト長１の
設定も可能であり、それ故、バースト長１を想定したテ
ストパターンも用意されているところ、本実施の形態に
よればテスト信号ＴＥＳＴＡがハイレベルとなると自動
的に１アドレスずつの書込みがされるので、このような
テストパターンをそのままＤＤＲ−ＳＤＲＡＭに適用す
ることができるようになる。
【００５１】さらに、バーインテストにおいては、上述
のとおり、隣り合うメモリセルに格納されたデータを互
いに異なるデータとするような条件でテストがされるこ
とがあるが、チップの構成によっては、カラムアドレス
Ｙ０の論理レベルによってセルアレイが分かれる場合
（図１０参照）と、カラムアドレスＹ０の論理レベルに
よってはセルアレイが分かれず、カラムアドレスＹ０＝
１のアドレスに対応するメモリセルとカラムアドレスＹ
０＝０のアドレスに対応するメモリセルとが隣り合う場
合（図１１参照）とがあり、後者の場合、テスト時にお
いて常にＤＯ＝ＤＥであると上述のようなパターンを格
納することができなくなってしまう。
【００５２】しかし、図４に示す入力部６０のように、
カラムアドレスＹ０の論理レベルに応答してアンプＡＭ
ＰＯ６４又はアンプＡＭＰＥ６６の動作を禁止し、ＤＯ
単独、若しくはＤＥ単独での書込みを可能とすれば、図
１１に示すような構成のチップにおいても所望のパター
ンを書き込むことができるようになる。したがって、図
４に示す入力部６０のように一方のアンプの動作を禁止
することは、チップの構成が図１１のような構成の場合
に特に好適である。
【００５３】以上、本発明の実施の形態について説明し
たが、本発明はこれに限定されることなく、種々の変更
が可能である。例えば、入力部６０においてＤＯ又はＤ
Ｅをマスクする手段としてアンプＡＭＰＯ６４、アンプ
ＡＭＰＥ６６の動作を禁止しているが、これに限定され
ず、ＤＯ又はＤＥがアクセス対象のメモリセルに書き込
まれるのを防ぐ手段であれば、他の手段を用いてもよ
い。
【００５４】
【発明の効果】以上説明したように、本発明によれば、
通常動作に影響を与えることなく、出荷前に行われる各
種テストを低コストで実施できる半導体記憶装置が提供
される。
【図面の簡単な説明】
【図１】 本発明の一実施の形態による半導体記憶装置
に含まれる入力・ラッチ回路１０を示す図である。
【図２】 図１に示すスイッチ回路２０、２２の回路図
である。
【図３】 図１に示す入力・ラッチ回路１０の動作を示
すタイミング図である。
【図４】 本発明の他の実施の形態による半導体記憶装
置に含まれる入力部６０を示す図である。
【図５】 図４に示すセレクタ６２の回路図である。
【図６】 図１に示す入力・ラッチ回路１０の動作及び
図４に示す入力部６０の動作を示すタイミング図であ
る。
【図７】 図４に示す入力部６０の動作を示すタイミン
グ図である。
【図８】 従来の入力・ラッチ回路１００を示す図であ
る。
【図９】 入力・ラッチ回路１００の動作を示すタイミ
ング図である。
【図１０】 カラムアドレスＹ０の論理レベルによって
セルアレイが分かれるチップ構成の例である。
【図１１】 カラムアドレスＹ０の論理レベルによって
はセルアレイが分かれず、カラムアドレスＹ０＝１のア
ドレスに対応するメモリセルとカラムアドレスＹ０＝０
のアドレスに対応するメモリセルとが隣り合うチップ構
成の例である。
【符号の説明】
１０ 入力・ラッチ回路 １２ 初段回路 １４，１６，１８，２４，２６ フリップフロップ ２０，２２ スイッチ回路 ２８ アンドゲート ５０，５２，９０，９２，９４，９６ トランスファゲ
ート ６０ 入力部 ６２ セレクタ ６４ アンプＡＭＰＯ ６６ アンプＡＭＰＥ ６８，７０ ナンドゲート ７２，７８，８０ インバータ ７４，７６ ノアゲート ＤＱ データ入出力端子 ＤＱＳ タイミング信号 ＣＬＫ クロック信号 ＣＬＫＢ 反転クロック信号 ＴＥＳＴＡ テスト信号ＴＥＳＴＡ Ｙ０ カラムアドレス ＭＡ，ＭＢ，ＭＡ’，ＭＢ’ マスク信号

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 タイミング信号の一方のエッジに応答し
    て取り込まれた書込データをクロック信号に応答して保
    持する第１のフリップフロップ回路と、前記タイミング
    信号の他方のエッジに応答して取り込まれた書込データ
    を前記クロック信号に応答して保持する第２のフリップ
    フロップ回路と、前記第１及び第２のフリップフロップ
    回路に保持された書込データをメモリセルアレイに並列
    に書き込む書込み回路とを備える半導体記憶装置であっ
    て、テスト時に前記タイミング信号とは無関係に前記ク
    ロック信号に応答して前記第１及び第２のフリップフロ
    ップ回路に共通の書込データを格納する手段を備えるこ
    とを特徴とする半導体記憶装置。
  2. 【請求項２】 前記タイミング信号の前記一方のエッジ
    に応答して書込データを保持する第３のフリップフロッ
    プ回路と、前記タイミング信号の前記他方のエッジに応
    答して書込データを保持する第４のフリップフロップ回
    路とをさらに備え、前記手段は、通常動作時には前記第
    ３及び第４のフリップフロップ回路に保持された書込デ
    ータを前記第１及び第２のフリップフロップ回路にそれ
    ぞれ供給し、前記テスト時には前記第３及び第４のフリ
    ップフロップ回路に保持された書込データが前記第１及
    び第２のフリップフロップ回路にそれぞれ供給されるこ
    とを禁止しつつ書込データを前記第１及び第２のフリッ
    プフロップに共通に供給するものであることを特徴とす
    る請求項１記載の半導体記憶装置。
  3. 【請求項３】 前記書込み回路は、前記第１のフリップ
    フロップ回路に保持された書込データを前記メモリセル
    アレイに書き込む第１のアンプと、前記第２のフリップ
    フロップ回路に保持された書込データを前記メモリセル
    アレイに書き込む第２のアンプと、前記テスト時におい
    て前記第１及び第２のアンプのいずれか一方の動作を禁
    止する禁止手段とを備えることを特徴とする請求項１又
    は２記載の半導体記憶装置。
  4. 【請求項４】 前記禁止手段は、アドレス信号の一部に
    基づいていずれのアンプの動作を禁止するか決定するこ
    とを特徴とする請求項３記載の半導体記憶装置。
  5. 【請求項５】 前記アドレス信号の前記一部はカラムア
    ドレスの特定ビットであり、前記メモリセルアレイにお
    いて前記カラムアドレスの前記特定ビットのみが異なる
    ２つのメモリセルは互いに隣り合って配置されているこ
    とを特徴とする請求項４記載の半導体記憶装置。
  6. 【請求項６】 タイミング信号の一方及び他方のエッジ
    にて書込データを取り込むＤＤＲ−ＳＤＲＡＭにおい
    て、前記タイミング信号の前記一方のエッジにて取り込
    んだ書込データを受けこれをメモリセルアレイに書き込
    む第１の書込み手段と、前記タイミング信号の前記他方
    のエッジにて取り込んだ書込データを受けこれを前記メ
    モリセルアレイに書き込む第２の書込み手段と、テスト
    信号及びカラムアドレスの特定ビットを受け、前記テス
    ト信号が活性状態となっている場合前記カラムアドレス
    の前記特定ビットに基づいて前記第１及び第２の書込み
    手段のいずれか一方の書込み動作を禁止する手段とを備
    えるＤＤＲ−ＳＤＲＡＭ。
  7. 【請求項７】 前記第１及び第２の書込み手段はそれぞ
    れ第１及び第２のアンプを含み、前記禁止する手段は、
    前記第１及び第２のアンプの動作をそれぞれ禁止する第
    １及び第２のマスク信号のいずれか一方を強制的に活性
    化させるものであることを特徴とする請求項６記載のＤ
    ＤＲ−ＳＤＲＡＭ。
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