JP3244033B2 - 同期型半導体記憶装置 - Google Patents

同期型半導体記憶装置

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JP3244033B2
JP3244033B2 JP22739397A JP22739397A JP3244033B2 JP 3244033 B2 JP3244033 B2 JP 3244033B2 JP 22739397 A JP22739397 A JP 22739397A JP 22739397 A JP22739397 A JP 22739397A JP 3244033 B2 JP3244033 B2 JP 3244033B2
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    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、同期型半導体記憶装置の内部同期信号の発生
回路に関する。
【０００２】
【従来の技術】近年、ＣＰＵの高速化に伴い、半導体記
憶装置の高速化を要望する声が高まっており、１００Ｍ
Ｈｚを超える外部クロックに同期して動作する同期型半
導体記憶装置も提案されている（例えば特開昭６１−１
４８６９２号公報（発明の名称：「記憶装置」）、特開
平６−７６５６６号公報（発明の名称：「半導体メモリ
装置」）、特開平７−４５０６８号公報（発明の名称：
「同期型半導体記憶装置」）等）。
【０００３】これら従来の半導体記憶装置は、一例とし
て図８に示すように、外部クロックＣＬＫを入力する入
力レシーバ１と、／ＣＳ信号（チップ選択信号）を入力
する入力レシーバ２と、／ＲＡＳ信号（ロウアドレスス
トローブ信号）を入力する入力レシーバ３と、／ＣＡＳ
信号（カラムアドレスストローブ信号）を入力する入力
レシーバ４と、／ＷＥ信号（書き込み制御信号）を入力
する入力レシーバ５と、アドレス信号ＡＤＤを入力する
入力レシーバ６と、データ入力信号を入力する入力レシ
ーバ７と、入力レシーバ１の出力を入力するパルス発生
回路８と、パルス発生回路８の出力を入力し内部同期信
号ＩＣＬＫを出力するインバータＩ１５と、入力レシー
バ２、３、４、５、６の出力と内部同期信号ＩＣＬＫを
入力し、デコードして複数の制御信号１２を出力するコ
マンドデコーダ１０と、内部同期信号ＩＣＬＫ、制御信
号１２及び入力レシーバ６、７の出力を入力しデータ出
力端子にデータ出力する内部回路１１と、少なくとも備
えて構成されている。
【０００４】また、パルス発生回路８は、一例として、
パルス発生回路への入力を受けるインバータＩ１と、イ
ンバータＩ１の出力を入力するインバータＩ２ と、イ
ンバータＩ２の出力を入力するインバータＩ３と、パル
ス発生回路への入力及びインバータＩ３の出力を入力す
るＮＡＮＤゲートＮＡ１と、から構成されている。
【０００５】図９は、外部クロックＣＬＫと内部同期信
号ＩＣＬＫとの関係を説明する動作波形図であるが、外
部クロックＣＬＫがＬｏｗレベルからＨｉｇｈレベルへ
と遷移し、同様に入力レシーバ１の出力もＨｉｇｈへ遷
移すると、この時インバータＩ３の出力はＨｉｇｈであ
ったので、ＮＡＮＤゲートＮＡ１の出力はＬｏｗとな
り、インバータＩ１５の出力である内部同期信号ＩＣＬ
ＫはＨｉｇｈとなる。入力レシーバ１の出力がＨｉｇｈ
へ遷移したことより、一定時間後、インバータＩ３の出
力はＬｏｗとなるので、ＮＡＮＤゲートＮＡ１の出力は
Ｈｉｇｈとなり、インバータＩ１５の出力である内部同
期信号ＩＣＬＫはＬｏｗとなる。
【０００６】こうして、外部クロックＣＬＫのＬｏｗレ
ベルからＨｉｇｈレベルへの遷移より、内部同期信号Ｉ
ＣＬＫは生成される。
【０００７】この内部同期信号ＩＣＬＫに同期して、外
部信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥのレベルを
コマンドデコーダ１０に取り込み、ラッチ、デコードし
て各制御信号を生成する。
【０００８】この従来の同期型半導体記憶装置の使用例
としては、一例として図１０に波形図として示すよう
に、Ｃ１のタイミングでの外部クロックＣＬＫのＬｏｗ
レベルからＨｉｇｈレベルへの遷移時に、／ＣＳ、／Ｒ
ＡＳ、／ＣＡＳ、／ＷＥをそれぞれＬｏｗ、Ｌｏｗ、Ｈ
ｉｇｈ、Ｈｉｇｈレベルとしてアクティブコマンドを入
力し、同時にアドレス信号ＡＤＤにロウ（ＲＯＷ）アド
レス（ＲＯＷ）を与え、一定時間後のＣ２のタイミング
での外部クロックＣＬＫのＬｏｗレベルからＨｉｇｈレ
ベルへの遷移時に、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／Ｗ
ＥをそれぞれＬｏｗ、Ｈｉｇｈ、Ｌｏｗ、Ｈｉｇｈレベ
ルとしてリードコマンドを入力し、同時にアドレス信号
ＡＤＤにカラム（ＣＯＬＵＭＮ）アドレス（ＣＯＬ）を
与えると、入力したＲＯＷアドレス、ＣＯＬＵＭＮアド
レスに応じたデータがデータ出力端子に出力される。更
に一定時間後のＣ３のタイミングでの外部クロックＣＬ
ＫのＬｏｗレベルからＨｉｇｈレベルへの遷移時に、／
ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥをそれぞれＬｏｗ、
Ｌｏｗ、Ｈｉｇｈ、Ｌｏｗレベルとしてプリチャージコ
マンドを入力し、内部回路をスタンバイ状態とし、続い
てのアクセスが可能な状態とする。
【０００９】なお、非同期型のダイナミックＲＡＭで同
様に読み出す際の使用例としては、図１１に波形図とし
て示すように、Ｃ１のタイミングで／ＲＡＳをＨｉｇｈ
からＬｏｗへと遷移させ、アクティブの命令を入力し、
同時に、アドレス信号ＡＤＤにＲＯＷアドレ（ＲＯＷ）
を与え、一定時間後のＣ２のタイミングで、／ＷＥをＨ
ｉｇｈレベルとしたまま、／ＣＡＳをＨｉｇｈからＬｏ
ｗへと遷移させ、リードの命令を入力し、同時にアドレ
ス信号ＡＤＤにＣＯＬＵＭＮアドレス（ＣＯＬ）を与え
ると、入力したＲＯＷアドレス、ＣＯＬＵＭＮアドレス
に応じたデータがデータ出力端子に出力される。更に一
定時間後のＣ３のタイミングで／ＲＡＳ、／ＣＡＳをＨ
ｉｇｈレベルにもどすことによりプリチャージの命令を
入力し、内部回路をスタンバイ状態とし、続いてのアク
セスが可能な状態とする。
【００１０】図１０に波形図を示した同期型半導体記憶
装置の例と、図１１に波形図を示した非同期型の半導体
記憶装置の例と、を比較すると、Ｃ１のタイミングから
データ出力端子にデータＤＯＵＴが出力できるまでの時
間（ｔ１）はほほ等しく、また、Ｃ１タイミングからプ
リチャージの命令が入力できるまでの時間（ｔ２）、さ
らには、Ｃ１タイミングから一旦プリチャージを行った
後、再度アクティブの命令を入力できるまでの時間（ｔ
３）もほぼ等しいが、外部信号の動作周波数は、図１０
の同期型半導体記憶装置の例の場合、最高で（３／ｔ
３）Ｈｚの周波数で動作する外部クロックＣＬＫが存在
するのに対し、図１１の非同期型の半導体記憶装置の場
合には、最高で（１／２ｔ３）Ｈｚの周波数で動作する
外部信号しかない。
【００１１】
【発明が解決しようとする課題】この従来の同期型半導
体記憶装置では、１ビットのデータ出力に３サイクルの
外部クロックＣＬＫの動作を必要とするため、短時間で
メモリセルの試験を行うためｔ３を小さくしようとする
と、高周波で動作するメモリテスタが必要になるという
問題があった。
【００１２】例えば、ｔ３＝１００ｎｓで試験するに
は、外部クロックＣＬＫは３３ＭＨｚで動作させねばな
らず、特にウェハー状態でプローブをあてて試験する工
程においては、プローブのインピーダンス、負荷等も考
慮して３３ＭＨｚで動作する試験環境を整える必要があ
り、非同期型の半導体記憶装置の試験環境に対して新た
に投資を行わなければならない、という場合がある。
【００１３】また、組立後の試験時に一般的に行われる
加速試験（バーンインテスト）では、多数の半導体記憶
装置を並列で試験するため、試験装置は高負荷を駆動す
る都合から低周波の信号しか駆動できない。よって、こ
の試験装置で、上記従来の同期型半導体記憶装置を試験
するには、非同期型の半導体記憶装置に比べ、１ビット
のメモリセルへのアクセスに時間がかかり、試験時間が
大幅に延びてしまう、という問題もあった。
【００１４】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、低周波の外部ク
ロックしか得られないメモリテスターをもって当該メモ
リテスターの性能を上回る、より高周波での試験を可能
とすると共に、試験時間短縮を可能とする同期型半導体
記憶装置を提供することにある。
【００１５】
【課題を解決するための手段】前記目的を達成するた
め、本発明の同期型半導体記憶装置は、外部からのクロ
ック入力の第１のレベルから第２のレベルへの遷移に応
答して第１のパルスを発生する第１のパルス発生回路
と、前記クロック入力以外の信号入力のレベル遷移に応
答して第２のパルスを発生する第２のパルス発生回路
と、前記第１のパルスと前記第２のパルスとの双方に応
答することが可能な内部同期信号とを備える。
【００１６】また、本発明は、外部からのクロック入力
の第１のレベルから第２のレベルへの遷移に応答してパ
ルスを発生し、かつ、前記クロック入力以外の信号入力
のレベル遷移にも応答して前記パルスを発生することが
可能なパルス発生回路と、前記パルスに応答する内部同
期信号とを備える。
【００１７】また、本発明は、外部からのクロック入力
の第１のレベルから第２のレベルヘの遷移に応答して第
１のパルスを発生する第１のパルス発生回路と、組立時
にボンデイングされないパッドのレベル遷移に応答して
第２のパルスを発生する第２のパルス発生回路と、第１
のパルスと第２のパルスとの双方に応答することが可能
な内部同期信号とを備える。
【００１８】本発明は、外部からのクロック入力の第１
のレベルから第２のレベルへの遷移に応答して第１のパ
ルスを発生する第１のパルス発生回路と、前記クロック
入力以外の第２の信号入力を受ける第１及び第２の入力
レシーバと、該第１の入力レシーバの出力のレベル遷移
に応答して第２のパルスを発生する第２のパルス発生回
路と、を備え、前記第１のレシーバはテストモード活性
化信号を入力し、テスト時に前記テストモード活性化信
号が活性化された時、前記第１の入力レシーバが活性化
され、前記第２のパルス発生回路が前記第２のパルスを
発生し、前記第１のパルスと前記第２のパルスとの双方
に応答して内部同期信号が生成される。
【００１９】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の同期型半導体記憶装置は、その好
ましい実施の形態において、外部からのクロック入力の
第１のレベルから第２のレベルへの遷移に応答して第１
のパルスを発生する第１のパルス発生回路（図１の８）
と、前記クロック入力以外の第２の信号入力のレベル遷
移に応答して第２のパルスを発生する第２のパルス発生
回路（図１の９）と、を備え、テスト時に、外部クロッ
ク入力、第２の信号のいずれかが第１のレベルから第２
のレベルへと遷移したことをもって、すなわち第１のパ
ルスと第２のパルスの双方に応答して遷移する内部同期
信号が生成されるように構成される。
【００２０】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。図１は、本発明の第１の実施例の回
路構成を示す図である。
【００２１】図１を参照すると、本発明の第１の実施例
に係る同期型半導体装置は、外部クロックＣＬＫを入力
する入力レシーバ１と、／ＣＳ信号を入力する入力レシ
ーバ２と、／ＲＡＳ信号を入力する入力レシーバ３と、
／ＣＡＳ信号を入力する入力レシーバ４と、／ＷＥ信号
を入力する入力レシーバ５と、アドレス信号ＡＤＤを入
力する入力レシーバ６と、データ入力信号を入力する入
力レシーバ７と、入力レシーバ１の出力を入力するパル
ス発生回路８と、入力レシーバ２の出力を入力するパル
ス発生回路９と、パルス発生回路８の出力とパルス発生
回路９の出力とを入力し内部同期信号ＩＣＬＫを出力す
るＮＡＮＤゲートＮＡ４と、入力レシーバ２、３、４、
５、６の出力と内部同期信号ＩＣＬＫを入力し、デコー
ドして複数の制御信号１２と、テストモード活性化信号
ＴＥＳＴを出力するコマンドデコーダ１０と、テストモ
ード活性化信号ＴＥＳＴ及び入力レシーバ２の出力を入
力し信号ＩＣＳＢを出力する論理ゲート回路と、内部同
期信号ＩＣＬＫ、制御信号１２及び入力レシーバ６、７
の出力を入力しデータ出力端子にデータ出力する内部回
路１１と、を少なくとも備えて構成されている。
【００２２】また、パルス発生回路８は、一例として、
パルス発生回路への入力を受けるインバータＩ１と、イ
ンバータＩ１の出力を入力するインバータＩ２と、イン
バータＩ２の出力を入力するインバータＩ３と、パルス
発生回路８への入力及びインバータＩ３の出力を入力す
るＮＡＮＤゲートＮＡ１と、から構成されている。
【００２３】そして、パルス発生回路９は、一例とし
て、パルス発生回路への入力を受けるインバータＩ４
と、インバータＩ４の出力及びテストモード活性化信号
ＴＥＳＴを入力するＮＡＮＤゲートＮＡ２と、ＮＡＮＤ
ゲートＮＡ２の出力を入力するインバータＩ５と、パル
ス発生回路９への入力及びインバータＩ３の出力を入力
するＮＡＮＤゲートＮＡ３と、から構成されている。
【００２４】図２は、本発明の第１の実施例の動作につ
いて説明するための動作波形図である。図１及び図２を
参照して、本発明の第１の実施例の動作について説明す
る。
【００２５】外部クロックＣＬＫがＬｏｗレベルからＨ
ｉｇｈレベルへと遷移し、同様に入力レシーバ１の出力
もＨｉｇｈへ遷移すると、この時インバータＩ３の出力
はＨｉｇｈであったので、ＮＡＮＤゲートＮＡ１の出力
はＬｏｗとなる。一方、テストモード活性化信号ＴＥＳ
ＴがＬｏｗレベルであれば、ＮＡＮＤゲートＮＡ３の出
力はＨｉｇｈであるので、ＮＡＮＤゲートＮＡ１の出力
がＬｏｗとなったのを受けて、ＮＡＮＤゲートＮＡ４の
出力である内部同期信号ＩＣＬＫはＨｉｇｈとなる。
【００２６】外部クロックＣＬＫを入力する入力レシー
バ１の出力がＨｉｇｈへ遷移したことより、一定時間
後、インバータＩ３の出力はＬｏｗとなるので、ＮＡＮ
ＤゲートＮＡ１の出力はＨｉｇｈとなり、ＮＡＮＤゲー
トＮＡ４の出力である内部同期信号ＩＣＬＫはＬｏｗと
なる。
【００２７】テストモード活性化信号ＴＥＳＴがＬｏｗ
レベルで、テストモードが非活性の間は、こうして、従
来技術と同様に、外部クロックＣＬＫのＬｏｗレベルか
らＨｉｇｈレベルへの遷移によって内部同期信号ＩＣＬ
Ｋが生成される。
【００２８】次に、ある外部クロックＣＬＫのＬｏｗレ
ベルからＨｉｇｈレベルヘの遷移時に、／ＣＳ、／ＲＡ
Ｓ、／ＣＡＳ、／ＷＥを全てＬｏｗレベルとし、同時に
テストモードエントリー用のｋｅｙアドレスをアドレス
信号ＡＤＤに与えると、コマンドデコーダ１０からの出
力であるテストモード活性化信号ＴＥＳＴはＨｉｇｈと
なる。
【００２９】テストモード活性化信号ＴＥＳＴがＨｉｇ
ｈレベルであれば、／ＣＳ信号がＬｏｗレベルからＨｉ
ｇｈレベルへと遷移し、同様に入力レシーバ２の出力も
Ｈｉｇｈへ遷移すると、インバータＩ５の出力はＨｉｇ
ｈであったので、ＮＡＮＤゲートＮＡ３の出力はＬｏｗ
となり、ＮＡＮＤゲートＮＡ１の出力がＨｉｇｈであれ
ば、ＮＡＮＤゲートＮＡ４の出力である内部同期信号Ｉ
ＣＬＫはＨｉｇｈとなる。入力レシーバ２の出力がＨｉ
ｇｈへ遷移したことより、一定時間後、インバータＩ５
の出力はＬｏｗとなるので、ＮＡＮＤゲートＮＡ３の出
力はＨｉｇｈとなり、ＮＡＮＤゲートＮＡ４の出力であ
る内部同期信号ＩＣＬＫはＬｏｗとなる。
【００３０】つまり、外部クロックＣＬＫ、／ＣＳ信号
のいずれかがＬｏｗレベルからＨｉｇｈレベルへと遷移
したことをもって、内部同期信号ＩＣＬＫが生成され
る。
【００３１】なお、テストモード活性化信号ＴＥＳＴが
Ｈｉｇｈレベルとなると、内部／ＣＳ信号である信号Ｉ
ＣＳＢはＬｏｗレベルに固定される（図１のＴＥＳＴ信
号と入力レシーバ２の出力／ＣＳを入力としＩＣＳＢを
出力する論理ゲート回路は図２に示す論理を実現するも
のである）。／ＣＳは同期型半導体記憶装置を複数使用
する際等において、どの同期型半導体記憶装置にアクセ
スするかを選択するための入力信号であるので、通常、
同期型半導体記憶装置の単体を試験する時は特に必要と
しない。このため、テストモードエントリー後は、コマ
ンドデコーダ１０に入力する／ＣＳ論理は、Ｌｏｗレベ
ルに固定しても問題はない。
【００３２】図３は、本発明の第１の実施例の同期型半
導体装置の使用例を示す波形図である。図３を参照する
と、テストモードにエントリーした上で、Ｃ１のタイミ
ングでの外部クロックＣＬＫのＬｏｗレベルからＨｉｇ
ｈレベルへの遷移時に、／ＲＡＳ、／ＣＡＳ、／ＷＥを
それぞれＬｏｗ、Ｈｉｇｈ、Ｈｉｇｈレベルとしてアク
ティブコマンドを入力し、同時にアドレス信号ＡＤＤに
ＲＯＷアドレス（ＲＯＷ）を与え、一定時間後のＣ２の
タイミングで／ＣＳ信号のＬｏｗレベルからＨｉｇｈレ
ベルへの遷移時に、／ＲＡＳ、／ＣＡＳ、／ＷＥをそれ
ぞれＨｉｇｈ、Ｌｏｗ、Ｈｉｇｈレベルとしてリードコ
マンドを入力し、同時にアドレス信号ＡＤＤにＣＯＬＵ
ＭＮアドレス（ＣＯＬ）を与えると、入力したＲＯＷア
ドレス、ＣＯＬＵＭＮアドレスに応じたデータがデータ
出力端子に出力される。更に一定時間後のＣ３のタイミ
ングでの外部クロックＣＬＫのＬｏｗレベルからＨｉｇ
ｈレベルへの遷移時に、／ＲＡＳ、／ＣＡＳ、／ＷＥを
それぞれＬｏｗ、Ｈｉｇｈ、Ｌｏｗレベルとしてプリチ
ャージコマンドを入力し、内部回路をスタンパイ状態と
し、続いてのアクセスが可能な状態としている。
【００３３】図１０に示した従来の同期型半導体記憶装
置の使用例と比較すると、Ｃ１のタイミングからデータ
出力端子にデータＤＯＵＴが出力できるまでの時間（ｔ
１）を等しく、また、Ｃ１タイミングからプリチャージ
の命令が入力できるまでの時間（ｔ２）、さらには、Ｃ
１タイミングから一旦プリチャージを行った後、再度ア
クティブの命令を入力できるまでの時間（ｔ３）も等し
いとして、外部信号の動作周波数は、図１０に示した従
来の同期型半導体記憶装置の場合、最高で（３／ｔ３）
Ｈｚの周波数で動作する外部クロックＣＬＫが存在する
のに対し、本実施例の同期型半導体記憶装置の場合は、
最高で（３／２ｔ３）Ｈｚの周汲数で動作する外部信号
しかなく、周波数が１／２となる。
【００３４】図４は、本発明の第２の実施例の回路構成
を示す図である。図４を参照すると、外部クロックＣＬ
Ｋを入力する入力レシーバ１と、／ＣＳ信号を入力する
入力レシーバ２と、入力レシーバ１の出力、入力レシー
バ２の出力及びテストモード活性化信号ＴＥＳＴを入力
するパルス発生回路１３と、パルス発生回路１３の出力
を入力し内部同期信号ＩＣＬＫを出力するインバータＩ
８と、を少なくとも備えて構成されている。
【００３５】また、パルス発生回路１３は、入力レシー
バ２の出力及びテストモード活性化信号ＴＥＳＴのＡＮ
Ｄ論理と入力レシーバ１の出力とのＮＯＲ論理ゲートＧ
１と、論理ゲートＧ１の出力を入力するインバータＩ６
と、インバータＩ６の出力を入力するインバータＩ７
と、入力レシーバ２の出力及びテストモード活性化信号
ＴＥＳＴのＡＮＤ論理と入力レシーバ１の出力とのＯＲ
論理に、インバータＩ７の出力とのＮＡＮＤ論理をとる
論理ゲートＧ２と、を備えて構成されている。
【００３６】この実施例の動作は、図１に示した前記第
１の実施例と同じであるが、入力レシーバ１及び２の出
力を、出力後早い段階で論理をとっているので、負荷の
大きい内部同期信号ＩＣＬＫの出力バッファをインバー
タにすることがでる。一般に、負荷の大きい信号を駆動
するには大きなトランジスタを用いたバッファが必要で
あり、このバッファが４つのトランジスタを使射するＮ
ＡＮＤゲートであるよりも、２つのトランジスタしか使
用しないインバータであるほうが回路面積が縮小でき
る。
【００３７】図５は、本発明の第３の実施例の回路構成
を示す図である。図５を参照すると、外部クロックＣＬ
Ｋを入力する入力レシーバ１と、ノーコネクトパッドＮ
Ｃに接続した入力レシーバ１４ と、入力レシーバ１の
出力を入力するパルス発生回路８と、入力レシーバ１４
の出力を入力するパルス発生回路１５と、パルス発生回
路８の出力とパルス発生回路９の出力とを入力し内部同
期信号ＩＣＬＫを出力するＮＡＮＤゲートＮＡ６と、入
力レシーバ１４の入力と接地間の十分に大きい抵抗素子
Ｒとを少なくとも備えて構成されている。
【００３８】また、パルス発生回路８は一例と して、
パルス発生回路８への入力を受けるインバータＩ１と、
インバータＩ１の出力を入力するインバータＩ２と、イ
ンバータＩ２の出力を入力するインバータＩ３と、パル
ス発生回路８への入力及びインバータＩ３の出力を入力
するＮＡＮＤゲートＮＡ１と、から構成されている。
【００３９】またパルス発生回路９は一例として、パル
ス発生回路９への入力を受けるインバータＩ９と、イン
バータＩ９の出力を入力するインバータＩ１０と、イン
バータＩ１０の出力を入力するインバータＩ１１と、パ
ルス発生回路９への入力及びインバータＩ１１の出力を
入力するＮＡＮＤゲートＮＡ５と、から構成されてい
る。
【００４０】ウェハーテスト時に、組立時にボンデイン
グしないノーコネクトパッドＮＣにもプローブを立てる
ことにより、外部クロックＣＬＫか、ノーコネクトパッ
ドＮＣのいずれかの入力がＬｏｗレベルからＨｉｇｈレ
ベルへ遷移したことをもって、内部同期信号ＩＣＬＫが
生成される。
【００４１】図１に示した前記第１の実施例、及び図４
に示した前記第２の実施例が、／ＣＳ信号のレベル遷移
を用いていたのに対し、本実施例は、実際には組立時に
ボンデイングされないノーコネクトピンを用いているた
め、／ＣＳ信号を本来の機能を持たせたまま高周波の試
験を行うことが可能である。
【００４２】なお、入力レシーバ１４の入力と接地間に
は十分に大きい抵抗素子Ｒを挿入してあるため、ノーコ
ネクトパッドに外部から電位を与えない時は、入力レシ
ーバ１４の入力は接地レベルとなる。抵抗素子Ｒは、単
位面積あたりの抵抗値の大きい層や、能力の極めて小さ
いトランジスタ等をもって提供できる。
【００４３】図６は、本発明の第４の実施例を示す回路
図である。図６を参照すると、外部クロックＣＬＫを入
力する入力レシーバ１と、／ＣＳ信号及びテストモード
活性化信号ＴＥＳＴを入力する入力レシーバ２Ａと、／
ＣＳ信号を入力する入力レシーバ２Ｂと、／ＲＡＳ信号
を入力する入力レシーバ３と、／ＣＡＳ信号を入力する
入力レシーバ４と、／ＷＥ信号を入力する入力レシーバ
５と、アドレス信号ＡＤＤを入力する入力レシーバ６
と、入力レシーバ１の出力を入力するパルス発生回路８
と、入力レシーバ２Ａの出力を入力するパルス発生回路
１６と、パルス発生回路８の出力とパルス発生回路１６
の出力とを入力し内部同期信号ＩＣＬＫを出力するＮＡ
ＮＤゲートＮＡ８と、入力レシーバ２Ｂ、３、４ ５、
６の出力と内部同期信号ＩＣＬＫを入力し、デコードし
て複数の制御信号１２と、テストモード活性化信号ＴＥ
ＳＴを出力するコマンドデコーダ１０と、を少なくとも
備えて構成されている。
【００４４】また、パルス発生回路８は、一例として、
パルス発生回路８への入力を受けるインバータＩ１と、
インバータＩ１の出力を入力するインバータＩ２と、イ
ンバータＩ２の出力を入力するインバータＩ３と、パル
ス発生回路８への入力及びインバータＩ３の出力を入力
するＮＡＮＤゲートＮＡ１と、から構成されている。
【００４５】パルス発生回路１６は、一例として、パル
ス発生回路１６への入力を受けるインバータＩ１２と、
インバータＩ１２の出力を入力するインバータＩ１３
と、インバータＩ１３の出力を入力するインバータＩ１
４と、パルス発生拭路１６への入力及びインバータＩ１
４の出力を入力するＮＡＮＤゲートＮＡ７と、から構成
されている。
【００４６】テストモードが活性化されると、テストモ
ード活性化信号ＴＥＳＴがＨｉｇｈレベルとなり、入力
レシーバ２Ａが活性化され、／ＣＳ信号に応じた入力が
パルス発生回路１６にもたらされる。
【００４７】一方、テストモードが非活性でテストモー
ド活性化信号ＴＥＳＴがＬｏｗレベルのときは、入力レ
シーバ２Ａも非活性で、入力レシーバ内の電流パスもカ
ットされ、出力はＬｏｗレベルに固定される。
【００４８】一般に、外部クロックＣＬＫがＬｏｗレベ
ルからＨｉｇｈレベルヘ遷移してからデータ出力される
までのアクセス時間は、同期型半導体記憶装置にとって
重要なパラメータであり、したがっ、て内部同期信号Ｉ
ＣＬＫの生成は高速性を要求される。そのため、内部同
期信号ＩＣＬＫを生成するパス内の入力レシーバのレス
ポンスも高速化を要求され、トランジスタサイズが大き
くなり消費電流も多くなる。
【００４９】図１、図４を参照して説明した上記実施例
の場合、／ＣＳ信号の入力レシーバ２も高速化が要求さ
れ消費電流が大さくなってしまうが、本実施例の場合、
テストモード時に動作する入力レシーバ２Ａは高速化を
目的に消費電流が多くなっているものの、ユーザーが通
常使用するモードでは、この入力レシーバ２Ａは非活性
であり、低消費電流の入力レシーバ２Ｂが動作するた
め、同期型半導体記憶装置全体の消費電流も小さく抑え
られる。
【００５０】図７は、本発明の同期型半導体記憶装置の
他の使用例について説明する動作波形図である。
【００５１】テストモードにエントリーした上で、Ｃ１
のタイミングでの外部クロックＣＬＫのＬｏｗレベルか
らＨｉｇｈレベルへの遷移時に、／ＲＡＳ、／ＣＡＳ、
／ＷＥをそれぞれＬｏｗ、Ｈｉｇｈ、Ｈｉｇｈレベルと
してアクティブコマンドを入力し、同時にアドレス信号
ＡＤＤにＲＯＷアドレス（ＲＯＷ）を与え、一定時間後
のＣ２のタイミングで／ＣＳ信号のＬｏｗレベルからＨ
ｉｇｈレベルへの遷移時に、／ＲＡＳ、／ＣＡＳ、／Ｗ
ＥをそれぞれＨｉｇｈ、Ｌｏｗ、Ｌｏｗレベルとしてラ
イトコマンドを入力し、同時にアドレス信号ＡＤＤにＣ
ＯＬＵＭＮアドレス（ＣＯＬ）を与え、また、データ入
力端子にライトデータＤＩＮを与えると、入力したＲＯ
Ｗアドレス、ＣＯＬＵＭＮアドレスに入力データＤＩＮ
がライトされる。更に一定時間後のＣ３のタイミングで
の外部クロックＣＬＫのＬｏｗレベルからＨｉｇｈレベ
ルヘの遷移時に、／ＲＡＳ、／ＣＡＳ、／ＷＥをそれぞ
れＬｏｗ、Ｈｉｇｈ、Ｌｏｗレベルとしてプリチャージ
コマンドを入力し、内部回路をスタンバイ状態とし、続
いてのアクセスが可能な状態としている。
【００５２】ここで、ライトコマンドを入力するＣ２の
タイミングから、プリチャージコマンドを入力するＣ３
のタイミングまでの時間ｔ４は、一般に「ライトリカバ
リータイム」と呼ばれる同期型半導体記憶装置にとって
重要なパラメータである。
【００５３】この時間ｔ４の目標性能は、同期型半導体
記憶装置の最小ＣＬＫサイクルタイムに等しい場合が多
く、従来低周波メモリーテスターでは試験不可能であっ
たが、本発明によれば、異なる入力信号の遷移時間のタ
イミングで、容易に時間ｔ４を小さくできるため、ウエ
ハーテスト時等の低周波メモリテスター使用工程におい
ても、本パラメータ測定が可能となる。
【００５４】以上本発明について実施例を示して説明し
たが、上述した例の他にも、内部同期信号ＩＣＬＫを、
外部クロックＣＬＫとＤＱＭ信号のレベル遷移から生成
することも、同様の技術から可能である。
【００５５】ＤＱＭ信号は、一部の同期型半導体記憶装
置に標準で装備され、データ出力、またはデータ入力を
一時マスク（不能）にする機能である。／ＣＳ信号同
様、試験時は内部でレベルを固定しても差し支えない信
号である。
【００５６】さらには、外部クロックＣＬＫに加え、／
ＣＳ、ＱＭそれぞれの入力のいずれからも内部同期信号
ＩＣＬＫを生成できるようにすれば、メモリテスター性
能の３倍の周波数での試験も可能となる。
【００５７】
【発明の効果】以上説明したように、本発明によれば、
外部クロックＣＬＫのＬｏｗレベルからＨｉｇｈレベル
への遷移の他に、他の入力のレベル遷移によっても内部
同期信号ＩＣＬＫのパルス生成を可能としたことによ
り、低周波の外部クロックしか得られないメモリテスタ
ーでも、メモリテスターの性能を上回る、より高周波で
の試験を可能とし、また、低周波メモリテスターでの試
験時間短縮を可能にするという効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施例の回路構成を示す図であ
る。
【図２】本発明の第１の実施例の動作について説明する
動作波形図である。
【図３】本発明の第１の実施例の使用例について説明す
る動作波形図である。
【図４】本発明の第２の実施例の回路構成を示す図であ
る。
【図５】本発明の第３の実施例の回路構成を示す図であ
る。
【図６】本発明の第４の実施例の回路構成を示す図であ
る。
【図７】本発明の実施例において図３に示した使用例と
別の使用例について説明する動作波形図である。
【図８】従来技術の回路構成の一例を示す図である。
【図９】外部クロックと内部同期信号の関係について説
明する動作波形図である。
【図１０】図９に示す従来技術の使用例について説明す
る動作波形図である。
【図１１】非同期型の半導体記憶装置の使用例について
説明する動作波形図である。
【符号の説明】
１、２、３、４、５、６、７、１４、２Ａ、２Ｂ 入力
レシーバ ８、９、１３、１５、１６ パルス発生回路 １０ コマンドデコー ダ １１ 内部回路 １２ 制御信号 Ｉ１〜Ｉ１５ インバータ ＮＡ１〜ＮＡ８ ＮＡＮＤゲート Ｇ１、Ｇ２ 論理ゲート Ｒ 抵抗素子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G11C 11/401 - 11/4099

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】外部からのクロック入力の第１のレベルか
    ら第２のレベルへの遷移に応答して第１のパルスを発生
    する第１のパルス発生回路と、 前記クロック入力以外の第２の信号入力のレベル遷移に
    応答して第２のパルスを発生する第２のパルス発生回路
    と、を備え、同期型半導体記憶装置のテスト時に、 前記第１のパルス
    と前記第２のパルスとの双方に応答して内部同期信号が
    生成される、ことを特徴とする同期型半導体記憶装置。
  2. 【請求項２】外部からのクロック入力の第１のレベルか
    ら第２のレベルへの遷移に応答してパルスを発生し、か
    つ、前記クロック入力以外の第２の信号入力のレベル遷
    移にも応答して前記パルスを発生することが可能なパル
    ス発生回路を備え、同期型半導体記憶装置のテスト時に、 前記パルスに応答
    して内部同期信号が生成される、ことを特徴とする同期
    型半導体記憶装置。
  3. 【請求項３】外部からのクロック入力の第１のレベルか
    ら第２のレベルへの遷移に応答して前記第１のパルスを
    発生する第１のパルス発生回路と、 組立時にボンデイングされないパッドのレベル遷移に応
    答して第２のパルスを発生する第２のパルス発生回路
    と、を備え、同期型半導体記憶装置のウェハーテスト時に、 前記第１
    のパルスと前記第２のパルスとの双方に応答して内部同
    期信号が生成される、ことを特徴とする同期型半導体記
    憶装置。
  4. 【請求項４】外部からのクロック入力の第１のレベルか
    ら第２のレベルへの遷移に応答して第１のパルスを発生
    する第１のパルス発生回路と、 前記クロック入力以外の第２の信号入力を受ける第１及
    び第２の入力レシーバと、 該第１の入力レシーバの出力のレベル遷移に応答して第
    ２のパルスを発生する第２のパルス発生回路と、を備
    え、前記第１のレシーバはテストモード活性化信号を入力
    し、テスト時に前記テストモード活性化信号が活性化さ
    れた時、前記第１の入力レシーバが活性化され、前記第
    ２のパルス発生回路が前記第２のパルスを発生し、前記
    第１のパルスと前記第２のパルスとの双方に応答して内
    部同期信号が生成される、 ことを特徴とする同期型半導
    体記憶装置。
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