KR19990029280A - 동기형 반도체 기억 장치 - Google Patents

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KR19990029280A
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가네꼬 히사시
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Abstract

외부 클럭 입력의 제1 레벨에서 제2 레벨로의 레벨 천이에 응답하여 제1 펄스를 발생시키는 제1 펄스 발생 회로; 및 외부 클럭 입력과 다른 제2 신호 입력의 레벨 천이에 응답하여 제2 펄스를 발생시키는 제2 펄스 발생 회로를 포함하되, 내부 동기 신호가 상기 제1 펄스 및 제2 펄스 모두에 응답하여 발생하는 동기형 반도체 기억 장치가 개시되어 있다.

Description

동기형 반도체 기억 장치
본 발명은 동기형 반도체 기억 장치에 관한 것으로, 특히, 동기형 반도체 기억 장치의 내부 동기 신호의 발생 회로에 관한 것이다.
최근, CPU의 고속화에 수반하여, 반도체 기억 장치의 고속화가 요구되고 있다. 예를 들면, 100㎒를 초과하는 외부 클럭과 동기하여 동작하는 동기형 반도체 기억 장치가 일본 특개평 제61-148692호 공보(1986), 제6-76566호 공보(1994) 및 제7-45068호 공보(1995) 등에 제안되어 있다.
도 1에 도시한 바와 같이, 전형적인 종래의 반도체 기억 장치는 외부 클럭 CLK가 입력되는 입력 수신기(1), /CS 신호(칩 선택 신호)가 입력되는 입력 수신기(2), /RAS 신호(로우 어드레스 스트로브 신호)가 입력되는 입력 수신기(3), /CAS 신호(칼럼 어드레스 스트로브 신호)가 입력되는 입력 수신기(4), /WE 신호(기록 인에이블 신호)가 입력되는 입력 수신기(5), 어드레스 신호 ADD가 입력되는 입력 수신기(6), 데이타 입력 신호가 입력되는 입력 수신기(7), 입력 수신기(1)의 출력이 입력되는 펄스 발생 회로(8), 펄스 발생 회로(8)의 출력이 입력되고 내부 동기 신호 ICLK를 출력하는 인버터(I15), 입력 수신기(2, 3, 4, 5 및 6)의 출력과 내부 동기 신호 ICLK가 입력되고 수 개의 디코드된 제어 신호(12)를 출력하는 명령 디코더(10), 및 제어 신호(12)와 입력 수신기(6 및 7)의 출력이 입력되고 데이타 출력 단자에 데이타를 출력하는 내부 회로(11)로 구성된다.
또한, 펄스 발생 회로(8)는, 예를 들면, 펄스 발생 회로(8)로의 입력을 수신하는 인버터(I1), 인버터(I1)의 출력이 입력되는 인버터(I2), 인버터(I2)의 출력이 입력되는 인버터(I3), 및 펄스 발생 회로(8)로의 입력과 인버터(I3)의 출력이 입력되는 NAND 게이트(NA1)로 구성된다.
도 2는 외부 클럭 CLK와 내부 동기 신호 ICLK 간의 관계를 도시하는 동작 파형을 나타낸다. 외부 클럭 CLK가 로우(low) 레벨에서 하이(high) 레벨로 천이한 다음 입력 수신기(1)의 출력이 또한 하이 레벨로 천이하는 경우, NAND 게이트(NA1)의 출력은 로우가 되는데 왜냐하면 인버터(I3)의 출력이 그 때에 하이(high)였기 때문이다. 이에 의해, 내부 동기 신호 ICLK, 즉, 인버터(I15)의 출력은 하이가 된다. 입력 수신기(1)의 출력이 하이 레벨로 천이됨에 따라, 인버터(I3)의 출력은 일정 시간 이후에 로우가 된다. 이에 의해, NAND 게이트(NA1)의 출력은 하이가 되고 인버터(I15)의 출력인 내부 동기 신호 ICLK는 로우가 된다.
따라서, 내부 동기 신호 ICLK는 외부 클럭 CLK의 로우 레벨에서 하이 레벨로 의 천이에 의해 생성된다.
내부 동기 신호 ICLK와 동기하여, 외부 신호 /CS, /RAS, /CAS 및 /WE의 레벨들이 명령 디코더(10)에 취해진다. 그 다음 제어 신호(12)는 이들을 래칭(latching) 및 디코딩함으로써 생성된다.
종래의 동기형 반도체 기억 장치를 사용예를 도 3에서 설명하겠다. 도시한 바와 같이, 외부 클럭 CLK가 로우 레벨에서 하이 레벨로 천이되는 타이밍 C1에서, /CS, /RAS, /CAS 및 /WE를 로우, 로우, 하이 및 하이 레벨로 각각 설정하여 활성화 명령(active command)을 입력한다 동시에, 어드레스 신호 ADD에 로우 어드레스(ROW)가 부여된다. 일정 시간 후에, 외부 클럭 CLK가 로우 레벨에서 하이 레벨로 천이되는 타이밍 C2에서, /CS, /RAS, /CAS 및 /WE를 로우, 하이, 로우 및 하이 레벨로 각각 설정하여 판독 명령을 입력한다. 동시에, 어드레스 신호 ADD에 칼럼 어드레스(column address; COL)가 부여된다. 그러면, 로우 어드레스 및 칼럼 어드레스 입력에 따른 데이타가 데이타 출력 단자에 출력된다. 또한, 일정 시간 후에, 외부 클럭 CLK가 로우 레벨에서 하이 레벨로 천이되는 타이밍 C3에서, /CS, /RAS, /CAS 및 /WE를 로우, 로우, 하이 및 로우 레벨로 각각 설정하여 프리차지(precharge) 명령을 입력한다. 이에 의해, 내부 회로는 스탠바이(stand-by) 상태로 설정되어 다음 억세스를 가능하게 한다.
한편, 데이타 판독에 대해서 유사하게, 비동기형 다이나믹 RAM을 사용하는 일예를 도 4에서 설명하겠다. 도시한 바와 같이, 타이밍 C1에서, /RAS의 하이에서 로우로의 천이시에, 활성화 명령이 입력되고, 이와 동시에, 어드레스 신호에 로우 어드레스(ROW)가 부여된다. 일정 시간 후에, 타이밍 C2에서, /WE를 하이 레벨로 유지하고 /CAS를 하이에서 로우로 천이시키면서, 판독 명령이 입력됨과 동시에 어드레스 신호에 칼럼 어드레스(COL)가 부여된다. 그러면, 로우 어드레스 및 칼럼 어드레스 입력에 따른 데이타는 데이타 출력 단자에 출력된다. 또한, 일정 시간 후에, 타이밍 C3에서, /RAS 및 /CAS를 하이 레벨로 복귀시킴으로써 프리차지 명령을 입력한다. 이에 의해, 내부 회로는 스탠바이로 설정되어 다음의 억세스를 가능하게 한다.
도 3의 동기형 반도체 기억 장치의 예를 도 4의 비동기형 반도체 기억 장치의 예와 비교할 때, 타이밍 C1으로부터 데이타 출력 단자에 데이타 DOUT를 출력하기까지의 시간(t1)은 서로 같다. 또한, 타이밍 C1으로부터 프리차지 명령을 입력할 때까지의 시간(t2) 및 타이밍 C1으로부터 일단 프리차지를 행한 후에 다시 활성화 명령을 입력하기까지의 시간(t3)은 서로 같다. 그러나, 외부 신호의 동작 주파수는, 도 3의 동기형 반도체 기억 장치의 경우, 최고 (3/t3)㎐의 주파수에서 동작하는 외부 클럭 CLK를 갖는 반면 도 4의 비동기형 반도체 기억 장치의 경우에는, 최고 (1/2t3)㎐의 주파수에서 동작하는 외부 신호만을 갖는다.
종래의 동기형 반도체 기억 장치에서, 1 비트의 데이타를 출력하기 위해서는 3 사이클의 외부 클럭 CLK의 동작이 필요하다. 따라서, 단시간으로 메모리 셀 시험을 행하기 위해 t3을 작게 하려고 하면, 고주파수에서 동작하는 메모리 시험 장치가 필요하다.
예를 들면, t3=100ns에서 시험을 행하기 위해, 외부 클럭은 33㎒에서 동작해야 한다. 특히, 웨이퍼 상태에서 프로브를 접촉시켜서 시험을 하는 공정에서는, 프로브의 임피던스, 부하 등을 고려하여 33㎒에서 동작하는 시험 환경이 갖추어져 있어야만 한다. 이와 같은 경우, 비동기형 반도체 기억 장치의 시험 환경과 비교할 때, 다른 조사가 필요하다.
또한, 조립 후의 시험시에 일반적으로 행해지는 가속 시험(burn-in test)에서는, 다수의 반도체 기억 장치를 병렬로 시험한다. 따라서, 시험 장치는 고부하를 구동시켜야하기 때문에, 단지 저주파 신호를 구동시킬 수 있다. 이 때문에, 시험 장치를 이용하여 종래의 동기형 반도체 기억 장치를 시험할 때, 1 비트 메모리 셀로의 억세스 시간은 비동기형 반도체 기억 장치의 억세스 시간보다 더 길게된다. 따라서, 시험 시간이 대폭 연장된다.
따라서, 본 발명의 목적은 저주파 외부 클럭만을 갖는 메모리 시험 장치를 이용하는 경우에도 메모리 시험 장치의 주파수보다 훨씬 더 높은 주파수에서 메모리 시험이 행해져서, 시험 시간을 감소시킬 수 있는 동기형 반도체 기억 장치를 제공하는 것이다.
본 발명에 따르면, 동기형 반도체 기억 장치는,
외부 클럭 입력의 제1 레벨에서 제2 레벨로의 레벨 천이에 응답하여 제1 펄스를 발생시키는 제1 펄스 발생 회로; 및
상기 외부 클럭 입력과 다른 제2 신호 입력의 레벨 천이에 응답하여 제2 펄스를 발생시키는 제2 펄스 발생 회로
를 포함하되, 상기 제1 펄스 및 상기 제2 펄스 모두에 응답하여 내부 동기 신호가 발생한다.
본 발명의 다른 양태에 따르면, 동기형 반도체 기억 장치는,
외부 클럭 입력의 제1 레벨에서 제2 레벨로의 레벨 천이에 응답하여 펄스를 발생시키고, 또한 상기 외부 클럭 입력과 다른 제2 신호 입력의 레벨 천이에 응답하여 상기 펄스를 발생시키는 펄스 발생 회로를 포함하되,
상기 펄스에 응답하여 내부 동기 신호가 발생한다.
본 발명의 또 다른 양태에 따르면, 동기형 반도체 기억 장치는,
외부 클럭 입력의 제1 레벨에서 제2 레벨로의 레벨 천이에 응답하여 제1 펄스를 발생시키는 제1 펄스 발생 회로; 및
조립시에 본딩되지 않는 패드의 레벨 천이에 응답하여 제2 펄스를 발생시키는 제2 펄스 발생 회로를 포함하되,
상기 제1 펄스 및 상기 제2 펄스 모두에 응답하여 내부 동기 신호가 발생한다.
본 발명의 다른 양태에 따르면, 동기형 반도체 기억 장치는,
외부 클럭 입력의 제1 레벨에서 제2 레벨로의 레벨 천이에 응답하여 제1 펄스를 발생시키는 제1 펄스 발생 회로;
상기 외부 클럭 입력과 다른 제2 신호 입력을 수신하는 제1 및 제2 입력 버퍼; 및
상기 제1 입력 버퍼의 출력의 레벨 천이에 응답하여 제2 펄스를 발생시키는 제2 펄스 발생 회로를 포함하되,
내부 동기 신호가 상기 제1 펄스 및 상기 제2 펄스 모두에 응답하도록 허용되고,
상기 내부 동기 신호가 상기 제2 펄스에 응답하도록 설정되는 경우 상기 제2 입력 버퍼는 비활성화되도록 제어되며,
상기 내부 동기 신호가 상기 제2 펄스에 응답하지 않도록 설정되는 경우 상기 제1 입력 버퍼는 비활성화되도록 제어된다.
도 1은 종래의 동기형 반도체 기억 장치를 도시하는 블럭도.
도 2는 외부 클럭 CLK와 내부 동기 신호 ICLK 간의 관계를 도시하는 동작 파형도.
도 3은 도 1의 종래의 동기형 반도체 기억 장치의 사용예를 도시하는 동작 파형도.
도 4는 종래의 비동기형 반도체 기억 장치의 사용예를 도시하는 동작 파형도.
도 5는 본 발명에 따른 제1의 양호한 실시예의 동기형 반도체 기억 장치를 도시하는 블럭도.
도 6은 제1 실시예에서의 동기형 반도체 기억 장치의 동작을 도시하는 동작 파형도.
도 7은 제1 실시예에서의 동기형 반도체 기억 장치의 사용예를 도시하는 동작 파형도.
도 8은 본 발명에 따른 제2의 양호한 실시예에서의 동기형 반도체 기억 장치를 도시하는 블럭도.
도 9는 본 발명에 따른 제3의 양호한 실시예에서의 동기형 반도체 기억 장치를 도시하는 블럭도.
도 10은 본 발명에 따른 제4의 양호한 실시예에서의 동기형 반도체 기억 장치를 도시하는 블럭도.
도 11은 제1 내지 제4 실시예에서의 동기형 반도체 기억 장치의 또 다른 사용예를 도시하는 동작 파형도.
도면의 주요 부분에 대한 부호의 설명
1, 2, 3, 4, 5, 6, 7 : 입력 수신기
8, 9 : 펄스 발생 회로
10 : 명령 회로
11 : 내부 회로
12 : 제어 신호
양호한 실시예에서의 동기형 반도체 기억 장치를 이하에서 설명하겠다. 양호한 실시예에서의 동기형 반도체 기억 장치는 외부 클럭 입력의 제1 레벨에서 제2 레벨로의 변화에 응답하여 제1 펄스를 발생시키는 제1 펄스 발생 회로(도 5의 8임), 상기 외부 클럭 입력과 다른 제2 신호 입력의 레벨 변화에 응답하여 제2 펄스를 발생시키는 제2 펄스 발생 회로(도 5의 9임)를 포함한다. 이에 의해, 시험을 행할 때, 외부 클럭 입력 또는 제2 신호의 제1 레벨에서 제2 레벨로의 레벨 변화에 응답하여, 즉, 제1 펄스 및 제2 펄스 둘 다에 응답하여, 변하는 내부 동기 신호가 발생될 수 있다.
제1의 양호한 실시예에서의 동기형 반도체 기억 장치를 도 5를 참조하여 설명하겠다.
도 5를 참조하면, 제1 실시예에서의 동기형 반도체 기억 장치는 외부 클럭 CLK이 입력되는 입력 수신기(1), /CS 신호가 입력되는 입력 수신기(2), /RAS 신호가 입력되는 입력 수신기(3), /CAS 신호가 입력되는 입력 수신기(4), /WE 신호가 입력되는 입력 수신기(5), 어드레스 신호 ADD가 입력되는 입력 수신기(6), 데이타 입력 신호가 입력되는 입력 수신기(7), 입력 수신기(1)의 출력이 입력되는 펄스 발생 회로(8), 입력 수신기(2)의 출력이 입력되는 펄스 발생 회로(9), 펄스 발생 회로(8, 9)의 출력이 입력되고 내부 동기 신호 ICLK를 출력하는 NAND 게이트(NA4), 입력 수신기(2, 3, 4, 5 및 6)의 출력 및 내부 동기 신호 ICLK가 입력되고 디코드될 복수의 제어 신호(12) 및 시험 모드 활성화 신호 TEST를 출력하는 명령 디코더(10), 시험 모드 활성화 신호 TEST 및 입력 수신기(2)의 출력이 입력되고 신호 ICSB를 출력하는 OR 회로 OR, 및 내부 동기 신호 ICLK, 제어 신호(12) 및 입력 수신기(6 및 7)의 출력들이 입력되고 데이타 출력 단자에 데이타를 출력하는 내부 회로(11)를 포함한다.
펄스 발생 회로(8)는, 예를 들면, 펄스 발생 회로(8)로의 입력을 수신하는 인버터(I1), 인버터(I1)의 출력이 입력되는 인버터(I2), 인버터(I2)의 출력이 입력되는 인버터(I3), 및 펄스 발생 회로(8)로의 입력과 인버터(I3)의 출력이 입력되는 NAND 게이트(NA1)를 포함한다.
펄스 발생 회로(9)는, 예를 들면, 펄스 발생 회로(9)로의 입력을 수신하는 인버터(I4), 인버터(I4)의 출력과 시험 모드 활성화 신호 TEST가 입력되는 NAND 게이트(NA2), NAND 게이트(NA2)의 출력이 입력되는 인버터(I5), 및 펄스 발생 회로(9)로의 입력 및 인버터(I5)의 출력이 입력되는 NAND 게이트(NA3)를 포함한다.
도 6은 제1 실시예에서의 동기형 반도체 기억 장치의 동작시의 동작 파형을 나타낸 것이다. 도 5 및 도 6을 참조하여, 제1 실시예에서의 동기형 반도체 기억 장치의 동작을 이하에서 설명하겠다.
외부 클럭 CLK가 로우 레벨에서 하이 레벨로 천이한 다음 입력 수신기(1)의 출력 또한 하이 레벨로 천이하는 경우, NAND 게이트(NA1)의 출력은 인버터(I3)의 출력이 그 때에 하이(HIGH)였기 때문에 로우가 된다. 한편, 시험 모드 활성화 신호 TEST가 로우 레벨인 경우, NAND 게이트(NA3)의 출력은 하이이다. 따라서, NAND 게이트(NA1)의 출력이 로우로 천이됨에 응답하여, NAND 게이트(NA4)의 출력인 내부 동기 신호 ICLK는 하이가 된다.
외부 클럭 CLK가 입력되는 입력 수신기(1)의 출력이 하이 레벨로 천이되고, 일정 시간 후에 인버터(I3)의 출력은 로우가 된다. 이에 의해, NAND 게이트(NA1)의 출력은 하이가 되고 NAND 게이트(NA4)의 출력인 내부 동기 신호 ICLK는 로우가 된다.
따라서, 시험 모드 활성화 신호 TEST가 로우 레벨, 즉, 시험 모드가 활성화되지 않는 경우, 내부 동기 신호 ICLK가, 종래의 기술에서와 같이, 외부 클럭 CLK의 로우 레벨에서 하이 레벨로의 천이에 의해 발생된다.
다음으로, 외부 클럭 CLK가 로우 레벨에서 하이 레벨로 천이하는 경우, /CS, /RAS, /CAS 및 /WE 모두 로우 레벨로 설정되고 동시에 어드레스 신호 ADD에 시험 모드 엔트리용의 키 어드레스(key address)가 부여된다. 이에 의해, 명령 디코더(10)의 출력인 시험 모드 활성화 신호 TEST는 하이가 된다.
시험 모드 활성화 신호 TEST의 하이 레벨로의 천이와 함께, /CS 신호가 로우 레벨에서 하이 레벨로 천이하고 입력 수신기(2)의 출력이 또한 하이 레벨로 천이하는 경우, NAND 게이트(NA3)의 출력은 인버터(I5)의 출력이 하이였기 때문에 로우가 된다. 이에 의해, NAND 게이트(NA1)의 출력이 하이가 되는 경우, NAND 게이트(NA4)의 출력인 내부 동기 신호 ICLK는 하이가 된다. 입력 수신기(2)의 출력의 하이 레벨로의 천이와 함께, 일정 시간 후에 인버터(I5)의 출력은 로우가 된다. 이에 의해, NAND 게이트(NA3)의 출력은 하이가 되고 NAND 게이트(NA4)의 출력인 내부 동기 신호 ICLK는 로우가 된다.
즉, 외부 클럭 CLK 및 /CS 신호의 로우 레벨에서 하이 레벨로의 천이에 의해 내부 동기 신호 ICLK가 발생한다.
한편, 시험 모드 활성화 신호 TEST의 하이 레벨로의 천이와 함께, 신호 ICSB는 내부 /CS 신호로서 로우 레벨로 고정된다 (시험 모드 활성화 신호 TEST 및 입력 수신기(2)의 출력이 입력되고 도 5의 신호 ICSB를 출력하는 OR 게이트 OR가 도 6에 도시한 논리를 실현한다). /CS는 복수 개의 동기형 반도체 기억 장치를 이용하는 경우, 어느 동기형 반도체 기억 장치에 억세스할 것인가를 선택하기 위한 입력 신호이다. 따라서, /CS는 단 하나의 동기형 반도체 기억 장치만을 시험할 때에는 필요치 않다. 따라서, 명령 디코더(10)로의 /CS 논리 입력이 시험 모드 엔트리 이후에 로우 레벨로 고정되는 것은 문제가 되지 않는다.
제1 실시예에서의 동기형 반도체 기억 장치의 사용예를 도 7에서 설명하겠다. 도 7을 참조하면, 시험 모드 엔트리를 행한 후에, 외부 클럭 CLK가 로우 레벨에서 하이 레벨로 천이하는 타이밍 C1에서, /RAS, /CAS 및 /WE를 로우, 하이 및 하이 레벨로 각각 설정하여 활성화 명령을 입력한다. 동시에, 어드레스 신호 ADD에 로우 어드레스(ROW)가 부여된다. 일정 시간 후에, /CS 신호가 로우 레벨에서 하이 레벨로 천이하는 타이밍 C2에서, /RAS, /CAS 및 /WE를 하이, 로우 및 하이 레벨로 각각 설정하여 판독 명령을 입력한다. 동시에, 어드레스 신호 ADD에 칼럼 어드레스(COL)가 부여된다. 그러면, 로우 어드레스 및 칼럼 어드레스 입력에 따른 데이타가 데이타 출력 단자에 출력된다. 또한, 일정 시간 후에, 외부 클럭 CLK가 로우 레벨에서 하이 레벨로 천이하는 타이밍 C3에서, /RAS, /CAS 및 /WE를 로우, 하이 및 로우 레벨로 각각 설정하여 프리차지 명령을 입력한다. 이에 의해, 내부 회로는 다음 스탠바이 상태로 설정되어 다음 억세스를 가능하게 한다.
도 3의 종래의 동기형 반도체 기억 장치의 예와 비교하면, 타이밍 C1으로부터 데이타 출력 단자에 데이타 DOUT를 출력할 때까지의 시간(t1), 타이밍 C1으로부터 프리차지 명령이 입력될 때까지의 시간(t2) 및 타이밍 C1으로부터 일단 프리차지를 행한 후 다시 활성화 명령을 입력하기까지의 시간(t3)이 서로 같다면, 외부 신호의 동작 주파수는, 도 3의 종래의 동기형 반도체 기억 장치의 경우, 최고 (3/t3)㎐의 주파수에서 동작하는 외부 클럭 CLK을 갖는 반면 제1 실시예에서의 동기형 반도체 기억 장치는 최고 (3/2t3)㎐의 주파수에서 동작하는 외부 신호만을 갖는다. 그 결과, 주파수는 1/2로 감소된다.
제2의 양호한 실시예에서의 동기형 반도체 기억 장치를 도 8에서 설명하겠다.
도 8을 참조하면, 제2 실시예의 동기형 반도체 기억 장치는 외부 클럭 CLK가 입력되는 입력 수신기(1), /CS 신호가 입력되는 입력 수신기(2), 입력 수신기(1, 2)의 출력 및 시험 모드 활성화 신호 TEST가 입력되는 펄스 발생 회로(13), 및 펄스 발생 회로(13)의 출력이 입력되고 내부 동기 신호 ICLK를 출력하는 인버터(I8)를 포함한다.
또한, 펄스 발생 회로(13)는 입력 수신기(2)의 출력과 시험 모드 활성화 신호 TEST 간의 AND 논리와 입력 수신기(1)의 출력 간의 NOR 논리를 취하는 NOR 게이트(G1), NOR 게이트(G1)의 출력이 입력되는 인버터(I6), 인버터(I6)의 출력이 입력되는 인버터(I7), OR 논리와 인버터(I7)의 출력 간의 NAND 논리를 취하는 NAND 게이트(G2)를 포함하는데, 여기서 OR 논리는 입력 수신기(2)의 출력과 시험 모드 활성화 신호 TEST 간의 AND 논리와 입력 수신기(1)의 출력 사이에 취해진다.
제2 실시예에서의 동기형 반도체 기억 장치의 동작은 제1 실시예에서와 동일하다. 그러나, 입력 수신기(1, 2)의 출력들은 전단계에서 그들의 논리로서 취해진다. 따라서, 인버터는 큰 부하를 갖는 내부 동기 신호 ICLK의 출력 버퍼로서 사용될 수 있다. 일반적으로, 대용량의 트랜지스터를 사용하는 버퍼가 큰 부하를 갖는 신호를 구동시키는데 필요하다. 따라서, 네 개의 트랜지스터를 버퍼로서 갖는 NAND 게이트를 사용하는 경우와 비교해볼 때, 단 두 개의 트랜지스터를 버퍼로서 구비한 인버터를 사용함으로써 회로 면적을 감소시킬 수 있다.
제3의 양호한 실시예에서의 동기형 반도체 기억 장치를 도 9에서 설명하겠다.
도 9를 참조하면, 제3 실시예에서의 동기형 반도체 기억 장치는 외부 클럭 CLK가 입력되는 입력 수신기(1), 비접속 패드(no-connect pad; NC)와 접속되는 입력 수신기(14), 입력 수신기(1)의 출력이 입력되는 펄스 발생 회로(8), 입력 수신기(14)의 출력이 입력되는 펄스 발생 회로(15), 펄스 발생 회로(8, 9)의 출력이 입력되고 내부 동기 신호 ICLK를 출력하는 NAND 게이트(NA6), 및 입력 수신기(14)와 접지 사이에 삽입되는 대폭 큰 값을 갖는 저항 소자 R을 포함한다.
또한, 펄스 발생 회로(8)는, 예를 들면, 펄스 발생 회로(8)로의 입력을 수신하는 인버터(I1), 인버터(I1)의 출력이 입력되는 인버터(I2), 인버터(I2)의 출력이 입력되는 인버터(I3), 및 펄스 발생 회로(8)로의 입력과 인버터(I3)의 출력이 입력되는 NAND 게이트(NA1)를 포함한다.
펄스 발생 회로(9)는, 예를 들면, 펄스 발생 회로(9)로의 입력을 수신하는 인버터(I9), 인버터(I9)의 출력이 입력되는 인버터(I10), 인버터(I10)의 출력이 입력되는 인버터(I11), 및 펄스 발생 회로(9)로의 입력과 인버터(I11)의 출력이 입력되는 NAND 게이트(NA5)를 포함한다.
웨이퍼 시험시에, 조립시에 본딩 처리 되지 않는 비접속 패드(NC)에도 프로브를 세울 수 있다. 이에 의해, 내부 동기 신호 ICLK는 외부 클럭 CLK의 입력 또는 비접속 패드(NC)의 로우 레벨에서 하이 레벨로의 천이와 함께 발생될 수 있다.
제1 및 제2 실시예에서, /CS 신호의 레벨 천이가 사용된다. 이와는 반대로, 제3 실시예에서는, 제조시에 본딩 처리되지 않는 비접속 패드가 사용된다. 따라서, 원래의 기능을 갖는 /CS 신호를 제공하면서도 고주파 시험이 행해질 수 있다.
한편, 입력 수신기(14)와 접지 사이에 삽입되는 상당히 큰 값을 갖는 저항 소자 R로 인해, 외부 전위가 비접속 패드에 제공되지 않는 경우 입력 수신기(14)의 입력은 접지 레벨로 된다. 저항 소자 R은 단위 면적당 큰 저항 값을 갖는 층이나 매우 낮은 성능 등을 갖는 트랜지스터를 제공할 수 있다.
제4의 양호한 실시예에서의 동기형 반도체 기억 장치를 도 10에서 설명하겠다.
도 10을 참조하면, 제4 실시예에서의 동기형 반도체 기억 장치는 외부 클럭 CLK가 입력되는 입력 수신기(1), /CS 신호 및 시험 모드 활성화 신호 TEST가 입력되는 입력 수신기(2A), /CS 신호가 입력되는 입력 수신기(2B), /RAS 신호가 입력되는 입력 수신기(3), /CAS 신호가 입력되는 입력 수신기(4), /WE 신호가 입력되는 입력 수신기(5), 어드레스 신호 ADD가 입력되는 입력 수신기(6), 입력 수신기(1)의 출력이 입력되는 펄스 발생 회로(8), 입력 수신기(2A)의 출력이 입력되는 펄스 발생 회로(16), 펄스 발생 회로(8, 16)의 출력이 입력되고 내부 동기 신호 ICLK를 출력하는 NAND 게이트(NA8), 및 입력 수신기(2B, 3, 4, 5 및 6)의 출력과 내부 동기 신호 ICLK가 입력되고 디코드될 복수의 제어 신호(12) 및 시험 모드 활성화 신호 TEST를 출력하는 명령 디코더(10)를 포함한다.
펄스 발생 회로(8)는, 예를 들면, 펄스 발생 회로(8)로의 입력을 수신하는 인버터(I1), 인버터(I1)의 출력이 입력되는 인버터(I2), 인버터(I2)의 출력이 입력되는 인버터(I3), 및 펄스 발생 회로(8)로의 입력과 인버터(I3)의 출력이 입력되는 NAND 게이트(NA1)를 포함한다.
펄스 발생 회로(16)는, 예를 들면, 펄스 발생 회로(16)로의 입력을 수신하는 인버터(I12), 인버터(I12)의 출력이 입력되는 인버터(I13), 인버터(I13)의 출력이 입력되는 인버터(I14), 펄스 발생 회로(16)로의 입력과 인버터(I14)의 출력이 입력되는 NAND 게이트(NA7)를 포함한다.
시험 모드가 활성화되면, 시험 모드 활성화 신호 TEST가 하이 레벨이 되고 그 다음 입력 수신기(2A)가 활성화된다. 이에 의해, /CS 신호에 따른 입력이 펄스 발생 회로(16)에 부여된다.
한편, 시험 모드가 활성화되지 않으면, 시험 모드 활성화 신호 TEST는 로우 레벨이되고 입력 수신기(2A) 또한 활성화되지 않는다. 따라서, 입력 수신기 내의 전류 경로(current path)는 컷 다운(cut down)되고 그 출력은 로우 레벨로 고정된다.
일반적으로, 외부 클럭 CLK의 로우 레벨에서 하이 레벨로의 천이로부터 데이타의 출력까지의 억세스 시간은 동기형 반도체 기억 장치에 있어서 중요한 파라미터이다. 즉, 내부 동기 신호 ICLK는 신속하게 발생될 필요가 있다. 따라서, 내부 동기 신호 ICLK를 발생시키기 위해 경로 상에 있는 입력 수신기의 응답이 신속하게 이루어질 필요가 있다. 이로 인해, 트랜지스터 크기가 커지고, 이로 인해 소비 전류가 증가된다.
제1 및 제2 실시예에서, 소비 전류는 /CS 신호에 대한 입력 수신기(2)가 신속하게 동작할 것이 요구되기 때문에 증가된다. 제4 실시예에서, 시험 모드에서 동작하는 입력 수신기(2A)는 신속하게 동작하기 위해서 소비 전류가 증가되나, 정상 사용자 모드에서는, 입력 수신기(2A)가 활성화되지 않고 감소된 소비 전류로 입력 수신기(2B)가 동작한다. 따라서, 제4 실시예에서의 동기형 반도체 기억 장치의 전체 소비 전류는 감소될 수 있다.
본 발명의 동기형 반도체 기억 장치의 다른 사용예를 도 11에서 설명하겠다. 도 11을 참조하면, 시험 모드 엔트리를 행한 후에, 외부 클럭 CLK가 로우 레벨에서 하이 레벨로 천이하는 타이밍 C1에서, /RAS, /CAS 및 /WE를 로우, 하이 및 하이 레벨로 각각 설정하여 활성화 명령을 입력한다. 동시에, 어드레스 신호 ADD에 로우 어드레스(ROW)가 부여된다. 일정 시한 후에, /CS 신호가 로우 레벨에서 하이 레벨로 천이하는 타이밍 C2에서, /RAS, /CAS 및 /WE를 하이, 로우 및 로우 레벨로 각각 설정하여 판독 명령을 입력한다. 동시에, 어드레스 신호 ADD에 칼럼 어드레스(COS)가 부여된다. 또한, 데이타 입력 단자에 기록 데이타 DIN을 제공함으로써, 기록 데이타 DIN이 로우 어드레스 및 칼럼 어드레스 입력에 기록된다. 또한, 일정 시한 후에, 외부 클럭 CLK가 로우 레벨에서 하이 레벨로 천이하는 타이밍 C3에서, /RAS, /CAS 및 /WE를 로우, 하이 및 로우 레벨로 각각 설정하여 프리차지 명령을 입력한다. 이에 의해, 내부 회로는 스탠바이 상태로 설정되어 다음 억세스를 가능하게 한다.
여기서, 기록 명령을 입력하는 타이밍 C2로부터 프리차지 명령을 입력하는 타이밍 C3까지의 시간(t4)은 일반적으로 기록 복구 시간(write recovery time)이라고 부르는데, 이는 동기형 반도체 기억 장치에 있어서 중요한 파라미터이다.
시간(t4)의 타겟 성능은 전형적으로 동기형 반도체 기억 장치의 최소 CLK 사이클 시간과 같기 때문에 종래의 저주파 메모리 시험 장치를 이용해서는 테스트할 수 없다. 본 발명에서, 시간(t4)은 상이한 천이 타이밍의 입력 신호들을 이용하여 쉽게 단축할 수 있다. 따라서, 웨이퍼 시험 공정과 같은 저주파 메모리 시험 장치를 이용하는 공정에서도, 파라미터 측정을 행할 수 있다.
상기의 실시예의 경우를 취하여 본 발명을 설명하였지만, 상기와 같은 방식으로, 외부 클럭 CLK 및 DQM 신호의 레벨 천이를 이용하여 내부 동기 신호 ICLK가 발생될 수 있다.
DQM 신호는 일부의 동기형 반도체 기억 장치에 표준으로 제공되고 데이타 출력 또는 데이타 입력을 일시적으로 마스크(불능)하는 기능을 한다. /CS 신호와 같이, 시험시에는 내부에서 자신의 레벨에 고정될 수 있는 신호이다.
또한, 외부 클럭 CLK 뿐만 아니라 /CS, QM 중의 어느것으로부터나 내부 동기 신호 ICLK를 발생시킴으로써, 메모리 시험 장치의 성능의 세 배 높은 주파수에서 메모리 시험이 수행될 수 있다.
본 발명을 완전하고 명료한 명세서의 특정 실시예를 통하여 설명하였지만, 첨부된 청구 범위는 여기에 제한되지 않고 당 기술에 숙련된 자에게 있을 수 있는 모든 변형 및 대안적인 구성을 구현하는 것으로서 구성되는 것이고, 이는 상술한 기본적인 교수에서 벗어나지 않는 것이다.

Claims (4)

  1. 동기형 반도체 기억 장치에 있어서,
    외부 클럭 입력의 제1 레벨에서 제2 레벨로의 레벨 천이에 응답하여 제1 펄스를 발생시키는 제1 펄스 발생 회로; 및
    상기 외부 클럭 입력과 다른 제2 신호 입력의 레벨 천이에 응답하여 제2 펄스를 발생시키는 제2 펄스 발생 회로
    를 포함하되, 상기 제1 펄스 및 상기 제2 펄스 모두에 응답하여 내부 동기 신호가 발생하는 것을 특징으로 하는 동기형 반도체 기억 장치.
  2. 동기형 반도체 기억 장치에 있어서,
    외부 클럭 입력의 제1 레벨에서 제2 레벨로의 레벨 천이에 응답하여 펄스를 발생시키고, 또한 상기 외부 클럭 입력과 다른 제2 신호 입력의 레벨 천이에 응답하여 상기 펄스를 발생시키는 펄스 발생 회로를 포함하되,
    상기 펄스에 응답하여 내부 동기 신호가 발생하는 것을 특징으로 하는 동기형 반도체 기억 장치.
  3. 동기형 반도체 기억 장치에 있어서,
    외부 클럭 입력의 제1 레벨에서 제2 레벨로의 레벨 천이에 응답하여 제1 펄스를 발생시키는 제1 펄스 발생 회로; 및
    조립시에 본딩되지 않는 패드의 레벨 천이에 응답하여 제2 펄스를 발생시키는 제2 펄스 발생 회로를 포함하되,
    상기 제1 펄스 및 상기 제2 펄스 모두에 응답하여 내부 동기 신호가 발생하는 것을 특징으로 하는 동기형 반도체 기억 장치.
  4. 동기형 반도체 기억 장치에 있어서,
    외부 클럭 입력의 제1 레벨에서 제2 레벨로의 레벨 천이에 응답하여 제1 펄스를 발생시키는 제1 펄스 발생 회로;
    상기 외부 클럭 입력과 다른 제2 신호 입력을 수신하는 제1 및 제2 입력 버퍼; 및
    상기 제1 입력 버퍼의 출력의 레벨 천이에 응답하여 제2 펄스를 발생시키는 제2 펄스 발생 회로를 포함하되,
    내부 동기 신호가 상기 제1 펄스 및 상기 제2 펄스 모두에 응답하도록 허용되고,
    상기 내부 동기 신호가 상기 제2 펄스에 응답하도록 설정되는 경우 상기 제2 입력 버퍼는 비활성화되도록 제어되며,
    상기 내부 동기 신호가 상기 제2 펄스에 응답하지 않도록 설정되는 경우 상기 제1 입력 버퍼는 비활성화되도록 제어되는 것을 특징으로 하는 동기형 반도체 기억 장치.
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