CN1208231A - 同步型半导体存储器 - Google Patents
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Abstract
所公开的同步型半导体存储器具有:对一外部时钟输入自第一电平向第二电平的电平移动作出响应产生第一脉冲的一第一脉冲产生电路;以及对外部时钟输入以外的一第二信号输入的电平移动作出响应产生第二脉冲的一第二脉冲产生电路;对第一脉冲和第二脉冲两者作出响应在其中产生一内部同步信号。
Description
本发明涉及一种同步型半导体存储器，特别涉及一种同步型半导体存储器的内部同步信号产生电路。
近年来，按照中央处理器(CPU)的要求需要提高半导体存储器的运行速度。例如，在日本专利申请公报No.61-148692(1986)、6-76566(1994)和7-45068(1995)等等当中曾经提出与外部时钟同步运行超过100MHz的同步型半导体存储器。
一种典型的常规半导体存储器如图1中所示，它的组成有，输入一外部时钟CLK的一输入接收器1，输入-/CS信号(芯片选择信号)的一输入接收器2，输入-/RAS信号(行地址选通信号)的一输入接收器3，输入-/CAS信号(列地址选通信号)的一输入接收器4，输入-/WE信号(可写入信号)的一输入接收器5，输入一地址信号ADD的一输入接收器6，输入一数据输入信号的一输入接收器7，输入来自输入接收器1的输出的一脉冲产生电路8，输入来自脉冲产生电路8的输出并输出一内部同步信号ICLK的一倒相器I15，输入来自输入接收器2、3、4、5和6的输出以及内部同步信号ICLK并输出数种译码控制信号12的一指令译码器10，输入控制信号12和来自输入接收器6与7的输出并向数据输出端输出数据的一内部电路11。
还有，臂如脉冲产生电路8的组成有，接收输往脉冲产生电路8的一输入的倒向器I1，输入来自倒相器I1的输出的一倒向器I2，输入来自倒向器I2的输出的一倒向器I3，以及输入输往脉冲产生电路8的输入和来自倒向器I3的输出的一“非与”(NAND)门NA1。
图2为表示外部时钟CLK和内部同步信号ICLK之间关系的运行波形图。当外部时钟CLK由低电平移至高电平时，输入接收器1的输出也移至高电平，由于此时倒相器I3的输出高，NAND门NA1的输出变低。由此，内部同步信号ICLK，即倒向器I15的输出变高。随着输入接收器1的输出移至高电平，在经一定时间之后倒相器I3的输出变低。由此，NAND门NA1的输出变高，而倒相器I15输出的内部同步信号ICLK则变低。
因此，内部同步信号ICLK是由外部时钟CLK从低电平向高电平的移动产生的。
为了与内部同步信号ICLK同步，将外部信号/CS、/RAS、/CAS和/WE的电平输入指令译码器10。然后，通过对它们闩锁和译码产生控制信号12。
在图3中将对一常规同步型半导体存储器的使用进行说明。如图所示，在时间C1，当外部时钟CLK从低电平移向高电平时，随着将/CS、/RAS、/CAS和/WE分别设置成低、低、高和高的电平输入一起动指令。与此同时，作为地址信号ADD给出一行地址(ROW)。经一定时间之后，在时间C2，当外部时钟CLK从低电平移向高电平时，随着将/CS、/RAS、/CAS和/WE分别设置成低、高、低和高的电平输入一读出指令。与此同时，作为地址信号ADD给出一列地址(COL)。然后，按照行地址和列地址输入的数据输出到数据输出端。此外，经过一定时间之后，在时间C3，当外部时钟CLK从低电平移向高电平时，随着将/CS、/RAS、/CAS和/WE分别设置成低、低、高和低的电平输入一预充电指令。由此，内部电路置于备用状态，使能进行下一次存取。
另一方面，在图4中将对一例与读出数据有类似关系的异步型动态RAM(随机存取存储器)进行说明。如图所示，在时间C1，/RAS从高移向低，输入一起动指令并作为地址信号同时给出一行地址(ROW)。经过一定时间之后，在时间C2，在保持/WE为高电平的同时/CAS从高移向低，输入一读出指令并作为地址信号同时给出一列地址(COL)。然后，按照行地址和列地址输入的数据输出到数据输出端，此外，经过一定时间之后，在时间C3，通过将/RAS和/CAS转至高电平输入一预充电指令。由此，内部电路设置于备用状态，使能进行下一次存取。
将图3中的同步型半导体存储器的示例与图4中的异步型半导体存储器的示例进行比较，从时间C1直至向数据输出端输出数据DOUT的一段时间(t1)差不多是彼此相等的。还有，从时间C1直至输入预充电指令的一段时间(t2)以及从时间C1直至进行预充电之后再次输入起动指令的另一段时间(t3)也是彼此相等的。然而，至于外部信号的运行频率，图4中的异步型半导体存储器只有运行在最大为(1/2t3)Hz的频率处的外部信号，而图3中的同步型半导体存储器则有运行在最大为(3/t3)Hz的频率处的外部时钟CLK。
在常规的同步型半导体存储器中，要输出一位数据就需3周外部时钟(CLK)的运行。因而，为了缩短t3使在一段短时间内进行一存储器单元的测试，就必须有运行在高频率下的存储器测试器。
例如，要在t3＝100ns进行测试，外部时钟就必须运行在33MHz。特别是在测试过程中要使晶片与探针接触，必须安排好将探针的阻抗、负载等等估计进去的33MHz下的运行测度环境。在这一情况下，与异步型半导体存储器的测试环境相比，还需有更多的花费。
还有，在制造以后，在测试中通常要进行一次老化测试，它对许多半导体存储器进行并列测试。因而，由于测试器必须驱动高负载，它就只能驱动低频信号。由于这一原因，在用测试器测试常规同步型半导体存储器中，对一位存储器单元的一次存取时间变得比在异步型半导体存储器中更长。这样就必须大量延长测试时间。
于是，本发明的一项目的是要提供一种同步型半导体存储器，它即使在用仅以低频的外部时钟运行的存储器测试器时也能以比存储器测试器高出很多的频率进行存储器测试，以此缩短测试时间。
按照本发明，一种同步型半导体存储器包括有：
一第一脉冲产生电路，它对一外部时钟输入自第一电平向第二电平的移动作出响应产生一第一脉冲；以及
一第二脉冲产生电路，它对外部时钟输入以外的第二信号输入的电平移动作出响应产生一第二脉冲；
对第一脉冲和第二脉冲两者作出响应，它在其中产生一内部同步信号。
按照本发明的另一方式，一种同步型半导体存储器包括有：
一脉冲产生电路，它对一外部时钟输入自第一电平向第二电平的电平移动作出响应能使一脉冲产生并且对外部时钟输入以外的一第二信号输入的电平移动作出响应也能使此脉冲产生；
对此脉冲作出响应，它在其中产生一内部同步信号。
按照本发明的另一方式，一种同步型半导体存储器包括有：
一第一脉冲产生电路，它对一外部时钟输入自第一电平向第二电平的电平移动作出响应产生一第一脉冲；以及
一第二脉冲产生电路，它对制造中未经焊接的一焊点的电位移动作出响应产生一第二脉冲；
对第一脉冲和第二脉冲两者作出响应，它在其中产生一内部同步信号。
按照本发明的另一方式，一种同步型半导体存储器包括有：
一第一脉冲产生电路，它对一外部时钟输入自第一电平向第二电平的电平移动作出响应产生一第一脉冲；
第一和第二输入缓冲器，它接收外部时钟输出以外的一第二信号输入，以及
一第二脉冲产生电路，它对第一输入缓冲器的输出的电平移动作出响应产生一第二脉冲；
对第一脉冲和第二脉冲作出响应，能使它在其中有一内部同步信号，
当对第二脉冲信号作出响应建立内部同步信号时，第二输入缓冲器被控制成不受起动，以及
当内部同步信号不是对第二脉冲作出响应建立时，第一输入缓冲器被控制成不受起动。
下面将结合附图对本发明进行更具体的说明，其中：
图1为表示一种常规的同步型半导体存储器的方框图；
图2为表示外部时钟CLK和内部同步信号ICLK之间关系的运行波形图；
图3为表示一例使用图1中常规的同步型半导体存储器的运行波形图；
图4为表示一例使用常规的异步型半导体存储器的运行波形图；
图5为表示本发明第一优选实施例中一同步型半导体存储器的方框图；
图6为表示第一实施例中的同步型半导体存储器的运行的波形图；
图7为表示一例使用第一实施例中的同步型半导体存储器的运行波形图；
图8为表示本发明第二优选实施例中一同步型半导体存储器的方框图；
图9为表示本发明第三优选实施例中一同步型半导体存储器的方框图；
图10为表示本发明第四优选实施例中一同步型半导体存储器的方框图；以及
图11为表示另一例使用第一至第四实施例中的同步型半导体存储器的运行波形图。
下面将对最佳实施例中的一种同步型半导体存储器进行说明。此最佳实施例中的同步型半导体存储器包括一第一脉冲产生电路(图5中的“8”)，它对一外部时钟输入自第一电平向第二电平的改变作出响应产生一第一脉冲；一第二脉冲产生电路(图5中的“9”)，它对外部时钟输入以外的一第二信号输入的电平改变作出响应产生一第二脉冲。由此，在测试中，对外部时钟输入或第二信号自第一电平向第二电平的电平改变作出响应，即对第一和第二脉冲两者作出响应就能产生一内部同步信号的改变。
在图5中将对第一优选实施例中的一同步型半导体存储器进行说明。
参阅图5，第一优选实施例中的同步型半导体存储器包括一输入一外部时钟CLK的输入接收器1，一输入-/CS信号的输入接收器2，一输入-/RAS信号的输入接收器3，一输入-/CAS信号的输入接收器4，一输入-/WE信号的输入接收器5，一输入一地址信号ADD的输入接收器6，一输入一数据输入信号的输入接收器7，输入来自输入接收器1的输出的脉冲产生电路8，输入来自输入接收器2的输出的脉冲产生电路9，输入来自脉冲产生电路8和9的输出并输出一内部同步信号ICLK的一NAND门NA4，输入来自输入接收器2、3、4、5和6的输出以及内部同步信号ICLK并输出多个译码的控制信号12和一测试模式起动信号TEST的一指令译码器10，输入测试模式起动信号TEST和来自输入接收器2的输出并输出一信号ICSB的一OR电路OR，以及输入内部同步信号ICLK、控制信号12和来自输入接收器6与7的输出并向数据输出端输出数据的一内部电路11。
脉冲产生电路8，比如包括一接收向脉冲产生电路8的输入的倒向器I1，一输入倒相器I1的输出的倒向器I2，一输入倒向器I2的输出的倒向器I3，以及输入向脉冲产生电路8的输入和倒向器I3的输出的一NAND门NA1。
脉冲产生电路9，譬如包括一接收向脉冲产生电路9的输入的倒相器I4，一输入来自倒相器I4的输出和测试模式起动信号TEST的NAND门NA2，一输入来自NAND门NA2的输出的倒相器I5，以及输入向脉冲产生电路9的输入和来自倒相器I5的输出的一NAND门NA3。
图6绘示第一实施例中同步型半导体存储器运行中的运行波形。下面将参照图5和图6对第一实施例中同步型半导体存储器的运行进行说明。
当外部时钟CLK从低电平移向高电平且输入接收器1的输出也随后移向高电平时，由于此时倒相器I3的输出高，NAND门NA1的输出变低。另一方面，当测试模式起动信号TEST为低电平时，NAND门NA3的输出高。因而，对NAND门NA1的输出低移作出响应，内部同步信号ICLK、NAND门NA4的输出变高。
随着输入外部时钟CLK的输入接收器1的输出移向高电平，经一定时间之后，倒相器I3的输出变低。由此NAND门NA1的输出变高，而内部同步信号ICLK、NAND门NA4的输出变低。
因此，当测试模式起动信号TEST为低电平，即测试模式来起动时，象常规技术那样，通过外部时钟CLK自低电平移向高电平产生内部同步信号ICLK。
接着，当一外部时钟CLK自低电平移向高电平时，全部/CS、/RAS、/CAS和/WE均置于低电平，而且同时向地址信号ADD提供一测试模式的键入地址。由此，测试模式起动信号TEST，指令译码器10的输出就变高。
随着测试模式起动信号TEST移向高电平，当/CS信号自低电平移向高电平而且输入接收器2输出也自低电平移向高电平时，由于倒相器I5的输出高，NAND门NA3的输出变低。由此，当NAND门NA1的输出高时，内部同步信号ICLK，NAND门NA4的输出变高。随着输入接收器2的输出移向高电平，经过一定时间后，倒相器I5的输出变低。由此，NAND门NA3的输出变高，而内部同步信号ICLK、NAND门NA4的输出则变低。
也就是，通过使外部时钟CLK和/CS信号中的任一个自低电平移向高电平均可产生内部同步信号ICLK。
同时，随着测试模式起动信号TEST移向高电平，作为内部/CS信号的信号ICSB被固定在低电平(OR门OR输入测试模式起动信号TEST和来自输入接收器2的输出并输出一图5中的信号ICSB实现图6中所示的逻辑)。/CS是当使用几个同步型半导体存储器时用以选择一个同步型半导体存储器进行存取的输入信号。因而，当只测试一个同步型半导体存储器时，它就不必要了。这样，在键入测试模式之后，将向指令译码器10的一/CS逻辑输入固定为低电平是没有问题的。
在图7中将对使用第一实施例中的同步型半导体存储器的一例进行说明。参阅图7，在键入测试模式之后，在时间C1当外部时钟CLK自低电平移向高电平时，输入一将/RAS、/CAS和/WE分别置于低、高和高电平的起动指令。与此同时，提供作为行地址信号ADD的一行地址(ROW)。经过一定时间之后，在时间C2当/CS信号自低电平移向高电平时，输入一将/RAS、/CAS和/WE分别置于高、低和高电平的读出指令。与此同时，提供作为地址信号ADD的一列地址(COL)。然后，将输入的行地址和列地址的数据输出到数据输出端。此外，在经过一定时间之后，在时间C3当外部时钟CLK自低电平移向高电平时，输入一将/RAS、/CAS和/WE分别置于低、高和低电平的预充电指令。由此，内部电路置于备用状态，使其能进行下次存取。
与图3中常规同步型半导体存储器的示例相比，所提供的从时间C1直至向数据输出端输出数据DOUT的时间(t1)、从时间C1直至输入预充电指令的时间(t2)以及还有从时间C1直至在预充电之后再度输入起动指令的时间(t3)均是彼此相等的。至于外部信号的运行频率，第一实施例中同步型半导体存储器只有运行在最大为(3/2t3)Hz的频率的外部信号，而图3中常规的同步型半导体存储器则有运行在最大为(3/t3)Hz的频率的外部时钟CLK。其结果是，频率被降至1/2。
在图8中将对第二优选实施例中的一同步型半导体存储器进行说明。
参阅图8，第二实施例的同步型半导体存储器包括一输入一外部时钟CLK的输入接收器1、一输入-/CS信号的输入接收器2、输入来自输入接收器1和2的输出以及测试模式起动信号TEST的一脉冲产生电路13、以及输入来自脉冲产生电路13的输出并输出一内部同步信号ICLK的一倒相器I8。
还有，脉冲产生电路13包括在输入接收器2的输出和测试模式起动信号TEST之间的AND逻辑与输入接收器1的输出之间作NOR逻辑的一NOR门G1、输入来自NOR门G1的输出的一倒相器I6、输入来自倒相器I6的输出的一倒相器I7、以及在一OR逻辑和倒相器I7之间作NAND逻辑的一NAND门G2，其中的OR逻辑是在输入接收器2和测试模式起动信号TEST之间的AND逻辑与输入接收器1的输出之间进行。
第二实施例中的同步型半导体存储器的运行与第一实施例中的相同。然而，输入接收器1和2的输出在更早阶段就进行了它们的逻辑运行。因而，可将倒相器作为带大负载的内部同步信号ICLK的输出缓冲器使用。在一般情况下，要求用大容量晶体管的缓冲器驱动带大负载的信号。这样，与用四个晶体管的NAND门作缓冲器相比，只用两个晶体管的倒相器作缓冲器能够压缩电路面积。
在图9中将对第三优选实施例中的同步型半导体存储器进行说明。
参阅图9，第三实施例中的同步型半导体存储器包括一输入一外部时钟CLK的输入接收器1、一与无连接焊接点NC相连的输入接收器14、输入来自输入接收器1的输出的一脉冲产生电路8、输入来自输入接收器14的输出的一脉冲产生电路15、输入脉冲产生电路8和15的输出并输出一内部同步信号ICLK的一NAND门NA6以及有足够大的数值插在输入接收器14和地之间的电阻元件R。
还有，脉冲产生电路8比如包括一接收向脉冲产生电路8的一输入的倒相器I1、一输入来自倒相器I1的输出的倒相器I2、一输入来自倒相器I2的输出的倒相器I3、以及输入向脉冲产生电路8的一输入和来自倒相器I3的输出的一NAND门NA1。
脉冲产生电路15譬如包括一接收向脉冲产生电路15的一输入的倒相器I9、一输入来自倒相器I9的输出的倒相器I10、一输入来自倒相器I10的输出的倒相器I11、以及输入向脉冲产生电路15的一输入和来自倒相器I11的输出的一NAND门NA5。
在晶片测试中，也有一探针立在制造中未经焊接的无连接的焊点NC上。由此，随着外部时钟CLK或无连接的焊点NC中的任一个的输入从低电平移向高电平，能够产生一内部信号ICLK。
在第一和第二实施例中，使用了/CS信号的电平移动。与此相反，在第三实施例中，使用了制造中未经焊接的无连接的焊点。因而在提供带有原功能的/CS信号的同时，能够进行高频测试。
同时，随着在输入接收器14和地之间插入数值足够大的电阻元件R，当未向无连接的焊接点提供外电位时，输入接收器14的输入变为地电平。电阻元件R可用每单位面积有高值电阻的薄层、性能很低的晶体管等等设置。
在图10中将对第四优选实施例中一同步型半导体存储器进行说明。
参阅图10，第四实施例的同步型半导体存储器包括一输入一外部时钟CLK的输入接收器1，输入一/CS信号和一测试模式起动信号TEST的一输入接收器2A，输入一/CS信号的一输入接收器2B，输入一/RAS信号的一输入接收器3，输入一/CAS信号的一输入接收器4，输入一/WE信号的一输入接收器5，输入一地址信号ADD的一输入接收器6，输入来自输入接收器1的输出的一脉冲产生电路8，输入来自输入接收器2A的输出的脉冲产生电路16，输入来自脉冲产生电路8和16的输出并输出一外部同步信号ICLK的一NAND门NA8，以及输入来自输入接收器2B，3、4、5和6的输出以及内部同步信号ICLK并输出多个要解译的控制信号和一测试模式起动信号TEST的一指令译码器10。
脉冲产生电路8譬如包括一接收向脉冲产生电路8的一输入的倒相器I1、输入来自倒相器I1的输出的倒相器I2、输入来自倒相器I2的输出的倒相器I3、以及输入向脉冲产生电路8的一输入以及来自倒相器I3的输出的一NAND门NA1。
脉冲产生电路16譬如包括一接收向脉冲产生电路16的一输入的倒相器I12、输入来自倒相器I12的输出的一倒相器I13、输入来自倒相器I13的输出的一倒相器I14、以及输入向脉冲产生电路16的一输入以及来自倒相器I14的输出的一NAND门NA7。
当起动测试模式时，测试模式起动信号TEST变为高电平，而后输入接收器2A被起动。由此，向脉冲产生电路16提供一/CS信号的输入。
另一方面，当未起动测试模式时，测试模式起动信号TEST为低电平，而输入接收器2A也未被起动。因而，切断了输入接收器中的电流通道并使它的输出固定在低电平。
在一般情况下，从外部时钟CLK自低电平移向高电平直至输出数据的一段存取时间是同步型半导体存储器的一项重要参数。也就是说，需要快速产生一内部同步信号ICLK。因而，需要对位于产生内部同步信号ICLK的通道上的输入接收器快速作出响应。由于这一原因，必须增大晶体管的尺寸，以提高耗用电流。
在第一和第二实施例中，由于用于/CS信号的输入接收器2需快速运行，就必须增加耗用电流。在第四实施例中，输入接收器2A按测试模式运行有增大的耗用电流以致能快速运行，但在常态用户模式中，输入接收器2A不起动，而是以降低耗用电流的输入接收器2B运行。因而，就能降低在第四实施例中同步型半导体存储器的全部耗用电流。
在图11中将对本发明同步型半导体存储器的另一例使用进行说明。参阅图11，在键入测试模式后，在时间C1当外部时钟CLK自低电平移向高电平时，输入一将/RAS、/CAS和/WE分别置于低、高和高电平的起动指令。与此同时，提供作为地址信号ADD的一行地址(ROW)。经过一定时间之后，在时间C2当/CS信号自低电平移向高电平时，输入一将/RAS、/CAS和/WE分别置于高、低和低电平的读出指令。与此同时，提供作为地址信号ADD的一列地址(COL)。还有，通过向数据输入端提供一写入数据DIN，将写入数据DIN写入行地址和列地址的输入。此外，在经过一定时间之后，在时间C3当外部时钟CLK自低电平移向高电平时，输入一将/RAS、/CAS和/WE分别置于低、高和低电平的预充电指令。由此，内部电路置于备用状态，使其能进行下一次存取。
这里，从输入写入指令的时间C2直至输入预充电指令的时间C3的一段时间t4，通常称为“写入恢复时间”，它是同步型半导体存储器的一项重要参数。
时间t4的目标性能不能用常规的低频存储器测试器测试，这是由于一般它与同步型半导体存储器的最小CLK周期时间相等。在本发明中，通过使用不同的输入信号移动时间，能够很容易缩短时间t4。因而，即使在如晶片测试工艺之类的使用低频存储器测试器的工艺中，也能进行参数测量。
尽管本发明是用上述实施例的情况进行说明的，但以类似的方式通过采用外部时钟CLK和一DQM信号的电平移动可产生一内部同步信号ICLK。
DQM信号是为某些同步型半导体存储器经常设置并为短暂掩蔽(不适用)数据输出或数据输入的一函数。
此外，通过由/CS、QM输入以及外部时钟CLK中的任一个产生一内部同步信号ICLK，就能在三倍于存储器测试器的频率下进行存储器测试。
尽管为了完整清楚地公开本发明，已用专门的实施例作出了说明，但所附的权利要求并不受此限制而是要解释成体现那些明显属于前述基本讲授范围之内的为专业技术人员所能作出的所有修改和取代设计。
Claims (4)
1、一种同步型半导体存储器，其特征在于，它包括：
一第一脉冲产生电路，它对一外部时钟输入自第一电平移向第二电平的电平移动作出响应产生一第一脉冲；以及
一第二脉冲产生电路，它对所述外部时钟输入以外的一第二信号输入的电平移动作出响应产生一第二脉冲；
对所述第一脉冲和所述第二脉冲两者作出响应在其中产生一内部同步信号。
2、一种同步型半导体存储器，其特征在于，它包括：
一脉冲产生电路，它能对一外部时钟输入自第一电平移向第二电平的电平移动作出响应产生一脉冲并且还能对所述外部时钟输入以外的一第二信号输入的电平移动作出响应产生所述的脉冲；
对所述的脉冲作出响应在其中产生一内部同步信号。
3、一种同步型半导体存储器，其特征在于，它包括：
一第一脉冲产生电路，它对一外部时钟输入自第一电平移向第二电平的电平移动作出响应产生一第一脉冲；以及
一第二脉冲产生电路，它对在制造中未经受过一次焊接的焊点的电平移动作出响应产生一第二脉冲；
对所述第一脉冲和所述第二脉冲两者作出响应在其中产生一内部同步信号。
4、一种同步型半导体存储器，其特征在于，它包括：
一第一脉冲产生电路，它对一外部时钟输入白第一电平移向第二电平的电平移动作出响应产生一第一脉冲；
第一和第二输入缓冲器，它接收所述外部时钟输入以外的一第二信号输入，以及
一第二脉冲产生电路，它对所述第一输入缓冲器的一输出的电平移动作出响应产生一第二脉冲；
对所述第一脉冲和所述第二脉冲作出响应使在其中能有一内部同步信号；
当对所述第二脉冲作出响应设置所述内部同步信号时，所述第二输入缓冲器被控制成不起动，以及
当不是对所述第二脉冲作出响应设置所述内部同步信号时，所述第一输入缓冲器被控制成不起动。
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