CN1577632A

CN1577632A - 半导体集成电路装置

Info

Publication number: CN1577632A
Application number: CNA2004100698236A
Authority: CN
Inventors: 贞方博之; 野村浩一郎; 坂元正二
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-07-10
Filing date: 2004-07-09
Publication date: 2005-02-09
Anticipated expiration: 2024-07-09
Also published as: JP2005031018A; US7174489B2; JP3788983B2; CN100440382C; US20050007172A1

Abstract

以往，当利用存储器BIST电路进行烧入测试时，必须从外部对存储器BIST电路的复位动作进行控制。本发明中，在存储器宏的烧入测试时利用存储器BIST电路，BIST复位控制电路检测从存储器BIST电路来的存储器BIST测试结束信号，并自动地进行存储器BIST电路的复位。因此，可以利用存储器BIST电路对存储器宏进行反复连续的测试，可以实施存储器BIST电路的烧入测试。

Description

半导体集成电路装置

技术领域

本发明涉及能够使用存储器自测试电路进行存储器的烧入检查的半导体集成电路装置。

背景技术

以往，为了在系统LSI内置的存储器烧入测试中实现与逻辑电路同时进行烧入测试和与烧入夹具中可控端子数受限制的情况配合等，而减少存储器的控制端子数。

例如，如特开平11-260096号公报(文献1)所公开的那样，使用作为外部时钟的分频器的地址发生电路的分频输出信号生成存储器检查所必要的检查数据、地址和存储器控制信号，将检查结果的通过/通不过信号作为通过/通不过判定标志信号输出，由此可以使输入和输出配合，使用2个引脚对存储器宏进行检查，在烧入检查时对存储器部和逻辑电路部同时进行检查。

但是，在上述文献1公开的烧入测试电路中，作为测试电路，存储器内部必须有必要的检查数据、地址和存储器控制信号的生成电路及检查结果的通过/通不过信号判定电路，所以，存在因增加了和存储器的实际动作无直接关系的测试电路而使存储器部的面积增大的技术问题。

另一方面，近年来，伴随存储器部的高速化和1个芯片内存储器宏搭载数量的增加，提高了对实现全速(at-speed)检查和减少外部端子数等的要求。因此，为了满足上述要求，装有对芯片内的存储器进行自测试的功能电路(存储器BIST＜Built In Self Test：内部自测试＞电路)的系统LSI增加了。

通常，作为存储器BIST电路的动作，利用某一特定的检查模式进行存储器部的检查，并在检查结束后通过输出检查结果的通过/通不过信号进行存储器好坏的判定。

作为在烧入测试中使用该存储器BIST电路的课题，可以举出烧入期间中的存储器部的检查模式。在烧入测试期间中必须对存储器部连续执行检查模式程序。但是，因存储器BIST电路在检查结束后停止了对存储器部的检查，故在开始再次检查时必须进行存储器BIST电路的复位。即在烧入测试中，存在每当存储器BIST测试结束时要从外部控制其复位动作和增加复位控制用外部端子的技术课题。

发明内容

本发明的目的在于提供一种半导体集成电路装置，可以利用存储器BIST电路实现烧入测试，而不需要来自外部的复位动作控制，由此，可以减少存储器(存储器宏)内部的烧入测试用电路，缩小芯片面积。

第1发明的半导体集成电路装置具有存储器部、测试存储器部的存储器自测试电路和对存储器自测试电路进行复位的复位电路，存储器自测试电路包括：产生存储器部的地址的地址发生电路；生成向存储器部写入的数据模型的数据模型生成电路；产生用来与地址发生电路产生的地址对应控制数据模型向存储器部的写入动作和从存储器部读出数据的动作的存储器控制信号的控制信号发生电路；判定存储器部是否合格的良否判定电路，对由数据模型生成电路生成的向存储器部写入的数据模型对应的期望值数据与在向存储器部写入数据模型后从存储器部读出的输出数据进行比较，若一致则判定是合格品，若不一致则判定为次品；判定存储器测试是否结束的测试结束判定电路，复位电路响应测试结束判定电路的存储器测试的结束判定，对存储器自测试电路进行复位。

按照该结构，在烧入测试时，复位电路在存储器自测试电路开始存储器部的测试之后，响应测试结束判定电路的存储器测试结束判定，使存储器自测试电路复位，因此，当存储器自测试电路再次开始存储器的检查时，可以不需要来自外部的复位控制，就能连续执行存储器部的检查。即，通过使存储器自测试电路开始动作一次，就可以在一定时间内连续进行检查，而不需要从外部控制。这样，由于可以利用存储器自测试电路实现烧入测试，而不需要来自外部的复位控制，所以，能够减少存储器内部的烧入测试电路，缩小芯片面积。

第2发明的半导体集成电路装置是，在第1发明的半导体集成电路装置中，复位电路输入外部控制信号，当外部控制信号是第1电平时，使对存储器自测试电路的复位动作有效，当外部控制信号是第2电平时，使复位动作无效。

按照该结构，除了第1发明的效果之外，在烧入测试的存储器部的连续检查的执行中，使外部控制信号为第2电平，任意期间存储器自测试电路的复位动作都无效，由此，通过返回存储器部的检查执行和判定存储器好坏的通常的存储器自测试电路的动作，可以在烧入测试时进行存储器部好坏的判定。接着，再次使外部控制信号为第1电平，使存储器自测试电路的复位动作有效，由此，可以返回到存储器部的连续检查动作，所以，可以在每个任意期间监视存储器部的好坏判定。

第3发明的半导体集成电路装置是，在第1发明的半导体集成电路装置中，有多个存储器部，多个存储器部分别由存储器选择信号来选择并进行动作，存储器选择信号与存储器自测试电路内的地址发生电路所产生的任意地址对应生成。

按照该结构，除了第1发明的效果之外，在装有多个存储器部的系统LSI中，通过将存储器选择信号分配给例如将存储器自测试电路内的地址发生电路的某一个存储器地址译码后的信号，可以使各存储器部共用一个地址发生电路。因此，不必对每一个存储器部都预备存储器自测试电路内的地址发生电路，可以对芯片面积的缩小做出贡献。

第4发明的半导体集成电路装置是，在第3发明的半导体集成电路装置中，各存储器部共用与存储器自测试电路的良否判定电路电连接的存储器部的输出数据线。

按照该结构，除了第3发明的效果之外，在装有多个存储器部的系统LSI中，因各存储器部共用与存储器自测试电路的良否判定电路连接的存储器部的输出数据线(输出数据总线)，故存储器自测试电路内的良否判定电路可以共用。因此，不必对每一个存储器部都预备良否判定电路，可以对芯片面积的缩小做出贡献。

第5发明的半导体集成电路装置是，在第3发明的半导体集成电路装置中，多个存储器部由1个以上的输入输出数据位宽度是最小的n位宽度(n是正整数)的第1存储器部和1个以上的比n位宽度大的第2存储器部构成，存储器自测试电路的数据模型生成电路的数据模型输出部的位宽度和从良否判定电路的存储器部读出的输出数据的输入部的位宽度是n位宽度，设有数据宽度扩张电路和数据宽度缩小电路，该数据宽度扩张电路将从数据模型生成电路输出的n位宽度数据变换成第2存储器部的输入输出数据位宽度的数据再向第2存储器部输出，该数据宽度缩小电路将从第2存储器部输出的数据变换成良否判定电路的输入部的n位宽度数据再向良否判定电路输出。

按照该结构，除了第3发明的效果之外，通过设置数据宽度扩张电路和数据宽度缩小电路，当各存储器部的输入输出数据位宽度不同时，使存储器自测试电路的数据模型生成电路的输出部和良否判定电路的输入部的位宽度符合最小数据位宽度数n，在存储器自测试电路和输入输出数据位宽度比n位宽度大的存储器部之间调整数据宽度，可以使多个存储器部共用存储器自测试电路的数据模型生成电路和良否判定电路。因此，不必对每一个存储器部都预备数据模型生成电路和良否判定电路，可以对芯片面积的缩小做出贡献。

第6发明的半导体集成电路装置是，在第1发明的半导体集成电路装置中，具有多个由对应的存储器部、存储器自测试电路和复位电路构成的模块，设置所有存储器测试结束检测电路，当所有的存储器自测试电路的测试结束判定电路进行了存储器测试结束判定时，发出检测信号，各复位电路响应所有存储器测试结束检测电路的检测信号，使对应的存储器自测试电路复位。

按照该结构，除了第1发明的效果之外，在装有多个存储器部的系统LSI中，在所有的存储器自测试电路的测试结束之前不执行各存储器自测试电路的复位。因此，向存储器单元加的动态应力在各存储器部之间相同，所以，即使存储器单元的应力劣化在制造工序中占支配地位，也不必与存储器容量对应改变烧入施加时间，可以实施烧入测试。

第7发明的半导体集成电路装置是，在第1发明的半导体集成电路装置中，具有多个由对应的存储器部、存储器自测试电路和复位电路构成的模块，设置所有存储器测试结束检测电路，当所有的存储器自测试电路的测试结束判定电路进行了存储器测试结束判定时，发出检测信号，同时，设置切换电路，向每一个模块输入该模块的存储器自测试电路的测试结束判定电路发出的存储器测试结束判定信号和所有存储器测试结束检测电路的检测信号，并与外部控制信号对应切换其中的任何一方的信号并输出，各复位电路响应从切换电路输出的测试结束判定电路的存储器测试的结束判定信号或所有存储器测试结束检测电路的检测信号，使对应的存储器自测试电路复位。

按照该结构，除了第1发明的效果之外，在装有多个存储器宏的系统LSI中，对于各存储器自测试电路的复位动作方式，可以利用外部控制信号选择2个动作，即，等待所有的存储器自测试电路的测试结束再复位的动作，或者与其他的存储器自测试电路的测试结束无关，由各存储器自测试电路的测试结束来复位的动作，可以与应力劣化的主因对应切换烧入动作方式。例如，当存储器单元的应力劣化在制造工序中占支配地位时，因对存储器单元的应力在各存储器部之间相同，所以，选择等待所有的存储器自测试电路的测试结束再复位的动作，当逻辑部的晶体管劣化是主因时，因必须使各存储器部连续动作，故可以选择由各存储器自测试电路的测试结束信号来复位的动作。

若像以上那样按照本发明，就可以利用存储器自测试电路实现烧入测试，而不需要来自外部的复位动作控制，由此，可以减少存储器内部的烧入测试用电路，缩小芯片面积。

附图说明

图1是表示本发明第1实施例的半导体集成电路装置的结构例的方框图。

图2是本发明第1实施例的BIST复位控制电路的结构图。

图3是本发明第1实施例的BIST测试的时序图。

图4是表示本发明第2实施例的半导体集成电路装置的结构例的方框图。

图5是表示本发明第3实施例的半导体集成电路装置的结构例的方框图。

图6是表示本发明第3实施例的数据压缩电路中的数据压缩逻辑的例子的图。

图7是表示本发明第3实施例的信号连接模块的布线连接例的图。

图8是表示本发明第4实施例的半导体集成电路装置的结构例的方框图。

具体实施方式

参照附图说明本发明的实施例

(第1实施例)

在图1中，1是存储器宏，2是存储器BIST电路，3是存储器BIST电路2中内置的存储器地址发生电路，4是存储器BIST电路2中内置的存储器控制信号发生电路，5是存储器BIST电路2中内置的产生并输出向存储器宏1写入的数据模型同时输出与该数据模型对应的期望值数据的数据模型发生电路，6是存储器BIST电路2中内置的根据从数据模型发生电路5输出的期望值数据和存储器输出数据信号(DOUT)25的数据比较判定存储器宏1是否合格的存储器良否判定电路。

12是选择烧入测试方式的烧入方式允许信号(BI_MODE)，17是外部输入的BIST复位信号(BIST_RST)，7是BIST复位控制电路，11是由BIST复位控制电路7生成的内部BIST复位信号(INTBIST_RST)。BIST复位控制电路7在BI_MODE信号12设定为禁止时，利用BIST_RST信号17生成BIST复位信号11，此外在BI_MODE信号12设定为允许时，利用上述BIST_RST信号17进行控制，与BIST_DONE信号10对应，自动生成BIST复位信号11。

8是使存储器BIST电路2为有效或无效状态的BIST允许信号(BIST_EN)，9是来自良否判定电路6的存储器良否判定信号(BIST_GO)，10是表示存储器BIST测试结束的存储器BIST测试结束信号(BIST_DONE)，13是时钟信号(CLK)，14是外部输入地址信号(EXT_ADR)，15是外部输入控制信号(EXT_CMD)，16是外部输入存储器数据信号(EXT_DIN)，18是存储器BIST电路2产生的存储器地址信号(BIST_ADR)，19是存储器BIST电路2产生的存储器控制信号(BIST_CMD)，20是存储器BIST电路2产生的存储器数据信号(BIST_DIN)，22是从选择器26向存储器宏1输入的地址信号(MEM_ADR)，23是从选择器26向存储器宏1输入的存储器控制信号(MEM_CMD)，24是从选择器26向存储器宏1输入的存储器输入数据信号(MEM_DIN)，25是存储器输出数据信号(DOUT)，27是烧入测试结果监视选择信号(BI_RESULT)。

选择器26在BIST使能信号(BIST_EN)8为禁止时，从EXT_ADR信号14和BIST_ADR信号18中选择EXT_ADR信号14作为MEM_ADR信号22输出，从EXT_CMD信号15和BIST_CMD信号19中选择EXT_CMD信号15作为MEM_CMD信号23输出，从EXT_DIN信号16和BIST_DIN信号20中选择EXT_DIN信号16作为MEM_DIN信号24输出。相反，在BIST_EN信号8为允许时，选择BIST_ADR信号18作为MEM_ADR信号22输出，选择BIST_CMD信号19作为MEM_CMD信号23输出，选择BIST_DIN信号20作为MEM_DIN信号24输出。

下面，说明像上述那样结构的半导体集成电路装置及其动作。

在通常的存储器宏控制动作的情况下，首先，将BIST_EN信号8设定为禁止，使存储器BIST电路2为无效状态。此外，利用选择器26分别选择EXT_ADR信号14、EXT_CMD信号15和EXT_DIN信号16，作为存储器宏1的控制信号，使外部输入信号成为有效。在上述电路结构的情况下，因存储器BIST电路2为无效状态，故对BI_MODE信号12，不必特别去关心。

其次，在通常的BIST测试的情况下，将BIST_EN信号8设定为允许，将BI_MODE信号12设定为禁止。在上述设定的情况下，利用选择器26分别选择BIST_ADR信号18、BIST_CMD信号19和BIST_DIN信号20，作为存储器宏1的控制信号，使BIST电路生成信号成为有效。此外，BIST复位控制电路7将外部复位信号的BIST_RST信号17直接作为INTBIST_RST信号11进行信号传送。

在由存储器BIST电路2烧入测试的情况下，将BIST_EN信号8设定为允许，将BI_MODE信号12设定为允许。在上述设定的情况下，对存储器宏1利用选择器26分别选择BIST电路生成信号的BIST_ADR信号18、BIST_CMD信号19和BIST_DIN信号20，作为存储器宏1的控制信号，使BIST电路生成信号成为有效。此外，BIST复位控制电路7检测表示BIST测试结束的BIST_DONE信号10，对发生INTBIST_RST信号11的BIST电路2自动进行复位。此外，在监视存储器宏1的烧入测试时，通过使BI_RESULT信号27有效，可以解除存储器BIST电路2的环路动作，所以，可以在利用BIST_DONE信号10确认检测结束标志之后，监视BIST_GO信号9并进行良否判定。

再有，在通常的BIST测试和烧入测试的情况下，存储器BIST电路2本身的动作不变，而BIST复位控制电路7的动作变了。在通常的BIST测试中，通过将外部复位信号的BIST_RST信号17直接作为INTBIST_RST信号11输入，使存储器BIST电路2初始化，由此执行测试。这里，测试执行模式预先以程序的形式保存在BIST电路2中，在执行该程序之后，存储器BIST电路2自动产生测试结束信号(BIST_DONE信号10是“H”)。然后，只要不输入BIST复位信号(INTBIST_RST信号11)，存储器BIST电路2就一直保持结束状态。在烧入测试的情况下，BIST复位控制电路7检测存储器BIST电路2自动产生的测试结束信号(BIST_DONE信号10是“H”)，再次无限循环执行进行BIST复位的BIST测试。再有，存储器BIST电路2具有测试结束判定电路(未图示)，如前所述，在执行已预先在内部程序化了的测试模式之后，产生测试结束信号(BIST_DONE信号10是“H”)。

如上所述，在烧入测试方式时，通过使存储器BIST电路2开始动作一次，就可以在一定时间内连续进行检查，而不必从外部控制。

图2是表示BIST复位控制电路7的电路结构的图，17是BIST_RST信号，10是BIST_DONE信号，13是CLK信号，28是D触发器(延迟Flip-Flop)电路，29是输入作为BIST_RST的反相信号的NBIST_RST信号30和烧入方式反相复位信号(NBI_RST信号)31并输出INTBIST_RST信号11的2输入“与”电路。

下面，说明像上述那样结构的BIST复位控制电路7的动作。

在上述电路结构中，利用BI_MODE信号12切换动作方式。首先，当BI_MODE信号12为“L”(低电平)、即烧入方式设定为无效时，因D触发器电路28的输入信号为“L”，故NBI_RST信号31固定在“H”(高电平)。因此，BIST_RST信号17直接作为INTBIST_RST信号11传送，只有外部控制的BIST复位才有效。

当BI_MODE信号12为“H”、即烧入方式设定为有效时，虽然在BIST测试执行中BIST_DONE信号10为“L”，但当接收BIST测试结束、BIST_DONE信号10为“H”时，则向D触发器电路28传送“H”数据，经过4个时钟周期之后，NBI_RST信号31变成“L”。然后接收该信号，INTBIST_RST信号11变成“H”，产生存储器BIST电路2的复位信号。这里，烧入测试结果监视选择信号(BI_RESULT)27为“L”。此外，BIST_RST信号17为“L”，作为其反相信号向“与”电路29输入的NBIST_RST信号30为“H”。

图3是当烧入方式设定为有效时的时序图。T1是BIST测试执行期间，T2是自动BIST复位期间，T3是BIST测试再执行期间。T4是烧入测试结果监视期间。

在BIST测试执行期间T1中，表示BIST测试结束的BIST_DONE信号10为“L”，所以，NBI_RST信号31是“H”，NBIST_RST信号30是“H”(BIST_RST信号17是“L”)，INTBIST_RST信号11是“L”。

在自动BIST复位期间T2中，根据图2所示的电路结构，若接收BIST测试结束，BIST_DONE信号10变成“H”，则在4个时钟周期后，NBI_RST信号31变成“L”。然后接收该信号，INTBIST_RST信号11变成“H”，产生存储器BIST电路2的复位信号。因此，BIST电路2被复位，BIST测试结束信号的BIST_DONE信号10也被复位成“L”。而且，当接收到INTBIST_RST信号11变成“L”时，就解除存储器BIST的复位动作，并再次开始BIST测试动作(BIST测试再执行期间T3)。

在烧入测试结果监视期间T4，通过使BI_RESULT信号27为“H”，即使BIST测试结束标志的BIST_DONE信号10变成“H”，INTBIST_RST信号11也继续维持在“L”，所以，存储器BIST电路2不复位，存储器BIST电路2的循环动作被解除。因此，当BIST测试结束标志的BIST_DONE信号10变成“H”之后，通过监视存储器良否判定信号BIST_GO信号9，就可以进行存储器的良否判定。

如上所述，若按照本实施例，在烧入方式时，在利用存储器BIST电路2开始存储器宏1的检查之后，接收BIST检查结束，产生BIST测试结束标志(BIST_DONE信号10为“H”)，并执行存储器BIST电路2的复位。利用该复位，存储器BIST电路2再开始存储器宏1的检查，所以，不需要外部复位控制，就可以连续执行存储器宏1的检查。即，通过使存储器BIST电路2开始动作一次，就可以不需要外部复位控制，而在一定时间内连续执行存储器宏1的检查。可以利用存储器BIST电路2实现烧入测试。这样，因能够利用存储器BIST电路2实现烧入测试而不需要外部复位控制，故可以减少存储器内部的烧入测试用电路，缩小芯片面积。

此外，在烧入测试中的存储器宏1的连续检查执行中，通过使BI_RESULT信号27为“H”并在任意期间利用BIST复位控制电路7使存储器BIST电路2的复位动作无效，并通过执行存储器宏1的检查且返回存储器良否判定的通常的存储器BIST电路的动作，就可以在烧入测试中进行存储器宏1的良否判定。而且，通过使BI_RESULT信号27为“L”并利用BIST复位控制电路7使存储器BIST电路2的复位动作有效，可以再返回存储器宏1的连续检查动作，所以，在每一个任意期间都可以进行存储器宏1的良否判定的监视。

(第2实施例)

图4是表示本发明第2实施例的半导体集成电路装置的方框图。该半导体集成电路装置由多个存储器宏(图中是4个存储器宏)和1个存储器BIST电路构成。另外在图4中，对于和图1相同的结构要素和信号线添加相同的符号并省略其说明。

在图4中，1A～1D是地址结构和输入输出数据位宽度都相同的存储器宏，37是存储器BIST电路2产生的地址(BIST发生地址)的高2位信号(BIST_ADR[n:n-1](n是自然数))，47是除BIST_ADR[n:n-1]信号37之外的BIST发生地址的信号(BIST_ADR[n-2:0])，是各存储器宏利用BIST_ADR[n-2:0]信号47控制各存储器地址的结构，36是对BIST_ADR[n:n-1]信号37进行译码的译码电路，39A～39D是利用由译码电路36将BIST_ADR[n:n-1]信号37译码后的信号选择存储器宏的存储器宏选择信号(MEM_CS信号)，通过数据总线38可以共用各存储器宏1A～1D的输出数据信号25。

再有，虽然没有在图4中图示，但是具有和图1一样的BIST复位控制电路7。进而，和图1一样，向存储器BIST电路2输入BIST_EN信号8和来自BIST复位控制电路7的INTBIST_RST信号11，从存储器BIST电路2输出BIST_GO信号9和BIST_DONE信号10。作为控制信号，向各选择器26输入相同的BIST_EN信号8，作为被选择的输入，除了来自图示的存储器BIST电路2的3个输出信号之外，还输入与各存储器宏对应的EXT_ADR信号(14)、EXT_CMD信号(15)和EXT_DIN信号(16)的外部输入信号。

下面，说明像上述那样结构的半导体电路装置及其动作。

在通常的存储器控制动作的情况下，和第1实施例一样，使存储器BIST电路2处于无效状态，利用各选择器26分别选择输入存储器宏1A～1D的必要的外部输入信号(未图示)。

在通常的BIST测试和烧入测试的情况下，和第1实施例一样，使存储器BIST电路2处于有效状态，利用各选择器26选择存储器地址发生电路3的输出(47)、存储器控制信号发生电路4的输出和数据模型发生电路5的输出。从存储器地址发生电路3输出的高位地址的BIST_ADR[n:n-1]信号37由译码电路36译码，输出MEM_CS信号39A～39D中的任何一个信号。与该输出的MEM_CS信号39A～39D对应进行存储器宏的选择。这里，例如，当BIST_ADR[n:n-1]＝00b时，由译码电路36输出MEM_CS信号39A(这时，例如，MEM_CS信号39A为“H”，其他的MEM_CS信号39B～39D为“L”)。利用MEM_CS信号39A，存储器宏1A成为选择状态，只有存储器宏1A执行BIST测试。这里，所谓存储器宏1A成为选择状态意味着通过MEM_CS信号39A为“H”，存储器宏1A将命令信号、地址信号视为“有效”，向宏内部传送信号，存储器宏1A可以工作。另一方面，MEM_CS信号为“L”的存储器宏1B～1D，因命令信号、地址信号“无效”，故禁止向存储器宏内部传送信号，宏不工作。关于在通常的BIST测试和烧入测试中对各存储器宏的其他设定(控制)，和第1实施例一样。

若按照本实施例，除了能得到和第1实施例同样的效果之外，当安装地址结构和输入输出数据位宽度都相同的多个存储器宏时，通过安装1个存储器BIST发生电路2，并对该存储器地址发生电路3的输出地址的高位地址分配作为存储器宏选择信号的MEM_CS信号39A～39D，就可以对各存储器宏共用存储器BIST电路2的存储器地址发生电路3。此外，通过数据总线38可以共用各存储器宏的输出数据信号，所以，可以共用存储器BIST电路2的存储器良否判定电路6。进而，对于存储器BIST电路2内的控制信号发生电路4、数据模型发生电路5、未图示的测试结束判定电路也可以共用。因此，不必对每一个存储器宏都预备存储器地址发生电路和存储器良否判定电路等，可以缩小芯片面积。

(第3实施例)

图5是表示本发明第3实施例的半导体集成电路装置的方框图。该半导体集成电路装置由多个存储器宏(图中是2个存储器宏)和1个存储器BIST电路构成。在图5中，对于和图4相同的结构要素和信号线添加相同的符号并省略其说明。

在图5中，1E是输入数据EDIN[m:0]、输出数据EDOUT[m:0]的位宽度都是m+1的存储器宏，1F是输入数据DIN[1:0]、输出数据DOUT[1:0]的位宽度都是1+1的存储器宏(1＜m；1、m是自然数)。再有，存储器宏1E、1F的地址数相同。

40是数据压缩电路，进行作为存储器宏1E的输出数据的EDOUT[m:0]信号的数据压缩，并使其与存储器BIST电路2内的良否判定电路6的输入数据DOUT[1:0]的数据宽度相符合，41是信号连接模块，对信号线进行管理，使存储器BIST电路2内的数据模型发生电路5生成的输出数据DIN[1:0]和作为存储器宏1E的输入数据的EDIN[m:0]的数据宽度相符合，42是数据压缩电路40将数据宽度压缩后的输出数据的DOUT[1:0]信号，43是利用信号连接模块41将数据宽度扩展后的EDIN[m:0]信号。

此外，设存储器BIST电路2的数据模型发生电路5及良否判定电路6的数据宽度为[1:0]。

下面，说明像上述那样结构的半导体电路装置及其动作。再有，在本实施例中，存储器宏1E的输入数据和输出数据的位宽度和存储器BIST电路2的数据模型发生电路5及良否判定电路6的数据宽度不同，为此，除设有数据压缩电路40和信号连接模块41之外，结构和第2实施例一样，下面，主要说明和第2实施例不同的结构部分的动作。

存储器BIST电路2测试时的存储器宏1E和1F的选择如第2实施例所示那样，由存储器BIST电路2的地址发生电路3的高位地址进行。因存储器宏1F的输入输出数据宽度和存储器BIST电路2的数据宽度相同，故不必特别注意存储器宏1F的数据宽度。另一方面，从存储器宏1E输出的数据通过数据压缩电路40与存储器BIST电路2的良否判定电路6处理的数据宽度一致。此外，向存储器宏1E输入的数据在信号连接模块41中，从存储器BIST电路2的数据模型发生电路5的数据宽度[1:0]一致变成数据宽度[m:0]。

图6示出数据压缩电路40中的数据压缩逻辑的例子，这里，举例示出将4位输出数据宽度压缩成2位输出数据宽度时的逻辑表。这里，在存储器的烧入测试中，各输入输出数据值变成全“1”或全“0”。即，作为数据期望值，全“1”或全“0”通过，除此之外的数据期望值通不过。根据该逻辑表，当出来全“1”或全“0”之外的输出时，压缩输出数据DOUT输出“01”或“10”。因此，若在存储器BIST电路2的存储器良否判定电路6中对该压缩输出数据DOUT进行期望值比较，则通不过，在上述检查条件下，通过进行数据压缩，可以提高检查质量。

图7示出一例信号连接模块41的信号连接，这里示出将上述数据宽度[1:0]设定为[15:0]、将数据宽度[m:0]设定为[31:0]的例子。DIN[15:0]是从存储器BIST电路2的数据模型发生电路5来的输出数据信号，EDIN[31:0]是向存储器宏1E输入的数据信号。此外，DIN信号和EDIN信号将EDIN信号的2根信号线短路，使其与DIN信号的1根信号线连接。通过像上述那样进行信号连接，可以实现输出数据位宽度的扩展。

若按照本实施例，即使多个存储器宏的输入输出数据位的宽度不同，通过设置数据压缩电路40和信号连接模块41，也可以得到和第2

实施例同样的效果。

(第4实施例)

图8是表示本发明第4实施例的半导体集成电路装置的方框图。该半导体集成电路装置由多个各存储器的结构不同(地址数、数据位数、存储器种类等)的存储器宏(图中是2个存储器宏1G、1H)和与各存储器宏对应的1个存储器BIST电路2A、2B构成。另外在图8中，对于和图1相同的结构要素和信号线添加相同的符号并省略其说明。

在图8中，44是当存储器BIST电路2A的存储器BIST测试结束信号(BIST_DONE信号)10A和存储器BIST电路2B的BIST_DONE信号10B都是“H”时输出“H”的“与”电路，46是从“与”电路44的输出信号和各存储器BIST电路的BIST_DONE信号10(10A、10B)中选择某一个信号再向BIST复位控制电路7传送的选择器，45是利用选择器46切换烧入动作模式的信号(BI_SEL信号)。

下面，说明像上述那样结构的半导体电路装置及其动作。再有，在本实施例中，关于存储器宏1G和与其对应的选择器26、存储器BIST电路2A和BIST复位控制电路7的部分结构，除了不像图1那样向BIST复位控制电路7输入烧入测试结果监视器选择信号(BI_RESULT)27和代替BIST_DONE信号10(10A)向BIST复位控制电路7输入选择器46的输出之外，也有未图示的信号线等，基本上和图1的结构相同，通过在烧入测试中的存储器宏的连续检查的执行中使BI_RESULT信号27为“H”，可以进行存储器宏的良否判定，除此之外，可以得到和第1实施例相同的效果。存储器宏1H和与其对应的选择器26、存储器BIST电路2B、BIST复位控制电路7的部分的结构及其效果也一样。再有，在本实施例中，BIST复位控制电路7不输入BI_RESULT信号27，而输入选择器46的输出，所以，BIST复位控制电路7可以构成为例如在图2的结构中没有反相电路32和“与”电路33，选择器46的输出信号输入“与”电路34。下面，主要说明和第1实施例不同的作为本实施例的特征的结构部分的动作及其效果。

在存储器BIST电路2A、2B的烧入测试模式(BIST_EN信号8和BI_MODE信号12为“H”)中，当BI_SEL信号45为“H”时，由各选择器46至各BIST复位控制电路7的信号选择作为各BIST_DONE信号10A和10B的逻辑积的“与”电路44的输出信号。

由此，虽然因存储器宏1G、1H的存储器结构不同，故各存储器BIST电路2A、2B的BIST_DONE信号10A和10B的产生时序也不同，但在所有的存储器BIST电路2A、2B的测试结束之前，不执行各存储器宏的BIST电路的复位。

因此，若从加给存储器单元的应力时间的观点来看，因加给存储器单元的动态应力在各存储器宏之间相同，故即使存储器单元的应力劣化在制造工序中占支配地位，也不必与存储器容量对应改变烧入施加时间，可以实现存储器BIST电路的烧入测试。

其次，当BI_SEL信号45为“L”时，各选择器46选择各存储器BIST电路2A、2B的BIST_DONE信号10A和10B。这时，对应的BIST复位控制电路7响应各存储器BIST电路2A、2B的BIST_DONE信号10的发生(“H”)，产生BIST复位信号11，并对各存储器BIST电路2A、2B执行复位。即，各存储器BIST电路2A、2B与各自输出的BIST_DONE信号10A、10B对应，一个一个复位，不依赖其他的存储器BIST电路的BIST_DONE信号。

因此，可以实现当在烧入测试中逻辑部的晶体管劣化是主要原因时各存储器宏能连续动作的烧入电路。

再有，也可以构成为：不设置各选择器46，不输入BI_SEL信号45，并代替选择器46的输出，而直接向各BIST复位控制电路7输入“与”电路44的输出信号。

Claims

1.一种半导体集成电路装置，其特征在于，具有：

存储器部；

测试上述存储器部的存储器自测试电路；以及

对上述存储器自测试电路进行复位的复位电路，

上述存储器自测试电路包括：

产生上述存储器部的地址的地址发生电路；生成向上述存储器部写入的数据模型的数据模型生成电路；产生用来与上述地址发生电路产生的地址对应并控制上述数据模型向上述存储器部的写入动作和从上述存储器部读出数据的读出动作的存储器控制信号的控制信号发生电路；判定上述存储器部是否合格的良否判定电路，其对由上述数据模型生成电路生成的向上述存储器部写入的数据模型对应的期望值数据与在向上述存储器部写入上述数据模型后从上述存储器部读出的输出数据进行比较，若一致则判定是合格品，若不一致则判定为次品；以及判定存储器测试是否结束的测试结束判定电路，

上述复位电路响应上述测试结束判定电路的存储器测试的结束判定，对上述存储器自测试电路进行复位。

2.如权利要求1所述的半导体集成电路装置，其特征在于：

上述复位电路输入外部控制信号，当上述外部控制信号是第1电平时，使对上述存储器自测试电路的复位动作有效，当上述外部控制信号是第2电平时，使上述复位动作无效。

3.如权利要求1所述的半导体集成电路装置，其特征在于：

构成为具有多个上述存储器部，上述多个存储器部分别由存储器选择信号来选择并进行动作，

上述存储器选择信号与上述存储器自测试电路内的上述地址发生电路产生的任意地址对应生成。

4.如权利要求3所述的半导体集成电路装置，其特征在于：

各上述存储器部共用与上述存储器自测试电路的上述良否判定电路电连接的上述存储器部的输出数据线。

5.如权利要求3所述的半导体集成电路装置，其特征在于：

上述多个存储器部由1个以上的输入输出数据位宽度是最小的n位宽度的第1存储器部和1个以上的比n位宽度大的第2存储器部构成，其中n是正整数，

上述存储器自测试电路的上述数据模型生成电路的数据模型输出部的位宽度以及从上述良否判定电路的上述存储器部读出的输出数据的输入部的位宽度是n位宽度，

设有数据宽度扩张电路和数据宽度缩小电路，

该数据宽度扩张电路将从上述数据模型生成电路输出的n位宽度数据变换成上述第2存储器部的输入输出数据位宽度的数据，再向上述第2存储器部输出，

该数据宽度缩小电路将从上述第2存储器部输出的数据变换成上述良否判定电路的输入部的n位宽度数据，再向上述良否判定电路输出。

6.如权利要求1所述的半导体集成电路装置，其特征在于：

具有多个由对应的上述存储器部、上述存储器自测试电路和上述复位电路构成的模块，

设置所有存储器测试结束检测电路，当所有的上述存储器自测试电路的测试结束判定电路进行了存储器测试结束判定时，发出检测信号，

各上述复位电路响应上述所有存储器测试结束检测电路的检测信号，使对应的上述存储器自测试电路复位。

7.如权利要求1所述的半导体集成电路装置，其特征在于：

同时，设置切换电路，向上述每一个模块输入该模块的上述存储器自测试电路的测试结束判定电路发出的存储器测试结束判定信号和上述所有存储器测试结束检测电路的检测信号，并与外部控制信号对应切换其中的任何一方的信号并输出，

各上述复位电路响应从上述切换电路输出的上述测试结束判定电路的存储器测试的结束判定信号或上述所有存储器测试结束检测电路的检测信号，使对应的上述存储器自测试电路复位。