JP2930037B2 - 半導体メモリ及びそのテスト方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体メモリ及びそ
のテスト方法に関し、特にテストモードを備える大容量
の半導体メモリ及びそのテスト方法に関する。

【０００２】

【従来の技術】近年、ＤＲＡＭ（ダイナミック・ランダ
ム・アクセス・メモリ）をはじめ半導体メモリの記憶容
量は、３年に４倍の割合で増大している。このため、大
容量の半導体メモリをテストするためのテストパターン
及びテスト時間が増大し、テストに要する費用の増加が
大きな問題となっている。

【０００３】従来の半導体メモリのテスト方法を図４を
参照して説明すると、ステップＳ１でウェハース段階で
の全メモリセル及びチップに搭載されている基準電圧源
などの第１次検査を行う。この段階で、欠陥を有するメ
モリセルについてはそのアドレス情報をテスターに記憶
する。

【０００４】次に、ステップＳ２で半導体メモリにあら
かじめ用意している冗長回路によって、ステップＳ１の
第１次検査の結果不良と判定されたチップが救済可能か
否かを判定する。すなわち、半導体メモリにあらかじめ
用意している冗長回路の数よりも欠陥のあるメモリセル
の数が少なければ救済可能と判定し、逆に欠陥のあるメ
モリセルの数が多ければ救済不可と判定しステップＳ１
０で不良品として廃棄する。

【０００５】ステップＳ２で救済可能と判定されたチッ
プは、ステップＳ３で欠陥を有するメモリセルに代わっ
て冗長回路に切り替えるために、冗長回路のアドレスを
指定するためチップ上に用意されているヒューズ（図示
せず）をレーザビームで切断する。

【０００６】次に、ステップＳ４でステップＳ１と同様
に全メモリセルについて第２次検査を行い、ステップＳ
５で良品か不良品かの判定を行う。不良品であればステ
ップＳ１０で不良品として廃棄し、良品であればステッ
プＳ６で組み立てを行う。

【０００７】ステップＳ６で組み立てを行った半導体メ
モリは、ステップＳ７で信頼性に関する良、不良をテス
トするために、テストボード上に多数セットされ低温と
常温及び高温の環境の下で電源とクロックが印加される
ストレスが加えられた状態で選別作業をうける。

【０００８】このとき、第１次検査及び第２次検査と同
様に全メモリセルに対してテストを行うと、テスト時間
が非常に長くなるので、簡略化したテスト方法が採用さ
れている。最近の半導体メモリに用いられるテスターは
高価であり、テストのスループットを向上させることが
製造コストを下げるために重要である。この目的から、
ステップＳ７で行われる簡略化したテスト方法としては
なるべく並列測定が可能なように、半導体メモリ内にテ
スト回路を内蔵し判定結果だけを出力するよう工夫され
ている。

【０００９】次に、ステップＳ８で良品か不良品の判定
を行い、良品であればステップＳ９で、高温及び低温で
の環境下の信頼性も合格となった最終的な良品として出
荷する。

【００１０】上述した従来の半導体メモリは、図５に示
すように、メモリセルアレイ３と、メモリセルアレイ３
にデータを書き込むための入力バッファであるデータ入
力バッファ１と、データ入力バッファ１にそれぞれ接続
している外部ピンＩＮ１〜ＩＮ４と、メモリセルアレイ
３に書き込まれているデータを読み出すための出力バッ
ファであるデータ出力バッファ２と、データ出力バッフ
ァ２にそれぞれ接続している外部ピンＯＵＴ１〜ＯＵＴ
４と、判定回路１００と、判定レジスタ１３と、セレク
タ回路１４とを備えている。

【００１１】なお、外部ピンＩＮ１〜ＩＮ４は、外部ピ
ンＯＵＴ１〜ＯＵＴ４と実際は同一ピンであり、メモリ
セルアレイ３にデータを書き込む際は、外部ピンＩＮ１
〜ＩＮ４として作用し、データを読み出す際はＯＵＴ１
〜ＯＵＴ４として作用するが、説明の都合上図面では分
けて書いてある。

【００１２】また、判定回路１００は、Ｅｘｃｌｕｓｉ
ｖｅＯＲゲート８，９と、ＯＲゲート１０と、ＡＮＤゲ
ート１１と、インバータ１２とから構成される。

【００１３】次に、従来の半導体メモリの動作について
図５及び図６に示すタイミングチャート図を参照して説
明する。

【００１４】通常の書き込み動作においては、外部ピン
ＩＮ１〜ＩＮ４からデータをそれぞれデータ入力バッフ
ァ１に入力し、データ入力バッファ１を介しメモリセル
アレイ３の任意のメモリセルにデータＤＩＮ１〜ＤＩＮ
４を書き込む。

【００１５】また、読み出し動作においては、コンペア
モード信号ＣＯＭＰをロウレベルにしてセレクタ回路１
４を構成するスイッチをメモリセルアレイ３側に導通す
るように設定すると、選択されたメモリセルアレイ３の
任意のメモリセルのデータが、データＤ１〜Ｄ３として
データ出力線４〜６とデータ出力バッファ２を介して外
部ピンＯＵＴ１〜ＯＵＴ３に出力され、データＤ４はデ
ータ出力線７とセレクタ回路１４とデータ出力バッファ
２を介して外部ピンＯＵＴ４に出力される。

【００１６】次に、図４のステップＳ７で行うメモリセ
ルアレイ３を簡略化してテストする方法について図５お
よび図６を参照して説明する。

【００１７】最初に、電子デバイス技術合同協議会（Ｊ
ＥＤＥＣ）により標準化されているテストモードセット
サイクルのＷＲＩＴＥＣＡＳ Ｂｅｆｏｒｅ ＲＡＳ
（ＷＣＢＲ）サイクルを実行する。すなわち、図６に示
すタイミングでロウアドレスストローブ信号ＲＡＳバー
とコラムアドレスストローブ信号ＣＡＳバーを半導体メ
モリに搭載されているテスト回路（図示せず）に供給す
ると、テスト回路がＷＣＢＲサイクルであると判定し、
ライトイネーブル信号ＷＥバーをロウアクティブにす
る。

【００１８】これにより、データ入力バッファ１が活性
化され、外部ピンから入力するアドレスＡｉに従って、
テスタから外部ピンＩＮ１〜ＩＮ４を介しさらにデータ
入力バッファ１を通して４ビットのデータＤＩＮ１〜Ｄ
ＩＮ４がメモリセルアレイ３に書き込まれる。このと
き、テスタから入力する４ビットのデータＤＩＮ１〜Ｄ
ＩＮ４は全て“１”か全て“０”とする。

【００１９】次に、テストモードの後半部分に相当する
リードサイクルに移ると、テスト回路はハイレベルのコ
ンペアモード信号ＣＯＭＰをセレクタ回路１４に出力す
る。セレクタ回路１４は、コンペアモード信号ＣＯＭＰ
を受けて判定レジスタ１３の出力端子Ｑとデータ出力バ
ッファ２の入力とを接続する。次いで、テストから判定
回路１５のリセット端子にリセット信号Ｒが送られ、判
定レジスタ１３がリセットされる。

【００２０】次に、外部端子から入力した４ビットのア
ドレス入力信号Ａｉにより選択されたメモリセルのデー
タを読み出し、この４ビットのデータＤ１〜Ｄ４を判定
回路１００を構成するＥｘｃｌｕｓｉｖｅＯＲゲート
８，９に入力すると共に、外部端子ＩＮ４からデータ入
力バッファ１を介し期待値信号であるコンペアデータＣ
ＯＭＤをＥｘｃｌｕｓｉｖｅＯＲゲート９に入力する。

【００２１】ＥｘｃｌｕｓｉｖｅＯＲゲート８は、４ビ
ットのデータＤ１〜Ｄ４同志を比較し、４ビット全て一
致していれば“０”、１ビットでも異なっていれば
“１”をＯＲゲート１０に出力する。また、Ｅｘｃｌｕ
ｓｉｖｅＯＲゲート９も同様に、コンペアデータＣＯＭ
Ｄと４ビットのデータＤ１〜Ｄ４のうちの任意の１ビッ
トデータ（ここではＤ４とする）を比較し、入力したデ
ータが一致していれば“０”、不一致であれば“１”を
ＯＲゲート１０に出力する。

【００２２】従って、ＯＲゲート１０は、４ビットデー
タＤ１〜Ｄ４とコンペアデータＣＯＭＤが全て一致して
いれば“０”、１ビットでも異なっていれば“１”をＡ
ＮＤゲート１１に出力する。

【００２３】ＡＮＤゲート１１は、テスト回路から出力
されるフェイル信号Ｆが“１”になるとＯＲゲート１０
の出力信号をマスクするのを停止し、インバータ１２に
出力信号を供給する。インバータ１２は、この信号を反
転し判定レジスタ１３のセット端子Ｓに反転信号を供給
する。

【００２４】従って、メモリセルアレイ３から出力され
る４ビットのデータＤ１〜Ｄ４と期待値信号であるコン
ペアデータＣＯＭＤが全て一致していれば“１”が判定
レジスタ１３に書き込まれ、判定レジスタ１３は“１”
を保持する。

【００２５】次に、上記のテストサイクルをアドレス入
力信号Ａｉを変更して実行し、インバータ１２の出力信
号を判定レジスタ１３に書き込むが、もし４ビットのデ
ータＤ１〜Ｄ４とコンペアデータＣＯＭＤが１ビットで
も不一致の場合、すなわち、インバータ１２の出力が
“０”の場合は、判定レジスタ１３に保持している
“１”を“０”に更新し、以後のテストサイクルで判定
レジスタ１３のセット端子Ｓに“１”が入力しても
“０”を保持し続ける。

【００２６】このように、上記のテストサイクルをアド
レス入力信号Ａｉを変更しつつ繰り返すことにより、４
ビットのデータＤ１〜Ｄ４とコンペアデータＣＯＭＤが
全てのメモリセルで一致していれば、判定レジスタ１３
は“１”を、１ビットでも不一致があれば“０”の判定
結果を保持する。

【００２７】次に、アウトプットイネーブル信号ＯＥバ
ーによりデータ出力バッファ２を活性化し、判定レジス
タ１３に保持されている判定結果を判定レジスタ１３の
出力端子Ｑからセレクタ回路１４とデータ出力バッファ
２及び外部ピンＯＵＴ４を介してテスタに出力し、テス
タはこの判定結果により半導体メモリの良否を判定す
る。

【００２８】従って、半導体メモリに内蔵している判定
回路１００と判定レジスタ１３及びセレクタ回路１４と
を用いて、４ビットごとに全メモリセルを内部的にテス
トした後、テスタは１回のテストサイクルでテストボー
ド上に多数セットされた半導体メモリをテストすること
ができるので、テスタが必要とする半導体メモリ当たり
のピン数を大幅に削減することができる。いま、図４に
示すステップＳ７での選別工程でテストボード上に半導
体メモリが２７２個搭載され、テスタが備えている同時
アクセス可能な入出力モジュールを６４セットとし、各
半導体メモリのメモリセルアレイ３から４ビットの出力
データを読み出す通常のテスト方法で判定すれば、１回
のテストサイクルで６４／４＝１６個の半導体メモリし
かテストできないことになる。従って、２７２個の半導
体メモリ全てをテストするには、２７２／１６＝１７回
のテストサイクルが必要となるが、上述したように半導
体メモリに内蔵した判定回路１００と判定レジスタ１３
及びセレクタ回路１４とを用いて簡略化したテスト方法
では、１テストサイクルで６４個の半導体メモリが同時
測定可能なので、２７２／６４＝４．２５すなわち、５
回のテストサイクルで全ての半導体メモリが測定でき、
大幅にテスト時間を短縮することができる。

【００２９】

【発明が解決しようとする課題】従来の判定回路１００
と判定レジスタ１３及びセレクタ回路１４を内蔵した半
導体メモリは、テストサイクルごとにメモリセルアレイ
３から４ビット１組で並列に読み出したデータＤ１〜Ｄ
４と期待値信号であるコンペアデータＣＯＭＤとの一致
及び不一致を判定し、この判定結果を判定レジスタ１３
に格納し、このテストサイクルを全メモリセルについて
繰り返すことにより、半導体メモリをテストするのに必
要なピン数を大幅に削減することができると共に、テス
ト時間を短縮することができるものの、４ビット１組で
並列に読み出されたデータＤ１〜Ｄ４のうち１ビットで
も不良があれば全メモリを不良にしてしまうという問題
があった。

【００３０】例えば、テストモードの書き込みサイクル
でメモリセルアレイ３に全て“１”を書き込み、テスト
モードの読み出しサイクルで４ビット１組で並列にデー
タＤ１〜Ｄ４を読み出す場合、任意のテストサイクルで
データＤ１に“０”が読み出され、他のデータＤ２〜Ｄ
４には全て“１”が読み出された場合、従来の半導体メ
モリにおいては、読み出されたデータＤ２〜Ｄ４が全て
正常な期待値通りのデータであっても、図４のステップ
Ｓ８で不良と判定され廃棄処理されてしまう。

【００３１】一方、半導体メモリの記憶容量はＤＲＡＭ
を例にとると、４Ｍビットから１６Ｍビットへさらに６
４Ｍビットへと増大しており、メモリセルアレイ３に存
在する不良を半導体メモリに搭載した冗長回路で全て救
済することは困難となってきている。従って、半導体メ
モリが大容量化すると共に歩留まりが低下し、製造コス
トが増大するという問題がある。

【００３２】本発明の目的は、判定回路１００と判定レ
ジスタ１３及びセレクタ回路１４を内蔵した半導体メモ
リにおいて、複数ビットを１組にしてコンペアデータＣ
ＯＭＤとの一致及び不一致をテストする際に、メモリセ
ルアレイ３の一部に欠陥が存在しても、この欠陥を有す
るメモリセルから読み出されるデータをマスクすること
により、記憶容量を正規の記憶容量よりも少なくした良
品の半導体メモリとしてテストすることができる半導体
メモリ及びそのテスト方法を提供することにある。

【００３３】

【課題を解決するための手段】そのため、本発明による
半導体メモリは、供給された所定の複数ビット１組の単
位データを所定のアドレスにビットパラレルに書き込み
記憶し所定のアドレスに記憶されている前記単位データ
をビットパラレルに読み出すメモリセルアレイと、前記
メモリセルアレイに前記単位データをビットパラレルに
書き込む書き込み手段と、前記メモリセルアレイに書き
込んだ前記単位データをビットパラレルに読み出す読み
出し手段と、前記メモリセルアレイから読み出された前
記単位データの各ビットを入力とする第１の接点と前記
単位データに対する期待値である期待値データをそれぞ
れ入力する第２の接点とを切り替え出力端に出力するス
イッチと切断の有無によって前記スイッチの前記出力端
と前記第１又は前記第２の接点とを接続するヒューズを
備える複数の単位ヒューズ回路と、前記各ヒューズ回路
の出力と前記期待値データの全ビットの一致、不一致を
判定し一致レベル、不一致レベルの判定信号を出力する
判定回路と、テストモードに入った直後に発生する判定
レジスタリセット信号に応答してリセットされ前記判定
信号の不一致レベルに応答してセットレベルにセットさ
れ次の前記判定レジスタリセット信号の発生までその状
態を保持する判定レジスタと、前記メモリセルアレイか
らの通常の読み出し動作時は、前記単位データの任意の
ビットを前記読み出し手段に伝達しテストモード時は所
定のタイミングで発生するテスト信号に応答して前記判
定レジスタに記憶されている前記判定信号を前記読み出
し手段に伝達するセレクタ回路を備えることを特徴とし
ている。

【００３４】また、本発明による半導体メモリのテスト
方法は、メモリアレイの全てのメモリセルに全ビット同
一レベルの複数ビット１組の単位データを順次書き込む
工程と、前記単位データをビットパラレルに読み出し前
記単位データに対する期待値データとの比較を、前記メ
モリセルアレイのアドレスを更新しつつ繰り返す工程
と、前記期待値データと一致した前記単位データからな
る正常シリアルデータが入力する単位ヒューズ回路を、
前記正常シリアルデータを判定回路に出力するように前
記単位ヒューズ回路を構成するヒューズをそのままと
し、前記期待値データと不一致となった前記単位データ
のビットを含む不良シリアルデータが入力する単位ヒュ
ーズ回路を、前記不良シリアルデータをマスクすると共
に前記不良シリアルデータに代わって前記期待値データ
を判定回路に出力するように前記単位ヒューズ回路を構
成するヒューズを切断する工程と、前記判定回路に入力
する全ての単位ヒューズ回路の出力データと期待値デー
タの全ビットの一致、不一致を判定し、一致レベル及び
不一致レベルの判定信号を判定レジスタに出力する工程
と、前記判定レジスタをテストモードに入った直後にリ
セットし、次のリセット信号まで前記不一致レベルに応
答してセットしその状態を前記判定レジスタに保持する
工程と、前記判定レジスタに保持している判定信号を所
定のタイミングで発生するテスト信号に応答して読み出
し手段を介しテスタに出力することによりメモリセルの
正常又は異常の別を判定する工程とを有することを特徴
としている。

【００３５】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００３６】図１は、本発明の半導体メモリの一つの実
施の形態を示す回路図である。本実施の形態による半導
体メモリは、従来のメモリセルアレイ３と、メモリセル
アレイ３にデータを書き込むための入力バッファである
データ入力バッファ１と、データ入力バッファ１にそれ
ぞれ接続している外部ピンＩＮ１〜ＩＮ４と、メモリセ
ルアレイ３に書き込まれているデータをデータ出力線４
〜７を介して読み出すための出力バッファであるデータ
出力バッファ２と、データ出力バッファ２にそれぞれ接
続している外部ピンＯＵＴ１〜ＯＵＴ４と、判定回路１
００と判定レジスタ１３及びセレクタ回路１４に加えヒ
ューズ回路２００を備えたことを特徴としている。

【００３７】また、ヒューズ回路２００は図２に示すよ
うに、ヒューズ２１１と、低しきい値を有するＭＯＳト
ランジスタ２１２と、Ｎチャネルトランジスタ２１３，
２１５，２１７と、インバータ２１４と、Ｐチャネルト
ランジスタ２１６，２１８とから構成される単位ヒュー
ズ回路２１０を４系統備えている。

【００３８】次に、本発明の実施の形態の半導体メモリ
の動作について、図１，図２及び本発明の半導体メモリ
のテスト方法を示す図３を参照して説明する。

【００３９】図３のステップＳ１で、従来の半導体メモ
リと同様に、ウェハース段階での全メモリセルのリード
及びライトテスト及び半導体メモリチップに搭載されて
いる基準電圧源などの第１次検査を行うと共に、欠陥を
有するメモリセルについてはそのアドレス情報をテスタ
ーに記憶する。

【００４０】次に、ステップＳ１１でメモリセルアレイ
３からデータ出力線４〜７を介し読み出された４ビット
１組のデータＤ１〜Ｄ４からなる４つのシリアルデータ
のうち、期待値通り出力されたシリアルデータが幾つあ
るかを求めてテスタに記憶する。

【００４１】４ビット１組のデータＤ１〜Ｄ４からなる
４つのシリアルデータ全てが期待値と異なるデータを有
する場合ステップＳ１０で廃棄処理を行い、逆に４ビッ
ト１組のデータＤ１〜Ｄ４からなる４つのシリアルデー
タとも全て期待値通りであれば、ステップＳ３で従来の
半導体メモリと同様に半導体メモリに搭載されている冗
長回路を用いて不良のメモリセルを置き換える。また、
４ビット１組のデータＤ１〜Ｄ４からなる４つのシリア
ルデータのうち期待値と一致しているシリアルデータが
１〜３つある場合、例えば、データＤ１からなるシリア
ルデータのみが期待値と異なるデータを有し、データＤ
２〜Ｄ４からなるシリアルデータについては全ビット期
待値通りであるとする。この場合、ステップＳ１２でヒ
ューズ回路２００を構成する４系統の単位ヒューズ回路
２１０のうち、データＤ１が入力する単位ヒューズ回路
２１０を構成するヒューズ２１１をレーザで切断し、デ
ータＤ２〜Ｄ４が入力する単位ヒューズ回路２１０を構
成する各ヒューズ２１１はそのままとする。

【００４２】ヒューズ２１１が切断されない単位ヒュー
ズ回路２１０では、インバータ２１４の入力端がハイレ
ベルにクランプされるため、インバータ２１４の出力は
ロウレベルになり、Ｎチャネルトランジスタ２１３はオ
フとなる。また、トランスファゲートを構成するＮチャ
ネルトランジスタ２１５とＰチャネルトランジスタ２１
６は共にオンし、一方Ｎチャネルトランジスタ２１７と
Ｐチャネルトランジスタ２１８は共にオフする。

【００４３】この結果、データＤ２〜Ｄ４はそれぞれ単
位ヒューズ回路２１０の出力端Ｂ，Ｃ，Ｄに出力可能と
なり、コンペアデータＣＯＭＤは、トランスファゲート
を構成するＮチャネルトランジスタ２１７とＰチャネル
トランジスタ２１８が共にオフするため、出力端Ｂ，
Ｃ，Ｄに出力されない。

【００４４】また、データＤ１が入力する単位ヒューズ
回路２１０ではヒューズ２１１がレーザで切断される。
ソース・ドレインがショートした低しきい値を有するＭ
ＯＳトランジスタがコンデンサとして作用し放電するた
め、インバータ２１４の入力はロウレベルとなる。従っ
て、インバータ２１４の出力はハイレベルとなり、Ｎチ
ャネルトランジスタ２１３はオンとなる。このため、イ
ンバータ２１４の入力はＧＮＤレベルに低下しこのまま
安定する。

【００４５】また、トランスファゲートを構成するＮチ
ャネルトランジスタ２１７とＰチャネルトランジスタ２
１８が共にオンし、コンペアデータＣＯＭＤが単位ヒュ
ーズ回路２１０の出力端Ａに出力可能となる。一方、ト
ランスファゲートを構成するＮチャネルトランジスタ２
１５とＰチャネルトランジスタ２１６は共にオフするた
め、データＤ１は出力端Ａに出力されず、データＤ１と
コンペアデータＣＯＭＤが出力端Ａで衝突することはな
い。

【００４６】次に、ステップＳ３で欠陥を有するメモリ
セルに代わって冗長回路に切り替えるために、冗長回路
のアドレスを指定するためチップ上に用意されているヒ
ューズをレーザビームで切断し、ステップＳ４’でデー
タＤ１を出力するメモリセルを除く全メモリセルについ
て第２次検査を行い、ステップＳ５’でデータＤ１を出
力するメモリセルを除いたメモリセルについての良品か
不良品かの判定を行う。不良品であればステップＳ１０
で不良品として廃棄し、良品であればステップＳ６で組
み立てを行う。

【００４７】ステップＳ６で組み立てを行った半導体メ
モリは、ステップＳ７’でストレスを印加した状態で選
別作業を受ける。このとき、メモリセルアレイ３、判定
回路１００、判定レジスタ１３のタイミングチャート
は、図６に示すように従来の半導体メモリの場合と同様
であるが、出力端Ａを有する単位ヒューズ回路２１０を
構成するヒューズ２１１が切断されているので、図１で
コンペアデータＣＯＭＤは、ＥｘｃｌｕｓｉｖｅＯＲゲ
ート９に入力すると共にヒューズ回路２００を構成し出
力端Ａを有する単位ヒューズ回路２１０を伝ぱし、さら
に出力端Ａを介しＥｘｃｌｕｓｉｖｅＯＲゲート８に入
力する。

【００４８】従って、ＥｘｃｌｕｓｉｖｅＯＲゲート８
は出力端Ｂ，Ｃ，Ｄから出力されるデータＤ２，Ｄ３，
Ｄ４の一致・不一致を判定し、データＤ２〜Ｄ４が全て
一致していれば“０”を出力し、１ビットでも不一致で
あれば“１”を出力する。

【００４９】このように、判定回路１００は、データＤ
１を除いたデータＤ２〜Ｄ４の一致・不一致をテストサ
イクルごとに判定し、判定レジスタ１３に判定結果を書
き込む。データＤ２〜Ｄ４が期待値であるコンペアデー
タＣＯＭＤと全テストサイクルに対し一致すれば、ステ
ップＳ８’でデータＤ１を使用せずデータＤ２〜Ｄ４の
３ビットを使用することで、ステップＳ９で良品として
出荷することができる。

【００５０】

【発明の効果】以上説明したように、本発明による半導
体メモリ及びそのテスト方法は、テストモード時、メモ
リセルアレイから読み出された複数ビット１組のデータ
の期待値と対応する比較データとの一致及び不一致を判
定する判定回路と、メモリセルアレイの出力端と判定回
路の入力端の間にヒューズ回路を設け、複数ビットのう
ち不良ビットが入力するヒューズ回路を構成する単位ヒ
ューズ回路内のヒューズを切断し、残りの期待値と一致
するビットが入力する単位ヒューズ回路内のヒューズは
そのままとすることにより、テスト時間を大幅に短縮
し、全ビット反転不良の検出が可能であるばかりでな
く、複数ビット１組のデータのうち、一部のビットに相
当するメモリセルに不良があっても、残りのメモリセル
を良品としてテストすることができる。

【００５１】このため、大容量半導体メモリのテストを
メモリの一部に不良があっても、この半導体メモリを不
良とすることなく良品として出荷することができるの
で、経済性が優れているという効果がある。

【図面の簡単な説明】

【図１】本発明の半導体メモリの実施の形態を示すブロ
ック図である。

【図２】図１のヒューズ回路の回路図である。

【図３】本発明の半導体メモリのテスト方法の実施の形
態を示すフローチャート図である。

【図４】従来の半導体メモリのテスト方法を示すフロー
チャート図である。

【図５】従来の半導体メモリのブロック図である。

【図６】図１及び図５に示された半導体メモリの動作を
説明するためのタイミングチャートである。

【符号の説明】

１ データ入力バッファ ２ データ出力バッファ ３ メモリセルアレイ ４〜７ データ出力線 ８，９ ＥｘｃｌｕｓｉｖｅＯＲゲート １０ ＯＲゲート １１ ＡＮＤゲート １２ インバータ １３ 判定レジスタ １４ セレクタ回路 １００ 判定回路 ２００ ヒューズ回路 ２１１ ヒューズ ２１２ 低しきい値を有するＭＯＳトランジスタ ２１３，２１５，２１７ Ｎチャネルトランジスタ ２１６，２１８ Ｐチャネルトランジスタ

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 供給された所定の複数ビット１組の単位
   データを所定のアドレスにビットパラレルに書き込み記
   憶し所定のアドレスに記憶されている前記単位データを
   ビットパラレルに読み出すメモリセルアレイと、 前記メモリセルアレイに前記単位データをビットパラレ
   ルに書き込む書き込み手段と、 前記メモリセルアレイに書き込んだ前記単位データをビ
   ットパラレルに読み出す読み出し手段と、 前記メモリセルアレイから読み出された前記単位データ
   の各ビットを入力とする第１の接点と前記単位データに
   対する期待値である期待値データをそれぞれ入力する第
   ２の接点とを切り替え出力端に出力するスイッチと切断
   の有無によって前記スイッチの前記出力端と前記第１又
   は前記第２の接点とを接続するヒューズを備える複数の
   単位ヒューズ回路と、 前記各ヒューズ回路の出力と前記期待値データの全ビッ
   トの一致、不一致を判定し一致レベル、不一致レベルの
   判定信号を出力する判定回路と、 テストモードに入った直後に発生する判定レジスタリセ
   ット信号に応答してリセットされ前記判定信号の不一致
   レベルに応答してセットレベルにセットされ次の前記判
   定レジスタリセット信号の発生までその状態を保持する
   判定レジスタと、 前記メモリセルアレイからの通常の読み出し動作時は、
   前記単位データの任意のビットを前記読み出し手段に伝
   達しテストモード時は所定のタイミングで発生するテス
   ト信号に応答して前記判定レジスタに記憶されている前
   記判定信号を前記読み出し手段に伝達するセレクタ回路
   を備えることを特徴とする半導体メモリ。
2. 【請求項２】 前記単位ヒューズ回路が、一端を電源に
   接続し他端をソースとドレインを共通接続すると共に接
   地電位に接続した低しきい値を有するＭＯＳトランジス
   タのゲートに接続したヒューズと、 前記ヒューズの他端をドレインに接続しソースを接地電
   位に接続した第１のＮチャネルトランジスタと、 前記第１のＮチャネルトランジスタのドレインを入力に
   接続し出力を前記第１のＮチャネルトランジスタのゲー
   トに接続したインバータと、 前記インバータの入力をゲートに入力した第２のＮチャ
   ネルトランジスタと第１のＰチャネルトランジスタと、 前記第２のＮチャネルトランジスタのソース及びドレイ
   ンをそれぞれソース及びドレインに接続した第２のＰチ
   ャネルトランジスタと、 前記第１のＰチャネルトランジスタのソース及びドレイ
   ンをそれぞれソース及びドレインに接続した第３のＮチ
   ャネルトランジスタとを備え、 前記インバータの出力を前記第２のＰチャネルトランジ
   スタのゲート及び第３のＮチャネルトランジスタのゲー
   トに接続し、前記単位データの任意の１ビットを前記第
   ２のＮチャネルトランジスタと前記第２のＰチャネルト
   ランジスタからなる第１のトランスファゲートに入力
   し、前記期待値データを前記第１のＰチャネルトランジ
   スタと前記第３のＮチャネルトランジスタからなる第２
   のトランスファゲートに入力し、前記第１のトランスフ
   ァゲートと前記第２のトランスファゲートの各出力を共
   通接続することを特徴とする請求項１記載の半導体メモ
   リ。
3. 【請求項３】 メモリアレイの全てのメモリセルに全ビ
   ット同一レベルの複数ビット１組の単位データを順次書
   き込む工程と、 前記単位データをビットパラレルに読み出し前記単位デ
   ータに対する期待値データとの比較を、前記メモリセル
   アレイのアドレスを更新しつつ繰り返す工程と、 前記期待値データと一致した前記単位データからなる正
   常シリアルデータが入力する単位ヒューズ回路を、前記
   正常シリアルデータを判定回路に出力するように前記単
   位ヒューズ回路を構成するヒューズをそのままとし、前
   記期待値データと不一致となった前記単位データのビッ
   トを含む不良シリアルデータが入力する単位ヒューズ回
   路を、前記不良シリアルデータをマスクすると共に前記
   不良シリアルデータに代わって前記期待値データを判定
   回路に出力するように前記単位ヒューズ回路を構成する
   ヒューズを切断する工程と、 前記判定回路に入力する全ての単位ヒューズ回路の出力
   データと期待値データの全ビットの一致、不一致を判定
   し、一致レベル及び不一致レベルの判定信号を判定レジ
   スタに出力する工程と、 前記判定レジスタをテストモードに入った直後にリセッ
   トし、次のリセット信号まで前記不一致レベルに応答し
   てセットしその状態を前記判定レジスタに保持する工程
   と、 前記判定レジスタに保持している判定信号を所定のタイ
   ミングで発生するテスト信号に応答して読み出し手段を
   介しテスタに出力することによりメモリセルの正常又は
   異常の別を判定する工程とを有することを特徴とする半
   導体メモリのテスト方法。