JPH1050056A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH1050056A JPH1050056A JP8201454A JP20145496A JPH1050056A JP H1050056 A JPH1050056 A JP H1050056A JP 8201454 A JP8201454 A JP 8201454A JP 20145496 A JP20145496 A JP 20145496A JP H1050056 A JPH1050056 A JP H1050056A
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- Japan
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- output
- memory cell
- cell array
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- Prior art date
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/26—Accessing multiple arrays
Abstract
(57)【要約】
【課題】 複数のメモリセルアレイに同時に同一のテス
トデータを書き込み、読み出しの際には、上記データを
同時に読み出して比較することにより、良、不良を判定
するようにしたテスト方法に於いて、比較データが共に
誤りである不良の検出を可能とすること。 【解決手段】 比較結果が一致の場合は、データそのも
のを出力させる。これにより比較データが共に誤りであ
る不良の検出を可能とする。比較結果が不一致の場合
は、出力を高インピーダンスとする。
トデータを書き込み、読み出しの際には、上記データを
同時に読み出して比較することにより、良、不良を判定
するようにしたテスト方法に於いて、比較データが共に
誤りである不良の検出を可能とすること。 【解決手段】 比較結果が一致の場合は、データそのも
のを出力させる。これにより比較データが共に誤りであ
る不良の検出を可能とする。比較結果が不一致の場合
は、出力を高インピーダンスとする。
Description
【０００１】
【発明の属する技術分野】本発明は、複数に分割された
メモリアレイを有する半導体記憶装置のテスト手法に関
するものである。
メモリアレイを有する半導体記憶装置のテスト手法に関
するものである。
【０００２】
【従来の技術】図３に、従来の技術を示す。Ｍ１ないし
Ｍ４は、４分割された第１ないし第４のメモリセルアレ
イ部で、それぞれメモリセルアレイ本体ＭＡとローデコ
ーダＲＤとセンスアンプＳＡとを有し、第１と第２のメ
モリセルアレイ部Ｍ１、Ｍ２はカラムデコーダＣＤ１を
共有し、第３と第４のメモリセルアレイ部Ｍ３、Ｍ４は
カラムデコーダＣＤ２を共有している。ここで、メモリ
セルアレイ部Ｍ１ないしＭ４は一度に一つしか活性化さ
れないものとする（通常アクセス時）。Ｂ１〜Ｂ４は上
記各メモリセルアレイ部Ｍ１〜Ｍ４に対応して接続され
た第１〜第４の入出力バッファである。Ｄ１は第１の入
出力データ線、Ｄ２は第２の入出力データ線であり、こ
の２組の入出力データ線に対して、前記第１〜第４の入
出力バッファＢ１〜Ｂ４が２区分されて、接続されてい
る。すなわち、第１の入出力データ線Ｄ１と第１、第２
の入出力バッファＢ１、Ｂ２とが、それぞれトランスフ
ァゲートＴ１、Ｔ２を介して接続されており、第２の入
出力データ線Ｄ２と第３、第４の入出力バッファＢ３、
Ｂ４とが、それぞれトランスファゲートＴ３、Ｔ４を介
して接続されている。そして、データ入力バッファＢｉ
ｎはトランスファゲートＴ５を介して第１の入出力デー
タ線Ｄ１に接続されているとともに、トランスファゲー
トＴ６を介して第２の入出力データ線Ｄ２に接続されて
いる。また、上記第１の入出力データ線Ｄ１および第２
の入出力データ線Ｄ２は、それぞれ、トランスファゲー
トＴ７、Ｔ８を介してデータ出力バッファＢｏｕｔに接
続されている。さらに、テストパターン生成回路ＰＧ、
パターン比較回路Ｃ、判定回路Ｊが半導体メモリチップ
上に形成されており、上記テストパターン生成回路ＰＧ
は、前記２組の入出力データ線Ｄ１、Ｄ２に接続されて
おり、更に、この２組の入出力データ線Ｄ１、Ｄ２に前
記パターン比較回路Ｃが接続され、このパターン比較回
路Ｃに前記判定回路Ｊが接続されている。パターン比較
回路Ｃは、例えば図４のように構成することができる。
なお、ＴＭは各回路の動作タイミングを決定するタイミ
ング生成回路である。
Ｍ４は、４分割された第１ないし第４のメモリセルアレ
イ部で、それぞれメモリセルアレイ本体ＭＡとローデコ
ーダＲＤとセンスアンプＳＡとを有し、第１と第２のメ
モリセルアレイ部Ｍ１、Ｍ２はカラムデコーダＣＤ１を
共有し、第３と第４のメモリセルアレイ部Ｍ３、Ｍ４は
カラムデコーダＣＤ２を共有している。ここで、メモリ
セルアレイ部Ｍ１ないしＭ４は一度に一つしか活性化さ
れないものとする（通常アクセス時）。Ｂ１〜Ｂ４は上
記各メモリセルアレイ部Ｍ１〜Ｍ４に対応して接続され
た第１〜第４の入出力バッファである。Ｄ１は第１の入
出力データ線、Ｄ２は第２の入出力データ線であり、こ
の２組の入出力データ線に対して、前記第１〜第４の入
出力バッファＢ１〜Ｂ４が２区分されて、接続されてい
る。すなわち、第１の入出力データ線Ｄ１と第１、第２
の入出力バッファＢ１、Ｂ２とが、それぞれトランスフ
ァゲートＴ１、Ｔ２を介して接続されており、第２の入
出力データ線Ｄ２と第３、第４の入出力バッファＢ３、
Ｂ４とが、それぞれトランスファゲートＴ３、Ｔ４を介
して接続されている。そして、データ入力バッファＢｉ
ｎはトランスファゲートＴ５を介して第１の入出力デー
タ線Ｄ１に接続されているとともに、トランスファゲー
トＴ６を介して第２の入出力データ線Ｄ２に接続されて
いる。また、上記第１の入出力データ線Ｄ１および第２
の入出力データ線Ｄ２は、それぞれ、トランスファゲー
トＴ７、Ｔ８を介してデータ出力バッファＢｏｕｔに接
続されている。さらに、テストパターン生成回路ＰＧ、
パターン比較回路Ｃ、判定回路Ｊが半導体メモリチップ
上に形成されており、上記テストパターン生成回路ＰＧ
は、前記２組の入出力データ線Ｄ１、Ｄ２に接続されて
おり、更に、この２組の入出力データ線Ｄ１、Ｄ２に前
記パターン比較回路Ｃが接続され、このパターン比較回
路Ｃに前記判定回路Ｊが接続されている。パターン比較
回路Ｃは、例えば図４のように構成することができる。
なお、ＴＭは各回路の動作タイミングを決定するタイミ
ング生成回路である。
【０００３】上記半導体記憶装置に於けるテスト動作に
ついて説明する。
ついて説明する。
【０００４】テストは複数のメモリセルアレイに対し
て、同じテストパターンデータを並列的に書き込むこと
により、開始されるものであり、テストパターン生成回
路ＰＧから出力されたテストパターンは、各々のセンス
アンプが同時に活性化されるメモリセルアレイ部に書き
込まれる。この場合、上記メモリセルアレイ部に対応す
るトランスファゲートを開くとともに、ローアドレスカ
ウンタ（図示せず）およびカラムアドレスカウンタ（図
示せず）によりアドレス信号を順次生成させて、アドレ
スデコーダ（前記ローデコーダおよびカラムデコーダ）
を駆動する。このとき、各アドレス毎にメモリセルアレ
イ部Ｍ１、Ｍ３に対して同一の行線および列線を選択す
ることによって、上記メモリセルアレイ部における同一
位置のメモリセルを選択する。同様に、メモリセルアレ
イ部Ｍ２、Ｍ４に対しても、それぞれ対応するトランス
ファゲートＴ２、Ｔ４を開くとともに、メモリセルを順
次選択して、テストパターンデータを書き込み、すべて
のメモリセルに対するテストパターンデータの書き込み
を完了する。
て、同じテストパターンデータを並列的に書き込むこと
により、開始されるものであり、テストパターン生成回
路ＰＧから出力されたテストパターンは、各々のセンス
アンプが同時に活性化されるメモリセルアレイ部に書き
込まれる。この場合、上記メモリセルアレイ部に対応す
るトランスファゲートを開くとともに、ローアドレスカ
ウンタ（図示せず）およびカラムアドレスカウンタ（図
示せず）によりアドレス信号を順次生成させて、アドレ
スデコーダ（前記ローデコーダおよびカラムデコーダ）
を駆動する。このとき、各アドレス毎にメモリセルアレ
イ部Ｍ１、Ｍ３に対して同一の行線および列線を選択す
ることによって、上記メモリセルアレイ部における同一
位置のメモリセルを選択する。同様に、メモリセルアレ
イ部Ｍ２、Ｍ４に対しても、それぞれ対応するトランス
ファゲートＴ２、Ｔ４を開くとともに、メモリセルを順
次選択して、テストパターンデータを書き込み、すべて
のメモリセルに対するテストパターンデータの書き込み
を完了する。
【０００５】テスト時に、アドレスカウンタより出力さ
れるアドレス信号に基づいて、２つのメモリセルアレイ
部Ｍ１（Ｍ２）とＭ３（Ｍ４）の対応するアドレスが同
時に選択されるようにするためには、例えば、アドレス
信号のＡ0＝Ｌのとき、メモリセルアレイ部Ｍ１（Ｍ
２）が、Ａ0＝Ｈのときメモリセルアレイ部Ｍ３（Ｍ
４）が選択される構成であれば、アドレスカウンタとア
ドレスデコーダ間のＡ0とバーＡ0のアドレス信号ライン
に、それぞれ２入力アンドゲートを挿入し、他方の入力
に、通常アクセス時はＨ、テスト時はＬとなる制御信号
を印加する構成とすればよい。これにより、テスト時に
は、アドレスカウンタより出力される単一のアドレス信
号に応じて、２つのメモリセルアレイ部が同時選択され
るものである。
れるアドレス信号に基づいて、２つのメモリセルアレイ
部Ｍ１（Ｍ２）とＭ３（Ｍ４）の対応するアドレスが同
時に選択されるようにするためには、例えば、アドレス
信号のＡ0＝Ｌのとき、メモリセルアレイ部Ｍ１（Ｍ
２）が、Ａ0＝Ｈのときメモリセルアレイ部Ｍ３（Ｍ
４）が選択される構成であれば、アドレスカウンタとア
ドレスデコーダ間のＡ0とバーＡ0のアドレス信号ライン
に、それぞれ２入力アンドゲートを挿入し、他方の入力
に、通常アクセス時はＨ、テスト時はＬとなる制御信号
を印加する構成とすればよい。これにより、テスト時に
は、アドレスカウンタより出力される単一のアドレス信
号に応じて、２つのメモリセルアレイ部が同時選択され
るものである。
【０００６】次に、アドレス信号を順次生成させ、各ア
ドレス毎にメモリセルアレイ部Ｍ１、Ｍ３における同一
位置のメモリセルを選択する。このとき、上記メモリセ
ルアレイ部Ｍ１、Ｍ３のそれぞれのセンスアンプが同時
に活性化されており、このメモリセルアレイ部Ｍ１，Ｍ
３に対応するトランスファゲートＴ１、Ｔ３を開き、こ
のメモリセルアレイ部からの読み出しデータを、それぞ
れ対応する入出力バッファＢ１、Ｂ３およびトランスフ
ァゲートＴ１、Ｔ３を介して入出力データ線Ｄ１、Ｄ２
に伝送する。そして、この２組の入出力データ線の両デ
ータの一致、不一致をパターン比較回路Ｃでチェック
し、そのチェック結果が一致の場合は正常、不一致の場
合は不良である。判定回路Ｊは、上記パターン比較回路
Ｃから不一致信号が入力すると、これをラッチして、不
良判定出力を発生する。引き続き、上記と同様に残りの
メモリセルアレイ部Ｍ２、Ｍ４についても行う。
ドレス毎にメモリセルアレイ部Ｍ１、Ｍ３における同一
位置のメモリセルを選択する。このとき、上記メモリセ
ルアレイ部Ｍ１、Ｍ３のそれぞれのセンスアンプが同時
に活性化されており、このメモリセルアレイ部Ｍ１，Ｍ
３に対応するトランスファゲートＴ１、Ｔ３を開き、こ
のメモリセルアレイ部からの読み出しデータを、それぞ
れ対応する入出力バッファＢ１、Ｂ３およびトランスフ
ァゲートＴ１、Ｔ３を介して入出力データ線Ｄ１、Ｄ２
に伝送する。そして、この２組の入出力データ線の両デ
ータの一致、不一致をパターン比較回路Ｃでチェック
し、そのチェック結果が一致の場合は正常、不一致の場
合は不良である。判定回路Ｊは、上記パターン比較回路
Ｃから不一致信号が入力すると、これをラッチして、不
良判定出力を発生する。引き続き、上記と同様に残りの
メモリセルアレイ部Ｍ２、Ｍ４についても行う。
【０００７】なお、上記メモリの通常動作に際しては、
データ入力バッファＢｉｎと入出力データ線Ｄ１、Ｄ２
との間のトランスファゲートＴ５、Ｔ６および入出力デ
ータ線Ｄ１、Ｄ２とデータ出力バッファＢｏｕｔとの間
のトランスファゲートＴ７、Ｔ８を各々開いておき、選
択されるメモリセルアレイ部内の選択されるメモリセル
に対して、データの書き込みあるいは読み出しを行うよ
うになっている。
データ入力バッファＢｉｎと入出力データ線Ｄ１、Ｄ２
との間のトランスファゲートＴ５、Ｔ６および入出力デ
ータ線Ｄ１、Ｄ２とデータ出力バッファＢｏｕｔとの間
のトランスファゲートＴ７、Ｔ８を各々開いておき、選
択されるメモリセルアレイ部内の選択されるメモリセル
に対して、データの書き込みあるいは読み出しを行うよ
うになっている。
【０００８】
【発明が解決しようとする課題】半導体記憶装置のメモ
リ容量増大にともない、テスト時間の増大が問題になっ
てきており、このテスト時間短縮のための手法が考えら
れている。従来技術では、このテスト時間短縮の手法と
して、複数のメモリアレイに同一のデータを書き込ま
せ、これらを同時に読み出して、これらのデータの一
致、不一致を専用の出力ピンを設けて出力し、判定させ
ることで、テストするアドレスサイズを減らし、テスト
時間の短縮を実現しようとしている。しかし、この従来
技術では、比較しあうデータがともに誤りである場合
も、一致と判定されるため、これを不良品として取り出
すためには、一致と判定されたデバイスを再度通常（全
てのアドレスに対し１つずつテストする方法）のテスト
で判定させなければならない（これはテスト時間の短縮
効果が少ない）。この再テストを省けばテスト時間短縮
効果はあるが、信頼性は下がる。
リ容量増大にともない、テスト時間の増大が問題になっ
てきており、このテスト時間短縮のための手法が考えら
れている。従来技術では、このテスト時間短縮の手法と
して、複数のメモリアレイに同一のデータを書き込ま
せ、これらを同時に読み出して、これらのデータの一
致、不一致を専用の出力ピンを設けて出力し、判定させ
ることで、テストするアドレスサイズを減らし、テスト
時間の短縮を実現しようとしている。しかし、この従来
技術では、比較しあうデータがともに誤りである場合
も、一致と判定されるため、これを不良品として取り出
すためには、一致と判定されたデバイスを再度通常（全
てのアドレスに対し１つずつテストする方法）のテスト
で判定させなければならない（これはテスト時間の短縮
効果が少ない）。この再テストを省けばテスト時間短縮
効果はあるが、信頼性は下がる。
【０００９】すなわち、課題を列挙すれば、 （１）従来の技術では、比較しあうデータが等しい不良
の場合も、結果は一致であると判定されて、正常である
という誤った判定となる可能性がある。このため、信頼
性を優先すれば、テスト時間短縮効果は小さく、テスト
時間短縮を優先すれば、信頼性が下がる。
の場合も、結果は一致であると判定されて、正常である
という誤った判定となる可能性がある。このため、信頼
性を優先すれば、テスト時間短縮効果は小さく、テスト
時間短縮を優先すれば、信頼性が下がる。
【００１０】（２）従来の技術では組み立て品におい
て、一致、不一致の判定出力用のピンを用意しなければ
ならない。
て、一致、不一致の判定出力用のピンを用意しなければ
ならない。
【００１１】
【課題を解決するための手段】本発明（請求項１）は、
上記課題（１）を解決するものであり、データ比較の結
果、一致の場合は、データそのものを所定の出力端子よ
り出力させ、一方、不一致の場合は、上記所定の出力端
子の状態を、データ１，０の出力状態とは区別できる状
態にする（高インピーダンス状態にする、或いは、外部
テスタに於いて、データ１，０を示す電位とは区別でき
る特定電位を出力する）ものである。
上記課題（１）を解決するものであり、データ比較の結
果、一致の場合は、データそのものを所定の出力端子よ
り出力させ、一方、不一致の場合は、上記所定の出力端
子の状態を、データ１，０の出力状態とは区別できる状
態にする（高インピーダンス状態にする、或いは、外部
テスタに於いて、データ１，０を示す電位とは区別でき
る特定電位を出力する）ものである。
【００１２】また、本発明（請求項２）は、上記課題
（１）及び（２）を解決するものであり、データ比較の
結果、一致の場合は、データそのものを、半導体記憶装
置が本来有しているデータ出力端子（又はデータ入出力
端子）より出力させ、一方、不一致の場合は、上記デー
タ出力端子（又はデータ入出力端子）の状態を、データ
１，０の出力状態とは区別できる状態にするものであ
る。
（１）及び（２）を解決するものであり、データ比較の
結果、一致の場合は、データそのものを、半導体記憶装
置が本来有しているデータ出力端子（又はデータ入出力
端子）より出力させ、一方、不一致の場合は、上記デー
タ出力端子（又はデータ入出力端子）の状態を、データ
１，０の出力状態とは区別できる状態にするものであ
る。
【００１３】すなわち、複数のメモリアレイから読み出
したデータを比較した結果、一致していれば、そのまま
データをデータ出力端子から出力し、不一致であれば、
データ出力を行わない（この場合、出力端子はメモリテ
スタ終端電位になり、メモリテスタの判定電位に達して
いないため、メモリテスタは不良デバイスであると判
定）。あるいは、一致していれば、そのままデータをデ
ータ出力端子から出力し、不一致の場合、メモリテスタ
の期待値が“１”の場合でも“０”の場合でも、メモリ
テスタはそのデバイスの出力が期待値と異なっていると
判定する電位（例えば、データ“１”の出力判定電圧Ｖ
ＯＨとデータ“０”の出力判定電圧ＶＯＬの中間値）を
データ出力端子から出力させる（この場合も、メモリテ
スタは不良デバイスであると判定）。
したデータを比較した結果、一致していれば、そのまま
データをデータ出力端子から出力し、不一致であれば、
データ出力を行わない（この場合、出力端子はメモリテ
スタ終端電位になり、メモリテスタの判定電位に達して
いないため、メモリテスタは不良デバイスであると判
定）。あるいは、一致していれば、そのままデータをデ
ータ出力端子から出力し、不一致の場合、メモリテスタ
の期待値が“１”の場合でも“０”の場合でも、メモリ
テスタはそのデバイスの出力が期待値と異なっていると
判定する電位（例えば、データ“１”の出力判定電圧Ｖ
ＯＨとデータ“０”の出力判定電圧ＶＯＬの中間値）を
データ出力端子から出力させる（この場合も、メモリテ
スタは不良デバイスであると判定）。
【００１４】したがって、比較しあうデータは等しい
が、そのデータが共に誤りである場合、従来は不良品で
あるという判定ができなかったが、本発明では、データ
そのものを出力しているため、メモリテスタの期待値と
読み出しデータが比較され、不一致になり、不良品と正
しく判定される。メモリ内部で比較されるデータが不一
致の場合は、本発明では、出力端子の電位レベルがメモ
リテスタの出力判定電位に達していないため、メモリテ
スタは「期待値でない」と判断し、不良品と正しく判定
される。また、一致、不一致を出力するための専用端子
は不要である。
が、そのデータが共に誤りである場合、従来は不良品で
あるという判定ができなかったが、本発明では、データ
そのものを出力しているため、メモリテスタの期待値と
読み出しデータが比較され、不一致になり、不良品と正
しく判定される。メモリ内部で比較されるデータが不一
致の場合は、本発明では、出力端子の電位レベルがメモ
リテスタの出力判定電位に達していないため、メモリテ
スタは「期待値でない」と判断し、不良品と正しく判定
される。また、一致、不一致を出力するための専用端子
は不要である。
【００１５】このように、比較しあうデータが等しい不
良の場合も異常であるという判断ができるため、テスト
時間の短縮に加えて、テストの信頼性を向上させること
ができる。
良の場合も異常であるという判断ができるため、テスト
時間の短縮に加えて、テストの信頼性を向上させること
ができる。
【００１６】
【発明の実施の形態】図１に本発明による一実施形態を
示す。本実施形態は、ＲＡＭに於いて本発明を実施した
ものである。
示す。本実施形態は、ＲＡＭに於いて本発明を実施した
ものである。
【００１７】Ｍ１〜Ｍ４は、４分割された第１〜第４の
メモリセルアレイ部で、それぞれメモリセルアレイ本体
ＭＡとローデコーダＲＤとセンスアンプＳＡとを有し、
第１と第２のメモリセルアレイ部Ｍ１、Ｍ２はカラムデ
コーダＣＤ１を共有し、第３と第４のメモリセルアレイ
部Ｍ３、Ｍ４はカラムデコーダＣＤ２を共有している。
ここで、メモリセルアレイ部Ｍ１ないしＭ４は一度に一
つしか活性化されないものとする（通常アクセス時）。
Ｂ１〜Ｂ４は上記メモリセルアレイ部Ｍ１〜Ｍ４に対応
して接続された第１〜第４の入出力バッファである。Ｄ
１は第１の入出力データ線、Ｄ２は第２の入出力データ
線であり、この２組の入出力データ線に対して、前記第
１〜第４の入出力バッファＢ１〜Ｂ４が２区分されて、
接続されている。すなわち、第１の入出力データ線Ｄ１
と第１、第２の入出力バッファＢ１、Ｂ２とが、それぞ
れトランスファゲートＴ１、Ｔ２を介して接続されてお
り、第２の入出力データ線Ｄ２と第３、第４の入出力バ
ッファＢ３、Ｂ４とが、それぞれトランスファゲートＴ
３、Ｔ４を介して接続されている。そして、データ入力
バッファＢｉｎはトランスファゲートＴ５を介して第１
の入出力データ線Ｄ１に接続されているとともに、トラ
ンスファゲートＴ６を介して第２の入出力データ線Ｄ２
に接続されている。また、上記第１の入出力データ線Ｄ
１および第２の入出力データ線Ｄ２は、それぞれ、トラ
ンスファゲートＴ７、Ｔ８を介してデータ出力バッファ
Ｂｏｕｔに接続されている。また、データ出力バッファ
Ｂｏｕｔが活性化されない電位Ｖｄｉｓ（例えば、デー
タ出力バッファＢｏｕｔに入力されるデータを伝送する
１対のデータ線ペアが０にプリチャージされていて、そ
の内の一方が１になったときにＢｏｕｔが活性化される
のであれば、Ｖｄｉｓを０にする）を供給する線がトラ
ンスファゲートＴ９を介してデータ出力バッファＢｏｕ
ｔに接続される。データ入力バッファＢｉｎとデータ出
力バッファＢｏｕｔは、図に示すようにデータ入出力に
共用される入出力端子（パッド）Ｐに共通接続されてい
る（図に於いては、１ビット分のみを示している）。な
お、データ入力バッファＢｉｎとデータ出力バッファＢ
ｏｕｔの構成例を図７に示す。
メモリセルアレイ部で、それぞれメモリセルアレイ本体
ＭＡとローデコーダＲＤとセンスアンプＳＡとを有し、
第１と第２のメモリセルアレイ部Ｍ１、Ｍ２はカラムデ
コーダＣＤ１を共有し、第３と第４のメモリセルアレイ
部Ｍ３、Ｍ４はカラムデコーダＣＤ２を共有している。
ここで、メモリセルアレイ部Ｍ１ないしＭ４は一度に一
つしか活性化されないものとする（通常アクセス時）。
Ｂ１〜Ｂ４は上記メモリセルアレイ部Ｍ１〜Ｍ４に対応
して接続された第１〜第４の入出力バッファである。Ｄ
１は第１の入出力データ線、Ｄ２は第２の入出力データ
線であり、この２組の入出力データ線に対して、前記第
１〜第４の入出力バッファＢ１〜Ｂ４が２区分されて、
接続されている。すなわち、第１の入出力データ線Ｄ１
と第１、第２の入出力バッファＢ１、Ｂ２とが、それぞ
れトランスファゲートＴ１、Ｔ２を介して接続されてお
り、第２の入出力データ線Ｄ２と第３、第４の入出力バ
ッファＢ３、Ｂ４とが、それぞれトランスファゲートＴ
３、Ｔ４を介して接続されている。そして、データ入力
バッファＢｉｎはトランスファゲートＴ５を介して第１
の入出力データ線Ｄ１に接続されているとともに、トラ
ンスファゲートＴ６を介して第２の入出力データ線Ｄ２
に接続されている。また、上記第１の入出力データ線Ｄ
１および第２の入出力データ線Ｄ２は、それぞれ、トラ
ンスファゲートＴ７、Ｔ８を介してデータ出力バッファ
Ｂｏｕｔに接続されている。また、データ出力バッファ
Ｂｏｕｔが活性化されない電位Ｖｄｉｓ（例えば、デー
タ出力バッファＢｏｕｔに入力されるデータを伝送する
１対のデータ線ペアが０にプリチャージされていて、そ
の内の一方が１になったときにＢｏｕｔが活性化される
のであれば、Ｖｄｉｓを０にする）を供給する線がトラ
ンスファゲートＴ９を介してデータ出力バッファＢｏｕ
ｔに接続される。データ入力バッファＢｉｎとデータ出
力バッファＢｏｕｔは、図に示すようにデータ入出力に
共用される入出力端子（パッド）Ｐに共通接続されてい
る（図に於いては、１ビット分のみを示している）。な
お、データ入力バッファＢｉｎとデータ出力バッファＢ
ｏｕｔの構成例を図７に示す。
【００１８】さらに、パターン比較回路Ｃ、判定回路Ｊ
が半導体メモリチップ上に形成されており、前記２組の
入出力データ線Ｄ１、Ｄ２に該パターン比較回路Ｃが接
続され、このパターン比較回路Ｃに前記判定回路Ｊが接
続されている。なお、ＴＭは判定回路Ｊとデータ出力バ
ッファＢｏｕｔの動作タイミングを決定するタイミング
生成回路である（この半導体記憶装置が外部クロックに
対して同期式である場合は、このタイミングを外部クロ
ックから生成させてもよい）。
が半導体メモリチップ上に形成されており、前記２組の
入出力データ線Ｄ１、Ｄ２に該パターン比較回路Ｃが接
続され、このパターン比較回路Ｃに前記判定回路Ｊが接
続されている。なお、ＴＭは判定回路Ｊとデータ出力バ
ッファＢｏｕｔの動作タイミングを決定するタイミング
生成回路である（この半導体記憶装置が外部クロックに
対して同期式である場合は、このタイミングを外部クロ
ックから生成させてもよい）。
【００１９】上記半導体記憶装置におけるテスト動作に
ついて説明する。
ついて説明する。
【００２０】テストは、製品が完成し、出荷される前の
段階に於いて実施される。この場合、テストで良品と判
定されたもののみが出荷され、不良と判定されたもの
は、廃棄される。
段階に於いて実施される。この場合、テストで良品と判
定されたもののみが出荷され、不良と判定されたもの
は、廃棄される。
【００２１】また、冗長置換を目的としたテストの場合
は、テストは、半導体ウェハ上に複数のメモリＩＣチッ
プが作り込まれ、それらが各チップに分断される前の段
階に於いて実施される。そして、不良判定がなされたチ
ップについては、冗長置換が可能なものは、冗長置換が
実行される。なお、冗長置換がパッケージング後に於い
ても可能な構成の場合は、パッケージング後にテストを
行うようにしてもよい。
は、テストは、半導体ウェハ上に複数のメモリＩＣチッ
プが作り込まれ、それらが各チップに分断される前の段
階に於いて実施される。そして、不良判定がなされたチ
ップについては、冗長置換が可能なものは、冗長置換が
実行される。なお、冗長置換がパッケージング後に於い
ても可能な構成の場合は、パッケージング後にテストを
行うようにしてもよい。
【００２２】以上のように、本発明が適用されるテスト
には、２種類のテストがある。
には、２種類のテストがある。
【００２３】テストは、例えば、所定のアドレス端子に
電源電圧よりはるかに高い電位を与えたときにテストモ
ードに入るように構成しておき（図示せず）、複数のメ
モリセルアレイに対して、外部のメモリテスタから、入
出力パッドＰ、データ入力バッファＢｉｎを介して同じ
テストパターンデータを並列的に書き込むものである。
この場合、メモリセルアレイ部Ｍ１及びＭ３に対してそ
れぞれ対応するトランスファゲートＴ１及びＴ３を開
く。このとき、各アドレス毎にメモリセルアレイ部Ｍ
１、Ｍ３に対して同一の行線および列線を選択すること
によって、上記メモリセルアレイ部における同一位置の
メモリセルを選択する。同様に、メモリセルアレイ部Ｍ
２及びＭ４に対しても、それぞれ対応するトランスファ
ゲートＴ２及びＴ４を開くとともに、メモリセルを順次
選択して、テストパターンデータを書き込み、すべての
メモリセルに対するテストパターンデータの書き込みを
完了する。
電源電圧よりはるかに高い電位を与えたときにテストモ
ードに入るように構成しておき（図示せず）、複数のメ
モリセルアレイに対して、外部のメモリテスタから、入
出力パッドＰ、データ入力バッファＢｉｎを介して同じ
テストパターンデータを並列的に書き込むものである。
この場合、メモリセルアレイ部Ｍ１及びＭ３に対してそ
れぞれ対応するトランスファゲートＴ１及びＴ３を開
く。このとき、各アドレス毎にメモリセルアレイ部Ｍ
１、Ｍ３に対して同一の行線および列線を選択すること
によって、上記メモリセルアレイ部における同一位置の
メモリセルを選択する。同様に、メモリセルアレイ部Ｍ
２及びＭ４に対しても、それぞれ対応するトランスファ
ゲートＴ２及びＴ４を開くとともに、メモリセルを順次
選択して、テストパターンデータを書き込み、すべての
メモリセルに対するテストパターンデータの書き込みを
完了する。
【００２４】テスト時に於いて、アドレス信号は、外部
メモリテスタより順次入力されるが、単一のアドレス信
号に対して、２つのメモリセルアレイ部Ｍ１（Ｍ２）と
Ｍ３（Ｍ４）の対応するアドレスが選択されるようにす
るための構成は従来と同様の構成を用いることができ
る。
メモリテスタより順次入力されるが、単一のアドレス信
号に対して、２つのメモリセルアレイ部Ｍ１（Ｍ２）と
Ｍ３（Ｍ４）の対応するアドレスが選択されるようにす
るための構成は従来と同様の構成を用いることができ
る。
【００２５】次に、各アドレス毎にメモリセルアレイ部
Ｍ１、Ｍ３における同一位置のメモリセルを選択する。
このとき、上記メモリセルアレイ部Ｍ１、Ｍ３のそれぞ
れのセンスアンプが同時に活性化されており、このメモ
リセルアレイ部に対応するトランスファゲートＴ１、Ｔ
３を開き、このメモリセルアレイ部からの読み出しデー
タを、それぞれ対応する入出力バッファＢ１、Ｂ３およ
びトランスファゲートＴ１、Ｔ３を介して入出力データ
線Ｄ１、Ｄ２に伝送する。そして、この２組の入出力デ
ータ線の両データの一致、不一致をパターン比較回路Ｃ
でチェックする。判定回路Ｊは上記パターン比較回路Ｃ
から不一致信号が入力されると、タイミング生成回路Ｔ
Ｍからの制御タイミングに従ってトランスファゲートＴ
９を開き、トランスファゲートＴ８を閉じる。そのた
め、データ出力バッファＢｏｕｔは不活性になり、デー
タが出力されない高インピーダンス状態になるため、外
部のメモリテスタの期待値と一致せず、不良の判定がな
される。また、比較される２組のデータがともに等しい
不良の場合は、比較回路Ｃの出力は、一致となり、判定
回路Ｊは、トランスファゲートＴ８を開き、トランスフ
ァゲートＴ９を閉じて、データがデータ出力バッファＢ
ｏｕｔから出力されるが、外部のメモリテスタの期待値
と一致しないため、不良の判定ができる。引き続き、上
記と同様に残りのメモリセルアレイ部Ｍ２、Ｍ４につい
ても行う。
Ｍ１、Ｍ３における同一位置のメモリセルを選択する。
このとき、上記メモリセルアレイ部Ｍ１、Ｍ３のそれぞ
れのセンスアンプが同時に活性化されており、このメモ
リセルアレイ部に対応するトランスファゲートＴ１、Ｔ
３を開き、このメモリセルアレイ部からの読み出しデー
タを、それぞれ対応する入出力バッファＢ１、Ｂ３およ
びトランスファゲートＴ１、Ｔ３を介して入出力データ
線Ｄ１、Ｄ２に伝送する。そして、この２組の入出力デ
ータ線の両データの一致、不一致をパターン比較回路Ｃ
でチェックする。判定回路Ｊは上記パターン比較回路Ｃ
から不一致信号が入力されると、タイミング生成回路Ｔ
Ｍからの制御タイミングに従ってトランスファゲートＴ
９を開き、トランスファゲートＴ８を閉じる。そのた
め、データ出力バッファＢｏｕｔは不活性になり、デー
タが出力されない高インピーダンス状態になるため、外
部のメモリテスタの期待値と一致せず、不良の判定がな
される。また、比較される２組のデータがともに等しい
不良の場合は、比較回路Ｃの出力は、一致となり、判定
回路Ｊは、トランスファゲートＴ８を開き、トランスフ
ァゲートＴ９を閉じて、データがデータ出力バッファＢ
ｏｕｔから出力されるが、外部のメモリテスタの期待値
と一致しないため、不良の判定ができる。引き続き、上
記と同様に残りのメモリセルアレイ部Ｍ２、Ｍ４につい
ても行う。
【００２６】上記のテストに於いて、データが不一致と
なつた不良については、更に、各アドレス毎の個別テス
トが実行され、不良アドレスが特定される。その後、冗
長置換が実行される（冗長置換を目的としたテストの場
合）。
なつた不良については、更に、各アドレス毎の個別テス
トが実行され、不良アドレスが特定される。その後、冗
長置換が実行される（冗長置換を目的としたテストの場
合）。
【００２７】なお、上記メモリの通常動作に際しては、
データ入力バッファＢｉｎと入出力データ線Ｄ１，Ｄ２
との間のトランスファゲートＴ５、Ｔ６および入出力デ
ータ線Ｄ１、Ｄ２とデータ出力バッファＢｏｕｔとの間
のトランスファゲートＴ７、Ｔ８は各々開いておき、ト
ランスファゲートＴ９は閉じておき、選択されるメモリ
セルアレイ部内の選択されるメモリセルに対して、デー
タの書き込みあるいは読み出しを行うようになってい
る。
データ入力バッファＢｉｎと入出力データ線Ｄ１，Ｄ２
との間のトランスファゲートＴ５、Ｔ６および入出力デ
ータ線Ｄ１、Ｄ２とデータ出力バッファＢｏｕｔとの間
のトランスファゲートＴ７、Ｔ８は各々開いておき、ト
ランスファゲートＴ９は閉じておき、選択されるメモリ
セルアレイ部内の選択されるメモリセルに対して、デー
タの書き込みあるいは読み出しを行うようになってい
る。
【００２８】図２に本発明による他の実施形態を示す。
本実施形態はＲＡＭに於いて、本発明を実施したもので
ある。
本実施形態はＲＡＭに於いて、本発明を実施したもので
ある。
【００２９】Ｍ１〜Ｍ４は、４分割された第１〜第４の
メモリセルアレイ部で、それぞれメモリセルアレイ本体
ＭＡとローデコーダＲＤとセンスアンプＳＡとを有し、
第１と第２のメモリセルアレイ部Ｍ１、Ｍ２はカラムデ
コーダＣＤ１を共有し、第３と第４のメモリセルアレイ
部Ｍ３、Ｍ４はカラムデコーダＣＤ２を共有している。
ここで、メモリセルアレイ部Ｍ１ないしＭ４は一度に一
つしか活性化されないものとする（通常アクセス時）。
Ｂ１〜Ｂ４は上記各メモリセルアレイ部Ｍ１〜Ｍ４に対
応して接続された第１〜第４の入出力バッファである。
Ｄ１は第１の入出力データ線、Ｄ２は第２の入出力デー
タ線であり、この２組の入出力データ線に対して、前記
第１〜第４の入出力バッファＢ１〜Ｂ４が２区分され
て、接続されている。すなわち、第１の入出力データ線
Ｄ１と第１、第２の入出力バッファＢ１、Ｂ２とが、そ
れぞれトランスファゲートＴ１、Ｔ２を介して接続され
ており、第２の入出力データ線Ｄ２と第３、第４の入出
力バッファＢ３、Ｂ４とが、それぞれトランスファゲー
トＴ３、Ｔ４を介して接続されている。そして、データ
入力バッファＢｉｎはトランスファゲートＴ５を介して
第１の入出力データ線Ｄ１に接続されているとともに、
トランスファゲートＴ６を介して第２の入出力データ線
Ｄ２に接続されている。また、上記第１の入出力データ
線Ｄ１および第２の入出力データ線Ｄ２は、それぞれ、
トランスファゲートＴ７、Ｔ８を介してデータ出力バッ
ファＢｏｕｔに接続されている。また、外部のメモリテ
スタに於ける、データ“１”の出力判定電圧ＶＯＨとデ
ータ“０”の出力判定電圧ＶＯＬの中間電位である特異
電位を出力する特異電位出力バッファＢｏｕｔ２が設け
られている。さらに、パターン比較回路Ｃ、判定回路Ｊ
が半導体メモリチップ上に形成されており、前記２組の
入出力データ線Ｄ１、Ｄ２に該パターン比較回路Ｃが接
続され、このパターン比較回路Ｃに前記判定回路Ｊが接
続されている。なお、ＴＭは判定回路Ｊとデータ出力バ
ッファＢｏｕｔの動作タイミングを決定するタイミング
生成回路である（この半導体記憶装置が外部クロックに
対して同期式である場合は、このタイミングを外部クロ
ックから生成させてもよい）。
メモリセルアレイ部で、それぞれメモリセルアレイ本体
ＭＡとローデコーダＲＤとセンスアンプＳＡとを有し、
第１と第２のメモリセルアレイ部Ｍ１、Ｍ２はカラムデ
コーダＣＤ１を共有し、第３と第４のメモリセルアレイ
部Ｍ３、Ｍ４はカラムデコーダＣＤ２を共有している。
ここで、メモリセルアレイ部Ｍ１ないしＭ４は一度に一
つしか活性化されないものとする（通常アクセス時）。
Ｂ１〜Ｂ４は上記各メモリセルアレイ部Ｍ１〜Ｍ４に対
応して接続された第１〜第４の入出力バッファである。
Ｄ１は第１の入出力データ線、Ｄ２は第２の入出力デー
タ線であり、この２組の入出力データ線に対して、前記
第１〜第４の入出力バッファＢ１〜Ｂ４が２区分され
て、接続されている。すなわち、第１の入出力データ線
Ｄ１と第１、第２の入出力バッファＢ１、Ｂ２とが、そ
れぞれトランスファゲートＴ１、Ｔ２を介して接続され
ており、第２の入出力データ線Ｄ２と第３、第４の入出
力バッファＢ３、Ｂ４とが、それぞれトランスファゲー
トＴ３、Ｔ４を介して接続されている。そして、データ
入力バッファＢｉｎはトランスファゲートＴ５を介して
第１の入出力データ線Ｄ１に接続されているとともに、
トランスファゲートＴ６を介して第２の入出力データ線
Ｄ２に接続されている。また、上記第１の入出力データ
線Ｄ１および第２の入出力データ線Ｄ２は、それぞれ、
トランスファゲートＴ７、Ｔ８を介してデータ出力バッ
ファＢｏｕｔに接続されている。また、外部のメモリテ
スタに於ける、データ“１”の出力判定電圧ＶＯＨとデ
ータ“０”の出力判定電圧ＶＯＬの中間電位である特異
電位を出力する特異電位出力バッファＢｏｕｔ２が設け
られている。さらに、パターン比較回路Ｃ、判定回路Ｊ
が半導体メモリチップ上に形成されており、前記２組の
入出力データ線Ｄ１、Ｄ２に該パターン比較回路Ｃが接
続され、このパターン比較回路Ｃに前記判定回路Ｊが接
続されている。なお、ＴＭは判定回路Ｊとデータ出力バ
ッファＢｏｕｔの動作タイミングを決定するタイミング
生成回路である（この半導体記憶装置が外部クロックに
対して同期式である場合は、このタイミングを外部クロ
ックから生成させてもよい）。
【００３０】図に示すように、判定回路Ｊの出力によ
り、データ出力バッファＢｏｕｔによるデータの出力
と、特異な電位（例えば、データ“１”の出力判定電圧
ＶＯＨとデータ“０”の出力判定電圧ＶＯＬの中間値）
を出力させる特異電位出力バッファＢｏｕｔ２による出
力とを切り替える構成としているものである。
り、データ出力バッファＢｏｕｔによるデータの出力
と、特異な電位（例えば、データ“１”の出力判定電圧
ＶＯＨとデータ“０”の出力判定電圧ＶＯＬの中間値）
を出力させる特異電位出力バッファＢｏｕｔ２による出
力とを切り替える構成としているものである。
【００３１】上記半導体記憶装置におけるテスト動作に
ついて説明する。
ついて説明する。
【００３２】テストは、製品が完成し、出荷される前の
段階に於いて実施される。この場合、テストで良品と判
定されたもののみが出荷され、不良と判定されたもの
は、廃棄される。
段階に於いて実施される。この場合、テストで良品と判
定されたもののみが出荷され、不良と判定されたもの
は、廃棄される。
【００３３】また、冗長置換を目的としたテストの場合
は、 テストは、半導体ウェハ上に複数のメモリＩＣチ
ップが作り込まれ、それらが各チップに分断される前の
段階に於いて実施される。そして、不良判定がなされた
チップについては、冗長置換が可能なものは、冗長置換
が実行される。なお、冗長置換がパッケージング後に於
いても可能な構成の場合は、パッケージング後にテスト
を行うようにしてもよい。
は、 テストは、半導体ウェハ上に複数のメモリＩＣチ
ップが作り込まれ、それらが各チップに分断される前の
段階に於いて実施される。そして、不良判定がなされた
チップについては、冗長置換が可能なものは、冗長置換
が実行される。なお、冗長置換がパッケージング後に於
いても可能な構成の場合は、パッケージング後にテスト
を行うようにしてもよい。
【００３４】テストは、例えば、所定のアドレス端子に
電源電圧よりはるかに高い電位を与えたときにテストモ
ードに入るように構成しておき（図示せず）、複数のメ
モリセルアレイに対して、外部のメモリテスタから、入
出力パッドＰ、データ入力バッファＢｉｎを介して同じ
テストパターンデータを並列的に書き込むものである。
この場合、メモリセルアレイ部Ｍ１及びＭ３に対してそ
れぞれ対応するトランスファゲートＴ１及びＴ３を開
く。このとき、各アドレス毎にメモリセルアレイ部Ｍ
１、Ｍ３に対して同一の行線および列線を選択すること
によって、上記メモリセルアレイ部における同一位置の
メモリセルを選択する。同様に、メモリセルアレイ部Ｍ
２及びＭ４に対しても、それぞれ対応するトランスファ
ゲートＴ２及びＴ４を開くとともに、メモリセルを順次
選択して、テストパターンデータを書き込み、すべての
メモリセルに対するテストパターンデータの書き込みを
完了する。
電源電圧よりはるかに高い電位を与えたときにテストモ
ードに入るように構成しておき（図示せず）、複数のメ
モリセルアレイに対して、外部のメモリテスタから、入
出力パッドＰ、データ入力バッファＢｉｎを介して同じ
テストパターンデータを並列的に書き込むものである。
この場合、メモリセルアレイ部Ｍ１及びＭ３に対してそ
れぞれ対応するトランスファゲートＴ１及びＴ３を開
く。このとき、各アドレス毎にメモリセルアレイ部Ｍ
１、Ｍ３に対して同一の行線および列線を選択すること
によって、上記メモリセルアレイ部における同一位置の
メモリセルを選択する。同様に、メモリセルアレイ部Ｍ
２及びＭ４に対しても、それぞれ対応するトランスファ
ゲートＴ２及びＴ４を開くとともに、メモリセルを順次
選択して、テストパターンデータを書き込み、すべての
メモリセルに対するテストパターンデータの書き込みを
完了する。
【００３５】テスト時に於いて、アドレス信号は、外部
メモリテスタより順次入力されるが、単一のアドレス信
号に対して、２つのメモリセルアレイ部Ｍ１（Ｍ２）と
Ｍ３（Ｍ４）の対応するアドレスが選択されるようにす
るための構成は従来と同様の構成を用いることができ
る。
メモリテスタより順次入力されるが、単一のアドレス信
号に対して、２つのメモリセルアレイ部Ｍ１（Ｍ２）と
Ｍ３（Ｍ４）の対応するアドレスが選択されるようにす
るための構成は従来と同様の構成を用いることができ
る。
【００３６】次に、各アドレス毎にメモリセルアレイ部
Ｍ１、Ｍ３における同一位置のメモリセルを選択する。
このとき、上記メモリセルアレイ部Ｍ１、Ｍ３のそれぞ
れのセンスアンプが同時に活性化されており、このメモ
リセルアレイ部に対応するトランスファゲートＴ１、Ｔ
３を開き、このメモリセルアレイ部からの読み出しデー
タを、それぞれ対応する入出力バッファＢ１、Ｂ３およ
びトランスファゲートＴ１、Ｔ３を介して入出力データ
線Ｄ１、Ｄ２に伝送する。そして、この２組の入出力デ
ータ線の両データの一致、不一致をパターン比較回路Ｃ
でチェックする。判定回路Ｊは上記パターン比較回路Ｃ
からの不一致信号が入力されると、特異電位出力バッフ
ァＢｏｕｔ２の出力を入出力パッド（または出力パッ
ド）に出力させるため、外部のメモリテスタの期待値と
一致せず、不良の判定がなされる。また、比較される２
組のデータがともに等しい不良の場合は、比較回路Ｃの
出力は、一致となり、データ出力バッファＢｏｕｔの出
力が出力されるが、外部のメモリテスタの期待値と一致
しないため不良の判定ができる。引き続き、上記と同様
に、残りのメモリセルアレイ部Ｍ２、Ｍ４についても行
う。
Ｍ１、Ｍ３における同一位置のメモリセルを選択する。
このとき、上記メモリセルアレイ部Ｍ１、Ｍ３のそれぞ
れのセンスアンプが同時に活性化されており、このメモ
リセルアレイ部に対応するトランスファゲートＴ１、Ｔ
３を開き、このメモリセルアレイ部からの読み出しデー
タを、それぞれ対応する入出力バッファＢ１、Ｂ３およ
びトランスファゲートＴ１、Ｔ３を介して入出力データ
線Ｄ１、Ｄ２に伝送する。そして、この２組の入出力デ
ータ線の両データの一致、不一致をパターン比較回路Ｃ
でチェックする。判定回路Ｊは上記パターン比較回路Ｃ
からの不一致信号が入力されると、特異電位出力バッフ
ァＢｏｕｔ２の出力を入出力パッド（または出力パッ
ド）に出力させるため、外部のメモリテスタの期待値と
一致せず、不良の判定がなされる。また、比較される２
組のデータがともに等しい不良の場合は、比較回路Ｃの
出力は、一致となり、データ出力バッファＢｏｕｔの出
力が出力されるが、外部のメモリテスタの期待値と一致
しないため不良の判定ができる。引き続き、上記と同様
に、残りのメモリセルアレイ部Ｍ２、Ｍ４についても行
う。
【００３７】なお、上記メモリの通常動作に際しては、
データ入力バッファＢｉｎと入出力データ線Ｄ１、Ｄ２
との間のトランスファゲートＴ５、Ｔ６および入出力デ
ータ線Ｄ１、Ｄ２とデータ出力バッファＢｏｕｔとの間
のトランスファゲートＴ７、Ｔ８は各々開いておき、ト
ランスファゲートＴ９は閉じておき、選択されるメモリ
セルアレイ部内の選択されるメモリセルに対して、デー
タの書き込みあるいは読み出しを行うようになってい
る。
データ入力バッファＢｉｎと入出力データ線Ｄ１、Ｄ２
との間のトランスファゲートＴ５、Ｔ６および入出力デ
ータ線Ｄ１、Ｄ２とデータ出力バッファＢｏｕｔとの間
のトランスファゲートＴ７、Ｔ８は各々開いておき、ト
ランスファゲートＴ９は閉じておき、選択されるメモリ
セルアレイ部内の選択されるメモリセルに対して、デー
タの書き込みあるいは読み出しを行うようになってい
る。
【００３８】上記実施形態に於いては、データ入出力端
子を兼用して（データ出力専用端子を兼用する構成でも
よい）、比較結果が一致の場合は、該端子よりデータを
出力させ、比較結果が不一致の場合は、該端子を高イン
ピーダンス状態とするか、又は、特異電位を出力する構
成としているが、専用の出力端子を設ける構成としても
よい。
子を兼用して（データ出力専用端子を兼用する構成でも
よい）、比較結果が一致の場合は、該端子よりデータを
出力させ、比較結果が不一致の場合は、該端子を高イン
ピーダンス状態とするか、又は、特異電位を出力する構
成としているが、専用の出力端子を設ける構成としても
よい。
【００３９】ウェハプロセスの最終段階でテストを行う
場合は、専用の出力端子（パッド）を設ける構成であっ
ても、該パッドをパッケージの入出力端子（リード端
子）と接続しない構成とすれば、判定出力用のリード端
子を持たないものとのパッケージ互換性も保つことがで
きる。
場合は、専用の出力端子（パッド）を設ける構成であっ
ても、該パッドをパッケージの入出力端子（リード端
子）と接続しない構成とすれば、判定出力用のリード端
子を持たないものとのパッケージ互換性も保つことがで
きる。
【００４０】上記実施形態は、何れも、通常アクセス時
に於いてはメモリセルアレイ部Ｍ１ないしＭ４の何れか
一つしか活性化されない通常の半導体メモリに於いて本
発明を実施したものであるが、本発明は、複数に分割さ
れたメモリアレイを独立に活性化することが可能なバン
ク構造を有する半導体記憶装置に於いても有効に実施す
ることができるものである。
に於いてはメモリセルアレイ部Ｍ１ないしＭ４の何れか
一つしか活性化されない通常の半導体メモリに於いて本
発明を実施したものであるが、本発明は、複数に分割さ
れたメモリアレイを独立に活性化することが可能なバン
ク構造を有する半導体記憶装置に於いても有効に実施す
ることができるものである。
【００４１】図５及び図６に、バンク構造の半導体メモ
リに於いて本発明を実施した場合の構成図を示す。図５
は、前記図１に対応しており、図６は前記図２に対応し
ている。
リに於いて本発明を実施した場合の構成図を示す。図５
は、前記図１に対応しており、図６は前記図２に対応し
ている。
【００４２】両図に於いて、メモリセルアレイ部Ｍ１及
びＭ２とカラムデコーダＣＤ１とで第１バンクＢＫ１を
構成し、メモリセルアレイ部Ｍ３及びＭ４とカラムデコ
ーダＣＤ２とで第２バンクＢＫ２を構成している。バン
クＢＫ１とＢＫ２は、それぞれ独立に活性化可能なもの
である。すなわち、バンクＢＫ１のみを活性化すること
も、バンクＢＫ２のみを活性化することも、両バンクＢ
Ｋ１及びＢＫ２を同時に活性化することも可能なもので
ある。バンクを独立に動作させる方法は、図に示すよう
に、バンクＢＫ１及びＢＫ２が、それぞれ、バンク活性
状態保持回路ＥＢＫ１及びＥＢＫ２（バンクの活性命令
によりセットされ、非活性命令によりリセットされるフ
リップフロップ、該フリップフロップがセットされてい
る期間、対応のバンクが活性状態となる）と、アドレス
ラッチＡＬ１及びＡＬ２を有して、これら回路により独
立動作させる方法が一般的である。バンク活性状態保持
回路ＥＢＫ１がセット状態、ＥＢＫ２がリセット状態に
あれば、バンクＢＫ１のみが活性化され、バンク活性状
態保持回路ＥＢＫ２がセット状態、ＥＢＫ１がリセット
状態であれば、バンクＢＫ２のみが活性化され、バンク
活性状態保持回路ＥＢＫ１及びＥＢＫ２が共にセット状
態であれば、両バンクが共に活性化される。
びＭ２とカラムデコーダＣＤ１とで第１バンクＢＫ１を
構成し、メモリセルアレイ部Ｍ３及びＭ４とカラムデコ
ーダＣＤ２とで第２バンクＢＫ２を構成している。バン
クＢＫ１とＢＫ２は、それぞれ独立に活性化可能なもの
である。すなわち、バンクＢＫ１のみを活性化すること
も、バンクＢＫ２のみを活性化することも、両バンクＢ
Ｋ１及びＢＫ２を同時に活性化することも可能なもので
ある。バンクを独立に動作させる方法は、図に示すよう
に、バンクＢＫ１及びＢＫ２が、それぞれ、バンク活性
状態保持回路ＥＢＫ１及びＥＢＫ２（バンクの活性命令
によりセットされ、非活性命令によりリセットされるフ
リップフロップ、該フリップフロップがセットされてい
る期間、対応のバンクが活性状態となる）と、アドレス
ラッチＡＬ１及びＡＬ２を有して、これら回路により独
立動作させる方法が一般的である。バンク活性状態保持
回路ＥＢＫ１がセット状態、ＥＢＫ２がリセット状態に
あれば、バンクＢＫ１のみが活性化され、バンク活性状
態保持回路ＥＢＫ２がセット状態、ＥＢＫ１がリセット
状態であれば、バンクＢＫ２のみが活性化され、バンク
活性状態保持回路ＥＢＫ１及びＥＢＫ２が共にセット状
態であれば、両バンクが共に活性化される。
【００４３】テスト時には、バンクＢＫ１用のバンク活
性状態保持回路ＥＢＫ１の出力をバンクＢＫ２にも流用
することにより、或いはバンク活性状態保持回路ＥＢＫ
１及びＥＢＫ２を共にセット状態にすることにより、同
時にＢＫ１及びＢＫ２を活性化し、両バンク間で、同じ
アドレスのデータが、前述の実施形態に於けるのと同様
に比較され、出力される。
性状態保持回路ＥＢＫ１の出力をバンクＢＫ２にも流用
することにより、或いはバンク活性状態保持回路ＥＢＫ
１及びＥＢＫ２を共にセット状態にすることにより、同
時にＢＫ１及びＢＫ２を活性化し、両バンク間で、同じ
アドレスのデータが、前述の実施形態に於けるのと同様
に比較され、出力される。
【００４４】
【発明の効果】本発明によれば、テスト時にアクセスす
るアドレスサイズを低減することにより、テスト時間の
短縮がはかれ、しかも、同時にテストする複数のメモリ
アレイの比較し合うデータが等しい不良で、比較結果が
一致となる場合でも、不良として判別できるものであ
る。
るアドレスサイズを低減することにより、テスト時間の
短縮がはかれ、しかも、同時にテストする複数のメモリ
アレイの比較し合うデータが等しい不良で、比較結果が
一致となる場合でも、不良として判別できるものであ
る。
【図１】本発明の第一の実施形態の構成図である。
【図２】本発明の第二の実施形態の構成図である。
【図３】従来の半導体記憶装置の構成図である。
【図４】パターン比較回路の構成図である。
【図５】本発明の第三の実施形態の構成図である。
【図６】本発明の第四の実施形態の構成図である。
【図７】データ入力バッファと出力バッファの構成図で
ある。
ある。
Ｍ１，…，Ｍ４ メモリセルアレイ部 Ｃ パターン比較回路 Ｊ 判定回路 Ｐ 入出力パッド Ｂｏｕｔ２ 特異電位バッファ
Claims (2)
- 【請求項１】 複数に分割されたメモリアレイを有する
半導体記憶装置であって、テストを行う場合に、複数の
メモリアレイに同時に同一のテストデータを書き込み、
読み出しの際には、複数のメモリアレイのデータを同時
に読み出し、該同時に読み出されたデータを比較する比
較回路を有し、比較の結果、上記同時に読み出されたデ
ータが一致の場合には、所定の端子より該データを出力
し、一方、比較の結果、上記同時に読み出されたデータ
が不一致の場合には、上記所定の端子を高インピーダン
ス状態とするか、又は、上記所定の端子にデータ１，０
を示す電位以外の特定電位を出力することを特徴とする
半導体記憶装置。 - 【請求項２】 上記所定の端子が、データ出力端子又は
データ入出力端子であることを特徴とする請求項１に記
載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8201454A JPH1050056A (ja) | 1996-07-31 | 1996-07-31 | 半導体記憶装置 |
| US08/827,038 US5757809A (en) | 1996-07-31 | 1997-03-25 | Semiconductor memory device |
| TW086103762A TW370669B (en) | 1996-07-31 | 1997-03-25 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8201454A JPH1050056A (ja) | 1996-07-31 | 1996-07-31 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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