JP3667787B2 - 半導体記憶装置 - Google Patents

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Description

【０００１】
【産業上の利用分野】
この発明は半導体記憶装置に関し、特に、情報を電荷の形態で記憶するダイナミック型半導体記憶装置に関する。より特定的には、この発明はダイナミック型半導体記憶装置におけるメモリセルの電荷保持特性を改善するための構成に関する。具体的には、この発明は、ワード線を選択するための回路の構成に関する。
【０００２】
【従来の技術】
図６３は、従来のダイナミック型半導体記憶装置（ＤＲＡＭと以下称す）の全体の構成を概略的に示す図である。図６３において、ＤＲＡＭは、行および列のマトリクス状に配列されるメモリセルＭＣを有するメモリセルアレイ９００を含む。メモリセルアレイ９００においては、メモリセルＭＣの各行に対応してワード線ＷＬが配設され、またメモリセルＭＣの各列に対応して列線（ビット線対）ＢＬ，／ＢＬが配設される。図６３においては、１本のワード線ＷＬと１つのビット線対ＢＬ，／ＢＬを代表的に示す。メモリセルＭＣは、ワード線ＷＬとビット線対ＢＬ，／ＢＬの交差部に対応して配置される。図６３においては、ビット線ＢＬとワード線ＷＬの交差部に対応して配置されるメモリセルＭＣが一例として示される。メモリセルＭＣは、情報を電荷の形態で格納するためのメモリキャパシタＭＱと、ワード線ＷＬ上の信号電位に応答して導通し、メモリキャパシタＭＱをビット線ＢＬ（または／ＢＬ）に接続するメモリトランジスタＭＴを含む。
【０００３】
ＤＲＡＭは、さらに、外部から与えられるアドレス信号から内部アドレス信号を生成するアドレスバッファ９０２と、アドレスバッファ９０２からの内部ロウアドレス信号をデコードし、メモリセルアレイ９００内の対応のワード線を指定するデコード信号を生成するロウデコード回路９０４と、ロウデコード回路９０４からのロウデコード信号に従って対応のワード線上へ選択状態を示す信号電圧を伝達するワード線ドライブ回路９０６を含む。ワード線ドライブ回路９０６は、その構成については後に詳細に説明するが、選択されたワード線（アドレス信号が指定する行に対応するワード線）上に動作電源電位Ｖｃｃよりも高い高電圧Ｖｐｐを伝達する。
【０００４】
ＤＲＡＭは、さらに、ビット線対ＢＬ，／ＢＬそれぞれに対応して設けられ、対応のビット線対上の信号電位を差動的に増幅する複数のセンスアンプを含むセンスアンプ帯９０８と、アドレスバッファ９０２からの内部コラムアドレス信号をデコードし、メモリセルアレイ９００内の対応の列（ビット線対）を指定する列選択信号を生成するコラムデコーダ９１０と、コラムデコーダ９１０からの列選択信号に従ってメモリセルアレイ内の対応の列（ビット線対）を内部データ線（内部Ｉ／Ｏ線）９１３へ接続するＩ／Ｏゲート回路９１２と、外部データＤＱの入出力を行なうための入出力回路９１４を含む。Ｉ／Ｏゲート回路９１２は、ビット線対それぞれに対応して設けられる列選択ゲートを含む。入出力回路９１４は、データ書込時には外部からのデータＤＱから内部書込データを生成し、内部データ線９１３へ伝達する。データ読出時には入出力回路９１４は内部データ線９１３上の内部読出データから外部読出データＤＱを生成する。入出力回路９１４は、同じピン端子を介してデータの入出力を行なうように示されるが、これは別々のピン端子を介してデータの入出力を行なってもよい。
【０００５】
ＤＲＡＭの内部動作のタイミングを決定するために、制御信号発生回路９１６が設けられる。制御信号発生回路９１６は、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥを受け、様々な内部制御信号を発生する。図６３においては、制御信号発生回路９１６は、アドレスバッファ９０２およびロウデコード回路９０４へ内部制御信号を与える様に示される。
ロウアドレスストローブ信号／ＲＡＳは、活性時にＬレベルとなり、メモリセルサイクルの開始（ＤＲＡＭへのアクセス開始）を指定するとともに、アドレスバッファ９０２およびロウデコード回路９０４におけるアドレス信号のラッチおよびデコード動作を指定する。すなわち、アドレスバッファ９０２は、ロウアドレスストローブ信号／ＲＡＳがＬレベルとなると、アドレス信号をラッチして内部ロウアドレス信号を生成してロウデコード回路９０４へ与える。このロウアドレスストローブ信号／ＲＡＳは、メモリセルアレイ９００における行を選択するための回路の動作を制御する。
【０００６】
コラムアドレスストローブ信号／ＣＡＳは、列選択に関連する動作のタイミングを決定する。信号／ＣＡＳがＬレベルとなると、アドレスバッファ９０２は、外部からのアドレス信号をラッチして内部列アドレス信号を生成してコラムデコーダ９１０へ与える。コラムデコーダ９１０は、この信号／ＣＡＳのＬレベルに従って与えられたアドレス信号をデコードする。
ライトイネーブル信号／ＷＥは、活性時にＬレベルとなり、データ書込動作が指定されたことを示す。アウトプットイネーブル信号／ＯＥは、活性時にＬレベルとなり、選択されたメモリセルのデータを読出すべきことを指定する。次に、１ビットのメモリセルの選択動作について簡単に説明する。
【０００７】
信号／ＲＡＳの立下がりに応答して、制御信号発生回路９１６の制御の下に、アドレスバッファ９０２が外部から与えられたアドレス信号を取込んで内部行アドレス信号を生成する。ロウデコード回路９０４が、また制御信号発生回路９１６の制御の下にこの与えられた内部行アドレス信号をデコードし、１本のワード線ＷＬを指定するワード線指定信号を生成する。ワード線ドライブ回路９０６は、ロウデコード回路９０４からのワード線指定信号に従って、アドレス指定されたワード線ＷＬの電位を立上げる。後に詳細に説明するが、ワード線ドライブ回路９０６は、選択ワード線の電位を動作電源電圧Ｖｃｃよりも高い高電圧Ｖｐｐにまで昇圧する。この選択ワード線の電位を昇圧する理由についても後に詳細に説明する。
【０００８】
選択ワード線に接続されるメモリセルＭＣに含まれるメモリトランジスタＭＴが導通し、メモリキャパシタＭＱがビット線ＢＬ（または／ＢＬ）に接続される。それまで、中間電位Ｖｃｃ／２の電位でフローティング状態にあったビット線ＢＬ（または／ＢＬ）の電位がメモリキャパシタＭＱの記憶する情報（蓄積電荷）に従って変化する。
センスアンプ帯９０８に含まれるセンスアンプが制御信号発生回路９１６の制御の下に活性化され、各ビット線対ＢＬ，／ＢＬの電位差を増幅しラッチする。
【０００９】
一方、信号／ＣＡＳがＬレベルとなると、アドレスバッファ９０２が外部からのアドレス信号をラッチし、内部コラムアドレス信号を生成してコラムデコーダ９１０へ与える。コラムデコーダ９１０は、また制御信号発生回路９１６の制御の下に活性化され、このアドレスバッファ９０２からの内部コラムアドレス信号をデコードし、メモリセルアレイ９００における対応の列（ビット線対）を指定する列選択信号を発生する。
Ｉ／Ｏゲート回路９１２がこのコラムデコーダ９１０からの列選択信号に従って対応の列（ビット線対）を選択して内部データ線９１３にこの選択された列（ビット線対）を接続する。
【００１０】
データの書込および読出は、信号／ＷＥおよび／ＯＥにより決定される。データ書込時には、信号／ＷＥがＬレベルとなり、入出力回路９１４が外部からの書込データＤから内部書込データを生成し、内部データ線９１３およびＩ／Ｏゲート回路９１２を介して選択列上に内部書込データを伝達する。データ読出時においては信号／ＯＥがＬレベルとなり、入出力回路９１４は、内部データ線９１３上の内部読出データから外部読出データＱを生成して出力する。
図６４は、ロウデコード回路およびワード線ドライブ回路の構成の一例を示す図である。図６４においては、１本のワード線ＷＬに関連する部分の構成のみを示す。
【００１１】
図６４において、ロウデコード回路９０４は、ワード線ＷＬに対応して設けられるロウデコーダ９２４を含む。ロウデコーダ９２４は、アドレスバッファからの所定の組合わせの内部ロウアドレス信号を受けるＡＮＤ型デコーダ９２４ａと、ＡＮＤ型デコーダ９２４ａの出力ＷＤを反転するインバータ９２４ｂを含む。ＡＮＤ型デコーダ９２４ａおよびインバータ９２４ｂの出力はともにＶｃｃの振幅（Ｈレベルが電源電圧Ｖｃｃレベル、Ｌレベルが接地電位レベル）を有する。ＡＮＤ型デコーダ９２４ａは、与えられたアドレス信号がすべてＨレベルのときに選択状態となり、Ｈレベルの信号を出力する。
【００１２】
ワード線ドライブ回路９０６は、ワード線ＷＬ各々に対して設けられるワードドライバ９２６を含む。ワードドライバ９２６は、対応のロウデコーダ９２４からのデコード信号ＷＤをノードＡへ伝達するｎチャネルＭＯＳトランジスタＮ１と、ノードＡ上の信号電位に応答して導通し、導通時に昇圧されたワード線駆動信号ＲＸをワード線ＷＬへ伝達するｎチャネルＭＯＳトランジスタＮ２と、対応のロウデコーダ９２４からの反転デコード信号ＺＷＤに応答して導通して、ワード線ＷＬを接地電位レベルに放電するｎチャネルＭＯＳトランジスタＮ３を含む。
【００１３】
ＲＸ発生回路９３０は、信号／ＲＡＳの立下がりに応答して活性化され、高圧発生回路９３２が発生する高電圧Ｖｐｐを所定のタイミングでワード線駆動信号ＲＸとして出力する。次に動作について説明する。
スタンバイ時、ロウデコーダ９２４は、図１に示す制御信号発生回路９１６の下にプリチャージ状態にあり、ＡＮＤ型デコーダ９２４ａの出力ＷＤはＬレベル、インバータ９２４ｂから出力される信号ＺＷＤはＨレベルである。この状態においては、ＭＯＳトランジスタＮ２がオフ状態、ＭＯＳトランジスタＮ３がオン状態である。ワード線ＷＬはＭＯＳトランジスタＮ３を介して接地電位レベルに放電されている。
【００１４】
信号／ＲＡＳがＬレベルとなると、メモリサイクルが始まる。ロウデコーダ９２４が図１に示す制御信号発生回路９１６からの外部制御信号に従って活性化され、アドレスバッファから与えられたアドレス信号をデコードする。ロウデコーダ９２４からの信号ＷＤがＨレベルのとき、ノードＡは電源電位ＶｃｃからＭＯＳトランジスタＮ１のしきい値電圧Ｖｔｈ低い電位Ｖｃｃ−Ｖｔｈの電位レベルに充電される。信号ＺＷＤはＬレベルであり、ＭＯＳトランジスタＮ３はオフ状態にある。
【００１５】
ノードＡが充電された後、ＲＸ発生回路９３０からの昇圧信号ＲＸの電位が立上がりＭＯＳトランジスタＮ２の一方導通端子（ドレイン）に与えられる。ＭＯＳトランジスタＮ２においては、そのゲートとドレインとの容量結合により、ノードＡの電位が上昇し（セルフブースト動作）、ＭＯＳトランジスタＮ２のゲート電位が上昇する。これにより、ワード線ＷＬへは、ＭＯＳトランジスタを介して昇圧信号ＲＸが伝達され、ワード線ＷＬの電位が電源電位Ｖｃｃよりも高い高電圧Ｖｐｐレベルにまで昇圧される。ロウデコーダ９２４からの信号ＷＤがＬレベルの場合には、ＲＸ発生回路９３０からのワード線駆動信号ＲＸが立上がっても、ノードＡの電位は立上がらず、ＭＯＳトランジスタＮ２はオフ状態を維持する。このときには、信号ＺＷＤがＨレベルであり、ＭＯＳトランジスタＮ３がオン状態となり、ワード線ＷＬの電位が接地電位レベルとなる。
【００１６】
ノードＡの電位がＬレベルのとき、信号ＲＸが立上がってもノードＡの電位がＬレベルを維持するのは以下の理由による。ノードＡがＶｃｃ−Ｖｔｈの電位レベルに充電されたとき（信号ＷＤがＶｃｃレベルのＨレベルのとき）、ＭＯＳトランジスタＮ１はほぼオフ状態となり（そのゲート−ソース間電位差はしきい値電圧Ｖｔｈ）、信号ＲＸが立上がり、容量結合によりノードＡの電位が上昇するとＭＯＳトランジスタＮ１は完全にオフ状態となり、ノードＡの電荷が閉込められる。すなわちノードＡはフローティング状態とされるため、その電位はＶｃｃ＋Ｖｔｈ以上に昇圧される。一方、信号ＷＤがＬレベルのとき、ノードＡもＬレベルであり、ＭＯＳトランジスタＮ１はオン状態である。したがって、信号ＲＸが立上がってもノードＡはフローティング状態とはならず、ノードＡの電位は上昇せずにＬレベルを維持する。すなわちＭＯＳトランジスタＮ１は、ノードＡの電位が上昇したときにノードＡとロウデコーダ９２４の出力部（ＡＮＤ型デコーダ９２４ａの出力部）を切離すデカップリングトランジスタの機能を備える。
【００１７】
ワード線駆動信号ＲＸを動作電源電位Ｖｃｃ以上に昇圧するのは以下の理由による。選択ワード線の電位を高電圧Ｖｐｐにまで上昇させる方が電源電位Ｖｃｃにまで上昇させる場合に比べてその電位上昇速度が速くなる。したがって、メモリセルの記憶情報（メモリキャパシタの蓄積電荷）のビット線（ＢＬまたは／ＢＬ）への読出タイミングを速くすることができる。また、メモリキャパシタの蓄積電荷量Ｑは、Ｑ＝Ｃ・（Ｖ−Ｖｃｐ）で表わされる。ここで、Ｖはメモリキャパシタの一方電極（メモリトランジスタに接続されるストレージノード）の電位を示し、Ｖｃｐはメモリキャパシタの他方電極（セルプレート）の電位を示し、Ｃはメモリキャパシタの静電容量を示す。パラメータＣおよびＶｃｐは、一定である。したがって、メモリキャパシタの蓄積電荷量Ｑを多くするためには、メモリキャパシタの一方電極の電位Ｖをできるだけ高くするのが好ましい。メモリキャパシタの一方電極は図６３に示すように、メモリトランジスタＭＴを介してビット線（ＢＬまたは／ＢＬ）に接続される。ワード線ＷＬの電位を高電圧Ｖｐｐとすることにより、メモリトランジスタＭＴのしきい値電圧の損失を伴うことなくビット線（ＢＬまたは／ＢＬ）の電源電位Ｖｃｃレベルの電圧をメモリキャパシタＭＱの一方電極へ伝達することができる。これにより、メモリキャパシタＭＱにおける蓄積電荷量を確保する。
【００１８】
また、通常、セルプレートの電位Ｖｃｐは中間電位Ｖｃｃ／２に設定される。メモリキャパシタの一方電極に伝達されるＨレベルの電位が電源電位Ｖｃｃレベル、Ｌレベルが接地電位レベルである。ビット線ＢＬおよび／ＢＬの基準電位（プリチャージ電位）は中間電位Ｖｃｃ／２である。メモリキャパシタのハイレベルとして電源電位Ｖｃｃレベルの電位を伝達することにより、メモリキャパシタからのＨレベルおよびＬレベルのデータ読出時におけるビット線（ＢＬまたは／ＢＬ）の電位変化量を等しくし、センス動作の安定化（センスマージンの拡大等）を図る。
【００１９】
図６５は、従来のワード線選択回路の他の構成を示す図である。図６５に示す構成においては、ワードドライバ自身がデコード機能を有する。
図６５において、ロウデコード回路９０４は、アドレスバッファからの内部アドレス信号をプリデコードしてロウプリデコード信号ＡＸを発生するロウプリデコーダ９４０と、アドレスバッファからの独自の内部アドレス信号をプリデコードし、ワード線駆動信号ＲＸａ（図６５においてはＲＸ０〜ＲＸ３）を発生するＲＸデコーダ９４６と、ロウプリデコーダ９４０からのプリデコード信号をデコードし、複数のワード線を含むワード線グループを指定する信号ＷＤおよびＺＷＤを発生するロウデコーダ９４２を含む。
【００２０】
ロウプリデコーダ９４０は、所定数（図６５においては４本）のワード線を含むワード線グループを指定するためのプリデコード信号を発生する（図６５においては代表的にプリデコード信号ＡＸ０、ＡＸ１およびＡＸ２を示す）。ロウデコーダ９４２は、ワード線グループに対応して設けられ、対応のワード線グループに含まれるワード線を同時に指定するデコード信号を発生する。ロウデコーダ９４２は、ロウプリデコーダ９４０の出力するプリデコード信号を受けるＡＮＤ型デコーダ９４３と、ＡＮＤ型デコーダ９４３の出力を反転するインバータ９４５を含む。ＡＮＤ型デコーダ９４３およびインバータ９４５は高電圧Ｖｐｐを動作電源電圧として動作し、ロウプリデコーダ９４０から与えられる電源電圧Ｖｃｃレベルの振幅を有するプリデコード信号をデコードして、そのハイレベルの信号電位を高電圧Ｖｐｐレベルに変換する。接地電位レベルの信号はレベル変換されず、接地電位レベルの信号として出力される。
【００２１】
ＲＸデコーダ９４６は、アドレスバッファからの内部アドレス信号をプリデコードするＸプリデコーダ９４７と、Ｘプリデコーダ９４７の出力のＨレベルを高電圧Ｖｐｐレベルに変換してワード線駆動信号ＲＸ０〜ＲＸ３を発生するレベル変換回路９４９を含む。レベル変換回路９４９からのワード線駆動信号ＲＸ０〜ＲＸ３のうちの１つがＨレベルとされ、残りの３つのワード線駆動信号はＬレベル（接地電位レベル）とされる。
ワード線ドライブ回路９０６においては、１つのロウデコーダ９４２に対し複数（図６５においては４つ）のワードドライバ９５０ａ〜９５０ｄが設けられる。ワードドライバ９５０ａ〜９５０ｄは、それぞれ、ＲＸデコーダ９４６からのワード線駆動信号ＲＸ０〜ＲＸ３を受ける。ワードドライバ９５０ａ〜９５０ｄの各々は同じ構成を備え、ロウデコーダ９４２からのデコード信号ＷＤを内部ノードＢへ伝達するｎチャネルＭＯＳトランジスタＮ４と、ノードＢ上の信号電位に応答してワード線駆動信号ＲＸｉ（ｉ＝０〜３）を対応のワード線ＷＬｉ上へ伝達するｎチャネルＭＯＳトランジスタＮ５と、ロウデコーダ９４２からのデコード信号ＺＷＤに応答してワード線ＷＬｉを接地電位に放電するｎチャネルＭＯＳトランジスタＮ６を含む。ＭＯＳトランジスタＮ４のゲートへは高電圧Ｖｐｐが与えられる。次に動作について簡単に説明する。
【００２２】
ロウデコーダ９４２の出力する信号ＷＤおよびＺＷＤは、スタンバイ時および非選択時（ロウプリデコーダ９４０の出力ＡＸ０、ＡＸ１およびＡＸ２の少なくとも１つがＬレベル）のとき、それぞれＬレベルおよびＨレベルとなる。この状態においては、ノードＢの電位がＬレベルであり、ＭＯＳトランジスタＮ５がオフ状態、ＭＯＳトランジスタＮ６がオン状態となり、ワード線ＷＬ０〜ＷＬ３はすべて接地電位レベルに保持される。
動作時、ロウプリデコーダ９４０の出力ＡＸ０、ＡＸ１およびＡＸ２がすべてＨレベルのとき、ロウデコーダ９４２の出力ＷＤおよびＺＷＤが、それぞれ、ＨレベルおよびＬレベルとなる。ＭＯＳトランジスタＮ６がオフ状態となり、ＭＯＳトランジスタＮ５がオン状態となる。ノードＢの電位はＶｐｐ−Ｖｔｈレベルとなる。ＶｔｈはＭＯＳトランジスタＮ４のしきい値電圧である。信号ＷＤは高電圧Ｖｐｐレベルであり、ＭＯＳトランジスタＮ４はほぼオフ状態になる。この状態であ、ＲＸデコーダ９４６からのワード線駆動信号ＲＸ０〜ＲＸ３の１つが高電圧ＶｐｐレベルのＨレベルに立上がる。
【００２３】
今、ワード線駆動信号ＲＸ０が高電圧Ｖｐｐレベル、残りのワード線駆動信号ＲＸ１〜ＲＸ３が接地電位レベルのＬレベルとする。ワードドライバ９５０ａにおいて、ノードＢの電位がＭＯＳトランジスタＮ５のセルフブースト効果により上昇し、Ｖｐｐ＋Ｖｔｈ以上の電位レベルに上昇する。ここでＶｔｈはＭＯＳトランジスタＮ５のしきい値電圧である。これにより、ＭＯＳトランジスタＮ５は、高電圧Ｖｐｐレベルのワード線駆動信号ＲＸ０をしきい値電圧の損失を伴うことなくワード線ＷＬ０上へ伝達する。ワードドライバ９５０ｂ〜９５０ｄにおいては、ワード線駆動信号ＲＸ１〜ＲＸ３が接地電位レベルのＬレベルであり、ＭＯＳトランジスタＮ５を介してワード線ＷＬ１〜ＷＬ３へ接地電位レベルのＬレベルの信号が伝達される。
【００２４】
図６６は、従来のワード線ドライバ回路のさらに他の構成を示す図である。図６６においては、１つのワード線に対して設けられるワードドライバの構成を示す。図６６において、ワードドライバは、ワード線ＷＬをデコード信号ＺＷＤに応答して高電圧Ｖｐｐレベルに昇圧するｐチャネルＭＯＳトランジスタＰ１と、デコード信号ＺＷＤに応答してワード線ＷＬを接地電位レベルに放電するｎチャネルＭＯＳトランジスタＮ１を含む。図示しないデコードステージから与えられるデコード信号ＺＷＤはＨレベルが高電圧Ｖｐｐレベルであり、Ｌレベルが接地電位レベルである。このデコード信号ＺＷＤは１つのワード線のみを指定する。ｐチャネルＭＯＳトランジスタＰ１はその一方導通端子（ソース）に高電圧Ｖｐｐを受け、そのゲートにデコード信号ＺＷＤを受け、その他方導通端子（ドレイン）がワード線ＷＬに接続される。ｎチャネルＭＯＳトランジスタＮ１は、その一方導通端子（ソース）は接地電位を受けるように接続され、そのゲートにデコード信号ＺＷＤを受け、その他方導通端子（ドレイン）がワード線ＷＬに接続される。この図６６に示すワードドライバは、高電圧Ｖｐｐと接地電位の間で動作するＣＭＯＳインバータ回路の構成を備える。次に動作について簡単にする。スタンバイ時および非選択時においては、信号ＺＷＤが高電圧Ｖｐｐレベルである。ＭＯＳトランジスタＰ１がオフ状態、ＭＯＳトランジスタＮ１はオン状態となり、ワード線ＷＬは接地電位レベルに放電されている。信号ＺＷＤが接地電位レベルのＬレベルとなると、ＭＯＳトランジスタＮ１がオフ状態となり、ＭＯＳトランジスタＰ１がオン状態となり、ワード線ＷＬには高電圧Ｖｐｐが伝達される。
【００２５】
【発明が解決しようとする課題】
図６７に、メモリセルアレイ部の詳細構成を示す。図６７においては、２行２列に配列されたメモリセルＭＣ００、ＭＣ０１、ＭＣ１０、およびＭＣ１１を示す。ワード線ＷＬ０にメモリセルＭＣ００およびＭＣ１０が接続され、ワード線ＷＬ１にメモリセルＭＣ０１およびＭＣ１１が接続される。ビット線対ＢＬ０および／ＢＬ０にはメモリセルＭＣ００およびＭＣ０１が接続され、ビット線対ＢＬ１および／ＢＬ１にメモリセルＭＣ１０およびＭＣ１１が接続される。
【００２６】
ビット線対ＢＬ０、および／ＢＬ０にはプリチャージ／イコライズ回路ＰＥ０およびセンスアンプＳＡ０が設けられ、ビット線対ＢＬ１および／ＢＬ１にはプリチャージ／イコライズ回路ＰＥ１およびセンスアンプＳＡ１が設けられる。
プリチャージ／イコライズ回路ＰＥ０およびＰＥ１の各々は、ビット線イコライズ信号ＢＥＱに応答して導通し、対応のビット線／ＢＬおよびＢＬへ所定の中間電位ＶＢＬを伝達するｎチャネルＭＯＳトランジスタＴ２およびＴ３と、イコライズ信号ＢＥＱに応答して導通し、ビット線ＢＬ０（ＢＬ１）および／ＢＬ０（／ＢＬ１）を電気的に短絡するｎチャネルＭＯＳトランジスタＴ１を含む。通常、ＶＢＬ＝Ｖｃｐ＝Ｖｃｃ／２である。
【００２７】
ビット線イコライズ信号ＢＥＱは、信号／ＲＡＳが非活性状態の“Ｈ”のときに活性状態となり、対応のビット線ＢＬ０（ＢＬ１）および／ＢＬ０（／ＢＬ１）を中間電位ＶＢＬ（＝Ｖｃｃ／２）にプリチャージしかつイコライズする。信号／ＲＡＳがＬレベルの活性状態となるとビット線イコライズ信号ＢＥＱがＬレベルの非活性状態となり、トランジスタＴ１、Ｔ２およびＴ３がオフ状態とされ、ビット線ＢＬ０（ＢＬ１）、および／ＢＬ０（／ＢＬ１）は中間電位のフローティング状態とされる。たとえばワード線ＷＬ０が選択され、その電位が上昇したとき、メモリセルＭＣ００およびＭＣ１０においてメモリトランジスタＭＴがオン状態となり、ビット線ＢＬ０およびＢＬ１の電位がプリチャージ電位ＶＢＬからメモリセルＭＣ００およびＭＣ１０の記憶する情報に従って変化する。ビット線／ＢＬ０および／ＢＬ１はプリチャージ電位を保持する。センスアンプＳＡ０およびＳＡ１がこの後活性化され、ビット線ＢＬ０および／ＢＬ０ならびにＢＬ１および／ＢＬ１の電位差をそれぞれ増幅する。
【００２８】
ＤＲＡＭにおいてはメモリキャパシタＭＱに電荷の形態で情報が格納される。キャパシタからの電荷のリークにより蓄積電荷が減少する。このメモリセルキャパシタの蓄積電荷のリークについて以下に考察する。
図６８に示すようにメモリセルＭＣにＨレベルのデータ（電位Ｖｃｃレベルの信号）が書込まれた状態を考える。データ書込完了後、ワード線ＷＬは非選択状態の接地電位レベル（０Ｖ）となる。スタンバイ時においては、図６７に示すプリチャージ／イコライズ回路により、ビット線ＢＬの電位は中間電位Ｖｃｃ／２である。メモリキャパシタＭＱにおいてはストレージノードＳＮの電位がＶｃｃ、セルプレートＳＰの電位がＶｃｐである。この状態においては、メモリトランジスタＭＴのゲートの電位はそのソース（ビット線ＢＬに接続される導通端子）の電位よりも十分低い。したがってノイズなどの影響により、ワード線ＷＬの電位が少し変動しても、メモリトランジスタＭＴは確実にオフ状態にあり、メモリキャパシタＭＱからビット線ＢＬへ電荷が流出（ビット線ＢＬからメモリキャパシタＭＱへの電子の流入）は生じない。
【００２９】
今、図６９に示すように、メモリセルＭＣ１がＨレベルのデータを記憶しており、ワード線ＷＬ０にメモリトランジスタＭＴ１が接続されている状態を考える。ワード線ＷＬ１にはメモリセルＭＣ２が接続されており、Ｌレベルのデータを記憶している。メモリトランジスタＭＴ１およびＭＴ２はビット線ＢＬに接続される。ワード線ＷＬ１が選択され、その電位が上昇したときメモリセルＭＣ２の保持データがビット線ＢＬに伝達される。この後センスアンプが動作し、ビット線ＢＬの電位は接地電位（０Ｖ）にまで放電される。この状態において、メモリセルＭＣ１のゲートとソースは同電位となる。したがって、この状態においてはワード線ＷＬ０の電位がワード線ＷＬ１との容量結合により上昇するかまたはワード線ＷＬ１の電位の立下がり時にワード線ＷＬ１とビット線ＢＬとの容量結合によりビット線ＢＬの電位が負方向に少し低下した場合、メモリセルＭＣ１においてはメモリキャパシタＭＱ１の保持電荷がビット線ＢＬへ流出する。このようなワード線またはビット線の電位変化によるメモリトランジスタのチャネルを介してのメモリキャパシタの蓄積電荷のリークによる電荷保持特性の変化を「ディスターブリフレッシュ」と称す。
【００３０】
今、図７０に示すように、スタンバイ時においてメモリキャパシタＭＱにＬレベルのデータが格納されている状態を考える。ＭＯＳトランジスタのソースは２つの導通端子のうち電位の低い導通端子である。したがって図７０に示す場合、ソースはストレージノードＳＮに接続される導通端子となる。この場合においても、ワード線ＷＬの電位がノイズの影響を受けて上昇した場合、メモリキャパシタＭＱに電荷が流入する。この場合には、メモリキャパシタにおける電子のリークによる記憶情報の破壊の問題が生じる。したがって図７０に示すような場合においても「ディスターブリフレッシュ」に弱いという問題が生じる。
【００３１】
図７１に、ＭＯＳトランジスタのサブスレッショルド特性の一例を示す。図７１においては、ドレイン−ソース間電圧ＶGSが０．１Ｖのときのゲート−ソース間電圧ＶGSとドレイン電流ＩD の関係が示される。しきい値電圧よりもゲート電圧ＶGSが小さくなるときには、ドレイン電流ＩD が指数関数的に減少する。しかしながら、ゲートとソースの電位が等しくなったときにおいても極めて微小な電流が流れる。メモリキャパシタＭＱの静電容量が比較的大きい場合には、リフレッシュ周期に対しこのようなリークはそれほど大きな影響を及ぼさない。しかしながら、近年のＤＲＡＭの高集積化に伴ってメモリキャパシタの容量が極めて小さくされると、蓄積電荷量が小さくなり、このようなリーク電流がそのリフレッシュ間隔に大きな影響を及ぼすようになる。
【００３２】
このようなチャネルリークによる電荷の流出を防止する方策として、チャネル領域の不純物濃度を十分高くしてメモリトランジスタＭＴのしきい値電圧Ｖｔｈを高くすることが考えられる。チャネルリークの原因となるサブスレッショルド電流は、チャネル領域における弱反転領域におけるドレイン電流であり、しきい値電圧を上げることにより、この弱反転領域の形成を抑制する。
しかしながら、このようにメモリトランジスタＭＴのしきい値電圧Ｖｔｈを上昇させた場合、メモリキャパシタＭＱに電源電位Ｖｃｃレベルの信号電位（Ｈレベルデータ）を書込むためには、ワード線ＷＬへ与えられる高電圧Ｖｐｐの電圧をさらに上昇させる必要がある。高電圧Ｖｐｐを高くした場合、高電圧Ｖｐｐを発生する回路の負荷が増加し、安定に高電圧Ｖｐｐを供給することができなくなるかまたは回路規模を大きくする必要がある。また消費電流も増加する。なぜならば、高電圧発生回路は、通常、キャパシタのチャージポンプ動作を利用して電源電位Ｖｃｃから高電圧Ｖｐｐを生成している。電源電位Ｖｃｃから高電圧Ｖｐｐへの変換効率は５０％以下である。高電圧Ｖｐｐを利用する回路の消費電流がたとえば１ｍＷ増加し、変換効率が５０％とすると、電源電位Ｖｃｃの消費電力が２ｍＷ増加することになる。加えて、高電圧Ｖｐｐを高くした場合、ワード線に高電圧が印加され、ワード線の耐圧特性上の信頼性の問題が生じるとともに、高電圧Ｖｐｐが印加されるトランジスタ（ワードドライバにおけるＭＯＳトランジスタおよびメモリトランジスタ）の信頼性の問題が発生する。特にワードドライバ部分においては、ＭＯＳトランジスタのドレイン−ソース間に高電圧Ｖｐｐが印加されるため、素子の信頼性の問題が生じる。
【００３３】
また、リフレッシュ特性（メモリセルの電荷保持特性）の劣化を補償するためにリフレッシュ周期を短くすると、リフレッシュ時においては、単にメモリセルのデータの読出および再書込が行なわれるだけであり、外部アクセスが禁止されるため、外部装置はＤＲＡＭへそのリフレッシュ期間中アクセスすることができず、ＤＲＡＭの利用効率が低下し、このＤＲＡＭを用いる処理システムの性能が劣化する。
それゆえ、この発明の目的は、構成要素の信頼性を損うことなくリフレッシュ特性が改善された半導体記憶装置を提供することである。
【００３４】
この発明の他の目的は、低消費電流かつリフレッシュ特性が改善された半導体記憶装置を提供することである。
この発明のさらに他の目的はリフレッシュ特性を改善することのできるワード線選択／駆動回路を有する半導体記憶装置を提供することである。
【００３５】
【課題を解決するための手段】
この発明は要約すれば、非選択ワード線の電位をメモリセルの基板領域に印加されるバイアス電圧と同じ極性の電圧に保持するように構成したものである。非選択ワード線はスタンバイサイクル時およびアクティブサイクル時の両サイクルにおいて非選択状態とされるワード線を意味する。メモリトランジスタがｎチャネルＭＯＳトランジスタを含むとき、非選択ワード線には接地電位より低い負電位が印加される。
【００３６】
この発明の第１の観点に係る半導体記憶装置は、各々が行列状に配列される複数のメモリセルを有する複数のメモリブロックと、各メモリブロックにおいて各メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続する複数のワード線と、アドレス信号に従って複数のワード線からワード線を指定するワード線指定信号を発生するワード線選択手段とを備える。このワード線選択手段は、アドレス信号に含まれるブロック指定信号に従って複数のメモリブロックからメモリブロックを選択するブロック選択信号を発生する手段を含む。
この発明の第１の観点に係る半導体記憶装置は、さらに、ワード線選択手段の出力に従ってワード線指定信号が指定するワード線に第１の電圧を伝達し、かつ残りのワード線に第１の電圧と符合の異なる第２の電圧を伝達するワード線ドライブ手段と、ブロック指定信号に応答して、メモリブロック指定信号が指定するワード線に伝達される第２の電圧の電圧レベルを変更するための電圧変更手段を備える。
【００３７】
この発明の第２の観点に係る半導体記憶装置は、行および列のマトリクス上に配列される複数のメモリセルと、各メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続する複数のワード線と、アドレス信号に従って複数のワード線から特定のワード線を指定する行選択信号を発生する行選択信号発生回路と、行選択信号により指定されたワード線に第１の電圧を伝達しかつ残りのワード線に第１の電圧と政府を染めす符合の異なる第２の電圧を伝達するワード線ドライブ回路と、特定動作モード指示信号に応答して第２の電圧レベルを変更する電圧偏向回路を備える。
【００３８】
この発明の第３の観点に係る半導体記憶装置は、行列状に配列され、各々が第１極性のバックバイアス電圧を受けるバックゲートを有する電界効果トランジスタを含む複数のメモリセルと、各メモリセル行に対応して配列され各々が対応の行のメモリセルの電界効果トランジスタに接続される複数のワード線と、第１のアドレス信号をデコードして複数のワード線から所定数のワード線を含むワード線群を指定するワード線群指定信号を発生する第１のデコード手段と、第２のアドレス信号をデコードしてワード線群のうちのワード線を指定するワード線指定信号を発生する第２のデコード手段と、各ワード線に対応して設けられる複数のワードドライバとを備える。各ワードドライバは、ワード線群指定信号とワード線指定信号とが対応のワード線を指定するときに第１の極性と異なる第２の極性の電圧を該対応のワード線へ伝達する第１のドライブトランジスタと、ワード線群指定信号が対応のワード線を含むワード線群と異なるワード線群を指定するときには該対応のワード線に第１の極性の電圧を伝達する第２のドライブトランジスタとを含む。
この発明の第３の観点に係る半導体記憶装置は、さらに、第１のデコード手段の出力信号の振幅を拡張して各ワードドライバに伝達する信号振幅変換回路を備える。この信号振幅変換回路は、各ワードドライバの第１のドライブトランジスタに対して設けられ、第１のデコード手段の出力信号に対応する第１の振幅拡張された信号を第１のドライブトランジスタに与える第１の変換回路と、各ワードドライバの第３のトランジスタに対して設けられ第１の振幅拡張された信号と相補な第２の振幅拡張された信号を第３のトランジスタに与える第２の変換回路とを含む。ワードドライバの第３のトランジスタは、対応のワード線が非選択状態のときに対応のワード線に第１極性の電圧を伝達する。
【００３９】
この発明の第４の観点に係る半導体記憶装置は、行列状に配列され、各々が電界効果トランジスタを含む複数のメモリセルと、各メモリセル行に対応して配列され、各々が対応の行のメモリセルの電界効果トランジスタのゲートに接続される複数のワード線と、第１のアドレス信号をデコードして複数のワード線から所定数のワード線を含むワード線群を指定し、第１の論理レベルの第１の電位と第２の論理レベルの第２の電位との間で変化するワード線群指定信号を発生する第１のデコード手段と、第２のアドレス信号をデコードしてワード線群のうちのワード線を指定するワード線指定信号を発生する第２のデコード手段とを備える。この第２のデコード手段は、第２のアドレス信号をデコードして第１の電位と第２の電位との間で変化するデコード信号を出力するデコード部と、このでコード信号の第１の論理レベルを第１の電位から第２の電位と相反する方向にある第３の電位に変換しかつ第２の論理レベルを第２の電位から第１の電位と相反する方向にある第４の電位にレベル変換してでコード信号の振幅を第３の電位と第４の電位との間の振幅に拡張してワード線指定信号を発生する第１の信号振幅変換回路を含む。
この発明の第４の観点に係る半導体記憶装置は、さらに、各ワード線に対応して設けられる複数のワードドライバと、第１のデコード手段からのワード線群指定信号の第１の論理レベルを第１の電位から第３の電位にレベル変換してこれらのワードドライバに伝達する第２の信号振幅変換回路を備える。各ワードドライバは、ワード線指定信号の出力ノードと対応のワード線との間に接続されワード線群指定信号とワード線指定信号とが対応のワード線を指定するときワード線指定信号の電圧を対応のワード線に伝達する第１のドライブトランジスタと、第３の電位の所定ノードと対応のワード線との間に接続され、だー度線群指定信号が対応のワード線を含むワード線群とは別のワード線群を指定するときには、対応のワード線に第３の電位を伝達する第２のドライブトランジスタを含む。
【００４０】
この発明の第５の観点に係る半導体記憶装置は、行列状に配列され、各々が第１導電型のトランジスタを含む複数のメモリセルと、メモリセル行に対応して配置され、各々に対応の行のメモリセルのトランジスタが接続される複数のワード線と、各ワード線に対応して配置され、各々が対応のワード線がアドレス指定されたときに第１の極性の電圧信号を対応のワード線に伝達する第１のドライブ素子と、対応のワード線と異なるワード線がアドレス指定されたとき対応のワード線に第１の極性と異なる第２の極性の電圧を伝達する第２のドライブ素子を含む複数のワードドライバとを含む。
複数のメモリセルは、第２の極性の第１の電位が供給される第２導電型の半導体基板表面に形成される第２導電型の第１のウェル領域に形成され、この第１のウェル領域は、第２極性の第１の電位にバイアスされる。第２のドライブ素子は、対応のワード線と第２の極性の第２の電位ノードとの間に接続される第１導電型のトランジスタを備える。このドライブ素子トランジスタは、第２導電型の半導体基板表面上に三重拡散構造によりこの第２導電型の半導体基板から分離された第２導電型の第２のウェル領域内に形成される。第２のウェル領域には第２極性の第２の電位が供給される。
【００４６】
【作用】
メモリブロック単位で選択ワード線の電圧レベルを変更する事により、選択メモリブロックにおいて「ディスターブリフレッシュ」を改善する最適レベルの電圧を伝達する事が出来る。非選択メモリブロックにおいては、ワード線およびビット線（列線）が容量結合によりその電位が変化する事がなく、「ディスターブリフレッシュ」を考慮する必要がなく、基板へのリーク電流の流出を防止する「ポーズリフレッシュ」を考慮すれば良いため、選択メモリブロック内の選択ワード線に対し最適電圧を伝達するだけでよく、消費電流を低減してリフレッシュ特性を改善する事が出来る。
【００４７】
また、特定モード時において選択ワード線に伝達される電圧のレベルを変更する事により、メモリセルの電荷保持特性の加速試験を容易に行なうことが出来る。また、特定動作モード指示信号がテストモード指示信号と異なる場合には、消費電流の低減を容易に実現する事が出来る。
また、選択行線（ワード線）の電圧と非選択行線の電圧の差を、動作電源電圧の電圧差より大きくする事により、非選択メモリセルのトランジスタを確実にオフ状態とする事ができ、チャネルリークによる電荷の移動を確実に抑制する事が出来る。
【００４８】
また、メモリセル形成領域のバイアス電圧とワード線に伝達される電圧とを別々に印加する事により、「ディスターブリフレッシュ」および「ポーズリフレッシュ」特性いずれをも満たすことのできるレベルの電圧をワードドライバに供給することが可能となり、「ディスターブリフレッシュ」特性を改善する最適な非選択ワード線電位を設定する事が出来る。
【００５３】
【実施例】
［実施例１］
図１はこの発明の第１の実施例である半導体記憶装置の要部の構成を示す図である。図１において、半導体記憶装置は外部からのアドレス信号を受けて内部アドレス信号を生成するアドレスバッファ１と、アドレスバッファ１からのたとえば上位内部アドレス信号をデコードし、メモリセルアレイ１０における所定数（図１においては４本）のワード線を指定するデコード信号（ワード線グループ指定信号）を発生するロウデコード回路２と、第１の極性の電圧である負電位Ｖｂｂを発生する負電位発生回路１１と、第２の極性の電圧である高電圧Ｖｐｐを発生する高電圧発生回路１２を含む。ロウデコード回路２は、所定数のワード線のグループに対応して設けられるロウデコーダ２０を含む。ロウデコーダ２０は、ＮＡＮＤ型ロウデコーダで構成され、与えられた内部アドレス信号がすべてＨレベルのときに選択状態となり、Ｌレベルの信号を出力する。
【００５４】
メモリセルアレイ１０においては、正確には示していないが、メモリセルが行および列のマトリクス状に配列され、各メモリセルの行に対応してワード線が配設され、かつ各メモリセル列に対応してビット線対（列線）が配置される。図１においては、２本のワード線ＷＬ０およびＷＬ３が１つのワード線グループＷＬ０〜ＷＬ３を示すために代表的に示される。メモリセルは、キャパシタに電荷を格納することによりデータを記憶するダイナミック型メモリセルの構成を備える。この半導体記憶装置は、ダイナミック型メモリセルを備えていればよく、擬似ＳＲＡＭ、および仮想ＳＲＡＭにおいても適用可能である。以下の説明においては、単にダイナミック・ランダム・アクセス・メモリを一例として説明し、半導体記憶装置をＤＲＡＭと称す。
【００５５】
ＤＲＡＭはさらに、アドレスバッファ１からのたとえば下位内部アドレス信号をデコードし、所定数のワード線（ワード線グループ）のうちの１つのワード線を特定する信号ＲＸｉ（ｉ＝０〜３）を発生するＲＸデコーダ３と、ロウデコード回路２の出力信号のレベルを変換するレベル変換回路４と、レベル変換回路４の出力とＲＸデコーダ３の出力に従ってメモリセルアレイ１０におけるアドレス指定されたワード線を選択状態へ駆動するワード線ドライブ回路５を含む。
ＲＸデコーダ３は、負電位発生回路１１からの負電位Ｖｂｂと高電圧発生回路１２からの高電圧Ｖｐｐを受け、高電圧Ｖｐｐまたは負電位Ｖｂｂの信号ＲＸｉを発生する。すなわち、ＲＸデコーダ３は、アドレスバッファ１からの内部アドレス信号をデコードし、このデコード結果に従って選択状態とされた信号ＲＸｉを所定のタイミングで高電圧Ｖｐｐレベルにして出力し、非選択状態の信号ＲＸｉを負電位Ｖｂｂレベルの信号として出力する。ロウデコード回路２の出力する信号の振幅は電源電位Ｖｃｃレベルである。
【００５６】
レベル変換回路４においては、１つのロウデコーダ２０に対して２つのレベル変換器３０および３２が設けられる。これらのレベル変換器３０および３２は、互いに相補な論理の信号ＷＤおよびＺＷＤをそれぞれ出力する。レベル変換器３０および３２から出力される信号ＷＤおよびＺＷＤのＬレベルは負電位Ｖｂｂレベルである。信号ＷＤおよびＺＷＤのＨレベルは電源電位Ｖｃｃレベルである。
ワード線ドライブ回路５においては、２つのレベル変換器３０および３２に対して４つのワードドライブ４０−０ないし４０−３が設けられる。図１においては、ワードドライバ４０−０の詳細構成のみを示す。ワードドライバ４０−０は、レベル変換器３０からの信号ＷＤをノードＡに伝達するｎチャネルＭＯＳトランジスタＮ１と、ノードＡの信号電位に応答してそのノードＣ（第１のノード）に与えられた信号ＲＸ０を対応のワード線ＷＬ０へ伝達するｎチャネルＭＯＳトランジスタＮ２と、レベル変換器３２からの出力信号ＺＷＤに応答して導通し、ノードＤ（第２のノード）に与えられた負電位Ｖｂｂをワード線ＷＬ０へ伝達するｎチャネルＭＯＳトランジスタＮ３を含む。
【００５７】
ＲＡＳバッファ６は、外部からのロウアドレスストローブ信号（メモリサイクル開始指示信号）／ＲＡＳに従って内部ＲＡＳ信号φＲＡＳを生成する。内部ＲＡＳ信号φＲＡＳに従ってアドレスバッファ１、ロウデコード回路２およびＲＸデコーダ３の動作タイミングが決定される。図１においては、動作電源電位Ｖｃｃおよび接地電位ＧＮＤが外部からピン端子１３および１５を介して与えられるように示される。動作電源電位Ｖｃｃは内部で降圧回路を用いて発生されてもよい。通常、動作電源電位Ｖｃｃが２．５Ｖのとき、高電圧Ｖｐｐは４〜４．５Ｖであり、負電位Ｖｂｂは−１．５ないし−２Ｖである。後に説明するメモリセルアレイ１０におけるメモリセル形成領域の基板領域に印加されるバイアス電圧Ｖｓｕｂと同じかまたはそれより絶対値の小さな電位である。次に動作につい説明いる。
【００５８】
スタンバイ時においては、信号／ＲＡＳは不活性状態のＨレベルであり、内部ＲＡＳ信号φＲＡＳはＬレベルである。この状態において、ロウデコード回路２に含まれるロウデコーダ２０の出力はＨレベルであり、レベル変換回路４に含まれるレベル変換器３０からの信号ＷＤは負電位Ｖｂｂレベルであり、一方、レベル変換器３２の出力ＺＷＤは電源電位Ｖｃｃレベルである。すなわち、レベル変換器３０は、ロウデコーダ２０の出力の論理を反転する機能を備える。レベル変換器３２は、ロウデコーダ２０の出力のＬレベルのレベル変換を行なう機能のみを備える。
【００５９】
ワード線駆動回路５においては、レベル変換器３０の出力ＷＤが負電位Ｖｂｂレベルであり、レベル変換器３２の出力ＺＷＤが電源電位Ｖｃｃレベルであるため、またＲＸデコーダ３の出力ＲＸｉが負電位Ｖｂｂレベルであるため、ワードドライバ４０（４０−０〜４０−３）においてｎチャネルＭＯＳトランジスタＮ２がオフ状態、ｎチャネルＭＯＳトランジスタＮ３がオン状態となり、ワード線ＷＬ０〜ＷＬ３は負電位Ｖｂｂレベルに維持される。
信号／ＲＡＳが活性状態のＬレベルとなると、メモリサイクル（アクティブサイクル）が始まり外部からのアクセスが行なわれる。信号／ＲＡＳが活性状態のアクティブサイクルにおいては、アドレスバッファ１がＲＡＳバッファ６からの内部ＲＡＳ信号φＲＡＳに応答して外部アドレス信号を取込み内部アドレス信号を発生する。ロウデコード回路２およびＲＸデコーダ３が内部ＲＡＳ信号φＲＡＳに応答して活性化されてアドレスバッファ１からの内部アドレス信号をデコードする。
【００６０】
ロウデコーダ２０の出力が電源電位ＶｃｃレベルのＨレベルのとき（非選択時）、レベル変換器３０の出力ＷＤが負電位ＶｂｂレベルのＬレベルとなり、レベル変換器３２の出力ＺＷＤが電源電位ＶｃｃレベルのＨレベルとなる。この状態は、スタンバイ時と同じであり、このロウデコーダ２０に対応して設けられるワードドライバ４０−０〜４０−３は、それぞれ、ワード線ＷＬ０〜ＷＬ３を負電位Ｖｂｂレベルに保持する。
ロウデコーダ２０の出力が接地電位ＧＮＤレベルのＬレベルのとき（選択時）、レベル変換器３０の出力ＷＤが電源電位ＶｃｃレベルのＨレベルとなり、レベル変換器３２の出力が負電位ＶｂｂレベルのＬレベルとなる。ワード線ドライブ回路５のワードドライバ４０（ワードドライバ４０−０〜４０−３を総称的に示す）においては、ゲートに電源電位Ｖｃｃを受けるＭＯＳトランジスタＮ１によりノードＡの電位がＶｃｃ−Ｖｔｈレベルとなり、ＭＯＳトランジスタＮ２がオン状態となる。ＭＯＳトランジスタＮ１は、そのゲートとソース（ノードＡ）の電位差がしきい値電圧Ｖｔｈであり、ほぼオフ状態となる。一方、ＭＯＳトランジスタＮ３は、負電位Ｖｂｂレベルの信号ＺＷＤによりオフ状態となる（ＭＯＳトランジスタＮ３のゲートとソース（ノードＤ）とが同じ電位）。
【００６１】
ＲＸデコーダ３からの信号ＲＸｉ（ｉ＝０〜３）のいずれかが所定のタイミングで高電圧Ｖｐｐレベルに昇圧される。今、信号ＲＸ０が高電圧Ｖｐｐレベルであると、ワードドライバ４０−０において、ノードＡの電位がＭＯＳトランジスタＮ２のセルフブースト効果により上昇し、ＭＯＳトランジスタＮ２が強いオン状態となる。ノードＡの電位がＶｐｐ＋Ｖｔｈ（ＶｔｈはＭＯＳトランジスタＮ２のしきい値電圧）以上となると、ワード線ＷＬ０の電位は高電圧Ｖｐｐレベルとなる。
【００６２】
信号ＲＸ０が負電位Ｖｂｂレベルのときには、ワード線ＷＬ０は、ＭＯＳトランジスタＮ２により、ノードＣに与えられた負電位Ｖｂｂレベルに保持される。ビット線周辺部の構成は図６７に示す構成と同じであり、ビット線の電位振幅は電源電位Ｖｃｃ−接地電位ＧＮＤ（０Ｖ）である。したがって、図２に示すように、ワード線ＷＬに負電位Ｖｂｂが印加されたとき、メモリトランジスタＭＴのソースよりもそのゲートの電位が常に低くなり、ＭＯＳトランジスタＭＴにおけるチャネルリークを確実に抑制することができる。すなわち、図７１に示すサブスレッショルド特性曲線からも明らかなように、ワード線ＷＬの電位を負電位とすることにより、メモリトランジスタＭＴのゲート−ソース間電圧Ｖｇｓを負の値にすることができ、そのサブスレッショルド電流を大幅に低減することができる。また、動作時において、負電位Ｖｂｂが印加されたワード線ＷＬの電位が選択ワード線との容量結合により上昇しても、この非選択状態のワード線の上昇電位は従来よりも｜Ｖｂｂ｜だけ低くなるため、メモリトランジスタＭＴのサブスレッショルド電流を大幅に低減することができ、チャネルリークによるメモリキャパシタＭＱの蓄積電荷の移動を大幅に低減することができ、「ディスターブリフレッシュ」特性を大幅に改善することができる。
【００６３】
また容量結合またはノイズによりビット線ＢＬの電位が負方向に変化しても、ワード線ＷＬは負電位Ｖｂｂが印加されているため、メモリトランジスタＭＴのゲート−ソース間電圧Ｖｇｓは従来よりも｜Ｖｂｂ｜だけ低くなるため、同様にメモリトランジスタＭＴはチャネルリークによる電荷の移動を従来よりも大幅に低減することができる。
メモリトランジスタＭＴのしきい値電圧は高くしてはいない。高電圧Ｖｐｐの電圧レベルは従来と同じであり、ＭＯＳトランジスタの耐圧上の信頼性は確保される。また、ワード線負電位印加により以下の利点も得られる。
【００６４】
図３は、ワードドライバに含まれるワード線駆動信号伝達用ＭＯＳトランジスタの断面構造を示す図である。図３において、ＭＯＳトランジスタＮ２は、基板領域５０の表面に形成される高濃度不純物領域５１および５２と、この不純物領域５１および５２の間のチャネル領域５４上にゲート絶縁膜５５を介して形成されるゲート電極５３を含む。不純物領域５１がワード線ＷＬに結合され、不純物領域５２がノードＣに接続される。ゲート電極５３はノードＡに接続される。
基板領域５０はＰ型であり、基板バイアス電圧Ｖｓｕｂが印加される。この基板バイアス電圧Ｖｓｕｂがメモリセル形成領域に印加される基板バイアス電圧Ｖｓｕｂと同じであるとする。Ｐ型基板領域５０の表面不純物濃度を低くする。ノードＣに高電圧Ｖｐｐが印加されたとき、基板領域５０の表面には空乏層５４が形成される。このＰ型基板領域５０の不純物濃度が低い場合、形成される空乏層の幅は以下の理由により大きくなる。ＭＯＳトランジスタにおいて基板領域表面に形成される空乏層５４の幅は、Ｐ型基板領域５０の表面の不純物濃度Ｎａの関数で表わされる。通常、空乏層幅Ｗは不純物濃度Ｎａの−１／２乗の関数で表わされる。したがって、不純物濃度Ｎａが小さくなれば、基板領域５０表面に形成される空乏層５４の幅が大きくなる。したがって、高電圧ＶｐｐがＮ型不純物領域５２に印加されても、このＰ型基板領域５０とＮ型不純物領域５２の間の電界は空乏層５４に印加されるため、Ｐ型基板領域５０とＮ型不純物領域５２の間の電界を緩和することができ、ＭＯＳトランジスタの接合耐圧特性を改善することができる。
【００６５】
また、ワード線ＷＬに負電位Ｖｂｂを印加することにより、メモリトランジスタＭＴのしきい値電圧は少し小さくてもよく、またメモリセルのストレージノードＳＮから基板への電荷の流出を防止するために印加される基板バイアス電圧Ｖｓｕｂの絶対値も少し小さくすることができる。これにより、Ｎ型不純物領域５２とＰ型基板領域５０の間の電界をさらに緩和することができ、ＭＯＳトランジスタの耐圧特性は保証される。
また、図３に示すＭＯＳトランジスタの基板領域５０へ印加される基板バイアス電圧Ｖｓｕｂと同じまたは同様の負電位のバイアス電圧がメモリセル形成領域の基板領域にも印加される。メモリセル形成領域に印加される基板バイアス電圧は、（ａ）メモリトランジスタのしきい値電圧のばらつきの抑制、（ｂ）信号線と基板との間の寄生ＭＯＳトランジスタの形成の抑制、および（ｃ）ストレージノードから基板への電子（メモリキャパシタの蓄積電荷）の流出の抑制のために印加される。ワード線に負電位を印加する場合、メモリトランジスタの電荷のチャネルリークが抑制されるため、メモリセル形成領域に印加される基板バイアス電圧の絶対値を小さくすることができる。このメモリセル形成領域に印加される基板バイアス電圧の絶対値を小さくすることにより、メモリトランジスタのしきい値電圧を小さくすることができ、選択時メモリトランジスタが導通状態となるタイミングを速くすることができ、高速でビット線上に信号電荷を伝達することが可能となる。
【００６６】
またメモリセル形成領域に印加される基板バイアス電圧の絶対値を小さくした場合、メモリセル形成領域における空乏層の幅が広くなり、ストレージノードと基板との間に形成される電界が緩和され、ストレージノードから基板への電子の流出を抑制することができ、メモリセルの電荷保持特性（「ポーズリフレッシュ」特性）がまた改善される。次に各部の詳細構成について説明する。
［レベル変換器］
図４は、図１に示す信号ＷＤを生成するレベル変換器の構成を示す図である。図４において、レベル変換器３０は、入力ノード６６に与えられる信号ＩＮ（ロウデコーダ２０の出力）を反転するインバータ６１と、入力ノード６６上の信号電位に応答して導通し、電源ノード６８に与えられた電源電位Ｖｃｃを出力ノード６７ａへ伝達するｐチャネルＭＯＳトランジスタ６２と、インバータ６１の出力に応答して導通し、電源ノード６８に与えられた電源電位Ｖｃｃを内部ノード６７ｂへ伝達するｐチャネルＭＯＳトランジスタ６３と、出力ノード６７ａ上の信号電位に応答して導通し、内部ノード６７ｂへ他方電源ノード６９に与えられた負電位Ｖｂｂを伝達するｎチャネルＭＯＳトランジスタ６５と、内部ノード６７ｂ上の信号電位に応答し、出力ノード６７ａに他方電源ノード６９に与えられた負電位Ｖｂｂを伝達するｎチャネルＭＯＳトランジスタ６４を含む。ｐチャネルＭＯＳトランジスタ６２および６３の基板領域は電源ノード６８に接続され、ｎチャネルＭＯＳトランジスタ６４および６５の基板領域は他方電源ノード６９に接続される。インバータ６１は、電源電位Ｖｃｃと接地電位を両動作電源電圧として動作し、入力信号ＩＮに従って電源電位Ｖｃｃレベルの信号または接地電位ＧＮＤレベルの信号を出力する。次に動作について説明する。
【００６７】
入力信号ＩＮ（図１に示すロウデコーダ２０の出力）が電源電位ＶｃｃレベルのＨレベルのとき、（非選択時およびスタンバイ時）、インバータ６１の出力がＬレベルとなり、ＭＯＳトランジスタ６２がオフ状態、ＭＯＳトランジスタ６３がオン状態となる。内部ノード６７ｂの電位はＭＯＳトランジスタ６３により電源ノード６８に与えられる電源電位Ｖｃｃにまで充電される。内部ノード６７ｂの電位が上昇すると、ＭＯＳトランジスタ６４がオン状態となり、出力ノード６７ａは、ＭＯＳトランジスタ６４を介して他方電源ノード６９に与えられた負電位Ｖｂｂレベルにまで放電される。出力ノード６７ａの電位が負電位Ｖｂｂレベルとなると、ＭＯＳトランジスタ６５は、そのゲートとソースが同電位となり、オフ状態となる。これにより、出力ノード６７ａは負電位Ｖｂｂレベル、内部ノード６７ｂは電源電位Ｖｃｃレベルに保持される。
【００６８】
入力ＩＮがＬレベル（接地電位レベル）のとき（選択時）、インバータ６１の出力がＶｃｃレベルのＨレベルとなり、ＭＯＳトランジスタ６２がオン状態、ＭＯＳトランジスタ６３がオフ状態となる。出力ノード６７ａはＭＯＳトランジスタ６２により電源電位Ｖｃｃレベルにまで充電される。出力ノード６７ａの電位の上昇により、ＭＯＳトランジスタ６５がオン状態となり、内部ノード６７ｂが負電位Ｖｂｂレベルにまで放電される。この内部ノード６７ｂの電位低下に伴ってＭＯＳトランジスタ６４がオフ状態へ移行し、最終的に、内部ノード６７ｂが負電位Ｖｂｂに到達したとき、ＭＯＳトランジスタ６４はそのゲートとソースの電位が同一となり、オフ状態となる。これにより、出力ノード６７ａは電源電位ＶｃｃレベルのＨレベル、内部ノード６７ｂは負電位Ｖｂｂレベルに保持される。
【００６９】
図５は、図１に示す信号ＺＷＤを生成するレベル変換器の構成を示す図である。図５において、レベル変換器３２は、入力ノード７６に与えられる信号ＩＮを反転するインバータ７１と、インバータ７１の出力に応答して導通し、電源ノード７８に与えられた電源電位Ｖｃｃを出力ノード７７ａへ伝達するＰチャネルＭＯＳトランジスタ７２と、入力ノード６７の信号電位に応答して導通し、電源ノード７８に印加される電源電位Ｖｃｃを内部ノード７７ｂに伝達するｐチャネルＭＯＳトランジスタ７３と、内部ノード７７ｂ上の電位に応答して導通し、出力ノード７７ａを他方電源ノード７９に与えられた負電位Ｖｂｂレベルに放電するｎチャネルＭＯＳトランジスタ７４と、出力ノード７７ａ上の信号電位に応答して導通し、内部ノード７７ｂを負電位Ｖｂｂレベルにまで放電するｎチャネルＭＯＳトランジスタ７５を含む。ｐチャネルＭＯＳトランジスタ７２および７３の基板領域は電源ノード７８に接続され、ｎチャネルＭＯＳトランジスタ７４および７５の基板領域は他方電源ノード７９に接続される。次に動作について説明する。
【００７０】
入力ノード７６へ与えられる入力ＩＮが電源電位Ｖｃｃレベルのとき、インバータ７１の出力が接地電位レベルのＬレベルとなり、ＭＯＳトランジスタ７２がオン状態、ＭＯＳトランジスタ７３がオフ状態となる。出力ノード７７ａがＭＯＳトランジスタ７２を介して電源電位Ｖｃｃレベルにまで充電される。出力ノード７７ａの電位上昇に伴って、ＭＯＳトランジスタ７５がオン状態となり、内部ノード７７ｂが負電位Ｖｂｂレベルへと放電される。内部ノード７７ｂの電位が負電位Ｖｂｂとなると、ＭＯＳトランジスタ７４がオフ状態となり、出力ノード７７ａの電位は電源電位Ｖｃｃレベル、内部ノード７７ｂの電位は負電位Ｖｂｂレベルに保持される。
【００７１】
入力Ｉが接地電位レベルのＬレベルのとき、インバータ７１の出力が電源電位ＶｃｃレベルのＨレベルとなり、ＭＯＳトランジスタ７２がオフ状態、ＭＯＳトランジスタ７３がオン状態となる。内部ノード７７ｂがＭＯＳトランジスタ７３を介して電源電位Ｖｃｃレベルにまで充電される。出力ノード７７ａがＭＯＳトランジスタ７４を介して負電位Ｖｂｂレベルに放電される。
図５に示すレベル変換器３２の構成は、図４に示すレベル変換器の構成において、入力ノード６６の前段にインバータを設けた構成と等価である。したがって、図４および図５にそれぞれ示すレベル変換器３０および３２は、互いに相補な出力ＷＤおよびＺＷＤを生成する。すなわち出力ＷＤが電源電位ＶｃｃレベルのＨレベルのときには、信号ＺＷＤは負電位ＶｂｂレベルのＬレベルとなる。
【００７２】
図６は、負電位を伝達するＭＯＳトランジスタの断面構造を示す図である。図６においては、ワードドライバに含まれるＭＯＳトランジスタＮ２を代表的に示す。図４および図５に示すレベル変換器に含まれるｎチャネルＭＯＳトランジスタもほぼ同様の断面構造を備える。図６においては、またメモリセルの断面構造も併せて示す。
図６において、ＭＯＳトランジスタＮ２は、Ｐ型基板８０の表面に形成されるＰウェル８１内に形成される。ＭＯＳトランジスタＮ２は、Ｐウェル８１の表面に形成される高濃度Ｎ型不純物領域８３および８４と、不純物領域８３および８４の間のチャネル領域上にゲート絶縁膜８８を介して形成されるゲート電極（ＴＧ）８５を含む。ゲート電極（ＴＧ）８５は、図５に示すレベル変換器からの出力ＺＷＤを受ける。不純物領域８４はワード線ＷＬに接続される。Ｐ型基板８０には基板バイアス電圧Ｖｓｕｂが印加される。Ｐ型基板８０とＰウェル８１はともにＰ型であり、Ｐウェル８１も、Ｐ型基板８０には基板バイアス電圧Ｖｓｕｂが印加される。Ｐウェル８１の表面にＰ型高濃度不純物領域８２が形成される。この高濃度不純物領域８２はたとえばアルミニウム配線である低抵抗導線８６を介してＮ型不純物領域８３に接続される。不純物領域８３へは、Ｐ型不純物領域８２、およびＰウェル８１を介してＰ型基板８０から負電位Ｖｂｂが印加される。負電位Ｖｂｂ伝達のための配線が占有する面積を増加させることなく負電位Ｖｂｂを容易に発生することができる。
【００７３】
メモリセルＭＣは、Ｐ型基板８０のＰウェル８１とは別の領域に形成されたＰウェル９０内に形成される。負電位伝達用のＭＯＳトランジスタが形成されるＰウェル８１は、フィールド酸化膜（ＬＯＣＯＳ膜：局所酸化膜）によりその領域が規定される。
メモリセルＭＣは、Ｐウェル９０表面に形成されるＮ型の高濃度不純物領域９２および９３と、不純物領域９２および９３の間のチャネル領域上に形成されるゲート絶縁膜９１を介して形成されるゲート電極９４と、不純物領域９２に接続されるストレージノードを形成する導電層９５と、導電層９５上にキャパシタ絶縁膜９７を介して形成されるセルプレートとなる導電層９６を含む。不純物領域９３は、ビット線を構成する導電層９８に接続される。ゲート電極９４はワード線を構成する。図６においては、隣接メモリセルのゲート電極９９を併せて示す。他方側に隣接するメモリセルとは熱酸化膜８７ｃにより分離される。基板領域８０には基板バイアス電圧Ｖｓｕｂが印加されており、Ｐウェル９０においても、この基板バイアス電圧Ｖｓｕｂが印加される。
【００７４】
図６に示す構成に従えば、基板バイアス電圧Ｖｓｕｂを発生するための回路を用いて非選択ワード線へ伝達するための負電位Ｖｂｂを発生することができる。基板バイアス発生回路と別に負電位発生回路を設ける必要がなく、装置規模を低減することができる。
［負電位供給の変更例］
図７は、負電位供給の他の構成を示す図である。図７において、図６に示す構成要素と対応する部分には同一の参照番号を付す。図７においても、ワードドライバに含まれる負電位Ｖｂｂ伝達のためのＭＯＳトランジスタが代表的に示される。図７に示す構成においては、Ｐ型不純物領域８２およびＮ型不純物領域８３両者に対したとえばアルミニウム配線である低抵抗導電線８９を介して負電位Ｖｂｂが供給される。Ｐウェル８１はＰ型不純物領域８２を介して負電位Ｖｂｂに確実にバイアスされる。ＤＲＡＭの動作時における信号線の充放電による基板８０の電位が変動しても、確実にＰウェル８１のバイアス電圧を負電位Ｖｂｂに固定することができ、ＭＯＳトランジスタＮ２は安定に動作して確実に負電位Ｖｂｂを非選択ワード線へ伝達することができる。
【００７５】
さらに、たとえば三重拡散孔構造のように、Ｐウェル８１がＰ型基板８０から分離される構成の場合（図４および図５に示すレベル変換器はＣＭＯＳ構成を備えており、ＣＭＯＳトランジスタをＰウェル内に形成する場合、三重拡散層構造を用いる）、確実に負電位供給のためのＭＯＳトランジスタの基板領域（ウェル領域）へ負電位Ｖｂｂを伝達するとともに非選択ワード線へ負電位Ｖｂｂを伝達することができる。
【００７６】
［ＲＸデコーダ］
図８は、図１に示すＲＸデコーダの構成の一例を示す図である。図８においては、１つのワード線駆動信号ＲＸｉの発生する部分の構成のみを示す。ＲＸデコーダ３が、４本のワード線を含むワード線グループから１本のワード線を選択する場合、この図８に示す構成が４つ設けられる。
図８において、ＲＸデコーダ３は、アドレスバッファからの内部アドレス信号をデコードするＮＡＮＤ型デコーダ９０と、デコーダ９０の出力のレベルを変換するレベル変換器９２を含む。ＮＡＮＤ型デコーダ９０は、電源電位Ｖｃｃと接地電位ＧＮＤを両動作電源電位として動作する。レベル変換器９２は、高電圧Ｖｐｐと負電位Ｖｂｂを動作電源電位として動作する。このレベル変換器９２の構成は図４に示すレベル変換器の構成と同じである。図４に示すノード６８に高電圧Ｖｐｐが印加される。すなわち、ＮＡＮＤ型デコーダ９０の出力が電源電位ＶｃｃレベルのＨのとき、レベル変換器９２からは負電位Ｖｂｂレベルの信号ＲＸｉが出力される。ＮＡＮＤ型デコーダ９０の出力が接地電位レベルのＬレベルのときには、レベル変換器９２から高電圧Ｖｐｐレベルの信号ＲＸｉが出力される。
【００７７】
図９は、図８に示すレベル変換器の出力部のトランジスタの断面構造を概略的に示す図である。図９において、レベル変換器９２の出力部は、Ｐウェル１０２上に形成されるｎチャネルＭＯＳトランジスタと、Ｎウェル１１０内に形成されるｐチャネルＭＯＳトランジスタを含む。Ｐウェル１０２は、Ｐ型基板（半導体層）１０１の表面に形成される。Ｎウェル１１０は、Ｐウェル１０２の表面に形成される。
ｎチャネルＭＯＳトランジスタは、Ｐウェル１０２の表面に形成されるＮ型不純物領域１０３および１０４と、不純物領域１０３および１０４の間のチャネル領域上にゲート絶縁膜を介して形成されるゲート電極１０５と、Ｐ型高濃度不純物領域１０６とを含む。不純物領域１０３および１０６へは、信号線（低抵抗導電層）１０７を介して負電位Ｖｂｂが与えられる。ゲート電極１０５へは、図８に示すＮＡＮＤ型デコーダ９０の出力の反転信号が与えられる。
【００７８】
ｐチャネルＭＯＳトランジスタは、Ｎウェル１１０の表面に形成されるＰ型高濃度不純物領域１１１および１１２と、不純物領域１１１および１１２の間のチャネル領域上にゲート絶縁膜を介して形成されるゲート電極１１３と、Ｎウェル１１０の表面に形成されるＮ型高濃度不純物領域１１５とを含む。不純物領域１１２および１１５へは、信号線（低抵抗配線層）１１４を介して高電圧Ｖｐｐが与えられる。ゲート電極１１３へは、図８に示すＮＡＮＤ型デコーダ９０の出力が与えられる。
【００７９】
Ｐウェル１０２が負電位Ｖｂｂにバイアスされ、Ｎウェル１１０が高電圧Ｖｐｐにバイアスされる。不純物領域１０４および１１１は、信号線１０９に接続される。この信号線１０９からワード線駆動信号ＲＸｉが出力される。Ｐウェル１０２の領域が、熱酸化膜１１８ａおよび１１８ｂにより規定される。Ｐウェル１０２により他の素子形成領域と分離することにより、動作電源電位Ｖｃｃおよび接地電位ＧＮＤを動作電源電圧として動作する回路要素に悪影響を及ぼすことなく高電圧Ｖｐｐおよび負電位Ｖｂｂレベルの信号を発生することができる。
【００８０】
なお、図９に示す構成において、Ｐウェル１０２の表面にＮウェル１１０が形成されている。逆に、Ｎウェルの表面にＰウェルが形成されてもよい。またＰ型基板１０１は、エピタキシャル層であってもよい。
［ロウデコード回路の変更例１］
図１０は、ロウデコード回路に含まれるレベル変換回路の第１の変更例の構成を示す図である。図１０において、レベル変換器３１は、ロウデコーダ２０（図１参照）から与えられる出力ＩＮを反転するインバータ１２０と、ノード１２１上の信号ＩＮに応答して導通し、電源ノード１２８に与えられた電源電圧Ｖｃｃをノード１２６へ伝達するｐチャネルＭＯトランジスタ１２３と、インバータ１２０の出力に応答して導通し、電源ノード１２８上の電源電圧Ｖｃｃをノード１２７へ伝達するｐチャネルＭＯＳトランジスタ１２２と、ノード１２６上の電位に応答してノード１２７と他方電源ノード１２９とを電気的に接続するｎチャネルＭＯＳトランジスタ１２４と、ノード１２７上の電位に応答してノード１２６と他方電源電位ノード１２９とを電気的に接続するｎチャネルＭＯＳトランジスタ１２５を含む。ノード１２６から信号ＷＤが出力され、ノード１２７から、信号ＺＷＤが出力される。これらの信号ＷＤおよびＺＷＤは図１に示すワードドライバへ与えられる。次に動作について説明する。
【００８１】
入力ＩＮ（ロウデコーダ２０の出力）が電源電位ＶｃｃレベルのＨレベルのとき、インバータ１２０の出力が接地電位ＧＮＤレベルのＬレベルとなり、ＭＯＳトランジスタ１２２がオン状態、ＭＯＳトランジスタ１２３がオフ状態となる。ノード１２７がＭＯＳトランジスタ１２２により充電されて電源電位Ｖｃｃレベルとなり、ＭＯＳトランジスタ１２５がオン状態となる。ノード１２６はこのオン状態のＭＯＳトランジスタ１２５を介して負電位Ｖｂｂレベルにまで放電される。ＭＯＳトランジスタ１２４は、ノード１２６の負電位Ｖｂｂレベルの電位に応答してオフ状態となる。この状態においては、信号ＷＤが負電位ＶｂｂレベルのＬレベルとなり、信号ＺＷＤは電源電位ＶｃｃレベルのＨレベルとなる。
【００８２】
入力ＩＮが接地電位レベルのＬレベルのとき、インバータ１２０の出力が電源電位ＶｃｃレベルのＨレベルとなり、ＭＯＳトランジスタ１２２がオフ状態、ＭＯＳトランジスタ１２３がオン状態となる。ノード１２６がＭＯＳトランジスタ１２３を介して電源電位Ｖｃｃレベルに充電され、ＭＯＳトランジスタ１２４がオン状態となり、ノード１２７を負電位Ｖｂｂへ放電する。ＭＯＳトランジスタ１２５はノード１２７の負電位Ｖｂｂレベルに従ってオフ状態となる。すなわち、入力ＩＮが接地電位レベルのＬレベルのときに、信号ＷＤが電源電位Ｖｃｃレベルの信号となり、信号ＺＷＤは負電位Ｖｂｂレベルの信号となる。
【００８３】
図１０に示すレベル変換器の構成の場合、１つのレベル変換器から互いに相補な信号ＷＤおよびＺＷＤを生成することができる。したがって、図１に示すレベル変換器の構成に比べて回路規模を低減することができる。
［レベル変換器の変更例２］
図１１は、レベル変換器の第２の変更例の構成を示す図である。図１１において、レベル変換器３１は、そのゲートに接地電位ＧＮＤを受けて入力ＩＮ（ロウデコーダ２０の出力）をノード１３１へ伝達するｐチャネルＭＯＳトランジスタ１３０と、ノード１３１上の信号電位に応答して電源電位Ｖｃｃを出力ノード１３５へ伝達するｐチャネルＭＯＳトランジスタ１３２と、ノード１３１の信号電位に応答して出力ノード１３５へ他方電源電位ノード１３６に与えられる負電位Ｖｂｂを伝達するｎチャネルＭＯＳトランジスタ１３３と、出力ノード１３５の電位に応答してノード１３１へ他方電源電位ノード１３６へ与えられた負電位Ｖｂｂを伝達するｎチャネルＭＯＳトランジスタ１３４を含む。ＭＯＳトランジスタ１３２および１３３は相補的にオン状態となる。ノード１３５から信号ＷＤが出力され、ノード１３１から信号ＺＷＤが出力される。次に動作について簡単に説明する。
【００８４】
入力ＩＮ（ロウデコーダ２０の出力）が電源電位Ｖｃｃレベルのとき、ノード１３１がＭＯＳトランジスタ１３０を介して充電され、電源電位Ｖｃｃレベルとなる。ＭＯＳトランジスタ１３２がオフ状態となり、ＭＯＳトランジスタ１３３がオン状態となり、出力ノード１３５はＭＯＳトランジスタ１３３を介して負電位Ｖｂｂレベルにまで放電される。出力ノード１３５の負電位Ｖｂｂレベルとなると、ＭＯＳトランジスタ１３４がオフ状態となり、ノード１３１は電源電位Ｖｃｃレベルを維持する。これにより、信号ＷＤおよびＺＷＤは負電位Ｖｂｂレベルおよび電源電位Ｖｃｃレベルとなる。
【００８５】
入力ＩＮが接地電位レベルのＬレベルとき、ノード１３１は、ＭＯＳトランジスタ１３０を介して接地電位レベルへ放電される（ＭＯＳトランジスタ１３０を介してはＭＯＳトランジスタ１３１のしきい値電圧だけ接地電位より高い電位レベルにまで放電される）。ノード１３１の電位レベルの低下に伴って、ＭＯＳトランジスタ１３２がオン状態となり、出力ノード１３５は電源電位Ｖｃｃレベルにまで充電される。ノード１３５の電位上昇に伴ってＭＯＳトランジスタ１３４がオン状態となり、ノード１３１を負電位Ｖｂｂレベルにまで放電する。ノード１３１の電位がＭＯＳトランジスタ１３０のしきい値電圧の絶対値よりも低くなると、ＭＯＳトランジスタ１３０はそのゲート電位がソース電位としきい値電圧の和よりも高くなり、オフ状態となる。これにより、ノード１３１は負電位Ｖｂｂレベルにまで確実に放電される。信号ＷＤが電源電位Ｖｃｃレベルとなり、信号ＺＷＤが負電位Ｖｂｂレベルとなる。
【００８６】
図１１に示すレベル変換器の場合、図１０に示すレベル変換器に比べて、インバータが用いられていないため、より構成要素数を低減することができ、回路規模を低減することができる。
［レベル変換器の変更例３］
図１２は、レベル変換器の第３の変更例の構成を示す図である。図１２に示すレベル変換器３１は、図１１に示す構成と、入力部に設けられたｐチャネルＭＯＳトランジスタ１３９がそのゲートにアドレス信号Ｘａを受ける点が異なっている。他の構成は図１１に示す回路と同じであり、対応する部分には同一の参照番号を付す。次に動作について説明する。
【００８７】
入力ＩＮａおよびアドレス信号Ｘａがともに接地電位レベルのＬレベルのとき、ノード１３１の電位レベルがＭＯＳトランジスタ１３４により放電され、負電位Ｖｂｂレベルとなる。ＭＯＳトランジスタ１３２および１３３はＣＭＯＳインバータを構成しているため、出力ノード１３５からの信号ＷＤは電源電位Ｖｃｃレベルとなる。メモリサイクルが完了すると、まず入力ＩＮａが電源電位ＶｃｃレベルのＨレベルとなり、ノード１３１が電源電位Ｖｃｃレベルにまで充電され、ＭＯＳトランジスタ１３２がオフ状態、ＭＯＳトランジスタ１３３がオン状態となる。これにより、信号ＷＤが負電位Ｖｂｂレベル、信号ＺＷＤが電源電位Ｖｃｃレベルとなる。次いでアドレス信号ＸａがＨレベルとなり、ＭＯＳトランジスタ１３９がオフ状態となる。このノード１３１上の電源電位Ｖｃｃレベルの電位およびノード１３５の負電位Ｖｂｂレベルの電位はＭＯＳトランジスタ１３２および１３３ならびに１３４によりラッチされる。
【００８８】
入力ＩＮａが接地電位レベルのＬレベルであってもアドレス信号Ｘａが電源電位ＶｃｃレベルのＨレベルのときには、ＭＯＳトランジスタ１３９はオフ状態を維持し、ノード１３１および１３５の電位はスタンバイ時の電位と同じである。アドレス信号ＸａがＬレベルであり、入力ＩＮａがＨレベルのときには、ＭＯＳトランジスタ１３９はオン状態となるが、ノード１３１および１３５の電位すなわち、信号ＺＷＤおよびＷＤはスタンバイ時のそれと同じである。
図１２に示すようにレベル変換器にアドレスデコード機能を持たせることにより、図１に示すロウデコード回路の規模を大幅に低減することができる。以下にこのロウデコード回路の規模が低減される理由について説明する。
【００８９】
今、図１３に示すように、３ビットのアドレス信号Ａ１、Ａ２、およびＡ３をデコードするロウデコード回路を考える。３ビットのアドレス信号Ａ１、Ａ２およびＡ３をデコードする場合、アドレス信号Ａ１〜Ａ３と相補な関係のアドレス信号／Ａ１〜／Ａ３も生成する。この場合、ＮＡＮＤ型デコーダとして８個必要とされる。図１３においては、ＮＡＮＤ型デコーダ２０−１および２０−８を示す。ＮＡＮＤ型デコーダ２０−１〜２０−８の出力Ｘ１〜Ｘ８のいずれかが選択状態のＬレベルとされる。
【００９０】
一方、図１２に示すようにレベル変換器にデコード機能を持たせた場合、ロウデコード回路は図１４に示す構成で実現される。
図１４において、ロウデコード回路は、２ビットのアドレス信号Ａ２およびＡ３（正確には相補アドレス信号Ａ２、／Ａ２、Ａ３、／Ａ３の４ビット）をデコードするために、４つのＮＡＮＤ型デコーダ２０ａ１〜２０ａ４を含む。レベル変換回路においては、８つのレベル変換器３１−１−３１−８が設けられる。レベル変換器３１−１〜３１−８の入力部に設けられたｐチャネルＭＯＳトランジスタ１３９−１〜１３９−８へはアドレス信号Ａ１または／Ａ１が与えられる。アドレス信号Ａ２、およびＡ３に従って、ロウデコード回路において、４つのＮＡＮＤ型デコーダ２０Ａ１〜２０Ａ４のうち１つが選択状態を示すＬレベルの信号を出力する。これにより、２つのレベル変換器が指定される。これらの２つの指定されたレベル変換器のうち、アドレス信号Ａ１および／Ａ１に従って１つのレベル変換器が選択される。結果として、８つのレベル変換器３１−１〜３１−８のうちの１つのレベル変換器のみが選択されて選択状態を示す信号ＷＤおよびＺＷＤを出力する。
【００９１】
図１３に示すロウデコード回路は８つの３入力ＮＡＮＤ型デコーダを必要とし、一方、図１４に示すロウデコード回路は４つの２入力ＮＡＮＤ型デコーダを必要とする。レベル変換器の数は両構成とも同じである。図１４に示すロウデコード選択回路はその回路規模が図１３に示すロウデコード回路に比べて大幅に低減される。すなわち、図１２に示すレベル変換器を利用することにより、ロウデコード回路の規模を大幅に低減することができる。
なおアドレス信号Ａ１および／Ａ１のようなレベル変換器へ与えられるアドレス信号Ｘａをスタンバイ時Ｈレベルとする構成は、アドレスバッファ（図１参照）が内部ＲＡＳ信号の非活性化時（Ｌレベル）のとき、これらのアドレス信号Ａ１および／Ａ１のようなアドレス信号ＸａをともにＨレベルとする構成が利用されればよく、ＯＲ型回路を利用することにより容易に実現される。
【００９２】
［レベル変換器の変更例４］
図１５は、レベル変換器の第４の変更例の構成を示す図である。図１５において、レベル変換器３１は、ＮＡＮＤ型デコーダ２０の出力を反転するインバータ１４３と、ＮＡＮＤ型デコーダ２０の振幅Ｖｃｃ−ＧＮＤの信号を振幅Ｖｐｐ−Ｖｂｂの信号に変換するレベル変換器１４１と、インバータ１４３の振幅Ｖｃｃ−ＧＮＤの出力信号を振幅Ｖｐｐ−Ｖｂｂの信号に変換するレベル変換器１４２と、レベル変換器１４１および１４２の出力ＷＤおよびＺＷＤに従って対応のワード線ＷＬへワード線駆動信号ＲＸまたは負電位Ｖｂｂの一方を伝達するワードドライバ４０を含む。レベル変換器１４１および１４２は、互いに同じ構成を備える。レベル変換器１４１および１４２の構成を図１６に示す。
【００９３】
図１６において、レベル変換器１４１（または１４２）は、入力ノード１５１に与えられた入力ＩＮをノード１６１へ伝達するためのｎチャネルＭＯＳトランジスタ１５２と、入力ノード１５１上の電位をノード１６２へ伝達するためのｐチャネルＭＯＳトランジスタ１５３と、ノード１６１上の信号電位に応答して電源ノード１６０へ与えられる高電圧Ｖｐｐを出力ノード１５５へ伝達するｐチャネルＭＯＳトランジスタ１５４と、出力ノード１５５上の信号電位に応答して電源ノード１６０上の高電圧Ｖｐｐをノード１６１へ伝達するｐチャネルＭＯＳトランジスタ１５６と、ノード１６２上の信号電位に応答して出力ノード１５５を他方電源ノード１５９に接続するｎチャネルＭＯＳトランジスタ１５７と、出力ノード１５５上の信号電位に応答して導通し、ノード１６２を他方電源ノード１５９に接続するｎチャネルＭＯＳトランジスタ１５８を含む。他方電源ノード１５９へは負電位Ｖｂｂが与えられる。
【００９４】
ｎチャネルＭＯＳトランジスタ１５２のゲートへは電源電位Ｖｃｃが与えられ、ｐチャネルＭＯＳトランジスタ１５３のゲートへは接地電位ＧＮＤが与えられる。ＭＯＳトランジスタ１５２は、ノード１６１の電位が高電圧Ｖｐｐレベルとなったときノード１６１と入力ノード１５１とを切離すデカップリングトランジスタの機能を備える。ｐチャネルＭＯＳトランジスタ１５３は、ノード１６２の電位が負電位Ｖｂｂとなったときに入力ノード１５１とノード１６２とを切離すデカップリングトランジスタの機能を備える。このレベル変換器１４１および１４２から出力される信号ＷＤおよびＺＷＤは振幅Ｖｐｐ−Ｖｂｂを有する。ワードドライバも、したがって、高電圧Ｖｐｐを受けるようその構成が図１７に示すように少し変更される。
【００９５】
図１７は図１５に示すワードドライバの構成を示す図である。図１７において、ワードドライバ４０は、そのゲートに高電圧Ｖｐｐを受けてレベル変換器１４１からの出力ＷＤをノードＢへ伝達するｎチャネルＭＯトランジスタＮ４と、ノードＢへの信号電位に応答してワード線駆動信号ＲＸをワード線ＷＬ上へ伝達するｎチャネルＭＯＳトランジスタＭ５と、レベル変換器１４２からの出力ＺＷＤに応答してワード線ＷＬを負電位Ｖｂｂに放電するｎチャネルＭＯＳトランジスタＮ６を含む。次に図１５ないし図１７に示す回路の動作について順次説明する。
【００９６】
図１５に示すＮＡＮＤ型デコーダ２０の非選択時およびスタンバイ時にはその出力は電源電位ＶｃｃレベルのＨレベルである。レベル変換器１４１においては、入力ＩＮが電源電位Ｖｃｃレベルであり、ノード１６１および１６２の電位が上昇し、ｎチャネルＭＯＳトランジスタ１５７がオン状態、ｐチャネルＭＯＳトランジスタ１５４がオフ状態となる。この状態においては、出力ノード１５５はｎチャネルＭＯＳトランジスタ１５７を介して他方電源ノード１５９に接続され、出力ノード１５５の電位は負電位Ｖｂｂレベルとなる。この出力ノード１５５の電位が負電位ＶｂｂのときｎチャネルＭＯＳトランジスタ１５８がオフ状態、ｐチャネルＭＯＳトランジスタ１５６がオン状態となる。したがって、ノード１６１は高電圧Ｖｐｐレベルとなり、ノード１６２は電源電位Ｖｃｃとなる。したがって、入力ＩＮが電源電位ＶｃｃレベルのＨレベルのとき、レベル変換器１４１からの出力ＷＤは負電位Ｖｂｂレベルとなる。
【００９７】
図１５に示すＮＡＮＤ型デコーダ２０の出力が選択状態を示すＬレベルのとき、図１６に示すレベル変換回路１４１においては、ノード１６１および１６２が接地電位レベルへと放電される。それにつれてＭＯＳトランジスタ１５４がオン状態、ＭＯＳトランジスタ１５７がオフ状態となり、出力ノード１５５は高電圧Ｖｐｐレベルとなる。出力ノード１５５の電位が高電位ＶｐｐレベルとなるとＭＯＳトランジスタ１５６は完全にオフ状態とされ、ノード１６１は、接地電位レベルを保持する。一方、この出力ノード１５５の高電位Ｖｐｐレベルに従ってＭＯＳトランジスタ１５８がオン状態となり、ノード１６２は他方電源ノード１５９に与えられる負電位Ｖｂｂレベルとなる。ノード１６２が負電位Ｖｂｂレベルのときには、ｐチャネルＭＯＳトランジスタ１５３はオフ状態である。すなわち、入力ＩＮが接地電位ＧＮＤレベルのＬレベルのとき、レベル変換器１４１の出力ＷＤは高電位Ｖｐｐレベルとなる。
【００９８】
レベル変換器１４２は、インバータ１３（図１５参照）を介してＮＡＮＤ型デコーダ２０の出力を受けている。したがってレベル変換器１４１の出力ＷＤと相補な論理の信号ＺＷＤを出力する。
この図１６に示す構成を備えるレベル変換器１４１および１４２の出力ＷＤおよびＺＷＤは図１７に示すワードドライバ４０へ与えられる。信号ＷＤが高電圧Ｖｐｐレベルのとき、ノードＢの電位はＶｐｐ−Ｖｔｈレベルとなる。ワード線駆動信号ＲＸが高電圧Ｖｐｐレベルのとき、ＭＯＳトランジスタＮ５のゲート−ドレイン間容量結合により、ノードＢの電位が上昇し、高電圧Ｖｐｐ＋Ｖｔｈ以上となる。これにより、ＭＯＳトランジスタＮ５を介してワード線ＷＬ上へ高電圧Ｖｐｐが伝達される。ワード線駆動信号ＲＸが負電位Ｖｂｂレベルのとき、ＭＯＳトランジスタＮ５はこの負電位Ｖｂｂレベルのワード線駆動信号ＲＸをワード線ＷＬ上に伝達する。信号ＷＤが高電圧Ｖｐｐレベルのとき、信号ＺＷＤは負電位Ｖｂｂレベルであり、ＭＯＳトランジスタＮ６はオフ状態となる。
【００９９】
信号ＷＤが負電位Ｖｂｂレベル、信号ＺＷＤが高電圧Ｖｐｐレベルのとき、ノードＢの電位は負電位Ｖｂｂとなり、ＭＯＳトランジスタＮ５は、ワード線駆動信号ＲＸの電位レベルにかかわらずオフ状態を維持する。一方、ＭＯＳトランジスタＮ６がオン状態となり、ワード線ＷＬは負電位Ｖｂｂに放電される。
この図１５に示す構成の場合、ワードドライバのワード線駆動信号伝達用のＭＯＳトランジスタのゲートへは高電圧Ｖｐｐが伝達される。したがって、ワード線駆動信号ＲＸの立上がり時、高速でノードＢ（ＭＯＳトランジスタＮ４のゲート）の電位を上昇させることができ、選択ワード線の電位を高速で立上げることができる。また、ＭＯＳトランジスタＮ４のゲート−ドレイン間容量が小さくても、ＭＯＳトランジスタＮ４のセルフブースト作用によりＭＯＳトランジスタＮ４のゲート電位をＶｐｐ＋Ｖｔｈレベル以上に確実に昇圧することができる。
【０１００】
［レベル変換器の変更例５］
図１８は、レベル変換器の第５の変更例の構成を示す図である。図１８においては、レベル変換器３１は、ロウデコーダ２０の振幅Ｖｃｃ−ＧＮＤの出力信号を振幅Ｖｐｐ−Ｖｂｂの信号に変換するレベル変換器１４１と、ロウデコーダ２０の振幅Ｖｃｃ−ＧＮＤの出力信号を振幅Ｖｃｃ−Ｖｂｂの信号にレベル変換するレベル変換器３２を含む。レベル変換器１４１の構成は図１６に示すものと同じであり、レベル変換器３２の構成は、図５に示すものと同じである。ワードドライバ４０は、図１７に示す構成と同じ構成を備える。図１７に示すワードドライバにおいて、高電圧Ｖｐｐと負電位Ｖｂｂの２値レベルを有する信号を必要とするのはワード線駆動信号ＲＸを伝達するＭＯＳトランジスタＮ５である。ワード線ＷＬを負電位Ｖｂｂに保持するためのＭＯＳトランジスタＮ６は、電源電位Ｖｃｃレベルの信号がゲートに与えられたときには負電位Ｖｂｂをワード線ＷＬに伝達することができる。特にこのＭＯＳトランジスタＮ６には高電位Ｖｐｐが必要とされない。したがって、図１８に示すように、信号ＷＤを生成するレベル変換器においてのみ、高電圧Ｖｐｐと負電位Ｖｂｂの２値レベルを有する信号を生成するためのレベル変換器を利用し、信号ＺＷＤを生成するレベル変換器には電源電位Ｖｃｃと負電位Ｖｂｂの２値レベルを有する信号を生成するレベル変換器を利用する。高電圧Ｖｐｐを利用する回路の数が低減され、消費電力を低減することができる。
【０１０１】
［レベル変換器の変更例６］
図１９は、レベル変換器の第６の変更例を示す図である。図１９に示すレベル変換器は、図１６に示すレベル変換器と、その入力部に設けられたＭＯＳトランジスタ１７２および１７３がアドレス信号Ｘａおよび／Ｘａをそれぞれ受ける点が異なっている。他の構成は図１６に示すレベル変換器の構成と同じであり、対応する部分には同一の参照番号を付す。
選択時、すなわちＮＡＮＤ型デコーダ２０の出力が接地電位レベルのＬレベル、アドレス信号Ｘａが電源電位ＶｃｃレベルのＨレベル、またアドレス信号／Ｘａが接地電位レベルのＬレベルのとき、ＭＯＳトランジスタ１７２および１７３がオン状態となり、先の図１６に示すレベル変換器と同様にして、ノード１６１および１６２の電位レベルは接地電位レベルおよび負電位Ｖｂｂレベルとなり、出力ノード１５５からの出力ＷＤまたはＺＷＤは高電位Ｖｐｐレベルとなる。メモリサイクルが完了すると、入力ＩＮが非選択状態のＨレベルとなり、ノード１６１および１６２の電位はともに上昇する。これにより、ＭＯＳトランジスタ１５４がオフ状態、ＭＯＳトランジスタ１５７がオン状態へ移行し、出力ノード１５５は負電位Ｖｂｂレベルへと放電される。出力ノード１５５の電位低下に伴ってＭＯＳトランジスタ１５６がオン状態となり、ノード１６１の電位を高電位Ｖｐｐレベルにまで高速に上昇させ、ＭＯＳトランジスタ１５４を確実にオフ状態へ移行させる。また出力ノード１５５の電位低下に伴ってＭＯＳトランジスタ１５８がオフ状態となり、出力ノード１６２がＨレベル（電源電位Ｖｃｃレベル）を維持し、出力ノード１５５は最終的に負電位Ｖｂｂレベルにまで放電される。
【０１０２】
この後、相補アドレス信号Ｘａおよび／Ｘａはそれぞれ非選択状態を示すＬレベルおよびＨレベルとされ、ＭＯＳトランジスタ１７２および１７３はともにオフ状態とされる。
非選択時、すなわちロウデコーダ２０の出力がＬレベルでありかつアドレス信号ＸａがＬレベル、アドレス信号／ＸａがＨレベルのときには、ＭＯＳトランジスタ１７２および１７３はオフ状態であり、スタンバイ状態を維持する。またロウデコーダ２０の出力が電源電位ＶｃｃレベルのＨレベル、アドレス信号Ｘａおよび／Ｘａがそれぞれ電源電位Ｖｃｃレベルおよび接地電位レベルのとき、ＭＯＳトランジスタ１７２および１７３がオン状態となっても、ノード１６１および１６２の電位はスタンバイ時と同様である。
【０１０３】
図１９に示すように、レベル変換器にアドレスデコード機能を持たせることにより先に図１３および図１４を参照して説明したように、ロウデコード回路の規模を低減することができる。
スタンバイ時においてＮＡＮＤ型デコーダ２０の出力が電源電位ＶｃｃレベルのＨであれば、アドレス信号Ｘａおよび／Ｘａのレベルがどのようなものであっても、この図１９に示すレベル変換器の出力ＷＤは非選択状態を示す負電位Ｖｂｂレベルとなる。
【０１０４】
この図１９に示すレベル変換器の構成に従えば、ロウデコード回路の規模を大幅に低減することができる。
このレベル変換器においてアドレスデコード機能を持たせる構成は、また図１８に示す構成にも適用することができる。すなわち、図１８に示すレベル変換器１４１として、図１９に示すレベル変換器を用い、また図１８に示すレベル変換器３２としては、図１２に示すレベル変換器が利用されればよい。
［変更例７］
図２０は、この発明の第１の実施例の第７の変更例の構成を示す図である。図２０に示す構成においては、ロウデコーダ２０が、ＡＮＤ型デコーダ２０ｂを含む。すなわち、ロウデコーダ２０は、選択時に電源電位ＶｃｃレベルのＨの信号を出力する。
【０１０５】
レベル変換器３１は、ＡＮＤ型デコーダ２０ｂの電源電位ＶｃｃレベルのＨレベルおよび接地電位レベルのＬレベルをそれぞれ、高電位Ｖｐｐレベル、および負電位Ｖｂｂレベルに変換する。レベル変換器３１の構成は、図６に示すレベル変換器の構成と同じであり、対応する部分には同一の参照番号を付す。
ワードドライバ４０は、高電位Ｖｐｐおよび負電位Ｖｂｂを動作電源電位として動作するＣＭＯＳインバータの構成を備える。すなわち、ワードドライバ４０は、レベル変換器３１の出力ＺＷＤがＬレベルのときに導通し、高電位Ｖｐｐをワード線ＷＬ上に伝達するｐチャネルＭＯＳトランジスタＰ１と、レベル変換器３１の出力ＺＷＤがＨレベルのときに導通し、ワード線ＷＬへ負電位Ｖｂｂを伝達するｎチャネルＭＯＳトランジスタＮ７を含む。次に動作について簡単に説明する。
【０１０６】
スタンバイ時および非選択時においては、ＡＮＤ型デコーダ２０ｂの出力は接地電位ＧＮＤレベルのＬレベルである。この状態においては、レベル変換器３１においては、ノード１６１および１６２の電位がそれぞれ、接地電位レベルおよび負電位Ｖｂｂレベルとなり、出力ＺＷＤは高電位Ｖｐｐレベルとなる。ワードドライバ４０においては、レベル変換器３１からの高電位Ｖｐｐレベルの信号ＺＷＤに従って、ｐチャネルＭＯＳトランジスタＰ１がオフ状態、ｎチャネルＭＯＳトランジスタＮ７がオン状態となり、ワード線ＷＬは負電位Ｖｂｂレベルに保持される。
【０１０７】
ＡＮＤデコーダ２０ｂの出力が選択状態を示す電源電位ＶｃｃレベルのＨレベルとなった場合、レベル変換器３１におけるノード１６１および１６２の電位は、それぞれ、高電位Ｖｐｐレベルおよび電源電位Ｖｃｃレベルとなる。したがって、レベル変換器３１の出力ＺＷＤは、負電位Ｖｂｂレベルとなる。ワードドライバ４０においては、負電位Ｖｂｂレベルの信号ＺＷＤに従って、ＭＯＳトランジスタＰ１がオン状態、ＭＯＳトランジスタＮ７がオフ状態となり、ワード線ＷＬ上にはオン状態のＭＯＳトランジスタＰ１を介して高電位Ｖｐｐが伝達される。
【０１０８】
図２０に示すように、ロウデコード回路（ロウデコーダ２０）においてアドレス信号が完全デコードされ、メモリセルアレイにおいて１本のワード線を指定する信号がレベル変換器３１から発生される構成においても、非選択ワード線は負電位に保持され、メモリセルにおける電荷のチャネルリークを確実に抑制することができる。
［第８の変更例］
図２１は、この発明の第１の実施例の第８の変更例の構成を示す図である。図２１においては、レベル変換器３１の入力部に設けられたｎチャネルＭＯＳトランジスタ１７２およびｐチャネルＭＯＳトランジスタ１７３が、それぞれそのゲートにアドレス信号Ｘａおよび／Ｘａを受ける点が図２０に示す構成と異なっている。
【０１０９】
ロウデコーダ２０はＡＮＤ回路デコーダ２０ｃにより構成される。レベル変換器３１がアドレスのデコード機能を備えるため、ＡＮＤ型デコーダ２０ｃの規模は図２０に示すＡＮＤ型デコーダ２０ｂよりも小さくされる。
デコーダ２０ｃが選択状態とされたとき、その出力は電源電位ＶｃｃレベルのＨレベルとなる。アドレス信号Ｘａおよび／Ｘａがそれぞれ電源電位ＶｃｃレベルのＨレベルおよび接地電位ＧＮＤレベルのＬレベルの場合には、レベル変換器３１のノード１６１および１６２がそれぞれ高電位Ｖｐｐレベルおよび電源電位Ｖｃｃレベルとなり、信号ＺＷＤは負電位Ｖｂｂレベルとなる。これにより、ワードドライバ４０からは高電位Ｖｐｐレベルの信号がワード線ＷＬ上に伝達される。
【０１１０】
アドレス信号Ｘａおよび／Ｘａがそれぞれ、接地電位ＧＮＤレベルのＬレベルおよび電源電位ＶｃｃレベルのＨレベルのときには、ＭＯＳトランジスタ１７２および１７３はともにオフ状態となる。この状態においては、レベル変換器３１のノード１６１および１６２は、それぞれ先の状態を維持している。先のサイクルにおいて、信号ＺＷＤが負電位Ｖｂｂレベルとされたとき、そのサイクルの完了時にデコーダ２０ｃの出力が接地電位レベルのＬレベルとされ、レベル変換器３１のノード１６１および１６２は、それぞれ接地電位レベルおよび負電位Ｖｂｂレベルとされる。したがって、スタンバイ状態を含む非選択状態においては、ＭＯＳトランジスタ１７２および１７３のオンおよびオフ状態にかかわらず、信号ＺＷＤは高電位Ｖｐｐレベルを維持する。信号ＺＷＤが高電位Ｖｐｐレベルの場合には、ワード線ＷＬはＭＯＳトランジスタＮ７（ワードドライバ４０内）により負電位Ｖｂｂレベルに維持される。
【０１１１】
図２１に示す構成の場合、レベル変換器３１がアドレスデコード機能を備えているため、ロウデコード回路へ与えられるアドレス信号のビット数を低減することができ、応じてロウデコード回路に含まれるデコーダの数および規模をともに低減することができ、応じてロウデコード回路の規模を大幅に低減することができる。
［第２の実施例］
図２２は、この発明の第２の実施例であるＤＲＡＭの全体の構成を概略的に示す図である。ＤＲＡＭは、行および列のマトリクス状に配列されるメモリセルＭＣを含むメモリセルアレイ１０と、外部からのアドレス信号を受けて内部アドレス信号を発生するアドレスバッファ１と、アドレスバッファ１からのアドレス信号をデコードし、メモリセルアレイ１０における対応の行を指定する信号を発生するロウデコード回路２を含む。メモリセルアレイ１０においては、メモリセルＭＣの各行に対応してワード線ＷＬが配設され、メモリセルの各列に対応して列線ＣＬが配設される。図２２においては、（ｎ＋１）本のワード線ＷＬ０〜ＷＬｎと、一方の列線ＣＬを代表的に示す。列線ＣＬは１対のビット線ＢＬおよび／ＢＬにより構成される。
【０１１２】
アドレスバッファ１およびロウデコード回路２は、信号／ＲＡＳを受けるＲＡＳバッファ６ｂの出力によりその動作タイミングが決定される。ＲＡＳバッファ６からの内部ＲＡＳ信号φＲＡＳが活性状態となると、アドレスバッファ１が外部からのアドレス信号を取込み内部行アドレス信号を発生する。ロウデコード回路によってこの活性状態が内部ＲＡＳ信号φＲＡＳに従って、アドレスバッファ１からの内部行アドレス信号をデコードし、メモリセルアレイ１０において１本のワード線（データ入出力が１ビット単位で行なわれる場合）を指定する信号を発生する。
【０１１３】
ロウデコード回路２の出力はレベル変換機能付ワード線ドライブ回路２００へ与えられる。レベル変換機能付ワード線ドライブ回路２００は、メモリセルアレイ１０のワード線ＷＬ０〜ＷＬｎそれぞれに対応して設けられるドライバを備え、その詳細構成は後に説明するが、ロウデコード回路２からの振幅Ｖｃｃ−ＧＮＤの信号を振幅Ｖｐｐ−Ｖｂｂの信号に変換し、対応のワード線上に伝達する。このレベル変換機能付ワード線ドライブ回路２００へは、高電圧発生回路１２からの高電圧Ｖｐｐおよび負電位発生回路１１からの負電位Ｖｂｂが与えられる。
【０１１４】
ＤＲＡＭは、さらに、周辺回路として、メモリセルアレイ１０の列線ＣＬ上の信号を増幅するためのセンスアンプと、コラムデコーダ２０２からの列選択信号に従ってメモリセルアレイ１０における対応の列線を選択して入出力回路２０６に接続するＩＯゲートを含む。センスアンプとＩＯゲートは１つのブロック２０４により示される。コラムデコーダ２０２は、図示しないＣＡＳバッファからの内部ＣＡＳ信号に応答して活性化されて、アドレスバッファ１からのアドレス信号をコラムアドレス信号としてデコードし、メモリセルアレイ１０の対応の列を指定する信号を発生する。
【０１１５】
図２２に示す構成において、レベル変換機能付ワード線ドライブ回路２００において、ワード線ドライブ回路そのものに振幅Ｖｃｃ−ＧＮＤの信号を振幅Ｖｐｐ−Ｖｂｂの信号に変換する機能を持たせることにより、以下に詳細に説明するように、その回路規模が大幅に低減される。
図２３は、図２２に示すレベル変換機能付ワード線ドライブ回路の具体的構成を示す図である。図２３において、レベル変換機能付ワード線ドライブ回路２００は、ワード線ＷＬそれぞれに対応して設けられるワード線ドライバ２１０を含む。このワード線ドライバ２１０に対応して、ロウデコード回路２においてはロウデコーダ２０が設けられる。ロウデコーダ２０は、ＮＡＮＤ型デコーダ２０ａの構成を備える。ＮＡＮＤ型デコーダ２０ａは、選択時に接地電位ＧＮＤレベルのＬレベルの信号を出力する。ＮＡＮＤ型デコーダ２０ａにより、１本のワード線を指定する信号が出力される。
【０１１６】
ワード線ドライバ２１０は、そのゲートに電源電位Ｖｃｃを受け、デコーダ２０（２０ａ）の出力をノード２２３へ伝達するｎチャネルＭＯＳトランジスタ２２１と、そのゲートに接地電位ＧＮＤを受け、デコーダ２０（２０ａ）の出力をノード２２４へ伝達するｐチャネルＭＯＳトランジスタ２２２と、ノード２２３上の電位に応答して電源ノード２２９に与えられた高電圧Ｖｐｐを出力ノード２３１へ伝達するｐチャネルＭＯＳトランジスタ２２５と、ノード２２４の電位に応答して他方電源ノード２３０へ与えられた負電位Ｖｂｂを出力ノード２３１へ伝達するｎチャネルＭＯＳトランジスタ２２６と、出力ノード２３１の信号電位に応答して電源ノード２２９に与えられた高電圧Ｖｐｐをノード２２３へ伝達するｐチャネルＭＯＳトランジスタ２２７と、出力ノード２３１上の信号電位に応答してノード２２４へ他方電源ノード２３０へ与えられた負電位Ｖｂｂを伝達するｎチャネルＭＯＳトランジスタ２２８を含む。
【０１１７】
図２３に示すワード線ドライバ２１０の構成は、図２０に示すレベル変換器３１の構成と同じである。すなわち、ＮＡＮＤ型デコーダ２０ａが選択状態を示す接地電位レベルの信号を出力するとき、ワード線ドライバ２１０においては、ノード２２３の電位が接地電位レベル、ノード２２４の電位が負電位Ｖｂｂレベルとなり、出力ノード２３１には、ＭＯＳトランジスタ２２５を介して高電圧Ｖｐｐが伝達される。
ＮＡＮＤ型デコーダ２０ａは、非選択状態（またはスタンバイ状態）のときには電源電位Ｖｃｃレベルの信号を出力する。ワード線ドライバ２１０においては、ノード２２３および２２４の電位が上昇すると、ＭＯＳトランジスタ２２５がオフ状態へ移行し、ＭＯＳトランジスタ２２６がオン状態へ移行する。これにより、出力ノード２３１の電位が低下する。出力ノード２３１の電位がＭＯＳトランジスタ２２６により放電されて負電位Ｖｂｂレベルとなると、ＭＯＳトランジスタ２２７はオン状態になり、ノード２２３へ高電圧Ｖｐｐを伝達し、ＭＯＳトランジスタ２２５をオフ状態とする。またＭＯＳトランジスタ２２８がオフ状態とされ、ノード２２４はＮＡＮＤ型デコーダ２０ａから与えられた電源電位Ｖｃｃレベルを維持する。これにより、非選択状態のワード線へは、出力ノード２３１から負電位Ｖｂｂレベルの信号が伝達される。
【０１１８】
図２０に示す構成との比較から明らかなように、図２３に示す第２の実施例の構成においてはロウデコーダの出力のレベル変換を行なう回路が直接ワード線を駆動しており、図２０に示すＣＭＯＳインバータの構成を有するワードドライバを不要とすることができる。これにより、レベル変換およびワード線ドライブを行なう回路の規模を低減することができる。また、非選択ワード線の電位は負電位Ｖｂｂレベルに維持されるため、確実にメモリセルトランジスタにおける電荷のチャネルリークの発生を抑制することができる。
【０１１９】
［変更例１］
図２４は、この発明の第２の実施例の第１の変更例の要部の構成を示す図である。図２４においては、レベル変換機能付ワード線ドライブ回路２００に含まれるワード線ドライバ２４０とこのワード線ドライバ２４０に対応して設けられるロウデコーダ２０のみを示す。
ロウデコーダ２０は、ＮＡＮＤ型デコーダ２０ｄを含む。ワード線ドライバ２４０は、図２３に示すワード線ドライバ２１０とは、入力段に設けられたＭＯＳトランジスタ２４１および２４２が、アドレス信号Ｘａおよび／Ｘａをそれぞれのゲートに受ける点が異なっている。他の構成は同じであり、対応する部分には同一の参照番号を付す。
【０１２０】
この図２４に示すワード線ドライバ２４０の動作自体は図２１に示すレベル変換器３１の動作と同じである。異なっているのは、図２１に示すレベル変換器３１は、信号ＺＷＤを出力し、図２４に示すワード線ドライバ２４０は、ロウデコーダ２０の出力ならびにアドレス信号Ｘａおよび／Ｘａに従ってワード線ＷＬ上へ高電圧Ｖｐｐまたは負電位Ｖｂｂを伝達する点である。出力ノード２３１の電位が高電圧Ｖｐｐレベルのとき、ＭＯＳトランジスタ２２８がオン状態であり、ノード２２４が負電位Ｖｂｂレベルとなり、ＭＯＳトランジスタ２２６はオフ状態とされる。一方、出力ノード２３１の電位が負電位Ｖｂｂレベルのときには、ＭＯＳトランジスタ２２８がオフ状態となり、ＭＯＳトランジスタ２２７がオン状態となり、ＭＯＳトランジスタ２２５をオフ状態とする。すなわちこのワード線ドライバ２４０は、いわゆる「ハーフラッチ」の構成を備えている。これにより、安定にワード線ＷＬを高電位Ｖｐｐまたは負電位ｂｂに設定することができる。
【０１２１】
アドレス信号Ｘａおよび／Ｘａは互いに相補な論理のアドレス信号である。ロウデコーダ２０の出力がＬレベル、アドレス信号ＸａがＨレベルのとき、このワード線ドライバ２４０は出力ノード２３１から高電圧Ｖｐｐをワード線ＷＬ上へ伝達する。ロウデコーダ２０の出力がＨレベルおよび／またはアドレス信号ＸａがＬレベルのときには、このワード線ドライバ２４０の各ノード電位はスタンバイ時と同じであり、出力ノード２３１から対応のワード線ＷＬ上に負電位Ｖｂｂが伝達される。この図２４に示す構成に従えば、ワード線ドライバがアドレスデコード機能を備えているため、ロウデコード回路（ロウデコーダ２０）でデコードされるアドレス信号の数を低減することができる。したがって、ロウデコード回路に含まれるロウデコーダの数および回路規模を低減することができる。
【０１２２】
［第３の実施例］
図２５は、この発明の第３の実施例であるＤＲＡＭの要部の構成を概略的に示す図である。図２５においては、行選択に関連する回路の構成のみを示す。図２５において、ＤＲＡＭは、アドレスバッファ１からの内部行アドレス信号をデコードし、メモリセルアレイ１０における所定数のワード線を指定するワード線グループ指定信号を生成するロウデコード回路２と、このワード線グループ指定信号が指定するワード線グループのうちの特定のワード線を指定する信号ＲＸおよびＺＲＸを生成するＲＸデコード回路２５０と、ロウデコード回路２からの振幅Ｖｐｐ−ＧＮＤの信号を振幅Ｖｐｐ−Ｖｂｂの信号に変換するレベル変換回路２５２と、レベル変換回路２５２からの出力に応答して、メモリセルアレイ１０内のワード線ＷＬ（ＷＬ０〜ＷＬｎ）へＲＸデコード回路２５０からの信号ＲＸまたは負電位Ｖｂｂを伝達するワード線ドライブ回路２５４を含む。
【０１２３】
ＲＸデコード回路２５０は、以下に説明する様に、振幅Ｖｐｐ−Ｖｂｂの信号を生成する。信号ＲＸおよびＺＲＸは互いに相補な論理の信号である。
図２６は、図２５に示すＲＸデコード回路の構成の一例を示す図である。図２６においては、１つの信号ＲＸおよびＺＲＸに関連する部分の構成のみを示す。ロウデコード回路２からのワード線グループ指定信号がたとえば４本のワード線を指定する場合、図２６に示す構成が４つ設けられる。
図２６において、ＲＸデコード回路２５０は、アドレスバッファ１からの内部アドレス信号をデコードするデコード部２５２と、デコード部２５２からの振幅Ｖｃｃ−ＧＮＤの信号を振幅Ｖｐｐ−Ｖｂｂの信号に変換するとともに、互いに相補な論理の信号ＲＸおよびＺＲＸを発生するレベル変換部２５４を含む。デコード部２５２は、ＮＡＮＤ型デコーダ２５２ａにより構成される。
【０１２４】
レベル変換部２５４は、ノード２６６に与えられるデコード部２５２の振中Ｖｃｃ−ＧＮＤの出力を反転して振幅ＧＮＤ−Ｖｐｐの信号を出力するインバータ２６１と、ノード２６６上の電位に応答して電源ノード２６８へ与えられた高電圧Ｖｐｐを出力ノード２６７ａへ伝達するｐチャネルＭＯＳトランジスタ２６２と、インバータ２６１の出力に応答して電源ノード２６８に与えられた高電圧Ｖｐｐを反転出力ノード２６７ｂに伝達するｐチャネルＭＯＳトランジスタ２６３と、出力ノード２６７ａ上の信号電位に応答して反転出力ノード２６７ｂへ他方電源ノード２６９へ与えられた負電位Ｖｂｂを伝達するｎチャネルＭＯＳトランジスタ２６５と、反転出力ノード２６７ｂの電位に応答して出力ノード２６７ａへ他方電源ノード２６９へ与えられた負電位Ｖｂｂを伝達するｎチャネルＭＯＳトランジスタ２６４を含む。
【０１２５】
この図２６に示すレベル変換部２５４の構成は、図４に示すレベル変換器の構成と同じであり、同様に動作する。すなわち、デコード部２５２から接地電位レベルの出力がノード２６６へ与えられたとき、出力ノード２６７ａがｐチャネルＭＯＳトランジスタ２６２により高電圧Ｖｐｐレベルにまで充電され、反転出力ノード２６７ｂは、ｎチャネルＭＯＳトランジスタ２６５により負電位Ｖｂｂレベルにまで放電される。出力ノード２６７ａから高電圧Ｖｐｐレベルの信号ＲＸが出力され、反転出力ノード２６７ｄから負電位Ｖｂｂレベルの信号ＺＲＸが出力される。
【０１２６】
入力ノード２６６の電位が電源電位Ｖｃｃレベルのとき、反転出力ノード２６７ｂがｐチャネルＭＯＳトランジスタ２６３により高電圧Ｖｐｐレベルにまで充電され、出力ノード２６７ａがｎチャネルＭＯＳトランジスタ２６４に負電位Ｖｂｂにまで放電される。したがってこの場合には、高電圧Ｖｐｐレベルの信号ＺＲＸと負電位Ｖｂｂレベルの信号ＲＸが出力される。
図２７は、図２５に示すロウデコート回路、レベル変換回路およびワード線ドライブ回路の構成を示す図である。図２７においては、１本のワード線ＷＬを選択する部分の構成を示す。
【０１２７】
図２７において、ロウデコード回路２は、ワード線グループ指定信号を発生するロウデコーダ２０を含む。ロウデコーダ２０は、ＡＮＤ型デコーダ２０ｂにより構成される。
レベル変換回路２５２は、ロウデコーダ２０に対応して設けられるレベル変換器３００を含む。レベル変換器３００の構成は、図２０に示すレベル変換器３１の構成と同じである。対応する部分には同一の参照符号を付す。
ワード線ドライブ回路２５４は、ワード線ＷＬそれぞれに対応して設けられるワードドライバ３２０を含む。このワードドライバ３２０は、１つのレベル変換器３００に対して複数個設けられる。ワードドライバ３２０は、レベル変換器３００の出力ＺＷＤに応答して信号ＲＸを対応のワード線ＷＬ上へ伝達するｐチャネルＭＯＳトランジスタＰ５と、レベル変換器３００からの信号ＺＷＤに応答してワード線ＷＬへ負電位Ｖｂｂを伝達するｎチャネルＭＯＳトランジスタＮ８と、反転信号ＺＲＸに応答してワード線ＷＬへ負電位Ｖｂｂを伝達するｎチャネルＭＯＳトランジスタＮ９を含む。ｐチャネルＭＯＳトランジスタＰ５の基板は高電圧Ｖｐｐを受ける。信号ＲＸおよびワード線ＷＬの振幅は高電圧Ｖｐｐと負電位Ｖｂｂの間であり、ＭＯＳトランジスタＰ５におけるＰＮ接合（不純物領域と基板領域の間の接合）が順方向にバイアスされるのを防止するためである。ｎチャネルＭＯＳトランジスタＮ８およびＮ９の基板領域へは負電位Ｖｂｂが与えられる。次に動作について説明する。
【０１２８】
ロウデコーダ２０およびレベル変換器３００の動作は先に図２０を参照して説明した動作と同じである。ＡＮＤ型デコーダ２０ｂの出力が選択状態を示すＨレベル（Ｖｃｃレベル）のとき、レベル変換器３００からは、負電位Ｖｂｂレベルの信号ＺＷＤが出力される。ＡＮＤ型デコーダ２０ｂの出力が非選択状態を示すＬレベル（接地電位レベル）のとき、レベル変換器３００からの信号ＺＷＤは高電圧Ｖｐｐレベルとなる。
レベル変換器３００からの信号ＺＷＤが高電圧Ｖｐｐの場合、ｐチャネルＭＯＳトランジスタＰ５がオフ状態となり、ｎチャネルＭＯＳトランジスタＮ８がオン状態となり、ワード線ＷＬはＭＯＳトランジスタＮ８により負電位Ｖｂｂに設定される。
【０１２９】
信号ＺＷＤが負電位Ｖｂｂレベルのとき、ＭＯＳトランジスタＮ８がオフ状態、ｐチャネルＭＯＳトランジスタＰ５がオン状態となる。信号ＲＸが高電圧Ｖｐｐレベルのときには、反転信号ＺＲＸは負電位Ｖｂｂレベルであり、ＭＯＳトランジスタＮ９はオフ状態となる。ワード線ＷＬはＭＯＳトランジスタＴ５から高電圧Ｖｐｐレベルの信号ＲＸを受けてその電位が高電圧Ｖｐｐレベルにまで上昇する。
信号ＺＷＤが負電位Ｖｂｂレベルであり、かつ信号ＲＸが負電位Ｖｂｂレベルの場合、ワード線ＷＬ上へはＭＯＳトランジスタＰ５を介してこの負電位レベルの信号ＲＸが伝達される。ＭＯＳトランジスタＰ５のしきい値電圧をＶｔｈｐとすると、このＭＯＳトランジスタＰ５は、Ｖｂｂ＋｜Ｖｔｈｐ｜の電位をワード線ＷＬへ伝達する。すなわち、ワード線ＷＬは、ＭＯＳトランジスタＰ５により、Ｖｂｂ＋｜Ｖｔｈｐ｜のレベルに設定される。信号ＲＸが負電位Ｖｂｂレベルのとき、反転信号ＺＲＸは高電圧Ｖｐｐレベルである。したがってＭＯＳトランジスタＮ９がオン状態となり、このワード線ＷＬの電位を確実に負電位Ｖｂｂレベルに設定する。この図２７に示すワードドライバ３２０を利用することにより、非選択状態のワード線ＷＬの電位を確実に負電位Ｖｂｂレベルに保持することができ、メモリセルに含まれるトランジスタにおけるチャネルリークの発生を抑制し、「ディスターブリフレッシュ」特性を改善することができる。
【０１３０】
［変更例１］
図２８は、この発明の第３の実施例の第１の変更例の構成を示す図である。図２８に示す構成においては、レベル変換器３００の入力部に設けられたＭＯＳトランジスタ１７２および１７３がそれぞれのゲートにアドレス信号Ｘａおよび反転アドレス信号ＺＸａを受ける。他の構成は図２７に示す構成と同じである。対応する部分には同一の参照番号を付す。
図２８に示すレベル変換器３００の構成は、実質的に図２１に示すレベル変換器３１の構成と同じである。レベル変換器３００がアドレスデコード機能を有するため、ロウデコード回路２に含まれるロウデコーダ２０（ＡＮＤ型デコーダ２０ｄ）の数および規模を低減することができる。
【０１３１】
［第４の実施例］
図２９は、この発明の第４の実施例であるＤＲＡＭの要部の構成を示す図である。図２９において、行選択信号発生回路３６０は、図１ないし２８に示す実施例において用いられたアドレスバッファ、ロウデコード回路およびレベル変換回路に対応する。この行選択信号発生回路３６０は、またＲＸデコーダを含んでもよい。ワード線ドライブ回路３５０は、図１ないし図２８に示す実施例において用いられたワード線ドライブ回路のいずれであってもよい。ワード線ドライブ回路３５０は、メモリセルアレイ１０におけるワード線ＷＬ０〜ＷＬｎ上へ高電圧Ｖｐｐまたは負電位Ｖｂｂを外部から与えられるアドレス信号によりアドレス指定されたワード線および残りのワード線へ伝達する機能を満たすことが要求されるだけである。
【０１３２】
図２９において、ＤＲＡＭは、さらに、第１の負電位Ｖｂｂ１を発生する第１の負電位発生回路３９０と、第２の負電位Ｖｂｂ２を発生する第２の負電位発生回路３８０と、テストモード指示信号ＴＥに従ってこれら負電位発生回路３８０および３９０の出力の一方を選択してワード線ドライブ回路３５０へ負電位Ｖｂｂとして電源線３７０を介して伝達する切換回路４００を含む。この切換回路４００からの電源線３７０はまた行選択信号発生回路３６０に含まれるレベル変換部およびメモリセルアレイ１０の基板領域にも負電位Ｖｂｂを供給する。第１の負電位Ｖｂｂ１は第２の負電位Ｖｂｂ２よりもより負の値である（Ｖｂｂ２＞Ｖｂｂ１）。次に動作について簡単に説明する。
【０１３３】
通常動作モード時においては、テストモード指示信号ＴＥはＬレベルであり、切換回路（この構成については後に詳細に説明する）４００は、第１の負電位発生回路３９０が発生する第１の負電位Ｖｂｂ１を選択して電源線３７０上へこの第１の負電位Ｖｂｂ１を伝達する。
テストモード時には、テストモード指示信号ＴＥがＨレベルとなり、切換回路４００は、第２の負電位発生回路３８０が発生する第２の電位Ｖｂｂ２を選択して電源線３７０上に負電位Ｖｂｂとして伝達する。テスト動作モード時においては、非選択ワード線には、第２の負電位Ｖｂｂ２が伝達される。この第２の負電位Ｖｂｂ２は第１の負電位Ｖｂｂ１よりもその絶対値が小さい。この場合、容量結合によるワード線電位の浮上がり、およびビット線の電位の変動の影響を、第１の負電位Ｖｂｂ１を用いる場合に比べて受けやすくなる。すなわち、テスト動作モード時に負電位Ｖｂｂの絶対値を小さくすることにより「ディスターブリフレッシュ」の加速テストを実行することができる。すなわち、テストモード動作時にメモリトランジスタのゲートへ印加される負電位Ｖｂｂの絶対値を小さくすることにより、このメモリトランジスタのチャネル領域に弱い反転領域が形成されやすくし、チャネルリークによる電荷の移動を生じさせやすくする。これにより「ディスターブリフレッシュ」の加速テストを実現することができる。
【０１３４】
次に各部の構成について説明する。
図３０は、第２の負電位発生回路の構成の一例を示す図である。図３０において、第２の負電位発生回路３８０は、所定の幅および周期を有するクロックパルスφを発生する発振器３８１と、発振器３８１からノード３８８ｃに伝達されたクロックパルスφを容量結合によりノード３８８ａに伝達するためのキャパシタ３８２と、ノード３８８ｃ上のクロックパルスφを反転するインバータ３８３と、インバータ３８３からノード３８８ｄに伝達されたクロックパルスを容量結合によりノード３８８ｂへ伝達するキャパシタ３８４と、ノード３８８ａにその一方導通端子（ソース）が接続され、そのゲートおよび他方導通端子（ドレイン）が接地電位ＧＮＤに接続され、かつその基板（バックゲート）がノード３８８ｃに接続されるｐチャネルＭＯＳトランジスタ３８５と、そのゲートがノード３８８ａに接続され、その一方導通端子がノード３８８ｂに接続され、その他方導通端子が接地電位を受けるように接続されるｐチャネルＭＯＳトランジスタ３８６と、そのゲートがノード３８８ｂに接続され、その一方導通端子が出力ノードに接続され、その他方導通端子（ドレイン）がノード３８８ｂに接続されるｐチャネルＭＯＳトランジスタ３８７を含む。
【０１３５】
ＭＯＳトランジスタ３８６および３８７の基板領域（バックゲート）はともにノード３８８ｄに接続される。ＭＯＳトランジスタ３８５、３８６、および３８７の基板領域（バックゲート）を電源電位Ｖｃｃレベルに固定せず、内部ノードに接続しているのは、ノード３８８ａおよび３８８ｂが負電位となったとき、これらのＭＯＳトランジスタ３８５、３８６、３８７の不純物領域と基板領域の間に印加される電界をできるだけ小さくするためである。次に動作について簡単に説明する。以下の説明においては、ＭＯＳトランジスタ３８５、３８６、および３８７のしきい値電圧はすべて同じであり、その絶対値はＶｔｈｐであるとする。
【０１３６】
クロックパルスφがＨレベル（Ｖｃｃレベル）に立上がると、キャパシタ３８２の容量結合によりノード３８８ａの電位が上昇する。ＭＯＳトランジスタ３８５がオン状態となり、ノード３８８を放電し、ノード３８８ａの電位はＶｔｈｐとなる。一方、インバータ３８３によりノード３８８ｄの電位はＬレベル（接地電位レベル）となり、ノード３８８ｂの電位がキャパシタ３８４の容量結合により低下し、負電位となる。ＭＯＳトランジスタ３８６のゲート電位はＶｔｈｐであり、ＭＯＳトランジスタ３８６はオフ状態となる。一方、ＭＯＳトランジスタ３８７がオン状態となり、ノード３８８ｄからノード３８８ｅへ電子が流出し、出力ノード３８８ｅの電位が低下する。ノード３８８ｅとノード３８８ｄの電位差がＶｔｈｐとなるとＭＯＳトランジスタ３８８ｂがオフ状態となる。クロックパルスφがＬレベルに立下がると、キャパシタ３８２の容量結合により、ノード３８８ａの電位が低下し負電位となり、ＭＯＳトランジスタ３８５がオフ状態、ＭＯＳトランジスタ３８６がオン状態となる。インバータ３８３の出力がＨレベルに立上がり、ノード３８８ｂの電位がキャパシタ３８４の容量結合により上昇しても、ＭＯＳトランジスタ３８６により、このノード３８８ｂの電位は接地電位レベルにまで放電される。この動作を繰り返すことにより、ノード３８８ｂの電位が、ＧＮＤと−Ｖｃｃの間で変化する。これにより、出力ノード３８８ｅから出力される負電位Ｖｂｂ２は、−（Ｖｃｃ−Ｖｔｈｐ）となる。
【０１３７】
図３１は、図２１に示す第１の負電位発生回路の構成の一例を示す図である。図３１において、第１の負電位発生回路３９０は、所定の幅および周期を有するクロックパルスφを発生する発振器３９１と、クロックパルスφを反転するインバータ３９２と、クロックパルスφを容量結合によりノード３９８ａへ伝達するキャパシタ３９３と、インバータ３９２の出力を容量結合によりノード３９８ｃへ伝達するキャパシタ３９４と、ノード３９８ａと接地電位供給ノードとの間にダイオード接続されるｐチャネルＭＯＳトランジスタ３９５と、その一方導通端子がノード３９８ｃに接続され、その他方導通端子が接地電位供給ノードに接続され、そのゲートがノード３９８ａに接続されるｐチャネルＭＯＳトランジスタ３９６と、その一方導通端子（ドレイン）がノード３９８ｃに接続され、そのゲートがノード３９８ａに接続され、その他方導通端子（ソース）および基板領域が出力ノード３９８ａに出力されるｎチャネルＭＯＳトランジスタ３９７を含む。ＭＯＳトランジスタ３９６の基板領域はノード３９８ｂに接続される。次に動作について説明する。
【０１３８】
説明を簡単にするために、ｐチャネルＭＯＳトランジスタ３９６および３９６のしきい値電圧の絶対値とｎチャネルＭＯＳトランジスタ３９７のしきい値電圧はすべて等しくＶｔｈであるとする。クロックパルスφがＨレベル（Ｖｃｃレベル）に立上がると、ノード３９８ａの電位が上昇し、ＭＯＳトランジスタ３９５がオン状態となる。これにより、ノード３９８ａの電位はＶｔｈにクランプされる。一方、インバータ３９２の出力がＬレベルとなり、ノード３９８ｃの電位はキャパシタ３９４の容量結合により低下し、負電位となる。ＭＯＳトランジスタ３９６がオフ状態となる。一方、ＭＯＳトランジスタ３９７はオン状態であり、ノード３９８ｃから出力ノード３９８ｄへ電子が流出する。これにより、出力ノード３９８ｄの電位が低下し、ノード３９８ｃの電位とノード３９８ｄの電位が等しくなる（ＭＯＳトランジスタ３９７のゲート電位はＶｔｈ）。
【０１３９】
クロックパルスφがＬレベルに立下がると、ノード３９８ａの電位がキャパシタ３９３の容量結合により低下し、負電位レベルとなり、ＭＯＳトランジスタ３９５はオフ状態となる。一方、インバータ３９２の出力がＨレベルへ立上がり、ノード３９８ｃの電位がキャパシタ３９４による容量結合により上昇する。ノード３９８ａの電位が負電位であり、ＭＯＳトランジスタ３９６がオン状態となり、ノード３９８ｃの電位を接地電位レベルへ放電し、ＭＯＳトランジスタ３９７がオフ状態となる。以降この動作を繰り返すことにより、ノード３９８ｃの電位は−Ｖｃｃと接地電位レベルの間を振動する。ノード３９８ａの電位はＶｔｈと−Ｖｃｃ＋Ｖｔｈｐの間を振動する。これにより、出力ノード３９８ｄから出力される第１の負電位Ｖｂｂ１は、最終的に−Ｖｃｃレベルに到達する。
【０１４０】
図３２は、図２９に示す切換回路４００の構成の一例を示す図である。図３２において、切換回路４００は、振幅Ｖｃｃのテストモード指示信号ＴＥのレベルを変換するためのレベル変換器４１０と、レベル変換器４１０の出力に応答して、負電位Ｖｂｂ１およびＶｂｂ２の一方を選択して電源線３７０を伝達する選択回路４２０を含む。
レベル変換器４１０は、テストモード指示信号ＴＥに応答して電源ノード４１８の電源電位Ｖｃｃを一方出力ノード４１７へ伝達するｐチャネルＭＯＳトランジスタ４１１と、テストモード指示信号ＴＥを反転するインバータ４１３と、インバータ４１３の出力に応答して、電源ノード４１８へ与えられた電源電位Ｖｃｃを他方出力ノード４１６へ伝達するｐチャネルＭＯＳトランジスタ４１２と、出力ノード４１６上の信号電位に応答して出力ノード４１７を他方電源ノード４１９へ与えられた第１の負電位Ｖｂｂ１へ放電するｎチャネルＭＯＳトランジスタ４１４と、出力ノード４１７上の信号電位に応答して出力ノード４１６を第１の負電位Ｖｂｂ１レベルへ放電するｎチャネルＭＯＳトランジスタ４１５を含む。ｐチャネルＭＯＳトランジスタ４１１および４１２は互いに相補にオン状態となり、ｎチャネルＭＯＳトランジスタ４１４および４１５は互いに相補的にオン状態となる。またＭＯＳトランジスタ４１２および４１５が互いに相補的にオン状態となり、ＭＯＳトランジスタ４１１および４１４は互いに相補的にオン状態となる。
【０１４１】
選択回路４２０は、レベル変換器４１０の出力ノード４１６からの信号電位をゲートに受け、第２の負電位Ｖｂｂ２を電源線３７０へ伝達するｎチャネルＭＯＳトランジスタ４２１と、レベル変換器４１０の出力ノード４１７の信号電位をゲートに受け、第１の負電位Ｖｂｂ１を電源線３７０へ伝達するｎチャネルＭＯＳトランジスタ４２２を含む。次に動作について簡単に説明する。
テストモード指示信号ＴＥが接地電位レベルのＬレベルのとき、ＭＯＳトランジスタ４１１がオン状態、ＭＯＳトランジスタ４１２がオフ状態となり、出力ノード４１７は電源電位Ｖｃｃレベルに充電される。出力ノード４１６は、この出力ノード４１７上のＶｃｃレベルの電位に応答してオン状態となるＭＯＳトランジスタ４１５により第１の負電位Ｖｂｂ１レベルに放電される。ＭＯＳトランジスタ４１４は、この出力ノード４１６上の第１の負電位Ｖｂｂ１レベルの信号に従ってオフ状態になる。
【０１４２】
選択回路４２０においては、ＭＯＳトランジスタ４２１はオフ状態（Ｖｂｂ１＜Ｖｂｂ２）、ＭＯＳトランジスタ４２２がオン状態となる。したがって、電源線３７０へは第１の負電位Ｖｂｂ１が伝達される。すなわち、テストモード指示信号ＴＥが非活性状態のＬレベルのときには、通常動作モードが実行され、第１の負電位Ｖｂｂ１が選択されて電源線３７０上に伝達される。
テストモード指示信号ＴＥが電源電位レベルのＨレベルのとき、ＭＯＳトランジスタ４１１がオフ状態、ＭＯＳトランジスタ４１２がオン状態となり、出力ノード４１６の電位が電源電位Ｖｃｃレベルとなる。この出力ノード４１７はＭＯＳトランジスタ４１４により第１の負電位Ｖｂｂ１レベルにまで放電される。ＭＯＳトランジスタ４１５は、この出力ノード４１７の第１の負電位Ｖｂｂ１レベルに従ってオフ状態にある。選択回路４２０においては、出力ノード４１６からの電源電位Ｖｃｃレベルの信号電位を受けるＭＯＳトランジスタ４２１がオン状態、出力ノード４１７からの第１の負電位Ｖｂｂ１レベルの信号電位をゲートに受けるｎチャネルＭＯＳトランジスタ４２２がオフ状態となる。これにより、電源線３７０上には第２の負電位Ｖｂｂ２が伝達される。テストモード時に、非選択ワード線へ印加される負電位Ｖｂｂの値を通常動作モード時よりも浅くする（絶対値を小さくする）ことにより、「ディスターブリフレッシュ」の加速テストを実行することができる。
【０１４３】
［変更例１］
図３３は、この発明の第４の実施例の第１の変更例の構成を示す図である。図３３においては、負電位発生系は、負電位電源線３７０上へ負電位Ｖｂｂを供給する負電位発生回路４３０と、負電位電源線３７０上の負電位Ｖｂｂのレベルを検出し、その検出結果に従って負電位発生回路４３０の活性／非活性を制御する信号ＢＢＥを発生するレベル検知回路４４０を含む。このレベル検知回路４４０は、その判断基準レベルがテストモード指定信号φＴＥにより切換えられる。このレベル検知回路４４０は、負電位電源線３７０上の負電位Ｖｂｂが予め定められた電位よりもより負となった場合には、信号ＢＢＥを非活性状態とし、負電位発生回路４３０の動作を停止させる。負電位発生回路４３０は、図３０および図３１に示すチャージポンプ回路を備えており、このレベル検知回路４４０からの信号ＢＢＥが非活性状態となったとき、そのチャージポンプ動作を停止する。これにより、負電位電源線３７０への負電荷（電子）の供給が停止され、負電位電源線３７０上の負電位Ｖｂｂの電位が上昇する。負電位電源線３７０上の負電位Ｖｂｂが所定のレベル以上となったとき、レベル検知回路４４０は、信号ＢＢＥを活性状態とし、負電位発生回路３４０を活性化させる。活性状態の負電位発生回路４３０は、負電位電源線３７０へ電子を供給し、この負電位電源線３７０上の電位を低下させる。これにより、負電位発生回路４３０が負電位電源線３７０へ供給する負電位Ｖｂｂのレベルは、レベル検知回路４４２により所定の電位レベルに保持される。
【０１４４】
負電位電源線３７０上の負電位は、図２９に示すワード線ドライブ回路および行選択信号発生回路ならびにメモリセルアレイ１０へ供給される。非選択ワード線上へはこの負電位電源線３７０上の負電位Ｖｂｂが伝達される。テストモード指定信号φＴＥに従ってレベル検知回路４４０が信号ＢＢＥの活性／非活性化の基準レベルを高くする。これにより、テスト動作モード時には負電位電源線３７０上の負電位Ｖｂｂの電位レベルが通常動作モード時よりも高くなり、非選択ワード線へ伝達される負電位Ｖｂｂも応じて高くなる。テストモード動作時に非選択ワード線へ伝達される負電位Ｖｂｂを高くすることにより、「ディスターブリフレッシュ」の加速テストを実現することができる。次に各部の構成について説明する。
【０１４５】
図３４は、図３３に示す負電位発生回路の構成の一例を示す図である。図３４において、負電位発生回路４３０は、クロック信号φを発生する発振器４３１と、発振器４３１からのクロックパルスφに従ってチャージポンプ動作を行なって負電位Ｖｂｂを発生するチャージポンプ回路４３２を含む。チャージポンプ回路４３２の構成は、図３０および図３２に示すチャージポンプ回路のいずれかが利用されればよい。
発振器４３１は、４段の直列に接続されるインバータ４３５ａ、４３５ｂ、４３５ｃ、および３３５ｄと、インバータ４３５ｄの出力とイネーブル信号ＢＢＥを受ける２入力ＮＡＮＤ回路４３６を含む。ＮＡＮＤ回路４３６の出力は初段のインバータ４３５ａの入力部へ与えられる。ＮＡＮＤ回路４３６からクロックパルスφが出力される。発振器４３１に含まれるインバータの段数は、偶数であればよく、４段に限定される必要はない。
【０１４６】
信号ＢＢＥが“Ｌ”の非活性状態のとき、ＮＡＮＤ回路４３６の出力はＨレベルに固定される。すなわちクロックパルスφが変化せず、チャージポンプ回路４３２のチャージポンプ動作が禁止される。信号ＢＢＥが活性状態のＨレベルのとき、ＮＡＮＤ回路４３６は、インバータとして機能する。したがって、発振器４３１は、５段のインバータが直列接続されたリングオシレータとして機能し、インバータの段数および遅延時間により決定されるパルス幅および周期を有するクロックパルスφを発生する。この周期的に変化するクロックパルスφによりチャージポンプ回路４３２がチャージポンプ動作を実行し、負電位Ｖｂｂを発生する。信号ＢＢＥによりチャージポンプ回路４３２を活性／非活性化することができ、負電位Ｖｂｂのレベルを所定レベルに維持することができる（チャージポンプ回路４３２は、動作時には負電荷（電子）を負電位電源線３７０へ供給するためである）。
【０１４７】
図３５はテストモード指定信号φＴＥを発生する回路を示す図である。図３５において、テストモード指示信号φＴＥは、テストモード指定信号ＴＥのレベルを変換するレベル変換器４４１により発生される。レベル変換器４４１の構成は図３２に示すレベル変換器４１０の構成と同じである。テストモード指示信号ＴＥは外部から直接与えられてもよく、複数の信号のタイミング関係および所定のアドレス信号ビットの値の組合わせにより発生される構成が利用されてもよい。また特定のピン端子の電位を所定電位レベル以上に上昇させることによりテストモード指定信号ＴＥが発生される構成が利用されてもよい。レベル変換器４４１により、振幅Ｖｃｃ−ＧＮＤレベルのテストモード指定信号ＴＥが、振幅Ｖｃｃ−Ｖｂｂのテストモード指定信号φＴＥに変換される。
【０１４８】
図３６は、図３３に示すレベル検知回路４４０の構成の一例を示す図である。図３６において、レベル検知回路４４０は、負電位電源線３７０とノード４４７の間に直列に接続される２つのダイオード接続されたｎチャネルＭＯＳトランジスタ４４１および４４２と、ＭＯＳトランジスタ４４１と並列に設けられ、かつそのゲートにテストモード指示信号ＴＥを受けるｎチャネルＭＯＳトランジスタ４４６と、ノード４４８とノード４４７との間に設けられ、そのゲートに接地電位ＧＮＤを受けるｎチャネルＭＯＳトランジスタ４４３と、電源ノード（Ｖｃｃノード）とノード４４８の間に設けられ、そのゲートに接地電位ＧＮＤを受けるｐチャネルＭＯＳトランジスタ４４４と、出力ノード４４８上の信号電位を増幅する２段の直列接続されたインバータ４４４ａおよび４４５ｂを含む。インバータ４４５ｄからイネーブル信号ＢＢＥが出力される。次に動作について説明する。
【０１４９】
今、ＭＯＳトランジスタ４４１、４４２、および４４３のしきい値電圧がすべて同じであり、Ｖｔｈであるとする。ノード４４７の電位Ｖ（４４７）が、
Ｖ（４４７）＝Ｖｂｂ＋２・Ｖｔｈ≦−Ｖｔｈ
のとき、ＭＯＳトランジスタ４４３がオン状態となり、ＭＯＳトランジスタ４４１、４４２、および４４３を介して電流が流れ、ノード４４８の電位が低下する。すなわち、Ｖｂｂ≦−３・Ｖｔｈのとき、ノード４４８の電位が低下し、信号ＢＢＥがＬレベルとなり、負電位発生回路４３０（チャージポンプ回路４３２）の動作が停止される。
【０１５０】
一方、ノード４４７の電位Ｖ（４４７）が、
Ｖ（４４７）＝Ｖｂｂ＋２・Ｖｔｈ＞−Ｖｔｈ
のとき、ＭＯＳトランジスタ４４３がオフ状態となり、ノード４４８の電位はオン状態のｐチャネルＭＯＳトランジスタ４４４を介して電源電位Ｖｃｃレベルに充電される。この場合には、信号ＢＢＥがＨレベルとされ、負電位発生回路４３０（チャージポンプ回路４３２）が動作し、負電位Ｖｂｂのレベルを低下させる。この動作により、負電位電源線３７０上の負電位Ｖｂｂは−３・Ｖｔｈに保持される。
【０１５１】
テストモード指定信号φＴＥがＨレベルとなると、ＭＯＳトランジスタ４４６がオン状態となり、ＭＯＳトランジスタ４４１は短絡される。この場合には、ノード４４７の電位Ｖ（４４７）は、
Ｖ（４４７）＝Ｖｂｂ＋Ｖｔｈ
となる。上の説明と同様にして、
Ｖ（４４７）＝Ｖｂｂ＋Ｖｔｈ≦−Ｖｔｈ
のときにＭＯＳトランジスタ４４３がオン状態となり、信号ＢＢＥがＬレベルとなる。
【０１５２】
Ｖ（４４７）＝Ｖｂｂ＋Ｂｔｈ＞−Ｖｔｈ
のときＭＯＳトランジスタ４４３がオフ状態となり、信号ＢＢＥがＨレベルとなる。すなわち、テスト動作モード時には、負電位Ｖｂｂは、−２・Ｖｔｈのレベルに設定される。通常動作モード時に比べて、テストモード時にはこの負電位Ｖｂｂが高くなる。
なお、信号ＢＢＥがＬレベルとされるとき、ＭＯＳトランジスタ４４４のオン抵抗を十分大きくしておけば、ＭＯＳトランジスタ４４３がオン状態のときに流れる電流を微小電流とすることができ、負電位電源線３７０へ流れ込む電流値を無視できる値にすることができる。また、ＭＯＳトランジスタ４４３がオン状態となるのは、負電位Ｖｂｂが所定レベル以下の場合であり、ＭＯＳトランジスタ４４３、４４２、および４４１を介して負電位電源線３７０へ電流を与えることにより、負電位電源線３７０の電位を上昇させることができ、より高速で負電位Ｖｂｂを所定電位レベルへ復帰させることができる。
【０１５３】
［レベル検知回路の変更例］
図３７は、図３３に示すレベル検知回路の変更例を示す図である。図３７において、レベル検知回路４４０は、負電位電源線３７０とノード４４７の間に直列に接続されるｎ個のダイオード接続されたｎチャネルＭＯＳトランジスタ４４２と、ノード４４８とノード４４７の間に設けられるｎチャネルＭＯＳトランジスタ４４３と、電源ノード（Ｖｃｃノード）とノード４４８の間に設けられ、そのゲートに接地電位を受けてプルアップ抵抗として機能するｐチャネルＭＯＳトランジスタ４４３と、ノード４４８への信号電位を増幅する２段のインバータ４４５ａおよび４４５ｂを含む。
【０１５４】
レベル検知回路４４０はさらに、ＭＯＳトランジスタ４４３のゲートと接地電位供給ノードの間に設けられる抵抗Ｒと、抵抗Ｒに電流Ｉを供給する可変定電流源４４９を含む。可変定電流源４４９はテストモード指示信号ＴＥに従ってその供給電流が変更される。テストモード指示信号ＴＥが活性状態のとき、可変定電流源４４９はその供給電流Ｉを大きくする。次に動作について説明する。
以下の説明においても、ＭＯＳトランジスタ４４２および４４３のしきい値電圧は同じであり、Ｖｔｈであるとする。ノード４４７の電位はＶｂｂ＋ｎ・Ｖｔｈである。ＭＯＳトランジスタ４４３のゲートの電位はＩ・Ｒである。ＭＯＳトランジスタ４４３は、
Ｉ・Ｒ−Ｖｔｈ≧Ｖｂｂ＋ｎ・Ｖｔｈ
のときにオン状態となり、そうでないときにはオフ状態となり、信号ＢＢＥが各々、ＬおよびＨとなる。
【０１５５】
すなわち、この図３７に示すレベル検知回路の場合、
Ｉ・Ｒ−Ｖｔｈ＝Ｖｂｂ＋ｎ・Ｖｔｈ
となるように入力信号ＢＢＥが発生される。この式を整理すると、負電位Ｖｂｂは、
Ｖｂｂ＝Ｉ・Ｒ−（ｎ＋１）・Ｖｔｈ
で表わされる。テスト動作モード時にはテストモード指示信号ＴＥが活性状態とされ、可変定電流源４４９が供給する電流Ｉの値が大きくされる。すなわち、テストモード動作時には負電位Ｖｂｂの電位レベルが上昇する。
【０１５６】
図３７に示すようにレベル検知用のＭＯＳトランジスタ４４３のゲート電位をテストモード指示信号ＴＥに従って変更することにより、テストモード動作時の負電位Ｖｂｂの電位レベルを通常動作モード時の電位Ｖｂｂのレベルよりも浅くする（絶対値を小さくする）ことができる。
なお、ノード４４７と負電位電源線３７０の間に直列に接続されるダイオード接続されたｎチャネルＭＯＳトランジスタ４４２の数ｎは適当に選ばれる自然数である。この図３５に示すレベル検知回路の構成の場合、図３６に示す構成と比べて、テストモード動作時の負電位Ｖｂｂの電位レベルをより柔軟に設定することができる。図３６に示す構成の場合、テストモード時の負電位Ｖｂｂの電位レベルはＭＯＳトランジスタ４４１のしきい値電圧Ｖｔｈだけ変化する。図３７に示す構成の場合、テストモード時に変化する負電位Ｖｂｂの電位を、電流Ｉの値により適当な値に設定することができる。
【０１５７】
図３８は、図３７に示す可変定電流源の構成の一例を示す図である。図３８において、可変定電流源４４９は、電源電位ノードとノード４６５の間に接続されかつそのゲートがノード４６５に接続されるｐチャネルＭＯＳトランジスタ４６１と、電源電位ノードと出力ノード４６６の間に設けられ、そのゲートがノード４６５に接続されるｐチャネルＭＯＳトランジスタ４６２と、ノード４６５と接地電位ノードとの間に接続され、そのゲートに電源電位Ｖｃｃを受けるｎチャネルＭＯＳトランジスタ４６３と、ノード４６５と接地電位ノードとの間に設けられ、そのゲートにテストモード指示信号ＴＥを受けるｎチャネルＭＯトランジスタ４６４を含む。ＭＯＳトランジスタ４６３の電流供給力は、ｐチャネルＭＯＳトランジスタ４６１の電流供給よりも小さくされる。
【０１５８】
ｐチャネルＭＯＳトランジスタ４６１および４６２はカレントミラー回路を構成する。これらのＭＯＳトランジスタ４６１および４６２のサイズが同じ場合、ＭＯＳトランジスタ４６１および４６２は同じ値の電流を供給する。通常動作モード時には、テストモード指示信号ＴＥがＬレベルであり、ｎチャネルＭＯＳトランジスタ４６４がオフ状態にある。この状態においては、ｐチャネルＭＯトランジスタ４６１は、ＭＯＳトランジスタ４６３が有する電流供給力により決定される電流量を供給する。このＭＯＳトランジスタ４６１が供給する電流はＭＯＳトランジスタ４６２により鏡映されて出力ノード４６６から出力される。このＭＯＳトランジスタ４６２が供給するミラー電流Ｉが図３７に示す抵抗Ｒへ与えられる。
【０１５９】
テストモード時にはテストモード指示信号ＴＥがＨレベルとなり、ＭＯＳトランジスタ４６４がオン状態となる。２つのＭＯＳトランジスタ４６３および４６４は並列に接続され、ノード４６５から接地電位へ流れる電流量が多くなる。すなわちＭＯＳトランジスタ４６１の供給する電流量が増加し、ＭＯＳトランジスタ４６２からのミラー電流Ｉが増加する。
出力ノード４６６から出力される電流Ｉの値は、ＭＯＳトランジスタ４６３、４６４のそれぞれのゲート幅とゲート長の比を適当な値に設定することにより所望の電流変化量を得ることができる。
【０１６０】
［変更例２］
図３８は、この発明の第４の実施例の第２の変更例の構成を示す図である。図３８においては、負電位電流線３７０に負電位Ｖｂｂを供給する負電位発生回路４７０と、負電位電源線３７０の負電位Ｖｂｂを所定電位レベルにクランプするクランプ回路４８０が設けられる。この負電位電源線３７０上の負電位Ｖｂｂは、図２９に示す場合と同様、行選択信号発生回路でワード線ドライブ回路、およびメモリセルアレイなどに供給される。クランプ回路４８０は、テストモード指示信号ＴＥに従ってそのクランプレベルを切換える。テストモード指示信号ＴＥは活性状態とされ、テスト動作モードが指定されたときには、クランプ回路４８０のクランプレベルは浅く（絶対値が小さく）される。すなわち、テスト動作モード時に負電位電源線３７０の負電位Ｖｂｂの電位レベルを高くすることにより、非選択ワード線に伝達される電位Ｖｂｂの電位レベルを高くし、「ディスターブリフレッシュ」テストの加速テストを実現する。次に具体的構成について説明する。
【０１６１】
図４０は、図３９に示すクランプ回路の構成一例を示す図である。図４０において、クランプ回路４８０は、接地ノード４８４と負電位電源線３７０の間に設けられ、そのゲートが抵抗Ｒを介して接地ノード４８４に接続されるｎチャネルＭＯＳトランジスタ４８１と、ノード４８３と負電位電源線３７０の間に設けられる可変定電流源４８２を含む。可変定電流源４８２は、テストモード指定信号φＴＥの反転信号φＴＥＢに従ってその供給電流を変更する。テストモード指定信号φＴＥＢがＨレベルのとき、可変定電流源４８２は、より多くの電流を供給する。テストモード指定信号φＴＥＢが負電位ＶｂｂレベルのＬレベルにあり、テスト動作モードを指定しているとき、可変定電流源４８２は、この供給電流を少なくする。
【０１６２】
ＭＯＳトランジスタ４８１は、ソースフォロア態様で動作する。ＭＯＳトランジスタ４８１のゲート電位（ノード４８３の電位）は、−Ｉ・Ｒで与えられる。ＭＯＳトランジスタ４８１は、負電位電源線３７０の負電位Ｖｂｂが−Ｉ・Ｒ−Ｖｔｈより低くなると、オン状態となり、接地ノード４８４から電流を負電位電源線３７０へ供給し、その電位を上昇させる。負電位Ｖｂｂが、−Ｉ・Ｒ−Ｖｔｈよりも高くなると、ＭＯＳトランジスタ４８１はオフ状態となる。すなわちＭＯＳトランジスタ４８１は、負電位Ｖｂｂの最低レベルを−Ｉ・Ｒ−Ｖｔｈにクランプする機能を備える。
【０１６３】
可変定電流源４８２は、テストモードが指定され、信号φＴＥＢが負電位Ｖｂｂレベルにされたとき、その供給電流を少なくする。すなわち電流Ｉの値が小さくなり、負電位Ｖｂｂの電位が上昇する。この構成により、テスト動作モード時に、負電位Ｖｂｂの絶対値を小さくし、「ディスターブリフレッシュ」の加速テストを実現することができる。抵抗Ｒおよび可変定電流源４８２の内部抵抗はともに十分大きな値に設定され、負電位電源線３７０へは微小電流が流れ込まないようにされる。
【０１６４】
図４１は、図４０に示す可変定電流源源４２８の構成の一例を示す図である。図４１において、可変定電流源４８２は、ノード４８３と負電位電源線３７０の間に設けられ、そのゲートに接地電位を受けるｎチャネルＭＯＳトランジスタ４８６と、ノード４８３と負電位電源線３７０の間に設けられ、そのゲートに反転テストモード指定信号φＴＥＢを受けるｎチャネルＭＯＳトランジスタ４８７を含む。ＭＯＳトランジスタ４８６および４８７のオン抵抗は十分大きい値に設定される。信号φＴＥＢが負電位Ｖｂｂレベルにされ、テストモードを指定するとき、ＭＯＳトランジスタ４８７はオフ状態とされ、ノード４８３からＭＯＳトランジスタ２８６を介して負電位電源線３７０へ供給される。ＭＯＳトランジスタ４８６は、そのゲートとソースの間の電位差｜Ｖｂｂ｜に従って一定の電流を供給する。
【０１６５】
信号φＴＥＢがＨレベル（電源電位Ｖｃｃレベル）となると、ノード４８３からはＭＯＳトランジスタ４８６および４８７を介して電流が負電位電源線３７０へ流れ込む。すなわち、信号φＴＥＢがＨレベルのときには、２つのＭＯＳトランジスタにより電流が供給され、流れる電流量が大きくなる。
なお、ＭＯＳトランジスタ４８６のゲートは、その流れる電流を小さくするため、接地電位ＧＮＤにゲートが接続されている。ＭＯＳトランジスタ４８６のゲートは電源電位Ｖｃｃを受けるように接続されていてもよい。
【０１６６】
また、信号φＴＥＢは、振幅ＧＮＤ−Ｖｂｂの信号であってもよい。信号φＴＥＢは、図３２に示すレベル変換器を利用し、この図３２のレベル変換器４１０の出力ノード４１７から信号φＴＥＢが発生される。
［変更例３］
図４２は、この発明の第４の実施例の第３の変更例の構成を概略的に示す図である。図４２に示す構成においては、負電位発生回路４９０および４９５が設けられる。第１の負電位発生回路４９０は、反転テストモード指示信号ＺＴＥが通常動作モードを示すＨレベルのときに活性化されて負電位Ｖｂｂ１を発生する。第２の負電位発生回路４９５は、テストモード指示信号ＴＥがテスト動作モードを示すＨレベルのときに活性化されて負電位Ｖｂｂ２を発生する。負電位Ｖｂｂ１およびＶｂｂ２は、Ｖｂｂ１＜Ｖｂｂ２の関係を満足する。すなわち、テストモード指示信号ＴＥが活性状態にあり、テスト動作モードが指定されたときには、負電位Ｖｂｂとして第２の負電位Ｖｂｂ２が選択され、非選択ワード線上に伝達される負電位のレベルが高くされる。これにより、「デスターブリフレッシュ」の加速テストが実現される。２つの電位発生回路のうち一方の負電位発生回路のみが動作するため、負電位発生に必要とされる消費電力を低減することができる。
【０１６７】
図４３は、図４２に示す第１および第２の負電位発生回路の構成をより詳細に示す図である。図４３において、第１の負電位発生回路４９０は、反転テストモード指示信号ＺＴＥに応答して活性化され、所定の幅および周期を有するクロックパルスφ１を発生する発振器４９１と、発振器４９１からのクロックパルスφ１に従ってチャージポンプ動作により第１の負電位Ｖｂｂ１を発生するチャージポンプ回路４９２を含む。チャージポンプ回路４９２の構成は、図３１に示すものと同様である。発振器４９１は、４段のインバータ４９３ａ〜４９３ｄと、インバータ４９３ｄの出力と反転信号ＺＴＥを受けるＮＡＮＤ回路４９４を含む。ＮＡＮＤ回路４９４の出力はインバータ４９３ａの入力部に与えられる。ＮＡＮＤ回路４９４からクロックパルスφ１が出力される。
【０１６８】
第２の負電位発生回路４９５は、信号ＴＥに応答して活性化され、所定の幅および周期を有するクロックパルスφ２を発生する発振器４９６と、発振器４９６からのクロックパルスφ２に従ってチャージポンプ動作により第２の負電位Ｖｂｂ２を発生するチャージポンプ回路４９７を含む。チャージポンプ回路４９７の構成としては、図３０に示す構成を利用することができる。発振器４９６は、４段のインバータ４９７ａ〜４９７ｄと、インバータ４９７ａの出力と信号ＴＥを受けるＮＡＮＤ回路４９８を含む。ＮＡＮＤ回路４９８の出力はインバータ４９７ａの入力部へ伝達される。ＮＡＮＤ回路４９８からクロックパルスφ２が出力される。次に動作について説明する。
【０１６９】
通常動作モード時には、信号ＴＥがＬレベル（接地電位レベル）、信号ＺＴＥがＨレベル（電源電位Ｖｃｃレベル）であり、発振器４９１のＮＡＮＤ回路４９４がインバータとして機能し、一方発振器４９６のＮＡＮＤ回路４９８の出力はＨレベルに固定される。発振器４９１が発振動作をし、周期的に変化するクロックパルスφ１を発生してチャージポンプ回路４９２へ与える。一方、発振器４９６からのクロックパルスφ２はＨレベル固定であり、チャージポンプ回路４９７はチャージポンプ動作を行なわない。したがって、通常動作モード時においては、負電位電源線３７０上には、チャージポンプ回路４９２からの第１の負電位Ｖｂｂ１が伝達される。
【０１７０】
テストモード時においては、信号ＴＥがＨレベル（電源電位Ｖｃｃレベル）、信号ＺＴＥがＬレベル（接地電位レベル）に設定される。このときには、発振器４９１のＮＡＮＤ回路４９４からのクロックパルスφ１がＨレベルに固定され、チャージポンプ回路４９２のチャージポンプ動作が停止される。発振器４９６のＮＡＮＤ回路４９８はインバータとして機能し、発振器４９６からクロックパルスφ２が発生される。チャージポンプ回路４９７はこのクロックパルスφ２に従ってチャージポンプ動作を行ない、負電位電源線３７０上に第２の負電位Ｖｂｂ２を伝達する。
【０１７１】
この第３の変更例の場合、負電位発生のために消費される電力を大幅に低減することができる。
［第５の実施例］
図４４は、この発明の第５の実施例であるＤＲＡＭの要部の構成を示す図である。図４４に示すＤＲＡＭは、基板領域に印加される基板バイアスＶｓｕｂを発生する基板バイアス発生回路５１０と、非選択ワード線へ伝達されるべき負電位Ｖｂｂを発生する負電位発生回路５１２を含む。基板バイアス発生回路５１０と別に負電位発生回路５１２を設けることによって、基板バイアス電圧Ｖｓｕｂおよび負電位Ｖｂｂをそれぞれ独立にその値を変化させることができ、「ダイナミックリフレッシュ」の加速テストのみならず、後に詳細に説明する「ポーズリフレッシュ」の加速テストも実現することができる。基板バイアス電圧Ｖｓｕｂおよび負電位Ｖｂｂに要求される条件は、Ｖｓｕｂ＜Ｖｂｂである。ＭＯＳトランジスタの不純物領域と基板領域の間のＰＮ接合を逆バイアス状態に維持するためである。
【０１７２】
ＤＲＡＭはさらに、アドレスバッファからの内部ロウアドレス信号をデコードし、メモリセルアレイ１０内の対応の行（ワード線グループ）を指定する振幅Ｖｃｃ−ＧＮＤの信号を発生するロウデコード回路５００と、ロウデコード回路５００からの振幅Ｖｃｃ−ＧＮＤの信号を振幅Ｖｃｃ−Ｖｂｂの信号に変換するレベル変換回路５０２と、アドレスバッファからの所定のアドレス信号をデコードし、振幅Ｖｐｐ−Ｖｂｂの信号を発生するＲＸデコーダ５０４と、レベル変換回路５０２の出力ＷＤおよびＺＷＤ、ならびにＲＸデコーダ５０４からの出力ＲＸに従ってメモリセルアレイ１０へ振幅Ｖｐｐ−Ｖｂｂの信号を伝達するワード線ドライブ回路５０６を含む。高電圧発生回路１２の発生する高電圧ＶｐｐはＲＸデコーダ５０４へ与えられる。高電圧Ｖｐｐは、またワード線ドライブ回路５０６の構成に従ってレベル変換回路５０２に与えられてもよい。
【０１７３】
図４５は、ワード線ドライブ回路５０６に含まれる１本のワード線に関連するワードドライバの構成を示す図である。図４５において、ワードドライバ５１０は、レベル変換回路５０２に含まれる対応のレベル変換器から出力される振幅Ｖｃｃ−Ｖｂｂの信号ＷＤをノードＡへ伝達するｎチャネルＭＯＳトランジスタＮ１０と、ノードＡ上の信号電位に従ってＲＸデコーダからの信号ＲＸを対応のワード線ＷＬ上へ伝達するｎチャネルＭＯＳトランジスタＮ１１と、対応のレベル変換器からの信号ＺＷＤ（振幅Ｖｃｃ−Ｖｂｂ）に従ってワード線ＷＬ上へ負電位Ｖｂｂを伝達するｎチャネルＭＯＳトランジスタＮ１２を含む。ＭＯＳトランジスタＮ１２の基板領域（バックゲート）５１２へは基板バイアス電圧Ｖｓｕｂが印加される。この基板バイアス電圧Ｖｓｕｂは、また同様にＭＯＳトランジスタＮ１０およびＮ１１へも与えられる。ＭＯＳトランジスタＮ１０のゲートへは電源電位Ｖｃｃが与えられる。
【０１７４】
スタンバイ時および非選択時、信号ＷＤは負電位ＶｂｂレベルのＬレベルであり、信号ＺＷＤは電源電位ＶｃｃレベルのＨレベルである。この状態においては、ＭＯＳトランジスタＮ１１がオフ状態、ＭＯＳトランジスタＮ１２がオン状態となり、ワード線ＷＬには負電位Ｖｂｂが伝達される。選択時には、信号ＷＤが電源電位ＶｃｃレベルのＨレベルとなり、信号ＺＷＤが負電位Ｖｂｂレベルとなる。ＭＯＳトランジスタＮ１２がオフ状態となり、ＭＯＳトランジスタＮ１１がオン状態となる。信号ＲＸが高電位Ｖｐｐの場合、このＭＯＳトランジスタＮ１１のセルフブースト作用により、ノードＡの電位が上昇し、高電圧Ｖｐｐレベルの信号ＲＸがＭＯＳトランジスタＮ１１を介して対応のワード線ＷＬ上へ伝達される。信号ＲＸが負電位Ｖｂｂレベルのとき、同様にＭＯＳトランジスタＮ１１を介してこの負電位Ｖｂｂレベルの信号ＲＸが対応のワード線ＷＬ上へ伝達される。
【０１７５】
図４６は、図４５に示す負電位Ｖｂｂ伝達用のＭＯＳトランジスタの概略断面構造を示す図である。図４６において、ＭＯＳトランジスタＮ１２は、Ｐ型基板５２０表面に形成されるＰウェル５２２内に形成される。ＭＯＳトランジスタＮ１２は、Ｐウェル５２２の表面に形成される高濃度Ｎ型不純物領域５２４および５２６と、不純物領域５２４および５２６の間のチャネル領域上にゲート絶縁膜を介して形成されるゲート電極５２８を含む。不純物領域５２４へは、低抵抗のたとえばアルミニウム配線層５２５により負電位Ｖｂｂが与えられる。不純物領域５２６は、対応のワード線ＷＬに接続される。ゲート電極５２８へは、対応のレベル変換器からの信号ＺＷＤが与えられる。Ｐウェル５２２におけるＭＯＳトランジスタＮ１２の形成領域はＬＯＣＯＳ膜（熱酸化膜：フィールド絶縁膜）５２５ａおよび５２５ｂにより規定される。Ｐウェル５２２の表面にまた高濃度Ｐ型不純物領域５２３が形成される。高濃度Ｐ型不純物領域５２３へは、たとえばアルミニウム配線層である低抵抗配線層５２７を介して基板バイアス電圧Ｖｓｕｂが与えられる。Ｐウェル５２２は、高濃度Ｐ型不純物領域５２３および低抵抗配線層５２７を介して基板バイアス電圧Ｖｓｕｂレベルにバイアスされる。
【０１７６】
Ｐ型基板５２０が基板バイアス電圧Ｖｓｕｂに固定されている（バイアスされている）場合には、この低抵抗配線層５２７は、特に設けられなくてもよい。
図４７は、メモリセルの概略断面構造を示す図である。図４７において、メモリセルは、Ｐ型基板５２０上に形成されるＰウェル５３０内に形成される。このＰウェル５３０は、図４６に示すＰウェル５２２と同じウェルであってもよい。Ｐウェル５２２（図４６）およびＰウェル５３０（図４７）は別々のウェルであってもよい。なお、Ｐウェル５２２が負電圧Ｖｂｂ，Ｐウェル５３０が基板電位Ｖｓｕｂにバイアスされるときには、通常ＶｂｂとＶｓｕｂとの接続を防止するためＰウェル５２２を取囲む様にＮウェルが形成され、Ｐウェル５２２とＰ型基板５３０とは分離される。このＮウェルにはＰ層を介して負電圧Ｖｂｂが印加される。この構造はトリプルウェル構造と呼ばれ、ウェル電位が異なるウェルが同一基板上に複数個形成されるときに用いられる。
【０１７７】
メモリセルは、Ｐウェル５３０表面に形成される高濃度不純物領域５３１および５３２と、不純物領域５３１および５３２の間のチャネル領域上にゲート絶縁膜を介して形成されるゲート電極５３３と、不純物領域５３２に接続される導電層５３４と、導電層５３４上に絶縁膜５３６を介して形成される導電層５３５を含む。不純物領域５３２および導電層５３４はメモリセルキャパシタの一方電極、すなわちストレージノード（ＳＮ）を形成し、他方導電層５３５がメモリセルキャパシタの他方電極（セルプレートＳＰ）を形成する。通常、この導電層５３５へは中間電位Ｖｃｃ／２が印加される。不純物領域５３１はビット線ＢＬ（または／ＢＬ）に接続される。ゲート電極５３３は対応のワード線ＷＬに接続される。メモリセルはフィールド絶縁膜５３７ａおよび５３７ｂにより隣接メモリセルと分離される。
【０１７８】
スタンバイ時においては、ビット線ＢＬには中間電位Ｖｃｃ／２のプリチャージ電位が与えられ、ワード線ＷＬには負電位Ｖｂｂが与えられる。Ｐウェルには、基板バイアス電圧Ｖｓｕｂが印加される。ストレージノードとなる不純物領域５３２には、記憶データに応じた電荷が保持される。Ｐウェル５３０の表面には空乏層５３８が形成される。ワード線ＷＬに負電位Ｖｂｂが印加される場合、ゲート電極５３３下のチャネル領域には、空乏層５３８が極めて狭い幅を有するかまたはほとんど形成されない状態となる。
【０１７９】
Ｎ型不純物領域（ストレージノード）５３２とＰウェル５３０は、逆バイアス状態にある（ストレージノードの電位が電源電位Ｖｃｃまたは接地電位レベルである）。不純物領域５３２とＰウェル５３０の間の空乏層５３８側は広くなる。すなわち、Ｐウェル５３０内の正孔は負電極側に引寄せられ、一方不純物領域５３２においては、このＰＮ接合部分から遠ざけられるためである。逆バイアス状態のＰＮ接合においては逆方向電流が生じる。この逆方向電流は、主として空乏層において生成される電子／正孔対の数に比例する生成電流である。通常、空乏層５３８の幅は、その領域に印加される電圧の−１／２乗に比例して広がり、この逆バイアス電圧が大きくなると、逆方向の電流も増加する。したがって、この不純物領域５３２からＰウェル５３０へ流れるリーク電流（逆方向電流）により、ストレージノード（不純物領域５３２）に情報として記憶された電荷（正電荷）が流出し、その記憶情報が失われる。このような逆方向電流（基板リーク電流）を小さくするためには、不純物領域５３２における空乏層５３８の幅にかかる電圧を小さくするのが望ましい。この基板バイアス電圧Ｖｓｕｂと負電位Ｖｂｂをそれぞれ独立に設定する構成とすることにより。チャネルリーク電流による記憶情報の破壊および逆方向電流（基板リーク電流）による記憶情報の破壊いずれをも適切に抑制することが可能となる。基板リーク電流によるメモリセルの電荷保持特性を「ポーズリフレッシュ」特性と称す。
【０１８０】
また、負電位Ｖｂｂの電位を一定とした状態において、基板バイアス電圧Ｖｓｕｂの電位をより負とすることにより、この基板リーク電流を増加させることができ、スタンバイ時におけるメモリセルの電荷保持特性の加速テストを実現することができる。
「ポーズリフレッシュ」の加速テストを実現する構成は、先の第４の実施例において説明した「ディスターブリフレッシュ」の加速テストを行なう構成を基板バイアス発生回路に対して適用することにより実現される。
【０１８１】
レベル変換回路およびＲＸデコーダにおいては、それぞれ第１ないし第４の実施例において説明したものが利用される。基板バイアス電圧Ｖｓｕｂと異なる負電位Ｖｂｂの電位レベルの信号にそれぞれ与えられた信号の電位を変換する。
メモリセル形成領域においては、α線によりＰウェル内で形成される電子／正孔対に起因するソフトエラーを防止するために、基板バイアス電圧Ｖｓｕｂが印加される。これはメモリセルアレイ周辺領域においても同様であり、したがってワードドライバを含むワード線ドライブ回路の基板領域（ウェルまたは基板）には負の基板バイアス電圧Ｖｓｕｂが印加される。残りの周辺領域においてこのような負の基板バイアス電圧Ｖｓｕｂが印加されない場合、第１ないし第４の実施例において説明した負電位Ｖｂｂレベルの信号を出力する部分の回路構成をそのまま利用することができる。このような回路形成領域の基板領域にも基板電圧Ｖｓｕｂが印加される場合には、図４８に一例を示すような構成が利用される。
【０１８２】
図４８は、レベル変換器の一例を示す図である。図４８に示すレベル変換器は、ロウデコード回路に含まれるロウデコーダからの振幅Ｖｃｃ−ＧＮＤの信号を振幅Ｖｃｃ−Ｖｂｂの信号に変換してワードドライバへ与える。
図４８において、レベル変換器は、入力ノード５５０へ与えられる信号ＩＮを反転するインバータ５５１と、入力ノード５５０の信号電位に応答して、電源ノード５５７の電源電位Ｖｃｃを出力ノード５５８へ伝達するｐチャネルＭＯＳトランジスタ５５２と、インバータ５５１の出力に応答して電源ノード５５７の電源電位Ｖｃｃを反転出力ノード５５９へ伝達するｐチャネルＭＯＳトランジスタ５５３と、出力ノード５５８上の信号電位に応答して反転出力ノード５５９へノード５５６へ与えられた負電位Ｖｂｂを伝達するｎチャネルＭＯＳトランジスタ５５４と、反転出力ノード５５９上の信号電位に応答して出力ノード５５８へ他方電源ノード５５６へ与えられた負電位Ｖｂｂを伝達するｎチャネルＭＯＳトランジスタ５５５を含む。ｐチャネルＭＯＳトランジスタ５５２および５５３の基板領域は電源ノード５５７に接続される。ｎチャネルＭＯＳトランジスタ５５４および５５５の基板領域（バックゲート）には基板バイアス電位Ｖｓｕｂが印加される。
【０１８３】
図４８に示す構成においても、図１０に示す構成と同様、入力ノード５５０へ与えられる入力信号ＩＮに従って電源電位Ｖｃｃと負電位Ｖｂｂの振幅を有する信号ＷＤおよびＺＷＤを出力することができる。
図４９に、図４８に示すｎチャネルＭＯＳトランジスタ５５４の概略断面構造を示す。
図４９において、ＭＯＳトランジスタ５５５は、Ｐ型基板５６０上のＰウェル５６２内に形成される。Ｐ型基板５６０には基板バイアス電圧Ｖｓｕｂが印加され、応じてＰウェル５６２は基板バイアス電圧Ｖｓｕｂを受ける。
【０１８４】
ＭＯＳトランジスタ５５５は、Ｐウェル５６２の表面に形成される高濃度ｎ型不純物領域５６４および５６６と、不純物領域５６４および５６６の間のチャネル領域にゲート絶縁膜を介して形成されるゲート電極５６８を含む。不純物領域５６４はノード５５６を介して負電位Ｖｂｂを受ける。ゲート電極５６８は図４９に示す反転出力ノード５５９に接続される。不純物領域５６６はノード５５８に接続され、信号ＷＤを出力する。ｐ型基板５６０はウェルであってもよい。
［ワード線駆動部の変更例］
（１） 図５０にワードドライバの第１の変更例を示す。この図５０に示すワードドライバへ与えられるレベル変換器からの信号ＷＤおよびＺＷＤは振幅Ｖｐｐ−Ｖｂｂを有する。このようなレベル変換器としては、たとえば図１６に示すレベル変換器を利用することができる。図５０に示すワードドライバは、ゲートに高電圧Ｖｐｐを受けかつ信号ＷＤをノードＢに伝達するｎチャネルＭＯＳトランジスタＮ１５と、ノードＢ上の信号電位に応答して信号ＲＸをワード線ＷＬに伝達するｎチャネルＭＯＳトランジスタＮ１６と、信号ＺＷＤに応答してワード線ＷＬへ負電位Ｖｂｂを伝達するｎチャネルＭＯＳトランジスタＮ１７を含む。
【０１８５】
ＭＯＳトランジスタＮ１６へ与えられる信号ＲＸはたとえば図２６に示すＲＸデコーダから発生され、振幅Ｖｐｐ−Ｖｂｂを有する。ＭＯＳトランジスタＭ１７の基板領域（バックゲート）へは基板バイアス電圧Ｖｓｕｂが与えれらる。ワード線ＷＬ上には、基板バイアス電圧Ｖｓｕｂと独立にその電位レベルを設定することのできる負電位Ｖｂｂが伝達される。「ディスターブリフレッシュ」および「ポーズリフレッシュ」いずれも加速テストを行なうことが可能となる。
（２） 図５１は、ワードドライバのさらに他の変更例を示す図である。図５１に示すワードドライバは、高電圧Ｖｐｐと負電位Ｖｂｂを両電源電圧として動作して、信号ＺＷＤを反転してワード線ＷＬへ伝達するＣＭＯＳインバータの構成を備える。信号ＺＷＤは、たとえば図２７に示すレベル変換器から与えられる。この信号ＺＷＤは、振幅Ｖｐｐ−Ｖｂｂを有する。ｐチャネルＭＯＳトランジスタＰ２０は、そのソースおよびバックゲート（基板領域）がともに高電位Ｖｐｐを受ける様に接続される。ｎチャネルＭＯＳトランジスタＮ１８は、そのソースが負電位Ｖｂｂを受けるように接続され、その基板領域（バックゲート）が基板バイアス電圧Ｖｓｕｂを受けるように接続される。この図５１に示すワードドライバの構成においても、基板バイアス電圧Ｖｓｕｂと負電位Ｖｂｂをそれぞれ互いに独立に電位レベルを設定することができ、「ポーズリフレッシュ」および「ディスターブリフレッシュ」の加速テストを実現することができる。また、負電位Ｖｂｂを最適な値に設定することができる。
【０１８６】
（３） 図５２は、ワードドライバのさらに他の変更例を示す図である。図５２においては、振幅Ｖｐｐ−Ｖｂｂの信号ＺＷＤに応答して信号ＲＸ（振幅Ｖｐｐ−Ｖｂｂ）をワード線ＷＬ上に伝達するｐチャネルＭＯＳトランジスタＰ２１と、信号ＺＷＤに応答してワード線ＷＬに負電位Ｖｂｂを伝達するｎチャネルＭＯＳトランジスタＮ２０と、反転信号ＺＲＸに応答してワード線ＷＬへ負電位Ｖｂｂを伝達するｎチャネルＭＯＳトランジスタＮ２１を含む。ＭＯＳトランジスタＰ２１の基板領域（バックゲート）へは高電圧Ｖｐｐが印加される。ＭＯＳトランジスタＮ２０およびＮ２１の基板領域へは基板バイアス電圧Ｖｓｕｂが印加される。信号ＲＸおよびＺＲＸは振幅Ｖｐｐ−Ｖｂｂを有し、図２６に示すＲＸデコーダから出力される。
【０１８７】
図５２に示すワードドライバにおいては、信号ＺＷＤが高電圧Ｖｐｐのときには、ＭＯＳトランジスタＮ２０により、ワード線ＷＬは負電位Ｖｂｂに放電される。信号ＺＷＤが負電位Ｖｂｂレベルのとき、ワード線ＷＬ上にはＭＯＳトランジスタＰ２１を介して信号ＲＸが伝達される。信号ＲＸが高電位Ｖｐｐレベルのときには、ワード線ＷＬは高電位Ｖｐｐレベルに昇圧される。このとき、信号ＺＲＸは負電位Ｖｂｂレベルであり、ＭＯＳトランジスタＮ２１はオフ状態にある。信号ＲＸが負電位ＶｂｂレベルのＬレベルのとき、ワード線ＷＬ上には、ＭＯＳトランジスタＰ２１を介して信号ＲＸが伝達されるが、ワード線ＷＬの電位はＶｂｂ＋｜Ｖｔｈｐ｜となる。ＶｔｈｐはＭＯＳトランジスタＰ２１のしきい値電圧である。反転信号ＺＲＸは高電圧ＶｐｐレベルのＨレベルであり、ＭＯＳトランジスタＮ２１がオン状態となり、ワード線ＷＬは負電位Ｖｂｂレベルにまで放電される。
【０１８８】
この図５２に示す構成を利用することにより、非選択状態のワード線ＷＬを確実に負電位Ｖｂｂに設定することができる。また基板バイアス電圧Ｖｓｕｂと負電位Ｖｂｂとは別々に設定されるため、「ディスターブリフレッシュ」および「ポーズリフレッシュ」の加速テストを実現することができる。
（４） ワードドライバのさらに他の変更例
図５３は、ワードドライバのさらに他の変更例を示す図である。図５３に示すワードドライバ５７０は、ロウデコーダ２０からの振幅Ｖｃｃ−ＧＮＤのデコード信号の振幅Ｖｐｐ−Ｖｂｂの信号に変換し、この変換した信号を対応のワード線ＷＬ上に伝達する。図５３において、ワードドライバ５７０は、ロウデコーダ２０の出力をノード５２３に伝達するｎチャネルＭＯＳトランジスタ５７１と、ロウデコーダ２０の出力をノード５７４に伝達するｐチャネルＭＯＳトランジスタ５７２と、ノード５７３の信号電位に応答して電源ノード５７９上の高電圧Ｖｐｐを対応のワード線ＷＬ上へ伝出力ノード５７９ｃを介して伝達するｐチャネルＭＯＳトランジスタ５７５と、ノード５７４上の信号電位に応答してワード線ＷＬへ出力ノード５７９ｃを介して他方電源ノード５７９ｂに与えられた負電位Ｖｂｂを伝達するｎチャネルＭＯＳトランジスタ５７６と、出力ノード５７９ｃ上の信号電位に応答してノード５７３へ高電圧Ｖｐｐを伝達するｐチャネルＭＯＳトランジスタ５７７と、出力ノード５７９ｃの信号電位に応答してノード５７４へ負電位Ｖｂｂを伝達するｎチャネルＭＯＳトランジスタ５７８を含む。
【０１８９】
ＭＯＳトランジスタ５７１のゲートへは電源電位Ｖｃｃが与えられ、ＭＯＳトランジスタ５７２のゲートへは接地電位ＧＮＤが与えられる。ＭＯＳトランジスタ５７５および５７７の基板領域（バックゲート）は電源ノード５７９ａに接続されて高電圧Ｖｐｐを受ける。ＭＯＳトランジスタ５７６および５７８の基板領域（バックゲート）には基板バイアス電圧Ｖｓｕｂが与えられる。ロウデコーダ２０は、ＮＡＮＤ型デコーダ２０ａを含む。ロウデコーダ２０により、メモリセルアレイにおいて１つのワード線ＷＬが選択される。すなわち、ロウデコーダ２０は与えられたアドレス信号を完全デコードする。ロウデコーダ２０の出力が選択状態のＬレベルのとき（接地電位ＧＮＤレベル）、ＭＯＳトランジスタ５７５がオン状態、ＭＯＳトランジスタ５７６がオフ状態となり、出力ノード５７９ｃから高電圧Ｖｐｐが対応のワード線ＷＬ上へ伝達される。このとき、ノード５７４は、ＭＯＳトランジスタ５７８により負電位Ｖｂｂレベルにまで放電され、ＭＯＳトランジスタ５７６は完全にオフ状態となる。
【０１９０】
ロウデコーダ２０の出力が非選択状態を示すＨレベル（Ｖｃｃレベル）のとき、ＭＯＳトランジスタ５７５がオフ状態、ＭＯＳトランジスタ５７６がオン状態となる。この場合には、ワード線ＷＬには出力ノード５７９ｃを介して負電位Ｖｂｂが与えられる。ＭＯＳトランジスタ５７７がオン状態となり、ノード５７３の電位を高電圧Ｖｐｐレベルに昇圧し、ＭＯＳトランジスタ５７５をオフ状態とする。
図５３に示す構成においても、負電位Ｖｂｂは基板バイアス電圧Ｖｓｕｂと別の回路により発生される。「ディスターブリフレッシュ」および「ポーズリフレッシュ」の加速テストを実現することができる。
【０１９１】
ＭＯＳトランジスタ５７１の基板領域（バックゲート）へは、負電位Ｖｂｂおよび基板バイアス電圧Ｖｓｕｂのいずれが与えられてもよい。このワードドライバ５７０における実際のトランジスタの配置においてＭＯＳトランジスタ５７１がＭＯＳトランジスタ５７６および５７８と同じ基板領域内（またはウェル領域内）に形成される場合には、ＭＯＳトランジスタ５７１のバックゲート（基板領域）には基板バイアス電圧Ｖｓｕｂが印加される。ＭＯＳトランジスタ５７１の形成される基板領域（またはウェル領域）がＭＯＳトランジスタ５７６および５７８の基板領域と異なる場合には、ＭＯＳトランジスタ５７１の基板領域（バックゲート）には、基板バイアス電圧Ｖｓｕｂが与えられてもよく、負電位Ｖｂｂが与えられてもよく、またロウデコーダ２０の出力が与えられるように構成されてもよい。
【０１９２】
（５） ワードドライバのさらに他の構成
図５４に更に他のワードドライバの構成を示す。
図５４に示すワードドライバ５７０は、図５３に示すワードドライバと、その入力段に設けられたＭＯＳトランジスタ５８１および５８２がそれぞれアドレス信号Ｘａおよび反転アドレス信号ＺＸａを受ける点で異なっている。他の構成は同じであり、対応する部分には同一の参照番号を付す。この図５４に示す構成の場合、ロウデコーダ２０に含まれるＮＡＮＤ型デコーダ２０ｄに与えられるアドレス信号の数は図５３に示すロウデコーダ２０に含まれるＮＡＮＤ型デコーダ２０ａのそれよりも少ない。ワードドライバ５７０自身がアドレスデコード機能を有しかつデコード信号のレベル変換機能を備えているため、ロウデコード回路の回路規模のみならずワード線駆動回路の規模を低減することができる。また基板バイアス電圧Ｖｓｕｂと独立に設定される負電位Ｖｂｂを非選択ワード線ＷＬへ伝達することができるため、「ディスターブリフレッシュ」および「ポーズリフレッシュ」いずれの加速テストをも実現することができる。
【０１９３】
（６） ワードドライバのさらに他の変更例
図５５は、ワードドライバのさらに他の変更例を示す図である。図５５において、ワードドライバ５８０は、信号ＺＷＤに応答してワード線ＷＬ上に駆動信号ＲＸを伝達するｐチャネルＭＯＳトランジスタＰ３１と、信号ＺＷＤに応答してワード線ＷＬへ負電位Ｖｂｂを伝達するｎチャネルＭＯＳトランジスタＮ３１と、反転信号ＺＲＸに応答してワード線ＷＬへ負電位Ｖｂｂを伝達するｎチャネルＭＯＳトランジスタＮ３２を含む。ＭＯＳトランジスタＮ３１およびＮ３２の基板領域（バックゲート）には負電位Ｖｂｂが印加される。ＭＯＳトランジスタＰ３１のバックゲート（基板領域）へは高電圧Ｖｐｐが印加される。
【０１９４】
メモリセルアレイ１０においては、メモリセルＭＣは、メモリキャパシタＭＱと、ワード線ＷＬ上の信号電位に応答してビット線ＢＬ（または／ＢＬ）へメモリキャパシタＭＱを接続するメモリトランジスタＭＴを含む。メモリトランジスタＭＴの基板領域（バックゲート）には基板バイアス電圧Ｖｓｕｂが印加される。
図５５に示す構成において、ワードドライバが形成される領域とメモリセルアレイ１０が形成される領域はそれぞれ別々に形成される。この場合、メモリセルアレイ１０に印加される基板バイアス電圧Ｖｓｕｂと、ワード線ドライブ回路（ワードドライバ５８０）の基板領域に印加されるバイアス電圧Ｖｂｂを別々に設定することができる。図５５に示す構成においても、非選択ワード線ＷＬ上には、メモリセルアレイ１０の基板領域に印加される基板バイアス電圧Ｖｓｕｂと特別に設定される負電位Ｖｂｂが印加される。したがって、「ディスターブリフレッシュ」および「ポーズリフレッシュ」の加速テストを実現することができる。
【０１９５】
［第６の実施例］
図５６は、この発明の第６の実施例であるＤＲＡＭの要部の構成を概略的に示す図である。ＤＲＡＭは複数のメモリセルブロックを含む。図５６においては、半導体チップ７００上に形成される４つのメモリブロック７０９ａ、７０９ｂ、７０９ｃおよび７０９ｄを代表的に示す。メモリブロック７０９（７０９ａ〜７０９ｄ）の各々は、メモリセルが行列状に配列されるメモリブロックＭ＃（Ｍ＃１〜Ｍ＃４）、メモリセルブロックＭ＃から対応の行を選択する行選択系回路７２０（７２０ａ〜７２０ｄ）、およびメモリセルブロックＭ＃から対応の列を選択するコラムデコーダを含む列選択系回路７２１（７２１ａ〜７２１ｄ）を含む。この行選択系回路７２０ａ〜７２０ｄは第１ないし第５の実施例において説明したレベル変換回路およびワードドライバのいずれかの構成を備える。ＤＲＡＭは、さらに、第１の負電位Ｖｂｂ１を発生する負電位発生回路７０１と、第２の負電位Ｖｂｂ２を発生する第２の負電位発生回路７０２を含む。第１の負電位発生回路が発生する第１の負電位Ｖｂｂ１は、第２の負電位発生回路７０２が発生する第２の負電位Ｖｂｂ２よりも小さい（Ｖｂｂ１＜Ｖｂｂ２）。第１の負電位Ｖｂｂ１は負電位電源線７１０を介してチップ内部を伝達され、第２の負電位Ｖｂｂ２は、負電位電源線７１２を介してチップ内部を配設される。
【０１９６】
ＤＲＡＭはさらに、外部から与えられるアドレス信号をバッファ処理して内部アドレス信号を発生するバッファ回路（アドレスバッファ）７０５と、バッファ回路７０５からの内部アドレス信号をデコードし、メモリブロックを指定する信号およびメモリセルブロックＭ＃における行および列を指定する信号を含む。メモリブロック７０９ａ〜７０９ｄそれぞれにおいて、行選択系回路が設けられており、この行選択系回路の構成に従ってデコード回路７０６の構成は異なるが、デコーダ回路７０６はバッファ回路７０５から与えられた内部行アドレス信号をプリデコードし、デコード信号ＷＤおよび／またはＺＷＤならびにワード線駆動信号ＲＸを発生する構成であってもよい。また、行選択系回路７２０ａ〜７２０ｄにおいてレベル変換のみが実行され、デコード回路７０６が与えられたアドレス信号を完全デコードする構成が利用されてもよい。
【０１９７】
ブロック選択回路７０７は、デコード回路７０６からのブロック指定信号に従って指定されたメモリブロックのみを活性状態とするブロック選択信号ＢＳｉを発生する。
メモリブロック７０９ａ〜７０９ｄそれぞれに対応して第１の負電位Ｖｂｂ１および第２の負電位Ｖｂｂ２の一方を選択して対応の行選択系回路７２０ａ〜７２０ｄへ伝達するスイッチ回路７０８ａ〜７０ａが設けられる。スイッチ回路７０８ａ〜７０８ｄの各々は、ブロック選択回路７０７からのブロック選択信号ＢＳ１〜ＢＳ４に従って選択動作を実行する。スイッチ回路７０８〜７０８ｄは対応のメモリが選択状態とされたとき、第１の負電位Ｖｂｂ１を選択して対応の行選択系回路７２０（７２０ａ〜７２０ｄ）へ伝達する。スイッチ回路７０８ａ〜７０８ｄは、また、対応のメモリブロックが非選択状態のときには、その絶対値の小さい第２の負電位Ｖｂｂ２を選択して対応の行選択系回路７２０ａ〜７２０ｄへ伝達する。
【０１９８】
「ディスターブリフレッシュ」特性が問題となるのは、メモリセルアレイにおいて、ワード線が選択状態とされ、非選択ワード線の電位が容量結合により上昇するかまたはビット線の電位が接地電位レベルにまで放電されるときである。したがって、選択メモリブロックにおいてのみ、非選択ワード線へ伝達する負電位Ｖｂｂの値をより負とし、メモリトランジスタにおけるチャネルリークの発生を抑制する。非選択状態のメモリブロックにおいては、スタンバイ状態にあるため、ワード線およびビット線の電位は変化しない。したがってこの場合には、非選択ワード線へ伝達される負電位Ｖｂｂの値は少し高くてもよい（「ディスターブリフレッシュ」の問題は生じず、むしろ「ポーズリフレッシュ」の問題が生じるため）。したがって、非選択メモリセルブロックにおける非選択ワード線へ伝達される負電位Ｖｂｂのレベルを高くしても、特に問題は生じない。
【０１９９】
すべてのメモリブロックに深い（小さい）負電位Ｖｂｂ１を与える必要がなく、第１の負電位発生回路は１つのメモリブロックのみを駆動することが要求されるだけであり、その負荷が軽減され、第１の負電位発生回路７０１の消費電力を軽減することができる。また、負電位発生のために２つの負電位発生回路７０１および７０２が必要とされるものの、第１の負電位発生回路１は、１つのメモリブロックのみを駆動し、第２の負電位発生回路２は、残りのメモリブロックを駆動する。第１の負電位Ｖｂｂ１よりも第２の負電位Ｖｂｂ２の方が高いため、この第２の負電位発生回路７０２の消費電力は第１の負電位発生回路７０１の消費電力よりも小さい。したがって、たとえ２つの負電位発生回路が用いられても、第１の負電位発生回路７０１のみを用いてすべてのメモリブロックに対して第１の負電位Ｖｂｂ１を与える構成に比べて全体として消費電力を低減することができる。
【０２００】
図５６においては、外部からの制御信号を受けるバッファ回路７０３と、バッファ回路７０３の出力に従ってテストモード指示信号ＴＥを発生するテストモードシグニチャ回路７０４が併せて示される。テストモードシグニチャ回路７０４は、このバッファ回路７０３からの内部制御信号の特定のタイミングに従ってテストモードが指定されたか否かを判別する。このとき、テストモードシグニチャ回路７０４は、バッファ回路７０３の出力が特定の状態にあるときに、アドレス信号を受けるバッファ回路７０５の出力の特定の内部アドレスビットの値に従ってテストモード指示信号を発生する構成が利用されてもよい。
【０２０１】
テストモードシグニチャ回路７０４からのテストモード指示信号ＴＥはブロック選択回路７０７へ与えられるように示される。テストモード指示信号ＴＥが活性状態のＨレベルのとき、非選択ワード線へ伝達される負電位Ｖｂｂは通常動作時に与えられる負電位よりも浅く（絶対値が小さく）される。図５６に示す２つの負電位発生回路７０１および７０２を用いてテストモード（加速テスト）を行なう場合、このテストモード指示信号ＴＥが活性状態のとき、ブロック選択回路７０７からスイッチ回路７０８ａ〜７０８ｄへ与えられる選択信号ＢＳｉ（ＢＳ１〜ＢＳ４）は第２の負電位Ｖｂｂ２を選択する状態に設定される。ただしブロック選択回路７０７により選択されたメモリブロックに対するアクセス（または行および列選択動作）は実行される。
【０２０２】
図５７は、図５６に示すブロック選択回路の１つのブロック選択信号に関連する部分の構成を示す図である。図５７において、デコード回路５０６は、メモリブロックを選択するためのブロックデコーダ７３０を含む。ブロックデコーダ７３０は、各メモリブロックに対応して設けられるＡＮＤ型デコーダ７３０ａを含む。選択時にはＡＮＤ型デコーダ７３０ａの出力は電源電位ＶｃｃレベルのＨレベルとなる。非選択時にはＡＮＤ回路デコーダ７３０ａの出力はＬレベル（接地電位レベル）となる。
【０２０３】
ブロック選択回路７０７は、テストモードシグニチャ回路７０４からのテストモード指示信号ＴＥをその偽入力に受け、ＡＮＤ型デコーダ７３０ａの出力をその真入力に受けるゲート回路７４１と、ゲート回路７４１の出力のレベル変換を行なうレベル変換部を含む。ゲート回路７４１は、テストモード指示信号ＴＥが活性状態となりテストモードを指定するとき、接地電位レベルのＬレベルの信号を出力する。テストモード指示信号ＴＥが非活性状態にありノーマルモードを指定するとき、ゲート回路７４１はバッファとして機能する。
【０２０４】
レベル変換部は、ゲート回路７４１の出力を反転するインバータ７４９と、電源電位Ｖｃｃを供給する電源ノード７４８ａと出力ノード７４７ａの間に設けられ、そのゲートにインバータ７４９の出力を受けるｐチャネルＭＯＳトランジスタ７４３と、電源ノード７４８ａと出力ノード７４７ｂの間に設けられ、そのゲートにゲート回路７４１の出力を受けるｐチャネルＭＯＳトランジスタ７４２と、第１の負電位Ｖｂｂ１を受ける他方電源ノード７４８ｂと出力ノード７４７ａの間に設けられそのゲートに出力ノード７４７ｂの信号電位を受けるｎチャネルＭＯＳトランジスタ７４６と、出力ノード７４７ｂと他方電源ノード７４８ｂの間に設けられ、そのゲートに出力ノード７４７ａの信号電位を受けるｎチャネルＭＯＳトランジスタ７４５を含む。出力ノード７４７ａからブロック選択信号ＢＳｉ（ｉ＝１〜４）が出力され、出力ノード７４７ｂから反転ブロック選択信号ＺＢＳｉが出力される。次に動作について簡単に説明する。
【０２０５】
このレベル変換器の構成は、図３２に示すレベル変換器４１０のそれと同じである。通常動作モード時には、テストモード指示信号ＴＥは接地電位レベルのＬレベルである。ＡＮＤ型デコーダ７３０ａの出力が電源電位Ｖｃｃレベルの選択状態を示すとき、ゲート回路７４１の出力がＨレベルとなり、ＭＯＳトランジスタ７４２がオフ状態、ＭＯＳトランジスタ７４３がオン状態となる。出力ノード７４７ａからのブロック選択信号ＢＳｉが電源電位ＶｃｃｃレベルのＨレベルとなり、出力ノード７４７ｂからの信号ＺＢＳｉが第１の負電位Ｖｂｂ１レベルのＬレベルとなる（出力ノード７４７ａのＨレベルによりＭＯＳトランジスタ７４５がオン状態となる）。通常動作モード時においてＡＮＤ型デコーダ７３０ａの出力がＬレベルのときには、逆に、ブロック選択信号ＢＳｉが第１の負電位Ｖｂｂ１レベル、反転ブロック選択信号ＺＢＳｉがＶｃｃレベルのＨレベルとなる。
【０２０６】
テストモード指示信号ＴＥがＨレベルのときには、ゲート回路７４１の出力はＬレベルとなり、信号ＢＳｉがＬレベル（Ｖｂｂ１レベル、反転信号ＺＢＳｉがＨレベル（Ｖｃｃレベル）となる。すなわち、テストモード指示信号ＴＥの活性化時（Ｈレベル）、そのブロック選択器７４０は、ブロックデコーダ７３０から与えられるブロック指定信号を無視して非選択状態のブロック選択信号をスイッチ回路７０８ａ〜７０８ｄへ与える。スイッチ回路７０８ａ〜７０ｄの各々は、与えられたブロック選択信号ＢＳｉが活性状態のＨレベルのときには、第１の負電位を選択し、ブロック選択信号ＢＳｉが非選択状態を示す第１の負電位Ｖｂｂ１レベルのときには、それより浅い（絶対値の小さい）第２の負電位Ｖｂｂ２を選択する。
【０２０７】
図５８は、スイッチ回路７０８の構成の一例を示す図である。図５８においては、一つのメモリブロックに関連するスイッチ回路の構成のみを示す。各メモリブロックに対して図５８に示す構成のスイッチ回路がそれぞれ設けられる。図５８において、スイッチ回路７０８（７０８ａ〜７０８ｄ）は、ブロック選択信号ＢＳｉをゲートに受けるｎチャネルＭＯＳトランジスタ７５１と、反転ブロック選択信号ＺＢＳｉをゲートに受けるｎチャネルＭＯＳトランジスタ７１０を含む。ＭＯＳトランジスタ７５１は、ブロック選択信号ＢＳｉがＨレベル（Ｖｃｃレベル）のときに第１の負電位Ｖｂｂ１を選択して負電位Ｖｂｂとして出力する。ＭＯＳトランジスタ７５０は、反転ブロック選択信号ＺＢＳｉがＨレベルのときに第２の負電位Ｖｂｂ２を選択して負電位Ｖｂｂとして対応のメモリブロックへ伝達する。第１の負電位Ｖｂｂ１は第２の負電位Ｖｂｂ２よりも深い（絶対値が大きい）ため、信号ＺＢＳｉが第１の負電位Ｖｂｂ１レベルのときには、ＭＯＳトランジスタ７５０はオフ状態となる。同様、信号ＢＳｉは第１の負電位Ｖｂｂ１レベルのときには、ＭＯＳトランジスタ７５１はオフ状態となる。
【０２０８】
上述の構成により、通常動作モード時において、選択メモリブロックへ第１の負電位Ｖｂｂ１を付与し、非選択メモリブロックへそれより絶対値の小さな第２の負電位Ｖｂｂ２を与えることができる。テスト動作モード時には、選択メモリブロックおよび非選択メモリブロックいずれにおいても、第２の負電位Ｖｂｂ２が与えられる。
なお、テストモード指示信号ＴＥの活性時には、この第１の負電位Ｖｂｂ１および第２の負電位Ｖｂｂ２と異なる第３の負電位Ｖｂｂ３が選択メモリブロックへ与えられる構成が利用されてもよい。ただし、負電位Ｖｂｂ３は、Ｖｂｂ１＜Ｖｂｂ３の関係を満足する。
【０２０９】
［負電位の印加態様］
図５９は、１つのメモリブロックにおける負電位の印加態様の第１の例を示す図である。図５９に示す構成においては、スイッチ回路７０８がブロック選択信号ＢＳｉおよびＺＢＳｉに従って選択する負電位Ｖｂｂは行選択系回路７２０へのみ与えられる。メモリセルブロックＭ＃（７０９）の基板領域には基板バイアス電圧Ｖｓｕｂが印加される。この基板バイアス電圧Ｖｓｕｂは第１の負電位Ｖｂｂ１と等しくされていてもよい。低消費電力という効果に加えて、図５の実施例における基板バイアス電圧と非選択ワード線に伝達される負電位Ｖｂｂを別々に設定することができることにより得られる利点が併せて実現される。
【０２１０】
図６０は、負電位印加態様の他の構成を示す図である。図６０に示す構成においては、スイッチ回路７０８が選択する負電位Ｖｂｂは行選択系回路７２０およびメモリセルブロックＭ＃７０９の基板領域両者へ印加される。図６０に示す構成の場合、ＤＲＡＭに形成される複数のメモリブロックはそれぞれ異なる領域内に形成され、各メモリブロック形成中のウェル領域にはそれぞれ独立に基板バイアス電圧を印加する構成がとられる。この構成の場合、基板バイアス電圧の非選択メモリブロックにおいてはその絶対値が小さくされるため、消費電力を大幅に低減することができる。
【０２１１】
上述の構成においては、ブロック選択回路７０７においてブロック選択信号ＢＳｉのレベル変換を行なうように示されている。スイッチ回路７０８ａ〜７０８ｄそれぞれにおいてレベル変換が行なわれる構成が利用されてもよい。
［変更例］
図６１は、この発明の第６の実施例であるＤＲＡＭの第１の変更例の構成を示す図である。図６１において、ＤＲＡＭは、行および列に配列されるメモリセルを有するメモリセルアレイ１０と、外部アドレス信号から内部アドレス信号を生成するアドレスバッファ７５０と、アドレスバッファ７５０からの内部アドレス信号に従ってメモリセルアレイ１０における対応の行を選択するとともに選択行を駆動する行選択系回路７５２を含む。この行選択系回路７５２は、アドレスバッファ７５０から与えられたアドレス信号をデコードし、このデコードされた信号をレベル変換するとともに、選択ワード線に高電圧Ｖｐｐを伝達し、非選択ワード線へ負電位Ｖｂｂを伝達する回路構成を備える。
【０２１２】
ＤＲＡＭはさらに、ＲＡＳバッファ６からの内部ＲＡＳ信号φＲＡＳがレベルを変換するレベル変換器７５４と、レベル変換器７５４からの信号ＲＡＳおよびＺＲＡＳに従って第１の負電位発生回路７６０からの第１の負電位Ｖｂｂ１および第２の負電位発生回路７５１からの第２の負電位Ｖｂｂ２の一方を選択するスイッチ回路７５６を含む。レベル変換器７５４は、内部ＲＡＳ信号φＲＡＳが非活性状態のＬレベル（接地電位レベル）のときには第１の負電位Ｖｂｂ１レベルの信号ＲＡＳを発生する。信号ＺＲＡＳは信号ＲＡＳと相補な信号であり、そのときには電源電位Ｖｃｃレベルとなる。レベル変換器７５４は、内部ＲＡＳ信号φＲＡＳがＨレベルのとき、信号ＲＡＳをＨレベル（Ｖｃｃレベル）、信号ＺＲＡＳを負電位Ｖｂｂ１レベルに設定する。
【０２１３】
第１の負電位Ｖｂｂ１は、第２の負電位Ｖｂｂ２よりも低い電位である（Ｖｂｂ１＜Ｖｂｂ２）。スイッチ回路７５６は、信号ＲＡＳがＨレベルのとき、すなわちＤＲＡＭのメモリサイクルが始まっている動作状態のときには第１の負電位Ｖｂｂ１を選択し、行選択系回路７１２とメモリセルアレイの基板領域とへ与える。スイッチ回路７５６は、信号ＲＡＳが負電位Ｖｂｂ１レベルの非活性状態のときには、第２の負電位発生回路７６１からの第２の負電位Ｖｂｂ２を選択し、行選択系回路７５２とメモリセルアレイ１０の基板領域とへ与える。すなわち、ＤＲＡＭのスタンバイ時には、第２の負電位Ｖｂｂ２が負電位Ｖｂｂとして選択され、メモリサイクル開始時には第２の負電位Ｖｂｂ１が負電位Ｖｂｂとして選択される。ディスターブリフレッシュ特性が問題となるのは、メモリセル選択動作が行なわれるアクティブサイクル（メモリサイクル）期間である。この間非選択ワード線に伝達される負電位Ｖｂｂの値を低くする。この構成においてスタンバイ時における基板リーク電流の抑制（ポーズリフレッシュ特性の改善）および動作時におけるチャネルリークの抑制（ディスターブリフレッシュ特性の改善）両者を実現することができる。
【０２１４】
なお、図６１に示す構成においては、スイッチ回路７５６により第１の負電位Ｖｂｂ１および第２の負電位Ｖｂｂ２の一方を選択して負電位Ｖｂｂを発生している。第１の負電位発生回路７６０および第２の負電位発生回路７６１が内部ＲＡＳ信号に従って一方が活性状態とされる構成が利用されてもよい。
［第７の実施例］
図６２は、この発明の第７の実施例であるＤＲＡＭの要部の構成を示す図である。図６２に示すＤＲＡＭは、メモリセルＭＣとして、メモリキャパシタＭＱとワード線ＷＬ上の信号電位に応答して導通するメモリトランジスタＭＰを含む。このメモリトランジスタＭＰはｐチャネルＭＯＳトランジスタで構成される。メモリトランジスタＭＰの基板領域には正のバイアス電圧Ｖｓｂｐが印加される。ワード線ＷＬは選択時には負電位Ｖｂが印加され、非選択時には正の電圧Ｖｐが印加される。選択時負電位Ｖｂｂを印加することにより、ｐチャネルＭＯＳトランジスタＭＰにおけるしきい値電圧の損失を伴うことなく接地電位ＧＮＤレベルの信号をメモリキャパシタＭＱへ伝達することができる。非選択時にワード線ＷＬ上に正の電圧Ｖｐ（基板バイアス電圧Ｖｓｂｐ程度またはそれより小さい値）を印加することにより、メモリトランジスタＭＰにおける弱反転層の形成を抑制し、サブスレッショルド電流を大幅に低減することができる。
【０２１５】
図６２においては、１本のワード線ＷＬを選択するための回路構成を併せて示す。ロウデコーダ２０は、ＡＮＤ型デコーダ２０ｂの構成を備え、選択時ＶｃｃレベルのＨレベルの信号を出力し、非選択時接地電位レベルのＬレベルの信号を出力する。レベル変換器８０２は、このＡＮＤ型デコーダ２０ｄの出力レベルをＶｐｐレベルおよびＶｂｂレベルに変換する（信号の論理は維持する）。選択時、信号ＷＤは正の電圧Ｖｐレベルであり、ｐチャネルＭＯＳトランジスタ８１１がオフ状態、ｎチャネルＭＯＳトランジスタ８１２がオン状態となり、選択ワード線ＷＬの電位が負電位Ｖｂレベルとなる。メモリトランジスタＭＰがオン状態となり、メモリキャパシタＭＱがビット線ＢＬに接続される。
【０２１６】
非選択時には信号ＷＤが負電位Ｖｂレベルとなり、ＭＯＳトランジスタ８１２はオフ状態、ＭＯＳトランジスタ８１１がオン状態となり、正電位Ｖｐがワード線ＷＬ上に伝達される。非選択ワード線上の信号電位が正の電位Ｖｐであり、このメモリトランジスタのソースとゲートの電位を異ならせることにより、チャネルリークを抑制する。
このメモリセルがメモリトランジスタとしてｐチャネルＭＯＳトランジスタを有する場合、先の第１ないし第６の実施例において説明した構成において高電圧Ｖｐｐを負電位Ｖｂとし、負電位Ｖｂｂを正電位Ｖｐにそれぞれ置換えることにより同様の構成を実現することができ、応じて同様の効果を得ることができる。
【０２１７】
【発明の効果】
以上のように、この発明に従えば、非選択ワード線の電位レベルがメモリトランジスタの基板バイアス電圧と同一極性とされ、このメモリトランジスタにおけるチャネルリークを抑制することができ、「ディスターブリフレッシュ」特性の優れた半導体記憶装置を実現することができる。またこの非選択ワード線に伝達される電圧レベルを変化させることにより「ディスターブリフレッシュ」および「ポーズリフレッシュ」両者の加速試験を行なうことができ、テスト時間の短縮をも実現することができる。
【図面の簡単な説明】
【図１】 この発明の第１の実施例である半導体記憶装置の要部を構成を概略的に示す図である。
【図２】 この発明の一実施例におけるメモリトランジスタの電圧印加条件を示す図である。
【図３】 この発明の一実施例における高電圧が印加されるトランジスタの空乏層の分布状況を概略的に示す図である。
【図４】 図１に示す一方のレベル変換器の構成の一例を示す図である。
【図５】 図１に示す他方レベル変換器の構成を示す図である。
【図６】 図１に示すワードドライバに含まれる負電位伝達用トランジスタおよびメモリセルの概略断面構造を示す図である。
【図７】 図１に示すワードドライバの負電位伝達用トランジスタおよびメモリセルの断面構造の変更例を示す図である。
【図８】 図１に示すＲＸデコーダの概略構成を示す図である。
【図９】 図８に示すＲＸデコーダの信号出力部のＭＯＳトランジスタの概略断面構造を示す図である。
【図１０】 図１に示すレベル変換器の第１の変形例を示す図である。
【図１１】 図１に示すレベル変換器の第２の変形例を示す図である。
【図１２】 図１に示すレベル変換器の第３の変形例を示す図である。
【図１３】 図１２に示すレベル変換器の効果を説明するための図である。
【図１４】 図１２に示すレベル変換器の効果を説明するための図である。
【図１５】 図１に示すレベル変換器の第４の変形例を示す図である。
【図１６】 図１５に示すレベル変換器の構成の一例を示す図である。
【図１７】 図１５に示すワードドライバの構成の一例を示す図である。
【図１８】 図１に示すレベル変換器の第６の変形例を示す図である。
【図１９】 図１に示すレベル変換器の第７の変形例を示す図である。
【図２０】 この発明の第１の実施例の第７の変更例の要部の構成を示す図である。
【図２１】 この発明の第１の実施例の第８の変更例の構成を示す図である。
【図２２】 この発明の第２の実施例である半導体記憶装置の全体の構成を概略的に示す図である。
【図２３】 図２２に示すレベル変換機能付ワード線ドライブ回路の構成を示す図である。
【図２４】 図２２に示すレベル変換機能付ワード線ドライブ回路の第１の変更例を示す図である。
【図２５】 この発明の第３の実施例である半導体記憶装置の全体の構成を概略的に示す図である。
【図２６】 図２５に示すＲＸデコード回路の構成の一例を示す図である。
【図２７】 図２５に示すレベル変換回路およびワード線ドライブ回路の構成の一例を示す図である。
【図２８】 図２５に示すレベル変換回路およびワード線ドライブ回路の第１の変更例の構成を示す図である。
【図２９】 この発明の第４の実施例である半導体記憶装置の要部の構成を概略的に示す図である。
【図３０】 図２９に示す第２の負電位発生回路の構成の一例を示す図である。
【図３１】 図２９に示す第１の負電位発生回路の構成の一例を示す図である。
【図３２】 図２９に示す切換回路の構成の一例を示す図である。
【図３３】 この発明の第４の実施例である半導体記憶装置の第１の変形例を示す図である。
【図３４】 図３３に示す負電位発生回路の構成の一例を示す図である。
【図３５】 図３３に示すテストモード指定信号φＴＥを発生するための回路構成を概略的に示す図である。
【図３６】 図３３に示すレベル検知回路の構成の一例を示す図である。
【図３７】 図３３に示すレベル検知回路の第１の変形例を示す図である。
【図３８】 図３７に示す可変定電流源の構成の一例を示す図である。
【図３９】 この発明の第４の実施例である半導体記憶装置の第３の変形例を示す図である。
【図４０】 図３９に示すクランプ回路の構成の一例を示す図である。
【図４１】 図４０に示す可変定電流源の構成の一例を示す図である。
【図４２】 この発明の第４の実施例である半導体記憶装置の第４の変更例の構成を概略的に示す図である。
【図４３】 図４２に示す構成をより具体的に示す図である。
【図４４】 この発明の第５の実施例である半導体記憶装置の全体の構成を概略的に示す図である。
【図４５】 図４４に示すワード線ドライブ回路に含まれるワードドライバの構成を示す図である。
【図４６】 図４５に示す負電位伝達用ＭＯＳトランジスタの概略断面構造を示す図である。
【図４７】 図４４に示すメモリセルアレイに含まれるメモリセルの概略断面構造およびこの発明の第５の実施例の効果を説明するための図である。
【図４８】 図４４に示すレベル変換回路の構成の一例を示す図である。
【図４９】 図４８に示す負電位発生用ＭＯＳトランジスタの概略断面構造を示す図である。
【図５０】 図４４に示すワード線ドライブ回路に含まれるワードドライバの構成の一例を示す図である。
【図５１】 図４４に示すワード線ドライブ回路に含まれるワードドライバの第１の変形例を示す図である。
【図５２】 図４４に示すワード線ドライブ回路に含まれるワードドライバの第２の変形例の構成を示す図である。
【図５３】 この発明の第５の実施例である半導体記憶装置におけるワード線駆動部のさらに他の変形例を示す図である。
【図５４】 図５３に示すワード線駆動部の代替例を示す図である。
【図５５】 この発明の第５の実施例におけるワードドライバの第６の変形例の構成を示す図である。
【図５６】 この発明の第６の実施例の半導体記憶装置の全体の構成を概略的に示す図である。
【図５７】 図５６に示すブロック選択回路の構成の一例を示す図である。
【図５８】 図５６に示すスイッチ回路の構成の一例を示す図である。
【図５９】 この発明の第６の実施例の基板バイアス電圧と非選択電圧との印加態様の一例を示す図である。
【図６０】 この発明の第６の実施例における基板バイアス電圧および非選択電圧の印加態様の変更例を示す図である。
【図６１】 この発明の第６の実施例である半導体記憶装置の変形例を示す図である。
【図６２】 この発明の第７の実施例である半導体記憶装置の要部の構成を概略的に示す図である。
【図６３】 従来のＤＲＡＭの全体の構成を概略的に示す図である。
【図６４】 従来のＤＲＡＭのワード線駆動部の構成の一例を示す図である。
【図６５】 従来のＤＲＡＭのワード線駆動部の代替例の構成を概略的に示す図である。
【図６６】 従来のワードドライバのさらに他の変更例を示す図である。
【図６７】 従来のＤＲＡＭのメモリセルアレイ部の構成を概略的に示す図である。
【図６８】 従来のＤＲＡＭにおける問題点を説明するための図である。
【図６９】 従来のＤＲＡＭにおける問題点を説明するための図である。
【図７０】 従来のＤＲＡＭにおける問題点を説明するための図である。
【図７１】 ＭＯＳトランジスタのサブスレッショルド特性を示す図である。
【符号の説明】
１ アドレスバッファ、２ ロウデコード回路、３ ＲＸデコーダ、４ レベル変換回路、５ ワード線ドライブ回路、６ ＲＡＳバッファ、１０ メモリセルアレイ、１１ 負電位発生回路、１２ 高電圧発生回路、２０ ロウデコーダ、３０ レベル変換器、３１ レベル変換器、３２ レベル変換器、４０，４０−１〜４０−３ ワードドライバ、Ｎ１，Ｎ２，Ｎ３ ｎチャネルＭＯＳトランジスタ、Ｎ ｎチャネルＭＯＳトランジスタ、２００ レベル変換機能付ワード線ドライブ回路、２２５ ｐチャネルＭＯＳトランジスタ、２２６ ｎチャネルＭＯＳトランジスタ、２５０ ＲＸデコード回路、２５２ レベル変換回路、２５４ ワード線ドライブ回路、Ｎ８，Ｎ９ ｎチャネルＭＯＳトランジスタ、Ｐ１，Ｐ５ ｐチャネルＭＯＳトランジスタ、３５０ ワード線ドライブ回路、３６０ 行選択信号発生回路、３８０ 第２の負電位発生回路、３９０ 第１の負電位発生回路、４００ 切換回路、４３０ 負電位発生回路、４４０ レベル検知回路、４６０ 負電位発生回路、４８０ クランプ回路、４９０ 第１の負電位発生回路、４９５ 第２の負電位発生回路、５００ ロウデコード回路、５０２ レベル変換回路、５０４ ＲＸデコーダ、５０６ ワード線ドライブ回路、５１０ 基板バイアス発生回路、５１２ 負電位発生回路、Ｎ１１，Ｎ１２ｎチャネルＭＯＳトランジスタ、Ｎ１６，Ｎ１７ ｎチャネルＭＯＳトランジスタ、Ｐ２０ ｐチャネルＭＯＳトランジスタ、Ｎ１８ ｎチャネルＭＯＳトランジスタ、Ｎ２１ ＮチャネルＭＯＳトランジスタ、Ｐ２１ ｐチャネルＭＯＳトランジスタ、５７５ ｐチャネルＭＯＳトランジスタ、５７６ ｎチャネルＭＯＳトランジスタ、５８０ ワードドライバ、Ｎ３１，Ｎ３２ ｎチャネルＭＯＳトランジスタ、７０１ 負電位発生回路、７０２ 負電位発生回路、７０４テストモードシグニチャ回路、７０６ デコード回路、７０７ ブロック選択回路、７０８ａ〜７０８ｄ スイッチ回路、７０９ａ〜７０９ｄ メモリブロック、７５２ 行選択系回路、７５４ レベル変換器、７５６ スイッチ回路、７６０ 第１の負電位発生回路、７６１ 第２の負電位発生回路、８０２ レベル変換器、８１０ ワードドライバ、ＰＴ ｐチャネルＭＯＳトランジスタ、ＮＴｎチャネルＭＯＳトランジスタ。

Claims (14)

  1. 各々が行列状に配列される複数のメモリセルを有する複数のメモリブロック、
    各前記メモリブロックにおいて各前記行に対応して配置され、各々に対応の行のメモリセルが接続する複数のワード線、および
    アドレス信号に従って前記複数のワード線からワード線を指定するワード線指定信号を発生するワード線選択手段を備え、前記ワード線選択手段は、前記アドレス信号に含まれるブロック指定信号に従って、前記複数のメモリブロックからメモリブロックを選択するブロック選択信号を発生する手段を含み、さらに
    前記ワード線選択手段の出力に従って、前記ワード線指定信号が指定するワード線に第１の電圧を伝達しかつ残りのワード線に前記第１の電圧と符号の異なる第２の電圧を伝達するワード線ドライブ手段、および
    前記ブロック指定信号に応答して、前記メモリブロック指定信号が指定するワード線に伝達される前記第２の電圧の電圧レベルを変更するための電圧変更手段を備える、半導体記憶装置。
  2. 行および列のマトリクス状に配列される複数のメモリセル、
    各前記行に対応して配置され、各々に対応の行のメモリセルが接続する複数のワード線、
    アドレス信号に従って、前記複数のワード線から特定のワード線を指定する行選択信号を発生する行選択信号発生回路、
    前記行選択信号により指定されたワード線に第１の電圧を伝達し、かつ残りのワード線に前記第１の電圧と正負を示す符合が異なる第２の電圧を伝達するワード線ドライブ回路、および
    特定動作モード指示信号に応答して、前記第２の電圧のレベルを変更する電圧変更回路を備える、半導体記憶装置。
  3. 前記電圧変更回路は、
    第１のレベルの電圧を発生するための第１の電圧発生器と、
    前記第１のレベルと異なる第２のレベルの電圧を発生する第２の電圧発生器と、
    前記特定動作モード指示信号に応答して、前記第１および第２の電圧発生器が発生した電圧の一方を選択的に供給するスイッチ回路とを備える、請求項２記載の半導体記憶装置。
  4. 前記電圧変更回路は、
    前記第２の電圧が前記特定動作モード指示信号に応じた電圧レベルに到達したかを検出するレベル検出器と、
    前記レベル検出結果に従って前記第２の電圧を発生する電圧発生器とを備える、請求項２記載の半導体記憶装置。
  5. 前記電圧変更回路は、
    前記第２の電圧を発生する電圧発生器と、
    前記第２の電圧を前記特定動作モード指示信号に応じた電圧レベルにクランプするクランプ回路とを備える、請求項２記載の半導体記憶装置。
  6. 前記電圧変更回路は、
    互いに電圧レベルの異なる第２の電圧をそれぞれ発生する第１および第２の電圧発生器を備え、前記第１および第２の電圧発生器の一方は、前記特定動作モード指示信号に応答して前記第２の電圧を選択的に供給する、請求項２記載の半導体記憶装置。
  7. 前記特定動作モード指示信号は、テストモードを指示し、前記第２の電圧の通常動作モード時のレベルは、前記テストモード時の前記第２の電圧のレベルより絶対値が大きい、請求項２記載の半導体記憶装置。
  8. 各前記メモリセルは対応のワード線に接続されるゲートを有するメモリトランジスタを含み、
    前記第２の電圧は、前記メモリトランジスタのバックバイアス電圧と同じ電圧である、請求項２記載の半導体記憶装置。
  9. 行列状に配列され、各々が第１極性のバックバイアス電圧を受けるバックゲートを有する電界効果トランジスタを含む複数のメモリセル、
    各前記行に対応して配列され各々が対応の行のメモリセルの電界効果トランジスタに接続される複数のワード線、
    第１のアドレス信号をデコードして前記複数のワード線から所定数のワード線を含むワード線群を指定するワード線群指定信号を発生する第１のデコード手段、
    第２のアドレス信号をデコードして、前記ワード線群のうちのワード線を指定するワード線指定信号を発生する第２のデコード手段、
    各前記ワード線に対応して設けられ、各々が、前記ワード線群指定信号と前記ワード線指定信号とが対応のワード線を指定するとき、前記第１極性と極性の異なる第２の極性の電圧を該対応のワード線に伝達する第１のドライブトランジスタと、前記ワード線群指定信号が対応のワード線を含むワード線群とは別のワード線群を指定するとき該対応のワード線に第１極性の電圧を伝達する第２のドライブトランジスタとを含む複数のワードドライバ、および
    前記第１のデコード手段の出力信号の信号振幅を拡張して各ワードドライバに伝達する信号振幅変換回路を備え、
    前記信号振幅変換回路は、各前記ワードドライバの第１のドライブトランジスタに対して設けられ、前記第１のデコード手段の出力信号に対応する第１の振幅拡張された信号を第１のドライブトランジスタに与える第１の変換回路と、各ワードドライバの第３のトランジスタに対して設けられ、前記第１の振幅拡張された信号と相補な第２の振幅拡張された信号を第３のトランジスタに与える第２の変換回路とを含み、前記第３のトランジスタは、対応のワード線が非選択状態のとき、該対応のワード線に前記第１極性の電圧を伝達する、半導体記憶装置。
  10. 行列状に配列され、各々が電界効果トランジスタを含む複数のメモリセル、
    各前記行に対応して配列され、各々が対応の行のメモリセルの電界効果トランジスタのゲートに接続される複数のワード線、
    第 1 のアドレス信号をデコードして前記複数のワード線から所定数のワード線を含むワード線群を指定し、第 1 の論理レベルの第 1 の電位と第２の論理レベルの第２の電位の間で変化するワード線群指定信号を発生する第 1 のデコード手段、および
    第 2 のアドレス信号をデコードして前記ワード線群のうちのワード線を指定するワード線指定信号を発生する第２のデコード手段を備え、前記第 2 のデコード手段は、前記第 2 のアドレス信号をデコードして前記第 1 の電位と前記第 2 の電位との間で変化するデコード信号を出力するデコード部と、前記デコード信号の前記第 1 の論理レベルを前記第 1 の電位から前記第 2 の電位と相対する方向にある第 3 の電位へレベル変換しかつ前記デコード信号の前記第 2 の論理レベルを前記第 2 の電位から前記第 1 の電位と相対する方向にある第 4 の電位にレベル変換して前記デコード信号の振幅を前記第 3 の電位と前記第 4 の電位との間の振幅に拡張して前記ワード線指定信号を発生する第 1 の信号振幅変換回路を含み、さらに
    各前記ワード線に対応して設けられ、各々が、前記ワード線指定信号の出力ノードと対応のワード線との間に接続され、前記ワード線群指定信号と前記ワード線指定信号とが対応のワード線を指定するとき前記ワード線指定信号の電圧を該対応のワード線へ伝達する第 1 のドライブトランジスタと、前記第 3 の電位の所定ノードと対応のワード線との間に接続され前記ワード線群指定信号が対応のワード線を含むワード線群とは別のワード線群を指定するとき、該対応のワード線に前記第 3 の電位を伝達する第 2 のドライブトランジスタとを含む複数のワードドライバ、および
    前記第 1 のデコード手段からの前記ワード線群指定信号の前記第 1 の論理レベルの第 1 の電位を前記第 3 の電位レベルに変換して前記複数のワードドライバに伝達する第 2 の信号振幅変換回路を備える、半導体記憶装置。
  11. 各前記メモリセル列に対応して配置され、各々に対応の列のメモリ セルが接続する複数のビット線をさらに備え、各前記ビット線の電位は、前記ワード線指定信号の振幅内で変化する、請求項１０記載の半導体記憶装置。
  12. 各前記ワードドライバは、さらに、前記ワード線指定信号が該対応のワード線群の対応のワード線とは別のワード線を指定するとき、該対応のワード線に前記第３の電位を伝達する第３のドライブトランジスタを備える、請求項１１記載の半導体記憶装置。
  13. 前記第１のドライブトランジスタは、前記ワード線指定信号が対応のワード線群の該対応のワード線とは別のワード線を指定するとき前記第３の電位を該対応のワード線へ伝達する、請求項１１記載の半導体記憶装置。
  14. 行列状に配列され、各々が第１導電型のトランジスタを含む複数のメモリセル、
    前記複数のメモリセルの行に対応して配置され、各々に対応の行のメモリセルのトランジスタが接続される複数のワード線、および
    各前記ワード線に対応して配置され、各々が、対応のワード線がアドレス指定されたとき第１極性の電圧信号を該対応のワード線に伝達する第１のドライブ素子と、前記対応のワード線と異なるワード線がアドレス指定されたとき前記対応のワード線に前記第１の極性と異なる第２の極性の電圧信号を伝達する第２のドライブ素子とを含む複数のワードドライバを備え、
    前記複数のメモリセルは、第２極性の第１の電位が供給される第２導電型の半導体基板表面に形成された第２導電型の第１のウェル領域内に形成され、前記第２の導電型の第１のウェル領域は、前記第２極性の第１の電位にバイアスされ、
    前記第２のドライブ素子は、前記対応のワード線と第２の極性の第２の電位ノードの間に接続される第１導電型のトランジスタを備え、前記ドライブ素子トランジスタは、前記第２導電型の半導体基板表面に三重拡散構造により前記第２導電型の半導体基板から分離された第２導電型の第２のウェル領域内に形成され、前記第２の導電型の第２のウェル領域には前記第２極性の第２の電位が供給される、半導体記憶装置。
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Families Citing this family (96)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07254275A (ja) * 1994-01-31 1995-10-03 Toshiba Corp 半導体記憶装置
US5696721A (en) * 1995-05-05 1997-12-09 Texas Instruments Incorporated Dynamic random access memory having row decoder with level translator for driving a word line voltage above and below an operating supply voltage range
KR0164358B1 (ko) * 1995-08-31 1999-02-18 김광호 반도체 메모리 장치의 서브워드라인 디코더
JPH09134591A (ja) * 1995-11-07 1997-05-20 Oki Micro Design Miyazaki:Kk 半導体メモリ装置
KR0170903B1 (ko) * 1995-12-08 1999-03-30 김주용 하위 워드 라인 구동 회로 및 이를 이용한 반도체 메모리 장치
JPH1050056A (ja) * 1996-07-31 1998-02-20 Sharp Corp 半導体記憶装置
JP3712150B2 (ja) * 1996-10-25 2005-11-02 株式会社日立製作所 半導体集積回路装置
JPH10144879A (ja) * 1996-11-06 1998-05-29 Toshiba Corp ワード線ドライバ回路及び半導体記憶装置
US5835438A (en) * 1996-12-24 1998-11-10 Mosaid Technologies Incorporated Precharge-enable self boosting word line driver for an embedded DRAM
JPH10241361A (ja) * 1997-02-25 1998-09-11 Toshiba Corp 半導体記憶装置
JP4534163B2 (ja) * 1997-06-16 2010-09-01 エルピーダメモリ株式会社 半導体集積回路装置
WO1998058382A1 (fr) * 1997-06-16 1998-12-23 Hitachi, Ltd. Dispositif a circuit integre transistorise
US6674112B1 (en) * 1997-06-27 2004-01-06 Hitachi, Ltd. Semiconductor integrated circuit device
KR100271840B1 (ko) * 1997-08-27 2000-11-15 다니구찌 이찌로오 회로 면적의 증대를 억제하면서 복수의 전위를 출력할 수 있는내부 전위 발생 회로
JP3123968B2 (ja) 1998-02-04 2001-01-15 九州日本電気株式会社 半導体記憶装置
IT1298819B1 (it) * 1998-03-27 2000-02-02 Sgs Thomson Microelectronics Circuito di commutazione
JP4339938B2 (ja) * 1998-06-10 2009-10-07 株式会社ルネサステクノロジ 半導体記憶装置
US6628564B1 (en) 1998-06-29 2003-09-30 Fujitsu Limited Semiconductor memory device capable of driving non-selected word lines to first and second potentials
JP2000138292A (ja) * 1998-10-30 2000-05-16 Fujitsu Ltd エンベディッドアレイを備えた半導体装置及びその製造方法並びに記録媒体
EP1039470A3 (en) 1999-03-25 2000-11-29 SANYO ELECTRIC Co., Ltd. Semiconductor memory device
JP2001126473A (ja) 1999-10-29 2001-05-11 Oki Electric Ind Co Ltd ワード線リセット回路を含むメモリ回路及びワード線のリセット方法
US6236617B1 (en) * 1999-12-10 2001-05-22 International Business Machines Corporation High performance CMOS word-line driver
US6535430B2 (en) * 2000-02-16 2003-03-18 Halo, Inc. Wordline decoder for flash memory
JP4057756B2 (ja) * 2000-03-01 2008-03-05 松下電器産業株式会社 半導体集積回路
JP3987262B2 (ja) * 2000-03-01 2007-10-03 富士通株式会社 レベルコンバータ回路
US6646949B1 (en) * 2000-03-29 2003-11-11 International Business Machines Corporation Word line driver for dynamic random access memories
DE10026275A1 (de) * 2000-05-26 2001-12-13 Infineon Technologies Ag Verfahren zum Testen einer Vielzahl von Wortleitungen einer Halbleiterspeicheranordnung
JP2002074950A (ja) * 2000-08-29 2002-03-15 Toshiba Corp 半導体集積回路
JP4796238B2 (ja) * 2001-04-27 2011-10-19 Ｏｋｉセミコンダクタ株式会社 ワード線駆動回路
US7336121B2 (en) 2001-05-04 2008-02-26 Samsung Electronics Co., Ltd. Negative voltage generator for a semiconductor memory device
US20030197546A1 (en) * 2001-07-09 2003-10-23 Samsung Electronics Co., Ltd. Negative voltage generator for a semiconductor memory device
KR100412131B1 (ko) 2001-05-25 2003-12-31 주식회사 하이닉스반도체 반도체 메모리 장치의 셀 데이타 보호회로
JP3744867B2 (ja) * 2002-03-19 2006-02-15 株式会社半導体理工学研究センター データ保持回路
JP2003282823A (ja) * 2002-03-26 2003-10-03 Toshiba Corp 半導体集積回路
DE10216909C1 (de) * 2002-04-17 2003-10-09 Infineon Technologies Ag Spannungspegel-Wandlerschaltung für Speicherdecodierschaltungen
GB2417111B (en) * 2002-04-22 2006-08-16 Micron Technology Inc Providing a register file memory with local addressing in a SIMD parallel processor
JP3904970B2 (ja) 2002-04-26 2007-04-11 松下電器産業株式会社 半導体記憶装置
US6785186B2 (en) * 2002-08-21 2004-08-31 Micron Technology, Inc. Design of an high speed xdecoder driving a large wordline load consuming less switching current for use in high speed syncflash memory
AU2003250431A1 (en) * 2002-08-28 2004-03-19 Koninklijke Philips Electronics N.V. Method for reducing power consumption in a state retaining circuit, state retaining circuit and electronic device
US6693843B1 (en) * 2002-12-13 2004-02-17 Infineon Technologies Ag Wordline on and off voltage compensation circuit based on the array device threshold voltage
US6865119B2 (en) * 2003-02-10 2005-03-08 Artisan Components, Inc. Negatively charged wordline for reduced subthreshold current
US6853591B2 (en) 2003-03-31 2005-02-08 Micron Technology, Inc. Circuit and method for decreasing the required refresh rate of DRAM devices
CN1898744A (zh) * 2003-09-05 2007-01-17 兹摩斯科技股份有限公司 低电压工作动态随机访问存储器电路
US20050105372A1 (en) * 2003-10-30 2005-05-19 Fujitsu Limited Semiconductor memory
JP4437710B2 (ja) * 2003-10-30 2010-03-24 富士通マイクロエレクトロニクス株式会社 半導体メモリ
US7319616B2 (en) * 2003-11-13 2008-01-15 Intel Corporation Negatively biasing deselected memory cells
KR100529386B1 (ko) * 2004-04-27 2005-11-17 주식회사 하이닉스반도체 래치-업 방지용 클램프를 구비한 반도체 메모리 소자
US7326972B2 (en) * 2004-06-30 2008-02-05 Intel Corporation Interconnect structure in integrated circuits
US7245548B2 (en) * 2004-07-27 2007-07-17 Micron Technology, Inc. Techniques for reducing leakage current in memory devices
JP2006059910A (ja) * 2004-08-18 2006-03-02 Fujitsu Ltd 半導体装置
TWI285465B (en) * 2004-11-29 2007-08-11 Au Optronics Corp DC-DC converter formed on a glass substrate
KR100648280B1 (ko) * 2005-01-04 2006-11-23 삼성전자주식회사 반도체 메모리 장치 및 그것의 워드라인 전압 공급 방법
JP4824936B2 (ja) * 2005-03-10 2011-11-30 株式会社日立製作所 ダイナミック・ランダム・アクセス・メモリ装置の検査方法
KR100612944B1 (ko) * 2005-04-29 2006-08-14 주식회사 하이닉스반도체 반도체 소자
US7274618B2 (en) * 2005-06-24 2007-09-25 Monolithic System Technology, Inc. Word line driver for DRAM embedded in a logic process
US7382168B2 (en) * 2005-08-30 2008-06-03 Agere Systems Inc. Buffer circuit with multiple voltage range
US20070052468A1 (en) * 2005-09-02 2007-03-08 Etron Technology, Inc. Shift down level shifter
US7151712B1 (en) * 2005-10-19 2006-12-19 Winbond Electronics Corp. Row decoder with low gate induce drain leakage current
JP2007293933A (ja) * 2006-04-21 2007-11-08 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP5426069B2 (ja) * 2006-08-31 2014-02-26 富士通セミコンダクター株式会社 半導体装置およびその製造方法
JP4984759B2 (ja) * 2006-09-05 2012-07-25 富士通セミコンダクター株式会社 半導体記憶装置
JP5151106B2 (ja) * 2006-09-27 2013-02-27 富士通セミコンダクター株式会社 半導体メモリおよびシステム
JP2008146784A (ja) 2006-12-13 2008-06-26 Elpida Memory Inc 半導体記憶装置
KR100815180B1 (ko) * 2006-12-27 2008-03-19 주식회사 하이닉스반도체 선택적으로 네가티브 워드라인 구동을 하는 반도체메모리장치.
US7701755B2 (en) * 2007-01-02 2010-04-20 Taiwan Semiconductor Manufacturing Co., Ltd. Memory having improved power design
JP2008287826A (ja) * 2007-05-21 2008-11-27 Panasonic Corp 半導体記憶装置
JP2009070480A (ja) * 2007-09-13 2009-04-02 Nec Electronics Corp 半導体記憶装置
US7902611B1 (en) * 2007-11-27 2011-03-08 Altera Corporation Integrated circuit well isolation structures
US9246390B2 (en) 2008-04-16 2016-01-26 Enpirion, Inc. Power converter with controller operable in selected modes of operation
US8686698B2 (en) 2008-04-16 2014-04-01 Enpirion, Inc. Power converter with controller operable in selected modes of operation
US8692532B2 (en) 2008-04-16 2014-04-08 Enpirion, Inc. Power converter with controller operable in selected modes of operation
US8541991B2 (en) 2008-04-16 2013-09-24 Enpirion, Inc. Power converter with controller operable in selected modes of operation
KR101096225B1 (ko) * 2008-08-21 2011-12-22 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
US7876612B2 (en) * 2008-10-08 2011-01-25 Nanya Technology Corp. Method for reducing leakage current of a memory and related device
US8067803B2 (en) * 2008-10-16 2011-11-29 Micron Technology, Inc. Memory devices, transistor devices and related methods
JP5202248B2 (ja) 2008-11-26 2013-06-05 パナソニック株式会社 半導体記憶装置
US8698463B2 (en) 2008-12-29 2014-04-15 Enpirion, Inc. Power converter with a dynamically configurable controller based on a power conversion mode
US9548714B2 (en) 2008-12-29 2017-01-17 Altera Corporation Power converter with a dynamically configurable controller and output filter
JP2011009496A (ja) * 2009-06-26 2011-01-13 Elpida Memory Inc 半導体装置
JP2011044220A (ja) * 2009-08-20 2011-03-03 Hynix Semiconductor Inc 半導体メモリ装置及びその駆動方法
JP2011060394A (ja) * 2009-09-11 2011-03-24 Elpida Memory Inc 半導体装置及びデータ処理システム
TWI407694B (zh) * 2010-01-27 2013-09-01 Novatek Microelectronics Corp 可抑制電壓過衝之輸出緩衝電路及方法
JP5533264B2 (ja) * 2010-05-26 2014-06-25 凸版印刷株式会社 半導体メモリ
CN101894583B (zh) * 2010-07-08 2016-03-02 矽创电子股份有限公司 节省电路面积的记忆单元
KR101132018B1 (ko) * 2010-07-09 2012-04-02 주식회사 하이닉스반도체 전압 스위치 회로 및 이를 이용한 불휘발성 메모리 장치
KR20120049509A (ko) * 2010-11-09 2012-05-17 삼성전자주식회사 로우 디코더 회로 및 이를 포함하는 비휘발성 메모리 장치
US8867295B2 (en) 2010-12-17 2014-10-21 Enpirion, Inc. Power converter for a memory module
US8611169B2 (en) 2011-12-09 2013-12-17 International Business Machines Corporation Fine granularity power gating
US9183906B2 (en) 2012-10-02 2015-11-10 International Business Machines Corporation Fine granularity power gating
JP6003759B2 (ja) * 2013-03-26 2016-10-05 株式会社ソシオネクスト スイッチ回路、及び、半導体記憶装置
US9509217B2 (en) 2015-04-20 2016-11-29 Altera Corporation Asymmetric power flow controller for a power converter and method of operating the same
US9558807B2 (en) 2015-06-23 2017-01-31 Intel Corporation Apparatuses and systems for increasing a speed of removal of data stored in a memory cell
US9953695B2 (en) * 2015-12-29 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and semiconductor wafer
US11056174B2 (en) * 2018-12-06 2021-07-06 Etron Technology, Inc. Dynamic random access memory with shaped word-line waveform
CN111273319B (zh) * 2020-02-25 2021-11-26 东南大学 一种基于余弦函数的区域对流层湿延迟计算方法
CN113470710B (zh) * 2020-03-31 2024-03-26 长鑫存储技术有限公司 半导体存储器

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3824564A (en) * 1973-07-19 1974-07-16 Sperry Rand Corp Integrated threshold mnos memory with decoder and operating sequence
JPS58153294A (ja) * 1982-03-04 1983-09-12 Mitsubishi Electric Corp 半導体記憶装置
JPS60209996A (ja) * 1984-03-31 1985-10-22 Toshiba Corp 半導体記憶装置
US5253202A (en) * 1991-02-05 1993-10-12 International Business Machines Corporation Word line driver circuit for dynamic random access memories
KR940002859B1 (ko) * 1991-03-14 1994-04-04 삼성전자 주식회사 반도체 메모리장치에서의 워드라인 구동회로
JPH04302896A (ja) * 1991-03-29 1992-10-26 Toshiba Corp ダイナミック型半導体記憶装置
JP2835215B2 (ja) * 1991-07-25 1998-12-14 株式会社東芝 不揮発性半導体記憶装置
JP3376594B2 (ja) * 1991-11-20 2003-02-10 日本電気株式会社 行デコーダ
US5537362A (en) * 1994-12-06 1996-07-16 National Semiconductor Corporation Low-voltage EEPROM using charge-pumped word lines

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Publication number Publication date
US6377508B1 (en) 2002-04-23
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