JP3667787B2 - 半導体記憶装置 - Google Patents

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Description

【0001】
【産業上の利用分野】
この発明は半導体記憶装置に関し、特に、情報を電荷の形態で記憶するダイナミック型半導体記憶装置に関する。より特定的には、この発明はダイナミック型半導体記憶装置におけるメモリセルの電荷保持特性を改善するための構成に関する。具体的には、この発明は、ワード線を選択するための回路の構成に関する。
【0002】
【従来の技術】
図63は、従来のダイナミック型半導体記憶装置(DRAMと以下称す)の全体の構成を概略的に示す図である。図63において、DRAMは、行および列のマトリクス状に配列されるメモリセルMCを有するメモリセルアレイ900を含む。メモリセルアレイ900においては、メモリセルMCの各行に対応してワード線WLが配設され、またメモリセルMCの各列に対応して列線(ビット線対)BL,/BLが配設される。図63においては、1本のワード線WLと1つのビット線対BL,/BLを代表的に示す。メモリセルMCは、ワード線WLとビット線対BL,/BLの交差部に対応して配置される。図63においては、ビット線BLとワード線WLの交差部に対応して配置されるメモリセルMCが一例として示される。メモリセルMCは、情報を電荷の形態で格納するためのメモリキャパシタMQと、ワード線WL上の信号電位に応答して導通し、メモリキャパシタMQをビット線BL(または/BL)に接続するメモリトランジスタMTを含む。
【0003】
DRAMは、さらに、外部から与えられるアドレス信号から内部アドレス信号を生成するアドレスバッファ902と、アドレスバッファ902からの内部ロウアドレス信号をデコードし、メモリセルアレイ900内の対応のワード線を指定するデコード信号を生成するロウデコード回路904と、ロウデコード回路904からのロウデコード信号に従って対応のワード線上へ選択状態を示す信号電圧を伝達するワード線ドライブ回路906を含む。ワード線ドライブ回路906は、その構成については後に詳細に説明するが、選択されたワード線(アドレス信号が指定する行に対応するワード線)上に動作電源電位Vccよりも高い高電圧Vppを伝達する。
【0004】
DRAMは、さらに、ビット線対BL,/BLそれぞれに対応して設けられ、対応のビット線対上の信号電位を差動的に増幅する複数のセンスアンプを含むセンスアンプ帯908と、アドレスバッファ902からの内部コラムアドレス信号をデコードし、メモリセルアレイ900内の対応の列(ビット線対)を指定する列選択信号を生成するコラムデコーダ910と、コラムデコーダ910からの列選択信号に従ってメモリセルアレイ内の対応の列(ビット線対)を内部データ線(内部I/O線)913へ接続するI/Oゲート回路912と、外部データDQの入出力を行なうための入出力回路914を含む。I/Oゲート回路912は、ビット線対それぞれに対応して設けられる列選択ゲートを含む。入出力回路914は、データ書込時には外部からのデータDQから内部書込データを生成し、内部データ線913へ伝達する。データ読出時には入出力回路914は内部データ線913上の内部読出データから外部読出データDQを生成する。入出力回路914は、同じピン端子を介してデータの入出力を行なうように示されるが、これは別々のピン端子を介してデータの入出力を行なってもよい。
【0005】
DRAMの内部動作のタイミングを決定するために、制御信号発生回路916が設けられる。制御信号発生回路916は、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS、ライトイネーブル信号/WEおよびアウトプットイネーブル信号/OEを受け、様々な内部制御信号を発生する。図63においては、制御信号発生回路916は、アドレスバッファ902およびロウデコード回路904へ内部制御信号を与える様に示される。
ロウアドレスストローブ信号/RASは、活性時にLレベルとなり、メモリセルサイクルの開始(DRAMへのアクセス開始)を指定するとともに、アドレスバッファ902およびロウデコード回路904におけるアドレス信号のラッチおよびデコード動作を指定する。すなわち、アドレスバッファ902は、ロウアドレスストローブ信号/RASがLレベルとなると、アドレス信号をラッチして内部ロウアドレス信号を生成してロウデコード回路904へ与える。このロウアドレスストローブ信号/RASは、メモリセルアレイ900における行を選択するための回路の動作を制御する。
【0006】
コラムアドレスストローブ信号/CASは、列選択に関連する動作のタイミングを決定する。信号/CASがLレベルとなると、アドレスバッファ902は、外部からのアドレス信号をラッチして内部列アドレス信号を生成してコラムデコーダ910へ与える。コラムデコーダ910は、この信号/CASのLレベルに従って与えられたアドレス信号をデコードする。
ライトイネーブル信号/WEは、活性時にLレベルとなり、データ書込動作が指定されたことを示す。アウトプットイネーブル信号/OEは、活性時にLレベルとなり、選択されたメモリセルのデータを読出すべきことを指定する。次に、1ビットのメモリセルの選択動作について簡単に説明する。
【0007】
信号/RASの立下がりに応答して、制御信号発生回路916の制御の下に、アドレスバッファ902が外部から与えられたアドレス信号を取込んで内部行アドレス信号を生成する。ロウデコード回路904が、また制御信号発生回路916の制御の下にこの与えられた内部行アドレス信号をデコードし、1本のワード線WLを指定するワード線指定信号を生成する。ワード線ドライブ回路906は、ロウデコード回路904からのワード線指定信号に従って、アドレス指定されたワード線WLの電位を立上げる。後に詳細に説明するが、ワード線ドライブ回路906は、選択ワード線の電位を動作電源電圧Vccよりも高い高電圧Vppにまで昇圧する。この選択ワード線の電位を昇圧する理由についても後に詳細に説明する。
【0008】
選択ワード線に接続されるメモリセルMCに含まれるメモリトランジスタMTが導通し、メモリキャパシタMQがビット線BL(または/BL)に接続される。それまで、中間電位Vcc/2の電位でフローティング状態にあったビット線BL(または/BL)の電位がメモリキャパシタMQの記憶する情報(蓄積電荷)に従って変化する。
センスアンプ帯908に含まれるセンスアンプが制御信号発生回路916の制御の下に活性化され、各ビット線対BL,/BLの電位差を増幅しラッチする。
【0009】
一方、信号/CASがLレベルとなると、アドレスバッファ902が外部からのアドレス信号をラッチし、内部コラムアドレス信号を生成してコラムデコーダ910へ与える。コラムデコーダ910は、また制御信号発生回路916の制御の下に活性化され、このアドレスバッファ902からの内部コラムアドレス信号をデコードし、メモリセルアレイ900における対応の列(ビット線対)を指定する列選択信号を発生する。
I/Oゲート回路912がこのコラムデコーダ910からの列選択信号に従って対応の列(ビット線対)を選択して内部データ線913にこの選択された列(ビット線対)を接続する。
【0010】
データの書込および読出は、信号/WEおよび/OEにより決定される。データ書込時には、信号/WEがLレベルとなり、入出力回路914が外部からの書込データDから内部書込データを生成し、内部データ線913およびI/Oゲート回路912を介して選択列上に内部書込データを伝達する。データ読出時においては信号/OEがLレベルとなり、入出力回路914は、内部データ線913上の内部読出データから外部読出データQを生成して出力する。
図64は、ロウデコード回路およびワード線ドライブ回路の構成の一例を示す図である。図64においては、1本のワード線WLに関連する部分の構成のみを示す。
【0011】
図64において、ロウデコード回路904は、ワード線WLに対応して設けられるロウデコーダ924を含む。ロウデコーダ924は、アドレスバッファからの所定の組合わせの内部ロウアドレス信号を受けるAND型デコーダ924aと、AND型デコーダ924aの出力WDを反転するインバータ924bを含む。AND型デコーダ924aおよびインバータ924bの出力はともにVccの振幅(Hレベルが電源電圧Vccレベル、Lレベルが接地電位レベル)を有する。AND型デコーダ924aは、与えられたアドレス信号がすべてHレベルのときに選択状態となり、Hレベルの信号を出力する。
【0012】
ワード線ドライブ回路906は、ワード線WL各々に対して設けられるワードドライバ926を含む。ワードドライバ926は、対応のロウデコーダ924からのデコード信号WDをノードAへ伝達するnチャネルMOSトランジスタN1と、ノードA上の信号電位に応答して導通し、導通時に昇圧されたワード線駆動信号RXをワード線WLへ伝達するnチャネルMOSトランジスタN2と、対応のロウデコーダ924からの反転デコード信号ZWDに応答して導通して、ワード線WLを接地電位レベルに放電するnチャネルMOSトランジスタN3を含む。
【0013】
RX発生回路930は、信号/RASの立下がりに応答して活性化され、高圧発生回路932が発生する高電圧Vppを所定のタイミングでワード線駆動信号RXとして出力する。次に動作について説明する。
スタンバイ時、ロウデコーダ924は、図1に示す制御信号発生回路916の下にプリチャージ状態にあり、AND型デコーダ924aの出力WDはLレベル、インバータ924bから出力される信号ZWDはHレベルである。この状態においては、MOSトランジスタN2がオフ状態、MOSトランジスタN3がオン状態である。ワード線WLはMOSトランジスタN3を介して接地電位レベルに放電されている。
【0014】
信号/RASがLレベルとなると、メモリサイクルが始まる。ロウデコーダ924が図1に示す制御信号発生回路916からの外部制御信号に従って活性化され、アドレスバッファから与えられたアドレス信号をデコードする。ロウデコーダ924からの信号WDがHレベルのとき、ノードAは電源電位VccからMOSトランジスタN1のしきい値電圧Vth低い電位Vcc−Vthの電位レベルに充電される。信号ZWDはLレベルであり、MOSトランジスタN3はオフ状態にある。
【0015】
ノードAが充電された後、RX発生回路930からの昇圧信号RXの電位が立上がりMOSトランジスタN2の一方導通端子(ドレイン)に与えられる。MOSトランジスタN2においては、そのゲートとドレインとの容量結合により、ノードAの電位が上昇し(セルフブースト動作)、MOSトランジスタN2のゲート電位が上昇する。これにより、ワード線WLへは、MOSトランジスタを介して昇圧信号RXが伝達され、ワード線WLの電位が電源電位Vccよりも高い高電圧Vppレベルにまで昇圧される。ロウデコーダ924からの信号WDがLレベルの場合には、RX発生回路930からのワード線駆動信号RXが立上がっても、ノードAの電位は立上がらず、MOSトランジスタN2はオフ状態を維持する。このときには、信号ZWDがHレベルであり、MOSトランジスタN3がオン状態となり、ワード線WLの電位が接地電位レベルとなる。
【0016】
ノードAの電位がLレベルのとき、信号RXが立上がってもノードAの電位がLレベルを維持するのは以下の理由による。ノードAがVcc−Vthの電位レベルに充電されたとき(信号WDがVccレベルのHレベルのとき)、MOSトランジスタN1はほぼオフ状態となり(そのゲート−ソース間電位差はしきい値電圧Vth)、信号RXが立上がり、容量結合によりノードAの電位が上昇するとMOSトランジスタN1は完全にオフ状態となり、ノードAの電荷が閉込められる。すなわちノードAはフローティング状態とされるため、その電位はVcc+Vth以上に昇圧される。一方、信号WDがLレベルのとき、ノードAもLレベルであり、MOSトランジスタN1はオン状態である。したがって、信号RXが立上がってもノードAはフローティング状態とはならず、ノードAの電位は上昇せずにLレベルを維持する。すなわちMOSトランジスタN1は、ノードAの電位が上昇したときにノードAとロウデコーダ924の出力部(AND型デコーダ924aの出力部)を切離すデカップリングトランジスタの機能を備える。
【0017】
ワード線駆動信号RXを動作電源電位Vcc以上に昇圧するのは以下の理由による。選択ワード線の電位を高電圧Vppにまで上昇させる方が電源電位Vccにまで上昇させる場合に比べてその電位上昇速度が速くなる。したがって、メモリセルの記憶情報(メモリキャパシタの蓄積電荷)のビット線(BLまたは/BL)への読出タイミングを速くすることができる。また、メモリキャパシタの蓄積電荷量Qは、Q=C・(V−Vcp)で表わされる。ここで、Vはメモリキャパシタの一方電極(メモリトランジスタに接続されるストレージノード)の電位を示し、Vcpはメモリキャパシタの他方電極(セルプレート)の電位を示し、Cはメモリキャパシタの静電容量を示す。パラメータCおよびVcpは、一定である。したがって、メモリキャパシタの蓄積電荷量Qを多くするためには、メモリキャパシタの一方電極の電位Vをできるだけ高くするのが好ましい。メモリキャパシタの一方電極は図63に示すように、メモリトランジスタMTを介してビット線(BLまたは/BL)に接続される。ワード線WLの電位を高電圧Vppとすることにより、メモリトランジスタMTのしきい値電圧の損失を伴うことなくビット線(BLまたは/BL)の電源電位Vccレベルの電圧をメモリキャパシタMQの一方電極へ伝達することができる。これにより、メモリキャパシタMQにおける蓄積電荷量を確保する。
【0018】
また、通常、セルプレートの電位Vcpは中間電位Vcc/2に設定される。メモリキャパシタの一方電極に伝達されるHレベルの電位が電源電位Vccレベル、Lレベルが接地電位レベルである。ビット線BLおよび/BLの基準電位(プリチャージ電位)は中間電位Vcc/2である。メモリキャパシタのハイレベルとして電源電位Vccレベルの電位を伝達することにより、メモリキャパシタからのHレベルおよびLレベルのデータ読出時におけるビット線(BLまたは/BL)の電位変化量を等しくし、センス動作の安定化(センスマージンの拡大等)を図る。
【0019】
図65は、従来のワード線選択回路の他の構成を示す図である。図65に示す構成においては、ワードドライバ自身がデコード機能を有する。
図65において、ロウデコード回路904は、アドレスバッファからの内部アドレス信号をプリデコードしてロウプリデコード信号AXを発生するロウプリデコーダ940と、アドレスバッファからの独自の内部アドレス信号をプリデコードし、ワード線駆動信号RXa(図65においてはRX0〜RX3)を発生するRXデコーダ946と、ロウプリデコーダ940からのプリデコード信号をデコードし、複数のワード線を含むワード線グループを指定する信号WDおよびZWDを発生するロウデコーダ942を含む。
【0020】
ロウプリデコーダ940は、所定数(図65においては4本)のワード線を含むワード線グループを指定するためのプリデコード信号を発生する(図65においては代表的にプリデコード信号AX0、AX1およびAX2を示す)。ロウデコーダ942は、ワード線グループに対応して設けられ、対応のワード線グループに含まれるワード線を同時に指定するデコード信号を発生する。ロウデコーダ942は、ロウプリデコーダ940の出力するプリデコード信号を受けるAND型デコーダ943と、AND型デコーダ943の出力を反転するインバータ945を含む。AND型デコーダ943およびインバータ945は高電圧Vppを動作電源電圧として動作し、ロウプリデコーダ940から与えられる電源電圧Vccレベルの振幅を有するプリデコード信号をデコードして、そのハイレベルの信号電位を高電圧Vppレベルに変換する。接地電位レベルの信号はレベル変換されず、接地電位レベルの信号として出力される。
【0021】
RXデコーダ946は、アドレスバッファからの内部アドレス信号をプリデコードするXプリデコーダ947と、Xプリデコーダ947の出力のHレベルを高電圧Vppレベルに変換してワード線駆動信号RX0〜RX3を発生するレベル変換回路949を含む。レベル変換回路949からのワード線駆動信号RX0〜RX3のうちの1つがHレベルとされ、残りの3つのワード線駆動信号はLレベル(接地電位レベル)とされる。
ワード線ドライブ回路906においては、1つのロウデコーダ942に対し複数(図65においては4つ)のワードドライバ950a〜950dが設けられる。ワードドライバ950a〜950dは、それぞれ、RXデコーダ946からのワード線駆動信号RX0〜RX3を受ける。ワードドライバ950a〜950dの各々は同じ構成を備え、ロウデコーダ942からのデコード信号WDを内部ノードBへ伝達するnチャネルMOSトランジスタN4と、ノードB上の信号電位に応答してワード線駆動信号RXi(i=0〜3)を対応のワード線WLi上へ伝達するnチャネルMOSトランジスタN5と、ロウデコーダ942からのデコード信号ZWDに応答してワード線WLiを接地電位に放電するnチャネルMOSトランジスタN6を含む。MOSトランジスタN4のゲートへは高電圧Vppが与えられる。次に動作について簡単に説明する。
【0022】
ロウデコーダ942の出力する信号WDおよびZWDは、スタンバイ時および非選択時(ロウプリデコーダ940の出力AX0、AX1およびAX2の少なくとも1つがLレベル)のとき、それぞれLレベルおよびHレベルとなる。この状態においては、ノードBの電位がLレベルであり、MOSトランジスタN5がオフ状態、MOSトランジスタN6がオン状態となり、ワード線WL0〜WL3はすべて接地電位レベルに保持される。
動作時、ロウプリデコーダ940の出力AX0、AX1およびAX2がすべてHレベルのとき、ロウデコーダ942の出力WDおよびZWDが、それぞれ、HレベルおよびLレベルとなる。MOSトランジスタN6がオフ状態となり、MOSトランジスタN5がオン状態となる。ノードBの電位はVpp−Vthレベルとなる。VthはMOSトランジスタN4のしきい値電圧である。信号WDは高電圧Vppレベルであり、MOSトランジスタN4はほぼオフ状態になる。この状態であ、RXデコーダ946からのワード線駆動信号RX0〜RX3の1つが高電圧VppレベルのHレベルに立上がる。
【0023】
今、ワード線駆動信号RX0が高電圧Vppレベル、残りのワード線駆動信号RX1〜RX3が接地電位レベルのLレベルとする。ワードドライバ950aにおいて、ノードBの電位がMOSトランジスタN5のセルフブースト効果により上昇し、Vpp+Vth以上の電位レベルに上昇する。ここでVthはMOSトランジスタN5のしきい値電圧である。これにより、MOSトランジスタN5は、高電圧Vppレベルのワード線駆動信号RX0をしきい値電圧の損失を伴うことなくワード線WL0上へ伝達する。ワードドライバ950b〜950dにおいては、ワード線駆動信号RX1〜RX3が接地電位レベルのLレベルであり、MOSトランジスタN5を介してワード線WL1〜WL3へ接地電位レベルのLレベルの信号が伝達される。
【0024】
図66は、従来のワード線ドライバ回路のさらに他の構成を示す図である。図66においては、1つのワード線に対して設けられるワードドライバの構成を示す。図66において、ワードドライバは、ワード線WLをデコード信号ZWDに応答して高電圧Vppレベルに昇圧するpチャネルMOSトランジスタP1と、デコード信号ZWDに応答してワード線WLを接地電位レベルに放電するnチャネルMOSトランジスタN1を含む。図示しないデコードステージから与えられるデコード信号ZWDはHレベルが高電圧Vppレベルであり、Lレベルが接地電位レベルである。このデコード信号ZWDは1つのワード線のみを指定する。pチャネルMOSトランジスタP1はその一方導通端子(ソース)に高電圧Vppを受け、そのゲートにデコード信号ZWDを受け、その他方導通端子(ドレイン)がワード線WLに接続される。nチャネルMOSトランジスタN1は、その一方導通端子(ソース)は接地電位を受けるように接続され、そのゲートにデコード信号ZWDを受け、その他方導通端子(ドレイン)がワード線WLに接続される。この図66に示すワードドライバは、高電圧Vppと接地電位の間で動作するCMOSインバータ回路の構成を備える。次に動作について簡単にする。スタンバイ時および非選択時においては、信号ZWDが高電圧Vppレベルである。MOSトランジスタP1がオフ状態、MOSトランジスタN1はオン状態となり、ワード線WLは接地電位レベルに放電されている。信号ZWDが接地電位レベルのLレベルとなると、MOSトランジスタN1がオフ状態となり、MOSトランジスタP1がオン状態となり、ワード線WLには高電圧Vppが伝達される。
【0025】
【発明が解決しようとする課題】
図67に、メモリセルアレイ部の詳細構成を示す。図67においては、2行2列に配列されたメモリセルMC00、MC01、MC10、およびMC11を示す。ワード線WL0にメモリセルMC00およびMC10が接続され、ワード線WL1にメモリセルMC01およびMC11が接続される。ビット線対BL0および/BL0にはメモリセルMC00およびMC01が接続され、ビット線対BL1および/BL1にメモリセルMC10およびMC11が接続される。
【0026】
ビット線対BL0、および/BL0にはプリチャージ/イコライズ回路PE0およびセンスアンプSA0が設けられ、ビット線対BL1および/BL1にはプリチャージ/イコライズ回路PE1およびセンスアンプSA1が設けられる。
プリチャージ/イコライズ回路PE0およびPE1の各々は、ビット線イコライズ信号BEQに応答して導通し、対応のビット線/BLおよびBLへ所定の中間電位VBLを伝達するnチャネルMOSトランジスタT2およびT3と、イコライズ信号BEQに応答して導通し、ビット線BL0(BL1)および/BL0(/BL1)を電気的に短絡するnチャネルMOSトランジスタT1を含む。通常、VBL=Vcp=Vcc/2である。
【0027】
ビット線イコライズ信号BEQは、信号/RASが非活性状態の“H”のときに活性状態となり、対応のビット線BL0(BL1)および/BL0(/BL1)を中間電位VBL(=Vcc/2)にプリチャージしかつイコライズする。信号/RASがLレベルの活性状態となるとビット線イコライズ信号BEQがLレベルの非活性状態となり、トランジスタT1、T2およびT3がオフ状態とされ、ビット線BL0(BL1)、および/BL0(/BL1)は中間電位のフローティング状態とされる。たとえばワード線WL0が選択され、その電位が上昇したとき、メモリセルMC00およびMC10においてメモリトランジスタMTがオン状態となり、ビット線BL0およびBL1の電位がプリチャージ電位VBLからメモリセルMC00およびMC10の記憶する情報に従って変化する。ビット線/BL0および/BL1はプリチャージ電位を保持する。センスアンプSA0およびSA1がこの後活性化され、ビット線BL0および/BL0ならびにBL1および/BL1の電位差をそれぞれ増幅する。
【0028】
DRAMにおいてはメモリキャパシタMQに電荷の形態で情報が格納される。キャパシタからの電荷のリークにより蓄積電荷が減少する。このメモリセルキャパシタの蓄積電荷のリークについて以下に考察する。
図68に示すようにメモリセルMCにHレベルのデータ(電位Vccレベルの信号)が書込まれた状態を考える。データ書込完了後、ワード線WLは非選択状態の接地電位レベル(0V)となる。スタンバイ時においては、図67に示すプリチャージ/イコライズ回路により、ビット線BLの電位は中間電位Vcc/2である。メモリキャパシタMQにおいてはストレージノードSNの電位がVcc、セルプレートSPの電位がVcpである。この状態においては、メモリトランジスタMTのゲートの電位はそのソース(ビット線BLに接続される導通端子)の電位よりも十分低い。したがってノイズなどの影響により、ワード線WLの電位が少し変動しても、メモリトランジスタMTは確実にオフ状態にあり、メモリキャパシタMQからビット線BLへ電荷が流出(ビット線BLからメモリキャパシタMQへの電子の流入)は生じない。
【0029】
今、図69に示すように、メモリセルMC1がHレベルのデータを記憶しており、ワード線WL0にメモリトランジスタMT1が接続されている状態を考える。ワード線WL1にはメモリセルMC2が接続されており、Lレベルのデータを記憶している。メモリトランジスタMT1およびMT2はビット線BLに接続される。ワード線WL1が選択され、その電位が上昇したときメモリセルMC2の保持データがビット線BLに伝達される。この後センスアンプが動作し、ビット線BLの電位は接地電位(0V)にまで放電される。この状態において、メモリセルMC1のゲートとソースは同電位となる。したがって、この状態においてはワード線WL0の電位がワード線WL1との容量結合により上昇するかまたはワード線WL1の電位の立下がり時にワード線WL1とビット線BLとの容量結合によりビット線BLの電位が負方向に少し低下した場合、メモリセルMC1においてはメモリキャパシタMQ1の保持電荷がビット線BLへ流出する。このようなワード線またはビット線の電位変化によるメモリトランジスタのチャネルを介してのメモリキャパシタの蓄積電荷のリークによる電荷保持特性の変化を「ディスターブリフレッシュ」と称す。
【0030】
今、図70に示すように、スタンバイ時においてメモリキャパシタMQにLレベルのデータが格納されている状態を考える。MOSトランジスタのソースは2つの導通端子のうち電位の低い導通端子である。したがって図70に示す場合、ソースはストレージノードSNに接続される導通端子となる。この場合においても、ワード線WLの電位がノイズの影響を受けて上昇した場合、メモリキャパシタMQに電荷が流入する。この場合には、メモリキャパシタにおける電子のリークによる記憶情報の破壊の問題が生じる。したがって図70に示すような場合においても「ディスターブリフレッシュ」に弱いという問題が生じる。
【0031】
図71に、MOSトランジスタのサブスレッショルド特性の一例を示す。図71においては、ドレイン−ソース間電圧VGSが0.1Vのときのゲート−ソース間電圧VGSとドレイン電流ID の関係が示される。しきい値電圧よりもゲート電圧VGSが小さくなるときには、ドレイン電流ID が指数関数的に減少する。しかしながら、ゲートとソースの電位が等しくなったときにおいても極めて微小な電流が流れる。メモリキャパシタMQの静電容量が比較的大きい場合には、リフレッシュ周期に対しこのようなリークはそれほど大きな影響を及ぼさない。しかしながら、近年のDRAMの高集積化に伴ってメモリキャパシタの容量が極めて小さくされると、蓄積電荷量が小さくなり、このようなリーク電流がそのリフレッシュ間隔に大きな影響を及ぼすようになる。
【0032】
このようなチャネルリークによる電荷の流出を防止する方策として、チャネル領域の不純物濃度を十分高くしてメモリトランジスタMTのしきい値電圧Vthを高くすることが考えられる。チャネルリークの原因となるサブスレッショルド電流は、チャネル領域における弱反転領域におけるドレイン電流であり、しきい値電圧を上げることにより、この弱反転領域の形成を抑制する。
しかしながら、このようにメモリトランジスタMTのしきい値電圧Vthを上昇させた場合、メモリキャパシタMQに電源電位Vccレベルの信号電位(Hレベルデータ)を書込むためには、ワード線WLへ与えられる高電圧Vppの電圧をさらに上昇させる必要がある。高電圧Vppを高くした場合、高電圧Vppを発生する回路の負荷が増加し、安定に高電圧Vppを供給することができなくなるかまたは回路規模を大きくする必要がある。また消費電流も増加する。なぜならば、高電圧発生回路は、通常、キャパシタのチャージポンプ動作を利用して電源電位Vccから高電圧Vppを生成している。電源電位Vccから高電圧Vppへの変換効率は50%以下である。高電圧Vppを利用する回路の消費電流がたとえば1mW増加し、変換効率が50%とすると、電源電位Vccの消費電力が2mW増加することになる。加えて、高電圧Vppを高くした場合、ワード線に高電圧が印加され、ワード線の耐圧特性上の信頼性の問題が生じるとともに、高電圧Vppが印加されるトランジスタ(ワードドライバにおけるMOSトランジスタおよびメモリトランジスタ)の信頼性の問題が発生する。特にワードドライバ部分においては、MOSトランジスタのドレイン−ソース間に高電圧Vppが印加されるため、素子の信頼性の問題が生じる。
【0033】
また、リフレッシュ特性(メモリセルの電荷保持特性)の劣化を補償するためにリフレッシュ周期を短くすると、リフレッシュ時においては、単にメモリセルのデータの読出および再書込が行なわれるだけであり、外部アクセスが禁止されるため、外部装置はDRAMへそのリフレッシュ期間中アクセスすることができず、DRAMの利用効率が低下し、このDRAMを用いる処理システムの性能が劣化する。
それゆえ、この発明の目的は、構成要素の信頼性を損うことなくリフレッシュ特性が改善された半導体記憶装置を提供することである。
【0034】
この発明の他の目的は、低消費電流かつリフレッシュ特性が改善された半導体記憶装置を提供することである。
この発明のさらに他の目的はリフレッシュ特性を改善することのできるワード線選択/駆動回路を有する半導体記憶装置を提供することである。
【0035】
【課題を解決するための手段】
この発明は要約すれば、非選択ワード線の電位をメモリセルの基板領域に印加されるバイアス電圧と同じ極性の電圧に保持するように構成したものである。非選択ワード線はスタンバイサイクル時およびアクティブサイクル時の両サイクルにおいて非選択状態とされるワード線を意味する。メモリトランジスタがnチャネルMOSトランジスタを含むとき、非選択ワード線には接地電位より低い負電位が印加される。
【0036】
この発明の第1の観点に係る半導体記憶装置は、各々が行列状に配列される複数のメモリセルを有する複数のメモリブロックと、各メモリブロックにおいて各メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続する複数のワード線と、アドレス信号に従って複数のワード線からワード線を指定するワード線指定信号を発生するワード線選択手段とを備える。このワード線選択手段は、アドレス信号に含まれるブロック指定信号に従って複数のメモリブロックからメモリブロックを選択するブロック選択信号を発生する手段を含む。
この発明の第1の観点に係る半導体記憶装置は、さらに、ワード線選択手段の出力に従ってワード線指定信号が指定するワード線に第1の電圧を伝達し、かつ残りのワード線に第1の電圧と符合の異なる第2の電圧を伝達するワード線ドライブ手段と、ブロック指定信号に応答して、メモリブロック指定信号が指定するワード線に伝達される第2の電圧の電圧レベルを変更するための電圧変更手段を備える。
【0037】
この発明の第2の観点に係る半導体記憶装置は、行および列のマトリクス上に配列される複数のメモリセルと、各メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続する複数のワード線と、アドレス信号に従って複数のワード線から特定のワード線を指定する行選択信号を発生する行選択信号発生回路と、行選択信号により指定されたワード線に第1の電圧を伝達しかつ残りのワード線に第1の電圧と政府を染めす符合の異なる第2の電圧を伝達するワード線ドライブ回路と、特定動作モード指示信号に応答して第2の電圧レベルを変更する電圧偏向回路を備える。
【0038】
この発明の第3の観点に係る半導体記憶装置は、行列状に配列され、各々が第1極性のバックバイアス電圧を受けるバックゲートを有する電界効果トランジスタを含む複数のメモリセルと、各メモリセル行に対応して配列され各々が対応の行のメモリセルの電界効果トランジスタに接続される複数のワード線と、第1のアドレス信号をデコードして複数のワード線から所定数のワード線を含むワード線群を指定するワード線群指定信号を発生する第1のデコード手段と、第2のアドレス信号をデコードしてワード線群のうちのワード線を指定するワード線指定信号を発生する第2のデコード手段と、各ワード線に対応して設けられる複数のワードドライバとを備える。各ワードドライバは、ワード線群指定信号とワード線指定信号とが対応のワード線を指定するときに第1の極性と異なる第2の極性の電圧を該対応のワード線へ伝達する第1のドライブトランジスタと、ワード線群指定信号が対応のワード線を含むワード線群と異なるワード線群を指定するときには該対応のワード線に第1の極性の電圧を伝達する第2のドライブトランジスタとを含む。
この発明の第3の観点に係る半導体記憶装置は、さらに、第1のデコード手段の出力信号の振幅を拡張して各ワードドライバに伝達する信号振幅変換回路を備える。この信号振幅変換回路は、各ワードドライバの第1のドライブトランジスタに対して設けられ、第1のデコード手段の出力信号に対応する第1の振幅拡張された信号を第1のドライブトランジスタに与える第1の変換回路と、各ワードドライバの第3のトランジスタに対して設けられ第1の振幅拡張された信号と相補な第2の振幅拡張された信号を第3のトランジスタに与える第2の変換回路とを含む。ワードドライバの第3のトランジスタは、対応のワード線が非選択状態のときに対応のワード線に第1極性の電圧を伝達する。
【0039】
この発明の第4の観点に係る半導体記憶装置は、行列状に配列され、各々が電界効果トランジスタを含む複数のメモリセルと、各メモリセル行に対応して配列され、各々が対応の行のメモリセルの電界効果トランジスタのゲートに接続される複数のワード線と、第1のアドレス信号をデコードして複数のワード線から所定数のワード線を含むワード線群を指定し、第1の論理レベルの第1の電位と第2の論理レベルの第2の電位との間で変化するワード線群指定信号を発生する第1のデコード手段と、第2のアドレス信号をデコードしてワード線群のうちのワード線を指定するワード線指定信号を発生する第2のデコード手段とを備える。この第2のデコード手段は、第2のアドレス信号をデコードして第1の電位と第2の電位との間で変化するデコード信号を出力するデコード部と、このでコード信号の第1の論理レベルを第1の電位から第2の電位と相反する方向にある第3の電位に変換しかつ第2の論理レベルを第2の電位から第1の電位と相反する方向にある第4の電位にレベル変換してでコード信号の振幅を第3の電位と第4の電位との間の振幅に拡張してワード線指定信号を発生する第1の信号振幅変換回路を含む。
この発明の第4の観点に係る半導体記憶装置は、さらに、各ワード線に対応して設けられる複数のワードドライバと、第1のデコード手段からのワード線群指定信号の第1の論理レベルを第1の電位から第3の電位にレベル変換してこれらのワードドライバに伝達する第2の信号振幅変換回路を備える。各ワードドライバは、ワード線指定信号の出力ノードと対応のワード線との間に接続されワード線群指定信号とワード線指定信号とが対応のワード線を指定するときワード線指定信号の電圧を対応のワード線に伝達する第1のドライブトランジスタと、第3の電位の所定ノードと対応のワード線との間に接続され、だー度線群指定信号が対応のワード線を含むワード線群とは別のワード線群を指定するときには、対応のワード線に第3の電位を伝達する第2のドライブトランジスタを含む。
【0040】
この発明の第5の観点に係る半導体記憶装置は、行列状に配列され、各々が第1導電型のトランジスタを含む複数のメモリセルと、メモリセル行に対応して配置され、各々に対応の行のメモリセルのトランジスタが接続される複数のワード線と、各ワード線に対応して配置され、各々が対応のワード線がアドレス指定されたときに第1の極性の電圧信号を対応のワード線に伝達する第1のドライブ素子と、対応のワード線と異なるワード線がアドレス指定されたとき対応のワード線に第1の極性と異なる第2の極性の電圧を伝達する第2のドライブ素子を含む複数のワードドライバとを含む。
複数のメモリセルは、第2の極性の第1の電位が供給される第2導電型の半導体基板表面に形成される第2導電型の第1のウェル領域に形成され、この第1のウェル領域は、第2極性の第1の電位にバイアスされる。第2のドライブ素子は、対応のワード線と第2の極性の第2の電位ノードとの間に接続される第1導電型のトランジスタを備える。このドライブ素子トランジスタは、第2導電型の半導体基板表面上に三重拡散構造によりこの第2導電型の半導体基板から分離された第2導電型の第2のウェル領域内に形成される。第2のウェル領域には第2極性の第2の電位が供給される。
【0046】
【作用】
モリブロック単位で選択ワード線の電圧レベルを変更する事により、選択メモリブロックにおいて「ディスターブリフレッシュ」を改善する最適レベルの電圧を伝達する事が出来る。非選択メモリブロックにおいては、ワード線およびビット線(列線)が容量結合によりその電位が変化する事がなく、「ディスターブリフレッシュ」を考慮する必要がなく、基板へのリーク電流の流出を防止する「ポーズリフレッシュ」を考慮すれば良いため、選択メモリブロック内の選択ワード線に対し最適電圧を伝達するだけでよく、消費電流を低減してリフレッシュ特性を改善する事が出来る。
【0047】
また、特定モード時において選択ワード線に伝達される電圧のレベルを変更する事により、メモリセルの電荷保持特性の加速試験を容易に行なうことが出来る。また、特定動作モード指示信号がテストモード指示信号と異なる場合には、消費電流の低減を容易に実現する事が出来る。
また、選択行線(ワード線)の電圧と非選択行線の電圧の差を、動作電源電圧の電圧差より大きくする事により、非選択メモリセルのトランジスタを確実にオフ状態とする事ができ、チャネルリークによる電荷の移動を確実に抑制する事が出来る
【0048】
また、メモリセル形成領域のバイアス電圧とワード線に伝達される電圧とを別々に印加する事により、「ディスターブリフレッシュ」および「ポーズリフレッシュ」特性いずれをも満たすことのできるレベルの電圧をワードドライバに供給することが可能となり、「ディスターブリフレッシュ」特性を改善する最適な非選択ワード線電位を設定する事が出来る。
【0053】
【実施例】
[実施例1]
図1はこの発明の第1の実施例である半導体記憶装置の要部の構成を示す図である。図1において、半導体記憶装置は外部からのアドレス信号を受けて内部アドレス信号を生成するアドレスバッファ1と、アドレスバッファ1からのたとえば上位内部アドレス信号をデコードし、メモリセルアレイ10における所定数(図1においては4本)のワード線を指定するデコード信号(ワード線グループ指定信号)を発生するロウデコード回路2と、第1の極性の電圧である負電位Vbbを発生する負電位発生回路11と、第2の極性の電圧である高電圧Vppを発生する高電圧発生回路12を含む。ロウデコード回路2は、所定数のワード線のグループに対応して設けられるロウデコーダ20を含む。ロウデコーダ20は、NAND型ロウデコーダで構成され、与えられた内部アドレス信号がすべてHレベルのときに選択状態となり、Lレベルの信号を出力する。
【0054】
メモリセルアレイ10においては、正確には示していないが、メモリセルが行および列のマトリクス状に配列され、各メモリセルの行に対応してワード線が配設され、かつ各メモリセル列に対応してビット線対(列線)が配置される。図1においては、2本のワード線WL0およびWL3が1つのワード線グループWL0〜WL3を示すために代表的に示される。メモリセルは、キャパシタに電荷を格納することによりデータを記憶するダイナミック型メモリセルの構成を備える。この半導体記憶装置は、ダイナミック型メモリセルを備えていればよく、擬似SRAM、および仮想SRAMにおいても適用可能である。以下の説明においては、単にダイナミック・ランダム・アクセス・メモリを一例として説明し、半導体記憶装置をDRAMと称す。
【0055】
DRAMはさらに、アドレスバッファ1からのたとえば下位内部アドレス信号をデコードし、所定数のワード線(ワード線グループ)のうちの1つのワード線を特定する信号RXi(i=0〜3)を発生するRXデコーダ3と、ロウデコード回路2の出力信号のレベルを変換するレベル変換回路4と、レベル変換回路4の出力とRXデコーダ3の出力に従ってメモリセルアレイ10におけるアドレス指定されたワード線を選択状態へ駆動するワード線ドライブ回路5を含む。
RXデコーダ3は、負電位発生回路11からの負電位Vbbと高電圧発生回路12からの高電圧Vppを受け、高電圧Vppまたは負電位Vbbの信号RXiを発生する。すなわち、RXデコーダ3は、アドレスバッファ1からの内部アドレス信号をデコードし、このデコード結果に従って選択状態とされた信号RXiを所定のタイミングで高電圧Vppレベルにして出力し、非選択状態の信号RXiを負電位Vbbレベルの信号として出力する。ロウデコード回路2の出力する信号の振幅は電源電位Vccレベルである。
【0056】
レベル変換回路4においては、1つのロウデコーダ20に対して2つのレベル変換器30および32が設けられる。これらのレベル変換器30および32は、互いに相補な論理の信号WDおよびZWDをそれぞれ出力する。レベル変換器30および32から出力される信号WDおよびZWDのLレベルは負電位Vbbレベルである。信号WDおよびZWDのHレベルは電源電位Vccレベルである。
ワード線ドライブ回路5においては、2つのレベル変換器30および32に対して4つのワードドライブ40−0ないし40−3が設けられる。図1においては、ワードドライバ40−0の詳細構成のみを示す。ワードドライバ40−0は、レベル変換器30からの信号WDをノードAに伝達するnチャネルMOSトランジスタN1と、ノードAの信号電位に応答してそのノードC(第1のノード)に与えられた信号RX0を対応のワード線WL0へ伝達するnチャネルMOSトランジスタN2と、レベル変換器32からの出力信号ZWDに応答して導通し、ノードD(第2のノード)に与えられた負電位Vbbをワード線WL0へ伝達するnチャネルMOSトランジスタN3を含む。
【0057】
RASバッファ6は、外部からのロウアドレスストローブ信号(メモリサイクル開始指示信号)/RASに従って内部RAS信号φRASを生成する。内部RAS信号φRASに従ってアドレスバッファ1、ロウデコード回路2およびRXデコーダ3の動作タイミングが決定される。図1においては、動作電源電位Vccおよび接地電位GNDが外部からピン端子13および15を介して与えられるように示される。動作電源電位Vccは内部で降圧回路を用いて発生されてもよい。通常、動作電源電位Vccが2.5Vのとき、高電圧Vppは4〜4.5Vであり、負電位Vbbは−1.5ないし−2Vである。後に説明するメモリセルアレイ10におけるメモリセル形成領域の基板領域に印加されるバイアス電圧Vsubと同じかまたはそれより絶対値の小さな電位である。次に動作につい説明いる。
【0058】
スタンバイ時においては、信号/RASは不活性状態のHレベルであり、内部RAS信号φRASはLレベルである。この状態において、ロウデコード回路2に含まれるロウデコーダ20の出力はHレベルであり、レベル変換回路4に含まれるレベル変換器30からの信号WDは負電位Vbbレベルであり、一方、レベル変換器32の出力ZWDは電源電位Vccレベルである。すなわち、レベル変換器30は、ロウデコーダ20の出力の論理を反転する機能を備える。レベル変換器32は、ロウデコーダ20の出力のLレベルのレベル変換を行なう機能のみを備える。
【0059】
ワード線駆動回路5においては、レベル変換器30の出力WDが負電位Vbbレベルであり、レベル変換器32の出力ZWDが電源電位Vccレベルであるため、またRXデコーダ3の出力RXiが負電位Vbbレベルであるため、ワードドライバ40(40−0〜40−3)においてnチャネルMOSトランジスタN2がオフ状態、nチャネルMOSトランジスタN3がオン状態となり、ワード線WL0〜WL3は負電位Vbbレベルに維持される。
信号/RASが活性状態のLレベルとなると、メモリサイクル(アクティブサイクル)が始まり外部からのアクセスが行なわれる。信号/RASが活性状態のアクティブサイクルにおいては、アドレスバッファ1がRASバッファ6からの内部RAS信号φRASに応答して外部アドレス信号を取込み内部アドレス信号を発生する。ロウデコード回路2およびRXデコーダ3が内部RAS信号φRASに応答して活性化されてアドレスバッファ1からの内部アドレス信号をデコードする。
【0060】
ロウデコーダ20の出力が電源電位VccレベルのHレベルのとき(非選択時)、レベル変換器30の出力WDが負電位VbbレベルのLレベルとなり、レベル変換器32の出力ZWDが電源電位VccレベルのHレベルとなる。この状態は、スタンバイ時と同じであり、このロウデコーダ20に対応して設けられるワードドライバ40−0〜40−3は、それぞれ、ワード線WL0〜WL3を負電位Vbbレベルに保持する。
ロウデコーダ20の出力が接地電位GNDレベルのLレベルのとき(選択時)、レベル変換器30の出力WDが電源電位VccレベルのHレベルとなり、レベル変換器32の出力が負電位VbbレベルのLレベルとなる。ワード線ドライブ回路5のワードドライバ40(ワードドライバ40−0〜40−3を総称的に示す)においては、ゲートに電源電位Vccを受けるMOSトランジスタN1によりノードAの電位がVcc−Vthレベルとなり、MOSトランジスタN2がオン状態となる。MOSトランジスタN1は、そのゲートとソース(ノードA)の電位差がしきい値電圧Vthであり、ほぼオフ状態となる。一方、MOSトランジスタN3は、負電位Vbbレベルの信号ZWDによりオフ状態となる(MOSトランジスタN3のゲートとソース(ノードD)とが同じ電位)。
【0061】
RXデコーダ3からの信号RXi(i=0〜3)のいずれかが所定のタイミングで高電圧Vppレベルに昇圧される。今、信号RX0が高電圧Vppレベルであると、ワードドライバ40−0において、ノードAの電位がMOSトランジスタN2のセルフブースト効果により上昇し、MOSトランジスタN2が強いオン状態となる。ノードAの電位がVpp+Vth(VthはMOSトランジスタN2のしきい値電圧)以上となると、ワード線WL0の電位は高電圧Vppレベルとなる。
【0062】
信号RX0が負電位Vbbレベルのときには、ワード線WL0は、MOSトランジスタN2により、ノードCに与えられた負電位Vbbレベルに保持される。ビット線周辺部の構成は図67に示す構成と同じであり、ビット線の電位振幅は電源電位Vcc−接地電位GND(0V)である。したがって、図2に示すように、ワード線WLに負電位Vbbが印加されたとき、メモリトランジスタMTのソースよりもそのゲートの電位が常に低くなり、MOSトランジスタMTにおけるチャネルリークを確実に抑制することができる。すなわち、図71に示すサブスレッショルド特性曲線からも明らかなように、ワード線WLの電位を負電位とすることにより、メモリトランジスタMTのゲート−ソース間電圧Vgsを負の値にすることができ、そのサブスレッショルド電流を大幅に低減することができる。また、動作時において、負電位Vbbが印加されたワード線WLの電位が選択ワード線との容量結合により上昇しても、この非選択状態のワード線の上昇電位は従来よりも|Vbb|だけ低くなるため、メモリトランジスタMTのサブスレッショルド電流を大幅に低減することができ、チャネルリークによるメモリキャパシタMQの蓄積電荷の移動を大幅に低減することができ、「ディスターブリフレッシュ」特性を大幅に改善することができる。
【0063】
また容量結合またはノイズによりビット線BLの電位が負方向に変化しても、ワード線WLは負電位Vbbが印加されているため、メモリトランジスタMTのゲート−ソース間電圧Vgsは従来よりも|Vbb|だけ低くなるため、同様にメモリトランジスタMTはチャネルリークによる電荷の移動を従来よりも大幅に低減することができる。
メモリトランジスタMTのしきい値電圧は高くしてはいない。高電圧Vppの電圧レベルは従来と同じであり、MOSトランジスタの耐圧上の信頼性は確保される。また、ワード線負電位印加により以下の利点も得られる。
【0064】
図3は、ワードドライバに含まれるワード線駆動信号伝達用MOSトランジスタの断面構造を示す図である。図3において、MOSトランジスタN2は、基板領域50の表面に形成される高濃度不純物領域51および52と、この不純物領域51および52の間のチャネル領域54上にゲート絶縁膜55を介して形成されるゲート電極53を含む。不純物領域51がワード線WLに結合され、不純物領域52がノードCに接続される。ゲート電極53はノードAに接続される。
基板領域50はP型であり、基板バイアス電圧Vsubが印加される。この基板バイアス電圧Vsubがメモリセル形成領域に印加される基板バイアス電圧Vsubと同じであるとする。P型基板領域50の表面不純物濃度を低くする。ノードCに高電圧Vppが印加されたとき、基板領域50の表面には空乏層54が形成される。このP型基板領域50の不純物濃度が低い場合、形成される空乏層の幅は以下の理由により大きくなる。MOSトランジスタにおいて基板領域表面に形成される空乏層54の幅は、P型基板領域50の表面の不純物濃度Naの関数で表わされる。通常、空乏層幅Wは不純物濃度Naの−1/2乗の関数で表わされる。したがって、不純物濃度Naが小さくなれば、基板領域50表面に形成される空乏層54の幅が大きくなる。したがって、高電圧VppがN型不純物領域52に印加されても、このP型基板領域50とN型不純物領域52の間の電界は空乏層54に印加されるため、P型基板領域50とN型不純物領域52の間の電界を緩和することができ、MOSトランジスタの接合耐圧特性を改善することができる。
【0065】
また、ワード線WLに負電位Vbbを印加することにより、メモリトランジスタMTのしきい値電圧は少し小さくてもよく、またメモリセルのストレージノードSNから基板への電荷の流出を防止するために印加される基板バイアス電圧Vsubの絶対値も少し小さくすることができる。これにより、N型不純物領域52とP型基板領域50の間の電界をさらに緩和することができ、MOSトランジスタの耐圧特性は保証される。
また、図3に示すMOSトランジスタの基板領域50へ印加される基板バイアス電圧Vsubと同じまたは同様の負電位のバイアス電圧がメモリセル形成領域の基板領域にも印加される。メモリセル形成領域に印加される基板バイアス電圧は、(a)メモリトランジスタのしきい値電圧のばらつきの抑制、(b)信号線と基板との間の寄生MOSトランジスタの形成の抑制、および(c)ストレージノードから基板への電子(メモリキャパシタの蓄積電荷)の流出の抑制のために印加される。ワード線に負電位を印加する場合、メモリトランジスタの電荷のチャネルリークが抑制されるため、メモリセル形成領域に印加される基板バイアス電圧の絶対値を小さくすることができる。このメモリセル形成領域に印加される基板バイアス電圧の絶対値を小さくすることにより、メモリトランジスタのしきい値電圧を小さくすることができ、選択時メモリトランジスタが導通状態となるタイミングを速くすることができ、高速でビット線上に信号電荷を伝達することが可能となる。
【0066】
またメモリセル形成領域に印加される基板バイアス電圧の絶対値を小さくした場合、メモリセル形成領域における空乏層の幅が広くなり、ストレージノードと基板との間に形成される電界が緩和され、ストレージノードから基板への電子の流出を抑制することができ、メモリセルの電荷保持特性(「ポーズリフレッシュ」特性)がまた改善される。次に各部の詳細構成について説明する。
[レベル変換器]
図4は、図1に示す信号WDを生成するレベル変換器の構成を示す図である。図4において、レベル変換器30は、入力ノード66に与えられる信号IN(ロウデコーダ20の出力)を反転するインバータ61と、入力ノード66上の信号電位に応答して導通し、電源ノード68に与えられた電源電位Vccを出力ノード67aへ伝達するpチャネルMOSトランジスタ62と、インバータ61の出力に応答して導通し、電源ノード68に与えられた電源電位Vccを内部ノード67bへ伝達するpチャネルMOSトランジスタ63と、出力ノード67a上の信号電位に応答して導通し、内部ノード67bへ他方電源ノード69に与えられた負電位Vbbを伝達するnチャネルMOSトランジスタ65と、内部ノード67b上の信号電位に応答し、出力ノード67aに他方電源ノード69に与えられた負電位Vbbを伝達するnチャネルMOSトランジスタ64を含む。pチャネルMOSトランジスタ62および63の基板領域は電源ノード68に接続され、nチャネルMOSトランジスタ64および65の基板領域は他方電源ノード69に接続される。インバータ61は、電源電位Vccと接地電位を両動作電源電圧として動作し、入力信号INに従って電源電位Vccレベルの信号または接地電位GNDレベルの信号を出力する。次に動作について説明する。
【0067】
入力信号IN(図1に示すロウデコーダ20の出力)が電源電位VccレベルのHレベルのとき、(非選択時およびスタンバイ時)、インバータ61の出力がLレベルとなり、MOSトランジスタ62がオフ状態、MOSトランジスタ63がオン状態となる。内部ノード67bの電位はMOSトランジスタ63により電源ノード68に与えられる電源電位Vccにまで充電される。内部ノード67bの電位が上昇すると、MOSトランジスタ64がオン状態となり、出力ノード67aは、MOSトランジスタ64を介して他方電源ノード69に与えられた負電位Vbbレベルにまで放電される。出力ノード67aの電位が負電位Vbbレベルとなると、MOSトランジスタ65は、そのゲートとソースが同電位となり、オフ状態となる。これにより、出力ノード67aは負電位Vbbレベル、内部ノード67bは電源電位Vccレベルに保持される。
【0068】
入力INがLレベル(接地電位レベル)のとき(選択時)、インバータ61の出力がVccレベルのHレベルとなり、MOSトランジスタ62がオン状態、MOSトランジスタ63がオフ状態となる。出力ノード67aはMOSトランジスタ62により電源電位Vccレベルにまで充電される。出力ノード67aの電位の上昇により、MOSトランジスタ65がオン状態となり、内部ノード67bが負電位Vbbレベルにまで放電される。この内部ノード67bの電位低下に伴ってMOSトランジスタ64がオフ状態へ移行し、最終的に、内部ノード67bが負電位Vbbに到達したとき、MOSトランジスタ64はそのゲートとソースの電位が同一となり、オフ状態となる。これにより、出力ノード67aは電源電位VccレベルのHレベル、内部ノード67bは負電位Vbbレベルに保持される。
【0069】
図5は、図1に示す信号ZWDを生成するレベル変換器の構成を示す図である。図5において、レベル変換器32は、入力ノード76に与えられる信号INを反転するインバータ71と、インバータ71の出力に応答して導通し、電源ノード78に与えられた電源電位Vccを出力ノード77aへ伝達するPチャネルMOSトランジスタ72と、入力ノード67の信号電位に応答して導通し、電源ノード78に印加される電源電位Vccを内部ノード77bに伝達するpチャネルMOSトランジスタ73と、内部ノード77b上の電位に応答して導通し、出力ノード77aを他方電源ノード79に与えられた負電位Vbbレベルに放電するnチャネルMOSトランジスタ74と、出力ノード77a上の信号電位に応答して導通し、内部ノード77bを負電位Vbbレベルにまで放電するnチャネルMOSトランジスタ75を含む。pチャネルMOSトランジスタ72および73の基板領域は電源ノード78に接続され、nチャネルMOSトランジスタ74および75の基板領域は他方電源ノード79に接続される。次に動作について説明する。
【0070】
入力ノード76へ与えられる入力INが電源電位Vccレベルのとき、インバータ71の出力が接地電位レベルのLレベルとなり、MOSトランジスタ72がオン状態、MOSトランジスタ73がオフ状態となる。出力ノード77aがMOSトランジスタ72を介して電源電位Vccレベルにまで充電される。出力ノード77aの電位上昇に伴って、MOSトランジスタ75がオン状態となり、内部ノード77bが負電位Vbbレベルへと放電される。内部ノード77bの電位が負電位Vbbとなると、MOSトランジスタ74がオフ状態となり、出力ノード77aの電位は電源電位Vccレベル、内部ノード77bの電位は負電位Vbbレベルに保持される。
【0071】
入力Iが接地電位レベルのLレベルのとき、インバータ71の出力が電源電位VccレベルのHレベルとなり、MOSトランジスタ72がオフ状態、MOSトランジスタ73がオン状態となる。内部ノード77bがMOSトランジスタ73を介して電源電位Vccレベルにまで充電される。出力ノード77aがMOSトランジスタ74を介して負電位Vbbレベルに放電される。
図5に示すレベル変換器32の構成は、図4に示すレベル変換器の構成において、入力ノード66の前段にインバータを設けた構成と等価である。したがって、図4および図5にそれぞれ示すレベル変換器30および32は、互いに相補な出力WDおよびZWDを生成する。すなわち出力WDが電源電位VccレベルのHレベルのときには、信号ZWDは負電位VbbレベルのLレベルとなる。
【0072】
図6は、負電位を伝達するMOSトランジスタの断面構造を示す図である。図6においては、ワードドライバに含まれるMOSトランジスタN2を代表的に示す。図4および図5に示すレベル変換器に含まれるnチャネルMOSトランジスタもほぼ同様の断面構造を備える。図6においては、またメモリセルの断面構造も併せて示す。
図6において、MOSトランジスタN2は、P型基板80の表面に形成されるPウェル81内に形成される。MOSトランジスタN2は、Pウェル81の表面に形成される高濃度N型不純物領域83および84と、不純物領域83および84の間のチャネル領域上にゲート絶縁膜88を介して形成されるゲート電極(TG)85を含む。ゲート電極(TG)85は、図5に示すレベル変換器からの出力ZWDを受ける。不純物領域84はワード線WLに接続される。P型基板80には基板バイアス電圧Vsubが印加される。P型基板80とPウェル81はともにP型であり、Pウェル81も、P型基板80には基板バイアス電圧Vsubが印加される。Pウェル81の表面にP型高濃度不純物領域82が形成される。この高濃度不純物領域82はたとえばアルミニウム配線である低抵抗導線86を介してN型不純物領域83に接続される。不純物領域83へは、P型不純物領域82、およびPウェル81を介してP型基板80から負電位Vbbが印加される。負電位Vbb伝達のための配線が占有する面積を増加させることなく負電位Vbbを容易に発生することができる。
【0073】
メモリセルMCは、P型基板80のPウェル81とは別の領域に形成されたPウェル90内に形成される。負電位伝達用のMOSトランジスタが形成されるPウェル81は、フィールド酸化膜(LOCOS膜:局所酸化膜)によりその領域が規定される。
メモリセルMCは、Pウェル90表面に形成されるN型の高濃度不純物領域92および93と、不純物領域92および93の間のチャネル領域上に形成されるゲート絶縁膜91を介して形成されるゲート電極94と、不純物領域92に接続されるストレージノードを形成する導電層95と、導電層95上にキャパシタ絶縁膜97を介して形成されるセルプレートとなる導電層96を含む。不純物領域93は、ビット線を構成する導電層98に接続される。ゲート電極94はワード線を構成する。図6においては、隣接メモリセルのゲート電極99を併せて示す。他方側に隣接するメモリセルとは熱酸化膜87cにより分離される。基板領域80には基板バイアス電圧Vsubが印加されており、Pウェル90においても、この基板バイアス電圧Vsubが印加される。
【0074】
図6に示す構成に従えば、基板バイアス電圧Vsubを発生するための回路を用いて非選択ワード線へ伝達するための負電位Vbbを発生することができる。基板バイアス発生回路と別に負電位発生回路を設ける必要がなく、装置規模を低減することができる。
[負電位供給の変更例]
図7は、負電位供給の他の構成を示す図である。図7において、図6に示す構成要素と対応する部分には同一の参照番号を付す。図7においても、ワードドライバに含まれる負電位Vbb伝達のためのMOSトランジスタが代表的に示される。図7に示す構成においては、P型不純物領域82およびN型不純物領域83両者に対したとえばアルミニウム配線である低抵抗導電線89を介して負電位Vbbが供給される。Pウェル81はP型不純物領域82を介して負電位Vbbに確実にバイアスされる。DRAMの動作時における信号線の充放電による基板80の電位が変動しても、確実にPウェル81のバイアス電圧を負電位Vbbに固定することができ、MOSトランジスタN2は安定に動作して確実に負電位Vbbを非選択ワード線へ伝達することができる。
【0075】
さらに、たとえば三重拡散孔構造のように、Pウェル81がP型基板80から分離される構成の場合(図4および図5に示すレベル変換器はCMOS構成を備えており、CMOSトランジスタをPウェル内に形成する場合、三重拡散層構造を用いる)、確実に負電位供給のためのMOSトランジスタの基板領域(ウェル領域)へ負電位Vbbを伝達するとともに非選択ワード線へ負電位Vbbを伝達することができる。
【0076】
[RXデコーダ]
図8は、図1に示すRXデコーダの構成の一例を示す図である。図8においては、1つのワード線駆動信号RXiの発生する部分の構成のみを示す。RXデコーダ3が、4本のワード線を含むワード線グループから1本のワード線を選択する場合、この図8に示す構成が4つ設けられる。
図8において、RXデコーダ3は、アドレスバッファからの内部アドレス信号をデコードするNAND型デコーダ90と、デコーダ90の出力のレベルを変換するレベル変換器92を含む。NAND型デコーダ90は、電源電位Vccと接地電位GNDを両動作電源電位として動作する。レベル変換器92は、高電圧Vppと負電位Vbbを動作電源電位として動作する。このレベル変換器92の構成は図4に示すレベル変換器の構成と同じである。図4に示すノード68に高電圧Vppが印加される。すなわち、NAND型デコーダ90の出力が電源電位VccレベルのHのとき、レベル変換器92からは負電位Vbbレベルの信号RXiが出力される。NAND型デコーダ90の出力が接地電位レベルのLレベルのときには、レベル変換器92から高電圧Vppレベルの信号RXiが出力される。
【0077】
図9は、図8に示すレベル変換器の出力部のトランジスタの断面構造を概略的に示す図である。図9において、レベル変換器92の出力部は、Pウェル102上に形成されるnチャネルMOSトランジスタと、Nウェル110内に形成されるpチャネルMOSトランジスタを含む。Pウェル102は、P型基板(半導体層)101の表面に形成される。Nウェル110は、Pウェル102の表面に形成される。
nチャネルMOSトランジスタは、Pウェル102の表面に形成されるN型不純物領域103および104と、不純物領域103および104の間のチャネル領域上にゲート絶縁膜を介して形成されるゲート電極105と、P型高濃度不純物領域106とを含む。不純物領域103および106へは、信号線(低抵抗導電層)107を介して負電位Vbbが与えられる。ゲート電極105へは、図8に示すNAND型デコーダ90の出力の反転信号が与えられる。
【0078】
pチャネルMOSトランジスタは、Nウェル110の表面に形成されるP型高濃度不純物領域111および112と、不純物領域111および112の間のチャネル領域上にゲート絶縁膜を介して形成されるゲート電極113と、Nウェル110の表面に形成されるN型高濃度不純物領域115とを含む。不純物領域112および115へは、信号線(低抵抗配線層)114を介して高電圧Vppが与えられる。ゲート電極113へは、図8に示すNAND型デコーダ90の出力が与えられる。
【0079】
Pウェル102が負電位Vbbにバイアスされ、Nウェル110が高電圧Vppにバイアスされる。不純物領域104および111は、信号線109に接続される。この信号線109からワード線駆動信号RXiが出力される。Pウェル102の領域が、熱酸化膜118aおよび118bにより規定される。Pウェル102により他の素子形成領域と分離することにより、動作電源電位Vccおよび接地電位GNDを動作電源電圧として動作する回路要素に悪影響を及ぼすことなく高電圧Vppおよび負電位Vbbレベルの信号を発生することができる。
【0080】
なお、図9に示す構成において、Pウェル102の表面にNウェル110が形成されている。逆に、Nウェルの表面にPウェルが形成されてもよい。またP型基板101は、エピタキシャル層であってもよい。
[ロウデコード回路の変更例1]
図10は、ロウデコード回路に含まれるレベル変換回路の第1の変更例の構成を示す図である。図10において、レベル変換器31は、ロウデコーダ20(図1参照)から与えられる出力INを反転するインバータ120と、ノード121上の信号INに応答して導通し、電源ノード128に与えられた電源電圧Vccをノード126へ伝達するpチャネルMOトランジスタ123と、インバータ120の出力に応答して導通し、電源ノード128上の電源電圧Vccをノード127へ伝達するpチャネルMOSトランジスタ122と、ノード126上の電位に応答してノード127と他方電源ノード129とを電気的に接続するnチャネルMOSトランジスタ124と、ノード127上の電位に応答してノード126と他方電源電位ノード129とを電気的に接続するnチャネルMOSトランジスタ125を含む。ノード126から信号WDが出力され、ノード127から、信号ZWDが出力される。これらの信号WDおよびZWDは図1に示すワードドライバへ与えられる。次に動作について説明する。
【0081】
入力IN(ロウデコーダ20の出力)が電源電位VccレベルのHレベルのとき、インバータ120の出力が接地電位GNDレベルのLレベルとなり、MOSトランジスタ122がオン状態、MOSトランジスタ123がオフ状態となる。ノード127がMOSトランジスタ122により充電されて電源電位Vccレベルとなり、MOSトランジスタ125がオン状態となる。ノード126はこのオン状態のMOSトランジスタ125を介して負電位Vbbレベルにまで放電される。MOSトランジスタ124は、ノード126の負電位Vbbレベルの電位に応答してオフ状態となる。この状態においては、信号WDが負電位VbbレベルのLレベルとなり、信号ZWDは電源電位VccレベルのHレベルとなる。
【0082】
入力INが接地電位レベルのLレベルのとき、インバータ120の出力が電源電位VccレベルのHレベルとなり、MOSトランジスタ122がオフ状態、MOSトランジスタ123がオン状態となる。ノード126がMOSトランジスタ123を介して電源電位Vccレベルに充電され、MOSトランジスタ124がオン状態となり、ノード127を負電位Vbbへ放電する。MOSトランジスタ125はノード127の負電位Vbbレベルに従ってオフ状態となる。すなわち、入力INが接地電位レベルのLレベルのときに、信号WDが電源電位Vccレベルの信号となり、信号ZWDは負電位Vbbレベルの信号となる。
【0083】
図10に示すレベル変換器の構成の場合、1つのレベル変換器から互いに相補な信号WDおよびZWDを生成することができる。したがって、図1に示すレベル変換器の構成に比べて回路規模を低減することができる。
[レベル変換器の変更例2]
図11は、レベル変換器の第2の変更例の構成を示す図である。図11において、レベル変換器31は、そのゲートに接地電位GNDを受けて入力IN(ロウデコーダ20の出力)をノード131へ伝達するpチャネルMOSトランジスタ130と、ノード131上の信号電位に応答して電源電位Vccを出力ノード135へ伝達するpチャネルMOSトランジスタ132と、ノード131の信号電位に応答して出力ノード135へ他方電源電位ノード136に与えられる負電位Vbbを伝達するnチャネルMOSトランジスタ133と、出力ノード135の電位に応答してノード131へ他方電源電位ノード136へ与えられた負電位Vbbを伝達するnチャネルMOSトランジスタ134を含む。MOSトランジスタ132および133は相補的にオン状態となる。ノード135から信号WDが出力され、ノード131から信号ZWDが出力される。次に動作について簡単に説明する。
【0084】
入力IN(ロウデコーダ20の出力)が電源電位Vccレベルのとき、ノード131がMOSトランジスタ130を介して充電され、電源電位Vccレベルとなる。MOSトランジスタ132がオフ状態となり、MOSトランジスタ133がオン状態となり、出力ノード135はMOSトランジスタ133を介して負電位Vbbレベルにまで放電される。出力ノード135の負電位Vbbレベルとなると、MOSトランジスタ134がオフ状態となり、ノード131は電源電位Vccレベルを維持する。これにより、信号WDおよびZWDは負電位Vbbレベルおよび電源電位Vccレベルとなる。
【0085】
入力INが接地電位レベルのLレベルとき、ノード131は、MOSトランジスタ130を介して接地電位レベルへ放電される(MOSトランジスタ130を介してはMOSトランジスタ131のしきい値電圧だけ接地電位より高い電位レベルにまで放電される)。ノード131の電位レベルの低下に伴って、MOSトランジスタ132がオン状態となり、出力ノード135は電源電位Vccレベルにまで充電される。ノード135の電位上昇に伴ってMOSトランジスタ134がオン状態となり、ノード131を負電位Vbbレベルにまで放電する。ノード131の電位がMOSトランジスタ130のしきい値電圧の絶対値よりも低くなると、MOSトランジスタ130はそのゲート電位がソース電位としきい値電圧の和よりも高くなり、オフ状態となる。これにより、ノード131は負電位Vbbレベルにまで確実に放電される。信号WDが電源電位Vccレベルとなり、信号ZWDが負電位Vbbレベルとなる。
【0086】
図11に示すレベル変換器の場合、図10に示すレベル変換器に比べて、インバータが用いられていないため、より構成要素数を低減することができ、回路規模を低減することができる。
[レベル変換器の変更例3]
図12は、レベル変換器の第3の変更例の構成を示す図である。図12に示すレベル変換器31は、図11に示す構成と、入力部に設けられたpチャネルMOSトランジスタ139がそのゲートにアドレス信号Xaを受ける点が異なっている。他の構成は図11に示す回路と同じであり、対応する部分には同一の参照番号を付す。次に動作について説明する。
【0087】
入力INaおよびアドレス信号Xaがともに接地電位レベルのLレベルのとき、ノード131の電位レベルがMOSトランジスタ134により放電され、負電位Vbbレベルとなる。MOSトランジスタ132および133はCMOSインバータを構成しているため、出力ノード135からの信号WDは電源電位Vccレベルとなる。メモリサイクルが完了すると、まず入力INaが電源電位VccレベルのHレベルとなり、ノード131が電源電位Vccレベルにまで充電され、MOSトランジスタ132がオフ状態、MOSトランジスタ133がオン状態となる。これにより、信号WDが負電位Vbbレベル、信号ZWDが電源電位Vccレベルとなる。次いでアドレス信号XaがHレベルとなり、MOSトランジスタ139がオフ状態となる。このノード131上の電源電位Vccレベルの電位およびノード135の負電位Vbbレベルの電位はMOSトランジスタ132および133ならびに134によりラッチされる。
【0088】
入力INaが接地電位レベルのLレベルであってもアドレス信号Xaが電源電位VccレベルのHレベルのときには、MOSトランジスタ139はオフ状態を維持し、ノード131および135の電位はスタンバイ時の電位と同じである。アドレス信号XaがLレベルであり、入力INaがHレベルのときには、MOSトランジスタ139はオン状態となるが、ノード131および135の電位すなわち、信号ZWDおよびWDはスタンバイ時のそれと同じである。
図12に示すようにレベル変換器にアドレスデコード機能を持たせることにより、図1に示すロウデコード回路の規模を大幅に低減することができる。以下にこのロウデコード回路の規模が低減される理由について説明する。
【0089】
今、図13に示すように、3ビットのアドレス信号A1、A2、およびA3をデコードするロウデコード回路を考える。3ビットのアドレス信号A1、A2およびA3をデコードする場合、アドレス信号A1〜A3と相補な関係のアドレス信号/A1〜/A3も生成する。この場合、NAND型デコーダとして8個必要とされる。図13においては、NAND型デコーダ20−1および20−8を示す。NAND型デコーダ20−1〜20−8の出力X1〜X8のいずれかが選択状態のLレベルとされる。
【0090】
一方、図12に示すようにレベル変換器にデコード機能を持たせた場合、ロウデコード回路は図14に示す構成で実現される。
図14において、ロウデコード回路は、2ビットのアドレス信号A2およびA3(正確には相補アドレス信号A2、/A2、A3、/A3の4ビット)をデコードするために、4つのNAND型デコーダ20a1〜20a4を含む。レベル変換回路においては、8つのレベル変換器31−1−31−8が設けられる。レベル変換器31−1〜31−8の入力部に設けられたpチャネルMOSトランジスタ139−1〜139−8へはアドレス信号A1または/A1が与えられる。アドレス信号A2、およびA3に従って、ロウデコード回路において、4つのNAND型デコーダ20A1〜20A4のうち1つが選択状態を示すLレベルの信号を出力する。これにより、2つのレベル変換器が指定される。これらの2つの指定されたレベル変換器のうち、アドレス信号A1および/A1に従って1つのレベル変換器が選択される。結果として、8つのレベル変換器31−1〜31−8のうちの1つのレベル変換器のみが選択されて選択状態を示す信号WDおよびZWDを出力する。
【0091】
図13に示すロウデコード回路は8つの3入力NAND型デコーダを必要とし、一方、図14に示すロウデコード回路は4つの2入力NAND型デコーダを必要とする。レベル変換器の数は両構成とも同じである。図14に示すロウデコード選択回路はその回路規模が図13に示すロウデコード回路に比べて大幅に低減される。すなわち、図12に示すレベル変換器を利用することにより、ロウデコード回路の規模を大幅に低減することができる。
なおアドレス信号A1および/A1のようなレベル変換器へ与えられるアドレス信号Xaをスタンバイ時Hレベルとする構成は、アドレスバッファ(図1参照)が内部RAS信号の非活性化時(Lレベル)のとき、これらのアドレス信号A1および/A1のようなアドレス信号XaをともにHレベルとする構成が利用されればよく、OR型回路を利用することにより容易に実現される。
【0092】
[レベル変換器の変更例4]
図15は、レベル変換器の第4の変更例の構成を示す図である。図15において、レベル変換器31は、NAND型デコーダ20の出力を反転するインバータ143と、NAND型デコーダ20の振幅Vcc−GNDの信号を振幅Vpp−Vbbの信号に変換するレベル変換器141と、インバータ143の振幅Vcc−GNDの出力信号を振幅Vpp−Vbbの信号に変換するレベル変換器142と、レベル変換器141および142の出力WDおよびZWDに従って対応のワード線WLへワード線駆動信号RXまたは負電位Vbbの一方を伝達するワードドライバ40を含む。レベル変換器141および142は、互いに同じ構成を備える。レベル変換器141および142の構成を図16に示す。
【0093】
図16において、レベル変換器141(または142)は、入力ノード151に与えられた入力INをノード161へ伝達するためのnチャネルMOSトランジスタ152と、入力ノード151上の電位をノード162へ伝達するためのpチャネルMOSトランジスタ153と、ノード161上の信号電位に応答して電源ノード160へ与えられる高電圧Vppを出力ノード155へ伝達するpチャネルMOSトランジスタ154と、出力ノード155上の信号電位に応答して電源ノード160上の高電圧Vppをノード161へ伝達するpチャネルMOSトランジスタ156と、ノード162上の信号電位に応答して出力ノード155を他方電源ノード159に接続するnチャネルMOSトランジスタ157と、出力ノード155上の信号電位に応答して導通し、ノード162を他方電源ノード159に接続するnチャネルMOSトランジスタ158を含む。他方電源ノード159へは負電位Vbbが与えられる。
【0094】
nチャネルMOSトランジスタ152のゲートへは電源電位Vccが与えられ、pチャネルMOSトランジスタ153のゲートへは接地電位GNDが与えられる。MOSトランジスタ152は、ノード161の電位が高電圧Vppレベルとなったときノード161と入力ノード151とを切離すデカップリングトランジスタの機能を備える。pチャネルMOSトランジスタ153は、ノード162の電位が負電位Vbbとなったときに入力ノード151とノード162とを切離すデカップリングトランジスタの機能を備える。このレベル変換器141および142から出力される信号WDおよびZWDは振幅Vpp−Vbbを有する。ワードドライバも、したがって、高電圧Vppを受けるようその構成が図17に示すように少し変更される。
【0095】
図17は図15に示すワードドライバの構成を示す図である。図17において、ワードドライバ40は、そのゲートに高電圧Vppを受けてレベル変換器141からの出力WDをノードBへ伝達するnチャネルMOトランジスタN4と、ノードBへの信号電位に応答してワード線駆動信号RXをワード線WL上へ伝達するnチャネルMOSトランジスタM5と、レベル変換器142からの出力ZWDに応答してワード線WLを負電位Vbbに放電するnチャネルMOSトランジスタN6を含む。次に図15ないし図17に示す回路の動作について順次説明する。
【0096】
図15に示すNAND型デコーダ20の非選択時およびスタンバイ時にはその出力は電源電位VccレベルのHレベルである。レベル変換器141においては、入力INが電源電位Vccレベルであり、ノード161および162の電位が上昇し、nチャネルMOSトランジスタ157がオン状態、pチャネルMOSトランジスタ154がオフ状態となる。この状態においては、出力ノード155はnチャネルMOSトランジスタ157を介して他方電源ノード159に接続され、出力ノード155の電位は負電位Vbbレベルとなる。この出力ノード155の電位が負電位VbbのときnチャネルMOSトランジスタ158がオフ状態、pチャネルMOSトランジスタ156がオン状態となる。したがって、ノード161は高電圧Vppレベルとなり、ノード162は電源電位Vccとなる。したがって、入力INが電源電位VccレベルのHレベルのとき、レベル変換器141からの出力WDは負電位Vbbレベルとなる。
【0097】
図15に示すNAND型デコーダ20の出力が選択状態を示すLレベルのとき、図16に示すレベル変換回路141においては、ノード161および162が接地電位レベルへと放電される。それにつれてMOSトランジスタ154がオン状態、MOSトランジスタ157がオフ状態となり、出力ノード155は高電圧Vppレベルとなる。出力ノード155の電位が高電位VppレベルとなるとMOSトランジスタ156は完全にオフ状態とされ、ノード161は、接地電位レベルを保持する。一方、この出力ノード155の高電位Vppレベルに従ってMOSトランジスタ158がオン状態となり、ノード162は他方電源ノード159に与えられる負電位Vbbレベルとなる。ノード162が負電位Vbbレベルのときには、pチャネルMOSトランジスタ153はオフ状態である。すなわち、入力INが接地電位GNDレベルのLレベルのとき、レベル変換器141の出力WDは高電位Vppレベルとなる。
【0098】
レベル変換器142は、インバータ13(図15参照)を介してNAND型デコーダ20の出力を受けている。したがってレベル変換器141の出力WDと相補な論理の信号ZWDを出力する。
この図16に示す構成を備えるレベル変換器141および142の出力WDおよびZWDは図17に示すワードドライバ40へ与えられる。信号WDが高電圧Vppレベルのとき、ノードBの電位はVpp−Vthレベルとなる。ワード線駆動信号RXが高電圧Vppレベルのとき、MOSトランジスタN5のゲート−ドレイン間容量結合により、ノードBの電位が上昇し、高電圧Vpp+Vth以上となる。これにより、MOSトランジスタN5を介してワード線WL上へ高電圧Vppが伝達される。ワード線駆動信号RXが負電位Vbbレベルのとき、MOSトランジスタN5はこの負電位Vbbレベルのワード線駆動信号RXをワード線WL上に伝達する。信号WDが高電圧Vppレベルのとき、信号ZWDは負電位Vbbレベルであり、MOSトランジスタN6はオフ状態となる。
【0099】
信号WDが負電位Vbbレベル、信号ZWDが高電圧Vppレベルのとき、ノードBの電位は負電位Vbbとなり、MOSトランジスタN5は、ワード線駆動信号RXの電位レベルにかかわらずオフ状態を維持する。一方、MOSトランジスタN6がオン状態となり、ワード線WLは負電位Vbbに放電される。
この図15に示す構成の場合、ワードドライバのワード線駆動信号伝達用のMOSトランジスタのゲートへは高電圧Vppが伝達される。したがって、ワード線駆動信号RXの立上がり時、高速でノードB(MOSトランジスタN4のゲート)の電位を上昇させることができ、選択ワード線の電位を高速で立上げることができる。また、MOSトランジスタN4のゲート−ドレイン間容量が小さくても、MOSトランジスタN4のセルフブースト作用によりMOSトランジスタN4のゲート電位をVpp+Vthレベル以上に確実に昇圧することができる。
【0100】
[レベル変換器の変更例5]
図18は、レベル変換器の第5の変更例の構成を示す図である。図18においては、レベル変換器31は、ロウデコーダ20の振幅Vcc−GNDの出力信号を振幅Vpp−Vbbの信号に変換するレベル変換器141と、ロウデコーダ20の振幅Vcc−GNDの出力信号を振幅Vcc−Vbbの信号にレベル変換するレベル変換器32を含む。レベル変換器141の構成は図16に示すものと同じであり、レベル変換器32の構成は、図5に示すものと同じである。ワードドライバ40は、図17に示す構成と同じ構成を備える。図17に示すワードドライバにおいて、高電圧Vppと負電位Vbbの2値レベルを有する信号を必要とするのはワード線駆動信号RXを伝達するMOSトランジスタN5である。ワード線WLを負電位Vbbに保持するためのMOSトランジスタN6は、電源電位Vccレベルの信号がゲートに与えられたときには負電位Vbbをワード線WLに伝達することができる。特にこのMOSトランジスタN6には高電位Vppが必要とされない。したがって、図18に示すように、信号WDを生成するレベル変換器においてのみ、高電圧Vppと負電位Vbbの2値レベルを有する信号を生成するためのレベル変換器を利用し、信号ZWDを生成するレベル変換器には電源電位Vccと負電位Vbbの2値レベルを有する信号を生成するレベル変換器を利用する。高電圧Vppを利用する回路の数が低減され、消費電力を低減することができる。
【0101】
[レベル変換器の変更例6]
図19は、レベル変換器の第6の変更例を示す図である。図19に示すレベル変換器は、図16に示すレベル変換器と、その入力部に設けられたMOSトランジスタ172および173がアドレス信号Xaおよび/Xaをそれぞれ受ける点が異なっている。他の構成は図16に示すレベル変換器の構成と同じであり、対応する部分には同一の参照番号を付す。
選択時、すなわちNAND型デコーダ20の出力が接地電位レベルのLレベル、アドレス信号Xaが電源電位VccレベルのHレベル、またアドレス信号/Xaが接地電位レベルのLレベルのとき、MOSトランジスタ172および173がオン状態となり、先の図16に示すレベル変換器と同様にして、ノード161および162の電位レベルは接地電位レベルおよび負電位Vbbレベルとなり、出力ノード155からの出力WDまたはZWDは高電位Vppレベルとなる。メモリサイクルが完了すると、入力INが非選択状態のHレベルとなり、ノード161および162の電位はともに上昇する。これにより、MOSトランジスタ154がオフ状態、MOSトランジスタ157がオン状態へ移行し、出力ノード155は負電位Vbbレベルへと放電される。出力ノード155の電位低下に伴ってMOSトランジスタ156がオン状態となり、ノード161の電位を高電位Vppレベルにまで高速に上昇させ、MOSトランジスタ154を確実にオフ状態へ移行させる。また出力ノード155の電位低下に伴ってMOSトランジスタ158がオフ状態となり、出力ノード162がHレベル(電源電位Vccレベル)を維持し、出力ノード155は最終的に負電位Vbbレベルにまで放電される。
【0102】
この後、相補アドレス信号Xaおよび/Xaはそれぞれ非選択状態を示すLレベルおよびHレベルとされ、MOSトランジスタ172および173はともにオフ状態とされる。
非選択時、すなわちロウデコーダ20の出力がLレベルでありかつアドレス信号XaがLレベル、アドレス信号/XaがHレベルのときには、MOSトランジスタ172および173はオフ状態であり、スタンバイ状態を維持する。またロウデコーダ20の出力が電源電位VccレベルのHレベル、アドレス信号Xaおよび/Xaがそれぞれ電源電位Vccレベルおよび接地電位レベルのとき、MOSトランジスタ172および173がオン状態となっても、ノード161および162の電位はスタンバイ時と同様である。
【0103】
図19に示すように、レベル変換器にアドレスデコード機能を持たせることにより先に図13および図14を参照して説明したように、ロウデコード回路の規模を低減することができる。
スタンバイ時においてNAND型デコーダ20の出力が電源電位VccレベルのHであれば、アドレス信号Xaおよび/Xaのレベルがどのようなものであっても、この図19に示すレベル変換器の出力WDは非選択状態を示す負電位Vbbレベルとなる。
【0104】
この図19に示すレベル変換器の構成に従えば、ロウデコード回路の規模を大幅に低減することができる。
このレベル変換器においてアドレスデコード機能を持たせる構成は、また図18に示す構成にも適用することができる。すなわち、図18に示すレベル変換器141として、図19に示すレベル変換器を用い、また図18に示すレベル変換器32としては、図12に示すレベル変換器が利用されればよい。
[変更例7]
図20は、この発明の第1の実施例の第7の変更例の構成を示す図である。図20に示す構成においては、ロウデコーダ20が、AND型デコーダ20bを含む。すなわち、ロウデコーダ20は、選択時に電源電位VccレベルのHの信号を出力する。
【0105】
レベル変換器31は、AND型デコーダ20bの電源電位VccレベルのHレベルおよび接地電位レベルのLレベルをそれぞれ、高電位Vppレベル、および負電位Vbbレベルに変換する。レベル変換器31の構成は、図6に示すレベル変換器の構成と同じであり、対応する部分には同一の参照番号を付す。
ワードドライバ40は、高電位Vppおよび負電位Vbbを動作電源電位として動作するCMOSインバータの構成を備える。すなわち、ワードドライバ40は、レベル変換器31の出力ZWDがLレベルのときに導通し、高電位Vppをワード線WL上に伝達するpチャネルMOSトランジスタP1と、レベル変換器31の出力ZWDがHレベルのときに導通し、ワード線WLへ負電位Vbbを伝達するnチャネルMOSトランジスタN7を含む。次に動作について簡単に説明する。
【0106】
スタンバイ時および非選択時においては、AND型デコーダ20bの出力は接地電位GNDレベルのLレベルである。この状態においては、レベル変換器31においては、ノード161および162の電位がそれぞれ、接地電位レベルおよび負電位Vbbレベルとなり、出力ZWDは高電位Vppレベルとなる。ワードドライバ40においては、レベル変換器31からの高電位Vppレベルの信号ZWDに従って、pチャネルMOSトランジスタP1がオフ状態、nチャネルMOSトランジスタN7がオン状態となり、ワード線WLは負電位Vbbレベルに保持される。
【0107】
ANDデコーダ20bの出力が選択状態を示す電源電位VccレベルのHレベルとなった場合、レベル変換器31におけるノード161および162の電位は、それぞれ、高電位Vppレベルおよび電源電位Vccレベルとなる。したがって、レベル変換器31の出力ZWDは、負電位Vbbレベルとなる。ワードドライバ40においては、負電位Vbbレベルの信号ZWDに従って、MOSトランジスタP1がオン状態、MOSトランジスタN7がオフ状態となり、ワード線WL上にはオン状態のMOSトランジスタP1を介して高電位Vppが伝達される。
【0108】
図20に示すように、ロウデコード回路(ロウデコーダ20)においてアドレス信号が完全デコードされ、メモリセルアレイにおいて1本のワード線を指定する信号がレベル変換器31から発生される構成においても、非選択ワード線は負電位に保持され、メモリセルにおける電荷のチャネルリークを確実に抑制することができる。
[第8の変更例]
図21は、この発明の第1の実施例の第8の変更例の構成を示す図である。図21においては、レベル変換器31の入力部に設けられたnチャネルMOSトランジスタ172およびpチャネルMOSトランジスタ173が、それぞれそのゲートにアドレス信号Xaおよび/Xaを受ける点が図20に示す構成と異なっている。
【0109】
ロウデコーダ20はAND回路デコーダ20cにより構成される。レベル変換器31がアドレスのデコード機能を備えるため、AND型デコーダ20cの規模は図20に示すAND型デコーダ20bよりも小さくされる。
デコーダ20cが選択状態とされたとき、その出力は電源電位VccレベルのHレベルとなる。アドレス信号Xaおよび/Xaがそれぞれ電源電位VccレベルのHレベルおよび接地電位GNDレベルのLレベルの場合には、レベル変換器31のノード161および162がそれぞれ高電位Vppレベルおよび電源電位Vccレベルとなり、信号ZWDは負電位Vbbレベルとなる。これにより、ワードドライバ40からは高電位Vppレベルの信号がワード線WL上に伝達される。
【0110】
アドレス信号Xaおよび/Xaがそれぞれ、接地電位GNDレベルのLレベルおよび電源電位VccレベルのHレベルのときには、MOSトランジスタ172および173はともにオフ状態となる。この状態においては、レベル変換器31のノード161および162は、それぞれ先の状態を維持している。先のサイクルにおいて、信号ZWDが負電位Vbbレベルとされたとき、そのサイクルの完了時にデコーダ20cの出力が接地電位レベルのLレベルとされ、レベル変換器31のノード161および162は、それぞれ接地電位レベルおよび負電位Vbbレベルとされる。したがって、スタンバイ状態を含む非選択状態においては、MOSトランジスタ172および173のオンおよびオフ状態にかかわらず、信号ZWDは高電位Vppレベルを維持する。信号ZWDが高電位Vppレベルの場合には、ワード線WLはMOSトランジスタN7(ワードドライバ40内)により負電位Vbbレベルに維持される。
【0111】
図21に示す構成の場合、レベル変換器31がアドレスデコード機能を備えているため、ロウデコード回路へ与えられるアドレス信号のビット数を低減することができ、応じてロウデコード回路に含まれるデコーダの数および規模をともに低減することができ、応じてロウデコード回路の規模を大幅に低減することができる。
[第2の実施例]
図22は、この発明の第2の実施例であるDRAMの全体の構成を概略的に示す図である。DRAMは、行および列のマトリクス状に配列されるメモリセルMCを含むメモリセルアレイ10と、外部からのアドレス信号を受けて内部アドレス信号を発生するアドレスバッファ1と、アドレスバッファ1からのアドレス信号をデコードし、メモリセルアレイ10における対応の行を指定する信号を発生するロウデコード回路2を含む。メモリセルアレイ10においては、メモリセルMCの各行に対応してワード線WLが配設され、メモリセルの各列に対応して列線CLが配設される。図22においては、(n+1)本のワード線WL0〜WLnと、一方の列線CLを代表的に示す。列線CLは1対のビット線BLおよび/BLにより構成される。
【0112】
アドレスバッファ1およびロウデコード回路2は、信号/RASを受けるRASバッファ6bの出力によりその動作タイミングが決定される。RASバッファ6からの内部RAS信号φRASが活性状態となると、アドレスバッファ1が外部からのアドレス信号を取込み内部行アドレス信号を発生する。ロウデコード回路によってこの活性状態が内部RAS信号φRASに従って、アドレスバッファ1からの内部行アドレス信号をデコードし、メモリセルアレイ10において1本のワード線(データ入出力が1ビット単位で行なわれる場合)を指定する信号を発生する。
【0113】
ロウデコード回路2の出力はレベル変換機能付ワード線ドライブ回路200へ与えられる。レベル変換機能付ワード線ドライブ回路200は、メモリセルアレイ10のワード線WL0〜WLnそれぞれに対応して設けられるドライバを備え、その詳細構成は後に説明するが、ロウデコード回路2からの振幅Vcc−GNDの信号を振幅Vpp−Vbbの信号に変換し、対応のワード線上に伝達する。このレベル変換機能付ワード線ドライブ回路200へは、高電圧発生回路12からの高電圧Vppおよび負電位発生回路11からの負電位Vbbが与えられる。
【0114】
DRAMは、さらに、周辺回路として、メモリセルアレイ10の列線CL上の信号を増幅するためのセンスアンプと、コラムデコーダ202からの列選択信号に従ってメモリセルアレイ10における対応の列線を選択して入出力回路206に接続するIOゲートを含む。センスアンプとIOゲートは1つのブロック204により示される。コラムデコーダ202は、図示しないCASバッファからの内部CAS信号に応答して活性化されて、アドレスバッファ1からのアドレス信号をコラムアドレス信号としてデコードし、メモリセルアレイ10の対応の列を指定する信号を発生する。
【0115】
図22に示す構成において、レベル変換機能付ワード線ドライブ回路200において、ワード線ドライブ回路そのものに振幅Vcc−GNDの信号を振幅Vpp−Vbbの信号に変換する機能を持たせることにより、以下に詳細に説明するように、その回路規模が大幅に低減される。
図23は、図22に示すレベル変換機能付ワード線ドライブ回路の具体的構成を示す図である。図23において、レベル変換機能付ワード線ドライブ回路200は、ワード線WLそれぞれに対応して設けられるワード線ドライバ210を含む。このワード線ドライバ210に対応して、ロウデコード回路2においてはロウデコーダ20が設けられる。ロウデコーダ20は、NAND型デコーダ20aの構成を備える。NAND型デコーダ20aは、選択時に接地電位GNDレベルのLレベルの信号を出力する。NAND型デコーダ20aにより、1本のワード線を指定する信号が出力される。
【0116】
ワード線ドライバ210は、そのゲートに電源電位Vccを受け、デコーダ20(20a)の出力をノード223へ伝達するnチャネルMOSトランジスタ221と、そのゲートに接地電位GNDを受け、デコーダ20(20a)の出力をノード224へ伝達するpチャネルMOSトランジスタ222と、ノード223上の電位に応答して電源ノード229に与えられた高電圧Vppを出力ノード231へ伝達するpチャネルMOSトランジスタ225と、ノード224の電位に応答して他方電源ノード230へ与えられた負電位Vbbを出力ノード231へ伝達するnチャネルMOSトランジスタ226と、出力ノード231の信号電位に応答して電源ノード229に与えられた高電圧Vppをノード223へ伝達するpチャネルMOSトランジスタ227と、出力ノード231上の信号電位に応答してノード224へ他方電源ノード230へ与えられた負電位Vbbを伝達するnチャネルMOSトランジスタ228を含む。
【0117】
図23に示すワード線ドライバ210の構成は、図20に示すレベル変換器31の構成と同じである。すなわち、NAND型デコーダ20aが選択状態を示す接地電位レベルの信号を出力するとき、ワード線ドライバ210においては、ノード223の電位が接地電位レベル、ノード224の電位が負電位Vbbレベルとなり、出力ノード231には、MOSトランジスタ225を介して高電圧Vppが伝達される。
NAND型デコーダ20aは、非選択状態(またはスタンバイ状態)のときには電源電位Vccレベルの信号を出力する。ワード線ドライバ210においては、ノード223および224の電位が上昇すると、MOSトランジスタ225がオフ状態へ移行し、MOSトランジスタ226がオン状態へ移行する。これにより、出力ノード231の電位が低下する。出力ノード231の電位がMOSトランジスタ226により放電されて負電位Vbbレベルとなると、MOSトランジスタ227はオン状態になり、ノード223へ高電圧Vppを伝達し、MOSトランジスタ225をオフ状態とする。またMOSトランジスタ228がオフ状態とされ、ノード224はNAND型デコーダ20aから与えられた電源電位Vccレベルを維持する。これにより、非選択状態のワード線へは、出力ノード231から負電位Vbbレベルの信号が伝達される。
【0118】
図20に示す構成との比較から明らかなように、図23に示す第2の実施例の構成においてはロウデコーダの出力のレベル変換を行なう回路が直接ワード線を駆動しており、図20に示すCMOSインバータの構成を有するワードドライバを不要とすることができる。これにより、レベル変換およびワード線ドライブを行なう回路の規模を低減することができる。また、非選択ワード線の電位は負電位Vbbレベルに維持されるため、確実にメモリセルトランジスタにおける電荷のチャネルリークの発生を抑制することができる。
【0119】
[変更例1]
図24は、この発明の第2の実施例の第1の変更例の要部の構成を示す図である。図24においては、レベル変換機能付ワード線ドライブ回路200に含まれるワード線ドライバ240とこのワード線ドライバ240に対応して設けられるロウデコーダ20のみを示す。
ロウデコーダ20は、NAND型デコーダ20dを含む。ワード線ドライバ240は、図23に示すワード線ドライバ210とは、入力段に設けられたMOSトランジスタ241および242が、アドレス信号Xaおよび/Xaをそれぞれのゲートに受ける点が異なっている。他の構成は同じであり、対応する部分には同一の参照番号を付す。
【0120】
この図24に示すワード線ドライバ240の動作自体は図21に示すレベル変換器31の動作と同じである。異なっているのは、図21に示すレベル変換器31は、信号ZWDを出力し、図24に示すワード線ドライバ240は、ロウデコーダ20の出力ならびにアドレス信号Xaおよび/Xaに従ってワード線WL上へ高電圧Vppまたは負電位Vbbを伝達する点である。出力ノード231の電位が高電圧Vppレベルのとき、MOSトランジスタ228がオン状態であり、ノード224が負電位Vbbレベルとなり、MOSトランジスタ226はオフ状態とされる。一方、出力ノード231の電位が負電位Vbbレベルのときには、MOSトランジスタ228がオフ状態となり、MOSトランジスタ227がオン状態となり、MOSトランジスタ225をオフ状態とする。すなわちこのワード線ドライバ240は、いわゆる「ハーフラッチ」の構成を備えている。これにより、安定にワード線WLを高電位Vppまたは負電位bbに設定することができる。
【0121】
アドレス信号Xaおよび/Xaは互いに相補な論理のアドレス信号である。ロウデコーダ20の出力がLレベル、アドレス信号XaがHレベルのとき、このワード線ドライバ240は出力ノード231から高電圧Vppをワード線WL上へ伝達する。ロウデコーダ20の出力がHレベルおよび/またはアドレス信号XaがLレベルのときには、このワード線ドライバ240の各ノード電位はスタンバイ時と同じであり、出力ノード231から対応のワード線WL上に負電位Vbbが伝達される。この図24に示す構成に従えば、ワード線ドライバがアドレスデコード機能を備えているため、ロウデコード回路(ロウデコーダ20)でデコードされるアドレス信号の数を低減することができる。したがって、ロウデコード回路に含まれるロウデコーダの数および回路規模を低減することができる。
【0122】
[第3の実施例]
図25は、この発明の第3の実施例であるDRAMの要部の構成を概略的に示す図である。図25においては、行選択に関連する回路の構成のみを示す。図25において、DRAMは、アドレスバッファ1からの内部行アドレス信号をデコードし、メモリセルアレイ10における所定数のワード線を指定するワード線グループ指定信号を生成するロウデコード回路2と、このワード線グループ指定信号が指定するワード線グループのうちの特定のワード線を指定する信号RXおよびZRXを生成するRXデコード回路250と、ロウデコード回路2からの振幅Vpp−GNDの信号を振幅Vpp−Vbbの信号に変換するレベル変換回路252と、レベル変換回路252からの出力に応答して、メモリセルアレイ10内のワード線WL(WL0〜WLn)へRXデコード回路250からの信号RXまたは負電位Vbbを伝達するワード線ドライブ回路254を含む。
【0123】
RXデコード回路250は、以下に説明する様に、振幅Vpp−Vbbの信号を生成する。信号RXおよびZRXは互いに相補な論理の信号である。
図26は、図25に示すRXデコード回路の構成の一例を示す図である。図26においては、1つの信号RXおよびZRXに関連する部分の構成のみを示す。ロウデコード回路2からのワード線グループ指定信号がたとえば4本のワード線を指定する場合、図26に示す構成が4つ設けられる。
図26において、RXデコード回路250は、アドレスバッファ1からの内部アドレス信号をデコードするデコード部252と、デコード部252からの振幅Vcc−GNDの信号を振幅Vpp−Vbbの信号に変換するとともに、互いに相補な論理の信号RXおよびZRXを発生するレベル変換部254を含む。デコード部252は、NAND型デコーダ252aにより構成される。
【0124】
レベル変換部254は、ノード266に与えられるデコード部252の振中Vcc−GNDの出力を反転して振幅GND−Vppの信号を出力するインバータ261と、ノード266上の電位に応答して電源ノード268へ与えられた高電圧Vppを出力ノード267aへ伝達するpチャネルMOSトランジスタ262と、インバータ261の出力に応答して電源ノード268に与えられた高電圧Vppを反転出力ノード267bに伝達するpチャネルMOSトランジスタ263と、出力ノード267a上の信号電位に応答して反転出力ノード267bへ他方電源ノード269へ与えられた負電位Vbbを伝達するnチャネルMOSトランジスタ265と、反転出力ノード267bの電位に応答して出力ノード267aへ他方電源ノード269へ与えられた負電位Vbbを伝達するnチャネルMOSトランジスタ264を含む。
【0125】
この図26に示すレベル変換部254の構成は、図4に示すレベル変換器の構成と同じであり、同様に動作する。すなわち、デコード部252から接地電位レベルの出力がノード266へ与えられたとき、出力ノード267aがpチャネルMOSトランジスタ262により高電圧Vppレベルにまで充電され、反転出力ノード267bは、nチャネルMOSトランジスタ265により負電位Vbbレベルにまで放電される。出力ノード267aから高電圧Vppレベルの信号RXが出力され、反転出力ノード267dから負電位Vbbレベルの信号ZRXが出力される。
【0126】
入力ノード266の電位が電源電位Vccレベルのとき、反転出力ノード267bがpチャネルMOSトランジスタ263により高電圧Vppレベルにまで充電され、出力ノード267aがnチャネルMOSトランジスタ264に負電位Vbbにまで放電される。したがってこの場合には、高電圧Vppレベルの信号ZRXと負電位Vbbレベルの信号RXが出力される。
図27は、図25に示すロウデコート回路、レベル変換回路およびワード線ドライブ回路の構成を示す図である。図27においては、1本のワード線WLを選択する部分の構成を示す。
【0127】
図27において、ロウデコード回路2は、ワード線グループ指定信号を発生するロウデコーダ20を含む。ロウデコーダ20は、AND型デコーダ20bにより構成される。
レベル変換回路252は、ロウデコーダ20に対応して設けられるレベル変換器300を含む。レベル変換器300の構成は、図20に示すレベル変換器31の構成と同じである。対応する部分には同一の参照符号を付す。
ワード線ドライブ回路254は、ワード線WLそれぞれに対応して設けられるワードドライバ320を含む。このワードドライバ320は、1つのレベル変換器300に対して複数個設けられる。ワードドライバ320は、レベル変換器300の出力ZWDに応答して信号RXを対応のワード線WL上へ伝達するpチャネルMOSトランジスタP5と、レベル変換器300からの信号ZWDに応答してワード線WLへ負電位Vbbを伝達するnチャネルMOSトランジスタN8と、反転信号ZRXに応答してワード線WLへ負電位Vbbを伝達するnチャネルMOSトランジスタN9を含む。pチャネルMOSトランジスタP5の基板は高電圧Vppを受ける。信号RXおよびワード線WLの振幅は高電圧Vppと負電位Vbbの間であり、MOSトランジスタP5におけるPN接合(不純物領域と基板領域の間の接合)が順方向にバイアスされるのを防止するためである。nチャネルMOSトランジスタN8およびN9の基板領域へは負電位Vbbが与えられる。次に動作について説明する。
【0128】
ロウデコーダ20およびレベル変換器300の動作は先に図20を参照して説明した動作と同じである。AND型デコーダ20bの出力が選択状態を示すHレベル(Vccレベル)のとき、レベル変換器300からは、負電位Vbbレベルの信号ZWDが出力される。AND型デコーダ20bの出力が非選択状態を示すLレベル(接地電位レベル)のとき、レベル変換器300からの信号ZWDは高電圧Vppレベルとなる。
レベル変換器300からの信号ZWDが高電圧Vppの場合、pチャネルMOSトランジスタP5がオフ状態となり、nチャネルMOSトランジスタN8がオン状態となり、ワード線WLはMOSトランジスタN8により負電位Vbbに設定される。
【0129】
信号ZWDが負電位Vbbレベルのとき、MOSトランジスタN8がオフ状態、pチャネルMOSトランジスタP5がオン状態となる。信号RXが高電圧Vppレベルのときには、反転信号ZRXは負電位Vbbレベルであり、MOSトランジスタN9はオフ状態となる。ワード線WLはMOSトランジスタT5から高電圧Vppレベルの信号RXを受けてその電位が高電圧Vppレベルにまで上昇する。
信号ZWDが負電位Vbbレベルであり、かつ信号RXが負電位Vbbレベルの場合、ワード線WL上へはMOSトランジスタP5を介してこの負電位レベルの信号RXが伝達される。MOSトランジスタP5のしきい値電圧をVthpとすると、このMOSトランジスタP5は、Vbb+|Vthp|の電位をワード線WLへ伝達する。すなわち、ワード線WLは、MOSトランジスタP5により、Vbb+|Vthp|のレベルに設定される。信号RXが負電位Vbbレベルのとき、反転信号ZRXは高電圧Vppレベルである。したがってMOSトランジスタN9がオン状態となり、このワード線WLの電位を確実に負電位Vbbレベルに設定する。この図27に示すワードドライバ320を利用することにより、非選択状態のワード線WLの電位を確実に負電位Vbbレベルに保持することができ、メモリセルに含まれるトランジスタにおけるチャネルリークの発生を抑制し、「ディスターブリフレッシュ」特性を改善することができる。
【0130】
[変更例1]
図28は、この発明の第3の実施例の第1の変更例の構成を示す図である。図28に示す構成においては、レベル変換器300の入力部に設けられたMOSトランジスタ172および173がそれぞれのゲートにアドレス信号Xaおよび反転アドレス信号ZXaを受ける。他の構成は図27に示す構成と同じである。対応する部分には同一の参照番号を付す。
図28に示すレベル変換器300の構成は、実質的に図21に示すレベル変換器31の構成と同じである。レベル変換器300がアドレスデコード機能を有するため、ロウデコード回路2に含まれるロウデコーダ20(AND型デコーダ20d)の数および規模を低減することができる。
【0131】
[第4の実施例]
図29は、この発明の第4の実施例であるDRAMの要部の構成を示す図である。図29において、行選択信号発生回路360は、図1ないし28に示す実施例において用いられたアドレスバッファ、ロウデコード回路およびレベル変換回路に対応する。この行選択信号発生回路360は、またRXデコーダを含んでもよい。ワード線ドライブ回路350は、図1ないし図28に示す実施例において用いられたワード線ドライブ回路のいずれであってもよい。ワード線ドライブ回路350は、メモリセルアレイ10におけるワード線WL0〜WLn上へ高電圧Vppまたは負電位Vbbを外部から与えられるアドレス信号によりアドレス指定されたワード線および残りのワード線へ伝達する機能を満たすことが要求されるだけである。
【0132】
図29において、DRAMは、さらに、第1の負電位Vbb1を発生する第1の負電位発生回路390と、第2の負電位Vbb2を発生する第2の負電位発生回路380と、テストモード指示信号TEに従ってこれら負電位発生回路380および390の出力の一方を選択してワード線ドライブ回路350へ負電位Vbbとして電源線370を介して伝達する切換回路400を含む。この切換回路400からの電源線370はまた行選択信号発生回路360に含まれるレベル変換部およびメモリセルアレイ10の基板領域にも負電位Vbbを供給する。第1の負電位Vbb1は第2の負電位Vbb2よりもより負の値である(Vbb2>Vbb1)。次に動作について簡単に説明する。
【0133】
通常動作モード時においては、テストモード指示信号TEはLレベルであり、切換回路(この構成については後に詳細に説明する)400は、第1の負電位発生回路390が発生する第1の負電位Vbb1を選択して電源線370上へこの第1の負電位Vbb1を伝達する。
テストモード時には、テストモード指示信号TEがHレベルとなり、切換回路400は、第2の負電位発生回路380が発生する第2の電位Vbb2を選択して電源線370上に負電位Vbbとして伝達する。テスト動作モード時においては、非選択ワード線には、第2の負電位Vbb2が伝達される。この第2の負電位Vbb2は第1の負電位Vbb1よりもその絶対値が小さい。この場合、容量結合によるワード線電位の浮上がり、およびビット線の電位の変動の影響を、第1の負電位Vbb1を用いる場合に比べて受けやすくなる。すなわち、テスト動作モード時に負電位Vbbの絶対値を小さくすることにより「ディスターブリフレッシュ」の加速テストを実行することができる。すなわち、テストモード動作時にメモリトランジスタのゲートへ印加される負電位Vbbの絶対値を小さくすることにより、このメモリトランジスタのチャネル領域に弱い反転領域が形成されやすくし、チャネルリークによる電荷の移動を生じさせやすくする。これにより「ディスターブリフレッシュ」の加速テストを実現することができる。
【0134】
次に各部の構成について説明する。
図30は、第2の負電位発生回路の構成の一例を示す図である。図30において、第2の負電位発生回路380は、所定の幅および周期を有するクロックパルスφを発生する発振器381と、発振器381からノード388cに伝達されたクロックパルスφを容量結合によりノード388aに伝達するためのキャパシタ382と、ノード388c上のクロックパルスφを反転するインバータ383と、インバータ383からノード388dに伝達されたクロックパルスを容量結合によりノード388bへ伝達するキャパシタ384と、ノード388aにその一方導通端子(ソース)が接続され、そのゲートおよび他方導通端子(ドレイン)が接地電位GNDに接続され、かつその基板(バックゲート)がノード388cに接続されるpチャネルMOSトランジスタ385と、そのゲートがノード388aに接続され、その一方導通端子がノード388bに接続され、その他方導通端子が接地電位を受けるように接続されるpチャネルMOSトランジスタ386と、そのゲートがノード388bに接続され、その一方導通端子が出力ノードに接続され、その他方導通端子(ドレイン)がノード388bに接続されるpチャネルMOSトランジスタ387を含む。
【0135】
MOSトランジスタ386および387の基板領域(バックゲート)はともにノード388dに接続される。MOSトランジスタ385、386、および387の基板領域(バックゲート)を電源電位Vccレベルに固定せず、内部ノードに接続しているのは、ノード388aおよび388bが負電位となったとき、これらのMOSトランジスタ385、386、387の不純物領域と基板領域の間に印加される電界をできるだけ小さくするためである。次に動作について簡単に説明する。以下の説明においては、MOSトランジスタ385、386、および387のしきい値電圧はすべて同じであり、その絶対値はVthpであるとする。
【0136】
クロックパルスφがHレベル(Vccレベル)に立上がると、キャパシタ382の容量結合によりノード388aの電位が上昇する。MOSトランジスタ385がオン状態となり、ノード388を放電し、ノード388aの電位はVthpとなる。一方、インバータ383によりノード388dの電位はLレベル(接地電位レベル)となり、ノード388bの電位がキャパシタ384の容量結合により低下し、負電位となる。MOSトランジスタ386のゲート電位はVthpであり、MOSトランジスタ386はオフ状態となる。一方、MOSトランジスタ387がオン状態となり、ノード388dからノード388eへ電子が流出し、出力ノード388eの電位が低下する。ノード388eとノード388dの電位差がVthpとなるとMOSトランジスタ388bがオフ状態となる。クロックパルスφがLレベルに立下がると、キャパシタ382の容量結合により、ノード388aの電位が低下し負電位となり、MOSトランジスタ385がオフ状態、MOSトランジスタ386がオン状態となる。インバータ383の出力がHレベルに立上がり、ノード388bの電位がキャパシタ384の容量結合により上昇しても、MOSトランジスタ386により、このノード388bの電位は接地電位レベルにまで放電される。この動作を繰り返すことにより、ノード388bの電位が、GNDと−Vccの間で変化する。これにより、出力ノード388eから出力される負電位Vbb2は、−(Vcc−Vthp)となる。
【0137】
図31は、図21に示す第1の負電位発生回路の構成の一例を示す図である。図31において、第1の負電位発生回路390は、所定の幅および周期を有するクロックパルスφを発生する発振器391と、クロックパルスφを反転するインバータ392と、クロックパルスφを容量結合によりノード398aへ伝達するキャパシタ393と、インバータ392の出力を容量結合によりノード398cへ伝達するキャパシタ394と、ノード398aと接地電位供給ノードとの間にダイオード接続されるpチャネルMOSトランジスタ395と、その一方導通端子がノード398cに接続され、その他方導通端子が接地電位供給ノードに接続され、そのゲートがノード398aに接続されるpチャネルMOSトランジスタ396と、その一方導通端子(ドレイン)がノード398cに接続され、そのゲートがノード398aに接続され、その他方導通端子(ソース)および基板領域が出力ノード398aに出力されるnチャネルMOSトランジスタ397を含む。MOSトランジスタ396の基板領域はノード398bに接続される。次に動作について説明する。
【0138】
説明を簡単にするために、pチャネルMOSトランジスタ396および396のしきい値電圧の絶対値とnチャネルMOSトランジスタ397のしきい値電圧はすべて等しくVthであるとする。クロックパルスφがHレベル(Vccレベル)に立上がると、ノード398aの電位が上昇し、MOSトランジスタ395がオン状態となる。これにより、ノード398aの電位はVthにクランプされる。一方、インバータ392の出力がLレベルとなり、ノード398cの電位はキャパシタ394の容量結合により低下し、負電位となる。MOSトランジスタ396がオフ状態となる。一方、MOSトランジスタ397はオン状態であり、ノード398cから出力ノード398dへ電子が流出する。これにより、出力ノード398dの電位が低下し、ノード398cの電位とノード398dの電位が等しくなる(MOSトランジスタ397のゲート電位はVth)。
【0139】
クロックパルスφがLレベルに立下がると、ノード398aの電位がキャパシタ393の容量結合により低下し、負電位レベルとなり、MOSトランジスタ395はオフ状態となる。一方、インバータ392の出力がHレベルへ立上がり、ノード398cの電位がキャパシタ394による容量結合により上昇する。ノード398aの電位が負電位であり、MOSトランジスタ396がオン状態となり、ノード398cの電位を接地電位レベルへ放電し、MOSトランジスタ397がオフ状態となる。以降この動作を繰り返すことにより、ノード398cの電位は−Vccと接地電位レベルの間を振動する。ノード398aの電位はVthと−Vcc+Vthpの間を振動する。これにより、出力ノード398dから出力される第1の負電位Vbb1は、最終的に−Vccレベルに到達する。
【0140】
図32は、図29に示す切換回路400の構成の一例を示す図である。図32において、切換回路400は、振幅Vccのテストモード指示信号TEのレベルを変換するためのレベル変換器410と、レベル変換器410の出力に応答して、負電位Vbb1およびVbb2の一方を選択して電源線370を伝達する選択回路420を含む。
レベル変換器410は、テストモード指示信号TEに応答して電源ノード418の電源電位Vccを一方出力ノード417へ伝達するpチャネルMOSトランジスタ411と、テストモード指示信号TEを反転するインバータ413と、インバータ413の出力に応答して、電源ノード418へ与えられた電源電位Vccを他方出力ノード416へ伝達するpチャネルMOSトランジスタ412と、出力ノード416上の信号電位に応答して出力ノード417を他方電源ノード419へ与えられた第1の負電位Vbb1へ放電するnチャネルMOSトランジスタ414と、出力ノード417上の信号電位に応答して出力ノード416を第1の負電位Vbb1レベルへ放電するnチャネルMOSトランジスタ415を含む。pチャネルMOSトランジスタ411および412は互いに相補にオン状態となり、nチャネルMOSトランジスタ414および415は互いに相補的にオン状態となる。またMOSトランジスタ412および415が互いに相補的にオン状態となり、MOSトランジスタ411および414は互いに相補的にオン状態となる。
【0141】
選択回路420は、レベル変換器410の出力ノード416からの信号電位をゲートに受け、第2の負電位Vbb2を電源線370へ伝達するnチャネルMOSトランジスタ421と、レベル変換器410の出力ノード417の信号電位をゲートに受け、第1の負電位Vbb1を電源線370へ伝達するnチャネルMOSトランジスタ422を含む。次に動作について簡単に説明する。
テストモード指示信号TEが接地電位レベルのLレベルのとき、MOSトランジスタ411がオン状態、MOSトランジスタ412がオフ状態となり、出力ノード417は電源電位Vccレベルに充電される。出力ノード416は、この出力ノード417上のVccレベルの電位に応答してオン状態となるMOSトランジスタ415により第1の負電位Vbb1レベルに放電される。MOSトランジスタ414は、この出力ノード416上の第1の負電位Vbb1レベルの信号に従ってオフ状態になる。
【0142】
選択回路420においては、MOSトランジスタ421はオフ状態(Vbb1<Vbb2)、MOSトランジスタ422がオン状態となる。したがって、電源線370へは第1の負電位Vbb1が伝達される。すなわち、テストモード指示信号TEが非活性状態のLレベルのときには、通常動作モードが実行され、第1の負電位Vbb1が選択されて電源線370上に伝達される。
テストモード指示信号TEが電源電位レベルのHレベルのとき、MOSトランジスタ411がオフ状態、MOSトランジスタ412がオン状態となり、出力ノード416の電位が電源電位Vccレベルとなる。この出力ノード417はMOSトランジスタ414により第1の負電位Vbb1レベルにまで放電される。MOSトランジスタ415は、この出力ノード417の第1の負電位Vbb1レベルに従ってオフ状態にある。選択回路420においては、出力ノード416からの電源電位Vccレベルの信号電位を受けるMOSトランジスタ421がオン状態、出力ノード417からの第1の負電位Vbb1レベルの信号電位をゲートに受けるnチャネルMOSトランジスタ422がオフ状態となる。これにより、電源線370上には第2の負電位Vbb2が伝達される。テストモード時に、非選択ワード線へ印加される負電位Vbbの値を通常動作モード時よりも浅くする(絶対値を小さくする)ことにより、「ディスターブリフレッシュ」の加速テストを実行することができる。
【0143】
[変更例1]
図33は、この発明の第4の実施例の第1の変更例の構成を示す図である。図33においては、負電位発生系は、負電位電源線370上へ負電位Vbbを供給する負電位発生回路430と、負電位電源線370上の負電位Vbbのレベルを検出し、その検出結果に従って負電位発生回路430の活性/非活性を制御する信号BBEを発生するレベル検知回路440を含む。このレベル検知回路440は、その判断基準レベルがテストモード指定信号φTEにより切換えられる。このレベル検知回路440は、負電位電源線370上の負電位Vbbが予め定められた電位よりもより負となった場合には、信号BBEを非活性状態とし、負電位発生回路430の動作を停止させる。負電位発生回路430は、図30および図31に示すチャージポンプ回路を備えており、このレベル検知回路440からの信号BBEが非活性状態となったとき、そのチャージポンプ動作を停止する。これにより、負電位電源線370への負電荷(電子)の供給が停止され、負電位電源線370上の負電位Vbbの電位が上昇する。負電位電源線370上の負電位Vbbが所定のレベル以上となったとき、レベル検知回路440は、信号BBEを活性状態とし、負電位発生回路340を活性化させる。活性状態の負電位発生回路430は、負電位電源線370へ電子を供給し、この負電位電源線370上の電位を低下させる。これにより、負電位発生回路430が負電位電源線370へ供給する負電位Vbbのレベルは、レベル検知回路442により所定の電位レベルに保持される。
【0144】
負電位電源線370上の負電位は、図29に示すワード線ドライブ回路および行選択信号発生回路ならびにメモリセルアレイ10へ供給される。非選択ワード線上へはこの負電位電源線370上の負電位Vbbが伝達される。テストモード指定信号φTEに従ってレベル検知回路440が信号BBEの活性/非活性化の基準レベルを高くする。これにより、テスト動作モード時には負電位電源線370上の負電位Vbbの電位レベルが通常動作モード時よりも高くなり、非選択ワード線へ伝達される負電位Vbbも応じて高くなる。テストモード動作時に非選択ワード線へ伝達される負電位Vbbを高くすることにより、「ディスターブリフレッシュ」の加速テストを実現することができる。次に各部の構成について説明する。
【0145】
図34は、図33に示す負電位発生回路の構成の一例を示す図である。図34において、負電位発生回路430は、クロック信号φを発生する発振器431と、発振器431からのクロックパルスφに従ってチャージポンプ動作を行なって負電位Vbbを発生するチャージポンプ回路432を含む。チャージポンプ回路432の構成は、図30および図32に示すチャージポンプ回路のいずれかが利用されればよい。
発振器431は、4段の直列に接続されるインバータ435a、435b、435c、および335dと、インバータ435dの出力とイネーブル信号BBEを受ける2入力NAND回路436を含む。NAND回路436の出力は初段のインバータ435aの入力部へ与えられる。NAND回路436からクロックパルスφが出力される。発振器431に含まれるインバータの段数は、偶数であればよく、4段に限定される必要はない。
【0146】
信号BBEが“L”の非活性状態のとき、NAND回路436の出力はHレベルに固定される。すなわちクロックパルスφが変化せず、チャージポンプ回路432のチャージポンプ動作が禁止される。信号BBEが活性状態のHレベルのとき、NAND回路436は、インバータとして機能する。したがって、発振器431は、5段のインバータが直列接続されたリングオシレータとして機能し、インバータの段数および遅延時間により決定されるパルス幅および周期を有するクロックパルスφを発生する。この周期的に変化するクロックパルスφによりチャージポンプ回路432がチャージポンプ動作を実行し、負電位Vbbを発生する。信号BBEによりチャージポンプ回路432を活性/非活性化することができ、負電位Vbbのレベルを所定レベルに維持することができる(チャージポンプ回路432は、動作時には負電荷(電子)を負電位電源線370へ供給するためである)。
【0147】
図35はテストモード指定信号φTEを発生する回路を示す図である。図35において、テストモード指示信号φTEは、テストモード指定信号TEのレベルを変換するレベル変換器441により発生される。レベル変換器441の構成は図32に示すレベル変換器410の構成と同じである。テストモード指示信号TEは外部から直接与えられてもよく、複数の信号のタイミング関係および所定のアドレス信号ビットの値の組合わせにより発生される構成が利用されてもよい。また特定のピン端子の電位を所定電位レベル以上に上昇させることによりテストモード指定信号TEが発生される構成が利用されてもよい。レベル変換器441により、振幅Vcc−GNDレベルのテストモード指定信号TEが、振幅Vcc−Vbbのテストモード指定信号φTEに変換される。
【0148】
図36は、図33に示すレベル検知回路440の構成の一例を示す図である。図36において、レベル検知回路440は、負電位電源線370とノード447の間に直列に接続される2つのダイオード接続されたnチャネルMOSトランジスタ441および442と、MOSトランジスタ441と並列に設けられ、かつそのゲートにテストモード指示信号TEを受けるnチャネルMOSトランジスタ446と、ノード448とノード447との間に設けられ、そのゲートに接地電位GNDを受けるnチャネルMOSトランジスタ443と、電源ノード(Vccノード)とノード448の間に設けられ、そのゲートに接地電位GNDを受けるpチャネルMOSトランジスタ444と、出力ノード448上の信号電位を増幅する2段の直列接続されたインバータ444aおよび445bを含む。インバータ445dからイネーブル信号BBEが出力される。次に動作について説明する。
【0149】
今、MOSトランジスタ441、442、および443のしきい値電圧がすべて同じであり、Vthであるとする。ノード447の電位V(447)が、
V(447)=Vbb+2・Vth≦−Vth
のとき、MOSトランジスタ443がオン状態となり、MOSトランジスタ441、442、および443を介して電流が流れ、ノード448の電位が低下する。すなわち、Vbb≦−3・Vthのとき、ノード448の電位が低下し、信号BBEがLレベルとなり、負電位発生回路430(チャージポンプ回路432)の動作が停止される。
【0150】
一方、ノード447の電位V(447)が、
V(447)=Vbb+2・Vth>−Vth
のとき、MOSトランジスタ443がオフ状態となり、ノード448の電位はオン状態のpチャネルMOSトランジスタ444を介して電源電位Vccレベルに充電される。この場合には、信号BBEがHレベルとされ、負電位発生回路430(チャージポンプ回路432)が動作し、負電位Vbbのレベルを低下させる。この動作により、負電位電源線370上の負電位Vbbは−3・Vthに保持される。
【0151】
テストモード指定信号φTEがHレベルとなると、MOSトランジスタ446がオン状態となり、MOSトランジスタ441は短絡される。この場合には、ノード447の電位V(447)は、
V(447)=Vbb+Vth
となる。上の説明と同様にして、
V(447)=Vbb+Vth≦−Vth
のときにMOSトランジスタ443がオン状態となり、信号BBEがLレベルとなる。
【0152】
V(447)=Vbb+Bth>−Vth
のときMOSトランジスタ443がオフ状態となり、信号BBEがHレベルとなる。すなわち、テスト動作モード時には、負電位Vbbは、−2・Vthのレベルに設定される。通常動作モード時に比べて、テストモード時にはこの負電位Vbbが高くなる。
なお、信号BBEがLレベルとされるとき、MOSトランジスタ444のオン抵抗を十分大きくしておけば、MOSトランジスタ443がオン状態のときに流れる電流を微小電流とすることができ、負電位電源線370へ流れ込む電流値を無視できる値にすることができる。また、MOSトランジスタ443がオン状態となるのは、負電位Vbbが所定レベル以下の場合であり、MOSトランジスタ443、442、および441を介して負電位電源線370へ電流を与えることにより、負電位電源線370の電位を上昇させることができ、より高速で負電位Vbbを所定電位レベルへ復帰させることができる。
【0153】
[レベル検知回路の変更例]
図37は、図33に示すレベル検知回路の変更例を示す図である。図37において、レベル検知回路440は、負電位電源線370とノード447の間に直列に接続されるn個のダイオード接続されたnチャネルMOSトランジスタ442と、ノード448とノード447の間に設けられるnチャネルMOSトランジスタ443と、電源ノード(Vccノード)とノード448の間に設けられ、そのゲートに接地電位を受けてプルアップ抵抗として機能するpチャネルMOSトランジスタ443と、ノード448への信号電位を増幅する2段のインバータ445aおよび445bを含む。
【0154】
レベル検知回路440はさらに、MOSトランジスタ443のゲートと接地電位供給ノードの間に設けられる抵抗Rと、抵抗Rに電流Iを供給する可変定電流源449を含む。可変定電流源449はテストモード指示信号TEに従ってその供給電流が変更される。テストモード指示信号TEが活性状態のとき、可変定電流源449はその供給電流Iを大きくする。次に動作について説明する。
以下の説明においても、MOSトランジスタ442および443のしきい値電圧は同じであり、Vthであるとする。ノード447の電位はVbb+n・Vthである。MOSトランジスタ443のゲートの電位はI・Rである。MOSトランジスタ443は、
I・R−Vth≧Vbb+n・Vth
のときにオン状態となり、そうでないときにはオフ状態となり、信号BBEが各々、LおよびHとなる。
【0155】
すなわち、この図37に示すレベル検知回路の場合、
I・R−Vth=Vbb+n・Vth
となるように入力信号BBEが発生される。この式を整理すると、負電位Vbbは、
Vbb=I・R−(n+1)・Vth
で表わされる。テスト動作モード時にはテストモード指示信号TEが活性状態とされ、可変定電流源449が供給する電流Iの値が大きくされる。すなわち、テストモード動作時には負電位Vbbの電位レベルが上昇する。
【0156】
図37に示すようにレベル検知用のMOSトランジスタ443のゲート電位をテストモード指示信号TEに従って変更することにより、テストモード動作時の負電位Vbbの電位レベルを通常動作モード時の電位Vbbのレベルよりも浅くする(絶対値を小さくする)ことができる。
なお、ノード447と負電位電源線370の間に直列に接続されるダイオード接続されたnチャネルMOSトランジスタ442の数nは適当に選ばれる自然数である。この図35に示すレベル検知回路の構成の場合、図36に示す構成と比べて、テストモード動作時の負電位Vbbの電位レベルをより柔軟に設定することができる。図36に示す構成の場合、テストモード時の負電位Vbbの電位レベルはMOSトランジスタ441のしきい値電圧Vthだけ変化する。図37に示す構成の場合、テストモード時に変化する負電位Vbbの電位を、電流Iの値により適当な値に設定することができる。
【0157】
図38は、図37に示す可変定電流源の構成の一例を示す図である。図38において、可変定電流源449は、電源電位ノードとノード465の間に接続されかつそのゲートがノード465に接続されるpチャネルMOSトランジスタ461と、電源電位ノードと出力ノード466の間に設けられ、そのゲートがノード465に接続されるpチャネルMOSトランジスタ462と、ノード465と接地電位ノードとの間に接続され、そのゲートに電源電位Vccを受けるnチャネルMOSトランジスタ463と、ノード465と接地電位ノードとの間に設けられ、そのゲートにテストモード指示信号TEを受けるnチャネルMOトランジスタ464を含む。MOSトランジスタ463の電流供給力は、pチャネルMOSトランジスタ461の電流供給よりも小さくされる。
【0158】
pチャネルMOSトランジスタ461および462はカレントミラー回路を構成する。これらのMOSトランジスタ461および462のサイズが同じ場合、MOSトランジスタ461および462は同じ値の電流を供給する。通常動作モード時には、テストモード指示信号TEがLレベルであり、nチャネルMOSトランジスタ464がオフ状態にある。この状態においては、pチャネルMOトランジスタ461は、MOSトランジスタ463が有する電流供給力により決定される電流量を供給する。このMOSトランジスタ461が供給する電流はMOSトランジスタ462により鏡映されて出力ノード466から出力される。このMOSトランジスタ462が供給するミラー電流Iが図37に示す抵抗Rへ与えられる。
【0159】
テストモード時にはテストモード指示信号TEがHレベルとなり、MOSトランジスタ464がオン状態となる。2つのMOSトランジスタ463および464は並列に接続され、ノード465から接地電位へ流れる電流量が多くなる。すなわちMOSトランジスタ461の供給する電流量が増加し、MOSトランジスタ462からのミラー電流Iが増加する。
出力ノード466から出力される電流Iの値は、MOSトランジスタ463、464のそれぞれのゲート幅とゲート長の比を適当な値に設定することにより所望の電流変化量を得ることができる。
【0160】
[変更例2]
図38は、この発明の第4の実施例の第2の変更例の構成を示す図である。図38においては、負電位電流線370に負電位Vbbを供給する負電位発生回路470と、負電位電源線370の負電位Vbbを所定電位レベルにクランプするクランプ回路480が設けられる。この負電位電源線370上の負電位Vbbは、図29に示す場合と同様、行選択信号発生回路でワード線ドライブ回路、およびメモリセルアレイなどに供給される。クランプ回路480は、テストモード指示信号TEに従ってそのクランプレベルを切換える。テストモード指示信号TEは活性状態とされ、テスト動作モードが指定されたときには、クランプ回路480のクランプレベルは浅く(絶対値が小さく)される。すなわち、テスト動作モード時に負電位電源線370の負電位Vbbの電位レベルを高くすることにより、非選択ワード線に伝達される電位Vbbの電位レベルを高くし、「ディスターブリフレッシュ」テストの加速テストを実現する。次に具体的構成について説明する。
【0161】
図40は、図39に示すクランプ回路の構成一例を示す図である。図40において、クランプ回路480は、接地ノード484と負電位電源線370の間に設けられ、そのゲートが抵抗Rを介して接地ノード484に接続されるnチャネルMOSトランジスタ481と、ノード483と負電位電源線370の間に設けられる可変定電流源482を含む。可変定電流源482は、テストモード指定信号φTEの反転信号φTEBに従ってその供給電流を変更する。テストモード指定信号φTEBがHレベルのとき、可変定電流源482は、より多くの電流を供給する。テストモード指定信号φTEBが負電位VbbレベルのLレベルにあり、テスト動作モードを指定しているとき、可変定電流源482は、この供給電流を少なくする。
【0162】
MOSトランジスタ481は、ソースフォロア態様で動作する。MOSトランジスタ481のゲート電位(ノード483の電位)は、−I・Rで与えられる。MOSトランジスタ481は、負電位電源線370の負電位Vbbが−I・R−Vthより低くなると、オン状態となり、接地ノード484から電流を負電位電源線370へ供給し、その電位を上昇させる。負電位Vbbが、−I・R−Vthよりも高くなると、MOSトランジスタ481はオフ状態となる。すなわちMOSトランジスタ481は、負電位Vbbの最低レベルを−I・R−Vthにクランプする機能を備える。
【0163】
可変定電流源482は、テストモードが指定され、信号φTEBが負電位Vbbレベルにされたとき、その供給電流を少なくする。すなわち電流Iの値が小さくなり、負電位Vbbの電位が上昇する。この構成により、テスト動作モード時に、負電位Vbbの絶対値を小さくし、「ディスターブリフレッシュ」の加速テストを実現することができる。抵抗Rおよび可変定電流源482の内部抵抗はともに十分大きな値に設定され、負電位電源線370へは微小電流が流れ込まないようにされる。
【0164】
図41は、図40に示す可変定電流源源428の構成の一例を示す図である。図41において、可変定電流源482は、ノード483と負電位電源線370の間に設けられ、そのゲートに接地電位を受けるnチャネルMOSトランジスタ486と、ノード483と負電位電源線370の間に設けられ、そのゲートに反転テストモード指定信号φTEBを受けるnチャネルMOSトランジスタ487を含む。MOSトランジスタ486および487のオン抵抗は十分大きい値に設定される。信号φTEBが負電位Vbbレベルにされ、テストモードを指定するとき、MOSトランジスタ487はオフ状態とされ、ノード483からMOSトランジスタ286を介して負電位電源線370へ供給される。MOSトランジスタ486は、そのゲートとソースの間の電位差|Vbb|に従って一定の電流を供給する。
【0165】
信号φTEBがHレベル(電源電位Vccレベル)となると、ノード483からはMOSトランジスタ486および487を介して電流が負電位電源線370へ流れ込む。すなわち、信号φTEBがHレベルのときには、2つのMOSトランジスタにより電流が供給され、流れる電流量が大きくなる。
なお、MOSトランジスタ486のゲートは、その流れる電流を小さくするため、接地電位GNDにゲートが接続されている。MOSトランジスタ486のゲートは電源電位Vccを受けるように接続されていてもよい。
【0166】
また、信号φTEBは、振幅GND−Vbbの信号であってもよい。信号φTEBは、図32に示すレベル変換器を利用し、この図32のレベル変換器410の出力ノード417から信号φTEBが発生される。
[変更例3]
図42は、この発明の第4の実施例の第3の変更例の構成を概略的に示す図である。図42に示す構成においては、負電位発生回路490および495が設けられる。第1の負電位発生回路490は、反転テストモード指示信号ZTEが通常動作モードを示すHレベルのときに活性化されて負電位Vbb1を発生する。第2の負電位発生回路495は、テストモード指示信号TEがテスト動作モードを示すHレベルのときに活性化されて負電位Vbb2を発生する。負電位Vbb1およびVbb2は、Vbb1<Vbb2の関係を満足する。すなわち、テストモード指示信号TEが活性状態にあり、テスト動作モードが指定されたときには、負電位Vbbとして第2の負電位Vbb2が選択され、非選択ワード線上に伝達される負電位のレベルが高くされる。これにより、「デスターブリフレッシュ」の加速テストが実現される。2つの電位発生回路のうち一方の負電位発生回路のみが動作するため、負電位発生に必要とされる消費電力を低減することができる。
【0167】
図43は、図42に示す第1および第2の負電位発生回路の構成をより詳細に示す図である。図43において、第1の負電位発生回路490は、反転テストモード指示信号ZTEに応答して活性化され、所定の幅および周期を有するクロックパルスφ1を発生する発振器491と、発振器491からのクロックパルスφ1に従ってチャージポンプ動作により第1の負電位Vbb1を発生するチャージポンプ回路492を含む。チャージポンプ回路492の構成は、図31に示すものと同様である。発振器491は、4段のインバータ493a〜493dと、インバータ493dの出力と反転信号ZTEを受けるNAND回路494を含む。NAND回路494の出力はインバータ493aの入力部に与えられる。NAND回路494からクロックパルスφ1が出力される。
【0168】
第2の負電位発生回路495は、信号TEに応答して活性化され、所定の幅および周期を有するクロックパルスφ2を発生する発振器496と、発振器496からのクロックパルスφ2に従ってチャージポンプ動作により第2の負電位Vbb2を発生するチャージポンプ回路497を含む。チャージポンプ回路497の構成としては、図30に示す構成を利用することができる。発振器496は、4段のインバータ497a〜497dと、インバータ497aの出力と信号TEを受けるNAND回路498を含む。NAND回路498の出力はインバータ497aの入力部へ伝達される。NAND回路498からクロックパルスφ2が出力される。次に動作について説明する。
【0169】
通常動作モード時には、信号TEがLレベル(接地電位レベル)、信号ZTEがHレベル(電源電位Vccレベル)であり、発振器491のNAND回路494がインバータとして機能し、一方発振器496のNAND回路498の出力はHレベルに固定される。発振器491が発振動作をし、周期的に変化するクロックパルスφ1を発生してチャージポンプ回路492へ与える。一方、発振器496からのクロックパルスφ2はHレベル固定であり、チャージポンプ回路497はチャージポンプ動作を行なわない。したがって、通常動作モード時においては、負電位電源線370上には、チャージポンプ回路492からの第1の負電位Vbb1が伝達される。
【0170】
テストモード時においては、信号TEがHレベル(電源電位Vccレベル)、信号ZTEがLレベル(接地電位レベル)に設定される。このときには、発振器491のNAND回路494からのクロックパルスφ1がHレベルに固定され、チャージポンプ回路492のチャージポンプ動作が停止される。発振器496のNAND回路498はインバータとして機能し、発振器496からクロックパルスφ2が発生される。チャージポンプ回路497はこのクロックパルスφ2に従ってチャージポンプ動作を行ない、負電位電源線370上に第2の負電位Vbb2を伝達する。
【0171】
この第3の変更例の場合、負電位発生のために消費される電力を大幅に低減することができる。
[第5の実施例]
図44は、この発明の第5の実施例であるDRAMの要部の構成を示す図である。図44に示すDRAMは、基板領域に印加される基板バイアスVsubを発生する基板バイアス発生回路510と、非選択ワード線へ伝達されるべき負電位Vbbを発生する負電位発生回路512を含む。基板バイアス発生回路510と別に負電位発生回路512を設けることによって、基板バイアス電圧Vsubおよび負電位Vbbをそれぞれ独立にその値を変化させることができ、「ダイナミックリフレッシュ」の加速テストのみならず、後に詳細に説明する「ポーズリフレッシュ」の加速テストも実現することができる。基板バイアス電圧Vsubおよび負電位Vbbに要求される条件は、Vsub<Vbbである。MOSトランジスタの不純物領域と基板領域の間のPN接合を逆バイアス状態に維持するためである。
【0172】
DRAMはさらに、アドレスバッファからの内部ロウアドレス信号をデコードし、メモリセルアレイ10内の対応の行(ワード線グループ)を指定する振幅Vcc−GNDの信号を発生するロウデコード回路500と、ロウデコード回路500からの振幅Vcc−GNDの信号を振幅Vcc−Vbbの信号に変換するレベル変換回路502と、アドレスバッファからの所定のアドレス信号をデコードし、振幅Vpp−Vbbの信号を発生するRXデコーダ504と、レベル変換回路502の出力WDおよびZWD、ならびにRXデコーダ504からの出力RXに従ってメモリセルアレイ10へ振幅Vpp−Vbbの信号を伝達するワード線ドライブ回路506を含む。高電圧発生回路12の発生する高電圧VppはRXデコーダ504へ与えられる。高電圧Vppは、またワード線ドライブ回路506の構成に従ってレベル変換回路502に与えられてもよい。
【0173】
図45は、ワード線ドライブ回路506に含まれる1本のワード線に関連するワードドライバの構成を示す図である。図45において、ワードドライバ510は、レベル変換回路502に含まれる対応のレベル変換器から出力される振幅Vcc−Vbbの信号WDをノードAへ伝達するnチャネルMOSトランジスタN10と、ノードA上の信号電位に従ってRXデコーダからの信号RXを対応のワード線WL上へ伝達するnチャネルMOSトランジスタN11と、対応のレベル変換器からの信号ZWD(振幅Vcc−Vbb)に従ってワード線WL上へ負電位Vbbを伝達するnチャネルMOSトランジスタN12を含む。MOSトランジスタN12の基板領域(バックゲート)512へは基板バイアス電圧Vsubが印加される。この基板バイアス電圧Vsubは、また同様にMOSトランジスタN10およびN11へも与えられる。MOSトランジスタN10のゲートへは電源電位Vccが与えられる。
【0174】
スタンバイ時および非選択時、信号WDは負電位VbbレベルのLレベルであり、信号ZWDは電源電位VccレベルのHレベルである。この状態においては、MOSトランジスタN11がオフ状態、MOSトランジスタN12がオン状態となり、ワード線WLには負電位Vbbが伝達される。選択時には、信号WDが電源電位VccレベルのHレベルとなり、信号ZWDが負電位Vbbレベルとなる。MOSトランジスタN12がオフ状態となり、MOSトランジスタN11がオン状態となる。信号RXが高電位Vppの場合、このMOSトランジスタN11のセルフブースト作用により、ノードAの電位が上昇し、高電圧Vppレベルの信号RXがMOSトランジスタN11を介して対応のワード線WL上へ伝達される。信号RXが負電位Vbbレベルのとき、同様にMOSトランジスタN11を介してこの負電位Vbbレベルの信号RXが対応のワード線WL上へ伝達される。
【0175】
図46は、図45に示す負電位Vbb伝達用のMOSトランジスタの概略断面構造を示す図である。図46において、MOSトランジスタN12は、P型基板520表面に形成されるPウェル522内に形成される。MOSトランジスタN12は、Pウェル522の表面に形成される高濃度N型不純物領域524および526と、不純物領域524および526の間のチャネル領域上にゲート絶縁膜を介して形成されるゲート電極528を含む。不純物領域524へは、低抵抗のたとえばアルミニウム配線層525により負電位Vbbが与えられる。不純物領域526は、対応のワード線WLに接続される。ゲート電極528へは、対応のレベル変換器からの信号ZWDが与えられる。Pウェル522におけるMOSトランジスタN12の形成領域はLOCOS膜(熱酸化膜:フィールド絶縁膜)525aおよび525bにより規定される。Pウェル522の表面にまた高濃度P型不純物領域523が形成される。高濃度P型不純物領域523へは、たとえばアルミニウム配線層である低抵抗配線層527を介して基板バイアス電圧Vsubが与えられる。Pウェル522は、高濃度P型不純物領域523および低抵抗配線層527を介して基板バイアス電圧Vsubレベルにバイアスされる。
【0176】
P型基板520が基板バイアス電圧Vsubに固定されている(バイアスされている)場合には、この低抵抗配線層527は、特に設けられなくてもよい。
図47は、メモリセルの概略断面構造を示す図である。図47において、メモリセルは、P型基板520上に形成されるPウェル530内に形成される。このPウェル530は、図46に示すPウェル522と同じウェルであってもよい。Pウェル522(図46)およびPウェル530(図47)は別々のウェルであってもよい。なお、Pウェル522が負電圧Vbb,Pウェル530が基板電位Vsubにバイアスされるときには、通常VbbとVsubとの接続を防止するためPウェル522を取囲む様にNウェルが形成され、Pウェル522とP型基板530とは分離される。このNウェルにはP層を介して負電圧Vbbが印加される。この構造はトリプルウェル構造と呼ばれ、ウェル電位が異なるウェルが同一基板上に複数個形成されるときに用いられる。
【0177】
メモリセルは、Pウェル530表面に形成される高濃度不純物領域531および532と、不純物領域531および532の間のチャネル領域上にゲート絶縁膜を介して形成されるゲート電極533と、不純物領域532に接続される導電層534と、導電層534上に絶縁膜536を介して形成される導電層535を含む。不純物領域532および導電層534はメモリセルキャパシタの一方電極、すなわちストレージノード(SN)を形成し、他方導電層535がメモリセルキャパシタの他方電極(セルプレートSP)を形成する。通常、この導電層535へは中間電位Vcc/2が印加される。不純物領域531はビット線BL(または/BL)に接続される。ゲート電極533は対応のワード線WLに接続される。メモリセルはフィールド絶縁膜537aおよび537bにより隣接メモリセルと分離される。
【0178】
スタンバイ時においては、ビット線BLには中間電位Vcc/2のプリチャージ電位が与えられ、ワード線WLには負電位Vbbが与えられる。Pウェルには、基板バイアス電圧Vsubが印加される。ストレージノードとなる不純物領域532には、記憶データに応じた電荷が保持される。Pウェル530の表面には空乏層538が形成される。ワード線WLに負電位Vbbが印加される場合、ゲート電極533下のチャネル領域には、空乏層538が極めて狭い幅を有するかまたはほとんど形成されない状態となる。
【0179】
N型不純物領域(ストレージノード)532とPウェル530は、逆バイアス状態にある(ストレージノードの電位が電源電位Vccまたは接地電位レベルである)。不純物領域532とPウェル530の間の空乏層538側は広くなる。すなわち、Pウェル530内の正孔は負電極側に引寄せられ、一方不純物領域532においては、このPN接合部分から遠ざけられるためである。逆バイアス状態のPN接合においては逆方向電流が生じる。この逆方向電流は、主として空乏層において生成される電子/正孔対の数に比例する生成電流である。通常、空乏層538の幅は、その領域に印加される電圧の−1/2乗に比例して広がり、この逆バイアス電圧が大きくなると、逆方向の電流も増加する。したがって、この不純物領域532からPウェル530へ流れるリーク電流(逆方向電流)により、ストレージノード(不純物領域532)に情報として記憶された電荷(正電荷)が流出し、その記憶情報が失われる。このような逆方向電流(基板リーク電流)を小さくするためには、不純物領域532における空乏層538の幅にかかる電圧を小さくするのが望ましい。この基板バイアス電圧Vsubと負電位Vbbをそれぞれ独立に設定する構成とすることにより。チャネルリーク電流による記憶情報の破壊および逆方向電流(基板リーク電流)による記憶情報の破壊いずれをも適切に抑制することが可能となる。基板リーク電流によるメモリセルの電荷保持特性を「ポーズリフレッシュ」特性と称す。
【0180】
また、負電位Vbbの電位を一定とした状態において、基板バイアス電圧Vsubの電位をより負とすることにより、この基板リーク電流を増加させることができ、スタンバイ時におけるメモリセルの電荷保持特性の加速テストを実現することができる。
「ポーズリフレッシュ」の加速テストを実現する構成は、先の第4の実施例において説明した「ディスターブリフレッシュ」の加速テストを行なう構成を基板バイアス発生回路に対して適用することにより実現される。
【0181】
レベル変換回路およびRXデコーダにおいては、それぞれ第1ないし第4の実施例において説明したものが利用される。基板バイアス電圧Vsubと異なる負電位Vbbの電位レベルの信号にそれぞれ与えられた信号の電位を変換する。
メモリセル形成領域においては、α線によりPウェル内で形成される電子/正孔対に起因するソフトエラーを防止するために、基板バイアス電圧Vsubが印加される。これはメモリセルアレイ周辺領域においても同様であり、したがってワードドライバを含むワード線ドライブ回路の基板領域(ウェルまたは基板)には負の基板バイアス電圧Vsubが印加される。残りの周辺領域においてこのような負の基板バイアス電圧Vsubが印加されない場合、第1ないし第4の実施例において説明した負電位Vbbレベルの信号を出力する部分の回路構成をそのまま利用することができる。このような回路形成領域の基板領域にも基板電圧Vsubが印加される場合には、図48に一例を示すような構成が利用される。
【0182】
図48は、レベル変換器の一例を示す図である。図48に示すレベル変換器は、ロウデコード回路に含まれるロウデコーダからの振幅Vcc−GNDの信号を振幅Vcc−Vbbの信号に変換してワードドライバへ与える。
図48において、レベル変換器は、入力ノード550へ与えられる信号INを反転するインバータ551と、入力ノード550の信号電位に応答して、電源ノード557の電源電位Vccを出力ノード558へ伝達するpチャネルMOSトランジスタ552と、インバータ551の出力に応答して電源ノード557の電源電位Vccを反転出力ノード559へ伝達するpチャネルMOSトランジスタ553と、出力ノード558上の信号電位に応答して反転出力ノード559へノード556へ与えられた負電位Vbbを伝達するnチャネルMOSトランジスタ554と、反転出力ノード559上の信号電位に応答して出力ノード558へ他方電源ノード556へ与えられた負電位Vbbを伝達するnチャネルMOSトランジスタ555を含む。pチャネルMOSトランジスタ552および553の基板領域は電源ノード557に接続される。nチャネルMOSトランジスタ554および555の基板領域(バックゲート)には基板バイアス電位Vsubが印加される。
【0183】
図48に示す構成においても、図10に示す構成と同様、入力ノード550へ与えられる入力信号INに従って電源電位Vccと負電位Vbbの振幅を有する信号WDおよびZWDを出力することができる。
図49に、図48に示すnチャネルMOSトランジスタ554の概略断面構造を示す。
図49において、MOSトランジスタ555は、P型基板560上のPウェル562内に形成される。P型基板560には基板バイアス電圧Vsubが印加され、応じてPウェル562は基板バイアス電圧Vsubを受ける。
【0184】
MOSトランジスタ555は、Pウェル562の表面に形成される高濃度n型不純物領域564および566と、不純物領域564および566の間のチャネル領域にゲート絶縁膜を介して形成されるゲート電極568を含む。不純物領域564はノード556を介して負電位Vbbを受ける。ゲート電極568は図49に示す反転出力ノード559に接続される。不純物領域566はノード558に接続され、信号WDを出力する。p型基板560はウェルであってもよい。
[ワード線駆動部の変更例]
(1) 図50にワードドライバの第1の変更例を示す。この図50に示すワードドライバへ与えられるレベル変換器からの信号WDおよびZWDは振幅Vpp−Vbbを有する。このようなレベル変換器としては、たとえば図16に示すレベル変換器を利用することができる。図50に示すワードドライバは、ゲートに高電圧Vppを受けかつ信号WDをノードBに伝達するnチャネルMOSトランジスタN15と、ノードB上の信号電位に応答して信号RXをワード線WLに伝達するnチャネルMOSトランジスタN16と、信号ZWDに応答してワード線WLへ負電位Vbbを伝達するnチャネルMOSトランジスタN17を含む。
【0185】
MOSトランジスタN16へ与えられる信号RXはたとえば図26に示すRXデコーダから発生され、振幅Vpp−Vbbを有する。MOSトランジスタM17の基板領域(バックゲート)へは基板バイアス電圧Vsubが与えれらる。ワード線WL上には、基板バイアス電圧Vsubと独立にその電位レベルを設定することのできる負電位Vbbが伝達される。「ディスターブリフレッシュ」および「ポーズリフレッシュ」いずれも加速テストを行なうことが可能となる。
(2) 図51は、ワードドライバのさらに他の変更例を示す図である。図51に示すワードドライバは、高電圧Vppと負電位Vbbを両電源電圧として動作して、信号ZWDを反転してワード線WLへ伝達するCMOSインバータの構成を備える。信号ZWDは、たとえば図27に示すレベル変換器から与えられる。この信号ZWDは、振幅Vpp−Vbbを有する。pチャネルMOSトランジスタP20は、そのソースおよびバックゲート(基板領域)がともに高電位Vppを受ける様に接続される。nチャネルMOSトランジスタN18は、そのソースが負電位Vbbを受けるように接続され、その基板領域(バックゲート)が基板バイアス電圧Vsubを受けるように接続される。この図51に示すワードドライバの構成においても、基板バイアス電圧Vsubと負電位Vbbをそれぞれ互いに独立に電位レベルを設定することができ、「ポーズリフレッシュ」および「ディスターブリフレッシュ」の加速テストを実現することができる。また、負電位Vbbを最適な値に設定することができる。
【0186】
(3) 図52は、ワードドライバのさらに他の変更例を示す図である。図52においては、振幅Vpp−Vbbの信号ZWDに応答して信号RX(振幅Vpp−Vbb)をワード線WL上に伝達するpチャネルMOSトランジスタP21と、信号ZWDに応答してワード線WLに負電位Vbbを伝達するnチャネルMOSトランジスタN20と、反転信号ZRXに応答してワード線WLへ負電位Vbbを伝達するnチャネルMOSトランジスタN21を含む。MOSトランジスタP21の基板領域(バックゲート)へは高電圧Vppが印加される。MOSトランジスタN20およびN21の基板領域へは基板バイアス電圧Vsubが印加される。信号RXおよびZRXは振幅Vpp−Vbbを有し、図26に示すRXデコーダから出力される。
【0187】
図52に示すワードドライバにおいては、信号ZWDが高電圧Vppのときには、MOSトランジスタN20により、ワード線WLは負電位Vbbに放電される。信号ZWDが負電位Vbbレベルのとき、ワード線WL上にはMOSトランジスタP21を介して信号RXが伝達される。信号RXが高電位Vppレベルのときには、ワード線WLは高電位Vppレベルに昇圧される。このとき、信号ZRXは負電位Vbbレベルであり、MOSトランジスタN21はオフ状態にある。信号RXが負電位VbbレベルのLレベルのとき、ワード線WL上には、MOSトランジスタP21を介して信号RXが伝達されるが、ワード線WLの電位はVbb+|Vthp|となる。VthpはMOSトランジスタP21のしきい値電圧である。反転信号ZRXは高電圧VppレベルのHレベルであり、MOSトランジスタN21がオン状態となり、ワード線WLは負電位Vbbレベルにまで放電される。
【0188】
この図52に示す構成を利用することにより、非選択状態のワード線WLを確実に負電位Vbbに設定することができる。また基板バイアス電圧Vsubと負電位Vbbとは別々に設定されるため、「ディスターブリフレッシュ」および「ポーズリフレッシュ」の加速テストを実現することができる。
(4) ワードドライバのさらに他の変更例
図53は、ワードドライバのさらに他の変更例を示す図である。図53に示すワードドライバ570は、ロウデコーダ20からの振幅Vcc−GNDのデコード信号の振幅Vpp−Vbbの信号に変換し、この変換した信号を対応のワード線WL上に伝達する。図53において、ワードドライバ570は、ロウデコーダ20の出力をノード523に伝達するnチャネルMOSトランジスタ571と、ロウデコーダ20の出力をノード574に伝達するpチャネルMOSトランジスタ572と、ノード573の信号電位に応答して電源ノード579上の高電圧Vppを対応のワード線WL上へ伝出力ノード579cを介して伝達するpチャネルMOSトランジスタ575と、ノード574上の信号電位に応答してワード線WLへ出力ノード579cを介して他方電源ノード579bに与えられた負電位Vbbを伝達するnチャネルMOSトランジスタ576と、出力ノード579c上の信号電位に応答してノード573へ高電圧Vppを伝達するpチャネルMOSトランジスタ577と、出力ノード579cの信号電位に応答してノード574へ負電位Vbbを伝達するnチャネルMOSトランジスタ578を含む。
【0189】
MOSトランジスタ571のゲートへは電源電位Vccが与えられ、MOSトランジスタ572のゲートへは接地電位GNDが与えられる。MOSトランジスタ575および577の基板領域(バックゲート)は電源ノード579aに接続されて高電圧Vppを受ける。MOSトランジスタ576および578の基板領域(バックゲート)には基板バイアス電圧Vsubが与えられる。ロウデコーダ20は、NAND型デコーダ20aを含む。ロウデコーダ20により、メモリセルアレイにおいて1つのワード線WLが選択される。すなわち、ロウデコーダ20は与えられたアドレス信号を完全デコードする。ロウデコーダ20の出力が選択状態のLレベルのとき(接地電位GNDレベル)、MOSトランジスタ575がオン状態、MOSトランジスタ576がオフ状態となり、出力ノード579cから高電圧Vppが対応のワード線WL上へ伝達される。このとき、ノード574は、MOSトランジスタ578により負電位Vbbレベルにまで放電され、MOSトランジスタ576は完全にオフ状態となる。
【0190】
ロウデコーダ20の出力が非選択状態を示すHレベル(Vccレベル)のとき、MOSトランジスタ575がオフ状態、MOSトランジスタ576がオン状態となる。この場合には、ワード線WLには出力ノード579cを介して負電位Vbbが与えられる。MOSトランジスタ577がオン状態となり、ノード573の電位を高電圧Vppレベルに昇圧し、MOSトランジスタ575をオフ状態とする。
図53に示す構成においても、負電位Vbbは基板バイアス電圧Vsubと別の回路により発生される。「ディスターブリフレッシュ」および「ポーズリフレッシュ」の加速テストを実現することができる。
【0191】
MOSトランジスタ571の基板領域(バックゲート)へは、負電位Vbbおよび基板バイアス電圧Vsubのいずれが与えられてもよい。このワードドライバ570における実際のトランジスタの配置においてMOSトランジスタ571がMOSトランジスタ576および578と同じ基板領域内(またはウェル領域内)に形成される場合には、MOSトランジスタ571のバックゲート(基板領域)には基板バイアス電圧Vsubが印加される。MOSトランジスタ571の形成される基板領域(またはウェル領域)がMOSトランジスタ576および578の基板領域と異なる場合には、MOSトランジスタ571の基板領域(バックゲート)には、基板バイアス電圧Vsubが与えられてもよく、負電位Vbbが与えられてもよく、またロウデコーダ20の出力が与えられるように構成されてもよい。
【0192】
(5) ワードドライバのさらに他の構成
図54に更に他のワードドライバの構成を示す。
図54に示すワードドライバ570は、図53に示すワードドライバと、その入力段に設けられたMOSトランジスタ581および582がそれぞれアドレス信号Xaおよび反転アドレス信号ZXaを受ける点で異なっている。他の構成は同じであり、対応する部分には同一の参照番号を付す。この図54に示す構成の場合、ロウデコーダ20に含まれるNAND型デコーダ20dに与えられるアドレス信号の数は図53に示すロウデコーダ20に含まれるNAND型デコーダ20aのそれよりも少ない。ワードドライバ570自身がアドレスデコード機能を有しかつデコード信号のレベル変換機能を備えているため、ロウデコード回路の回路規模のみならずワード線駆動回路の規模を低減することができる。また基板バイアス電圧Vsubと独立に設定される負電位Vbbを非選択ワード線WLへ伝達することができるため、「ディスターブリフレッシュ」および「ポーズリフレッシュ」いずれの加速テストをも実現することができる。
【0193】
(6) ワードドライバのさらに他の変更例
図55は、ワードドライバのさらに他の変更例を示す図である。図55において、ワードドライバ580は、信号ZWDに応答してワード線WL上に駆動信号RXを伝達するpチャネルMOSトランジスタP31と、信号ZWDに応答してワード線WLへ負電位Vbbを伝達するnチャネルMOSトランジスタN31と、反転信号ZRXに応答してワード線WLへ負電位Vbbを伝達するnチャネルMOSトランジスタN32を含む。MOSトランジスタN31およびN32の基板領域(バックゲート)には負電位Vbbが印加される。MOSトランジスタP31のバックゲート(基板領域)へは高電圧Vppが印加される。
【0194】
メモリセルアレイ10においては、メモリセルMCは、メモリキャパシタMQと、ワード線WL上の信号電位に応答してビット線BL(または/BL)へメモリキャパシタMQを接続するメモリトランジスタMTを含む。メモリトランジスタMTの基板領域(バックゲート)には基板バイアス電圧Vsubが印加される。
図55に示す構成において、ワードドライバが形成される領域とメモリセルアレイ10が形成される領域はそれぞれ別々に形成される。この場合、メモリセルアレイ10に印加される基板バイアス電圧Vsubと、ワード線ドライブ回路(ワードドライバ580)の基板領域に印加されるバイアス電圧Vbbを別々に設定することができる。図55に示す構成においても、非選択ワード線WL上には、メモリセルアレイ10の基板領域に印加される基板バイアス電圧Vsubと特別に設定される負電位Vbbが印加される。したがって、「ディスターブリフレッシュ」および「ポーズリフレッシュ」の加速テストを実現することができる。
【0195】
[第6の実施例]
図56は、この発明の第6の実施例であるDRAMの要部の構成を概略的に示す図である。DRAMは複数のメモリセルブロックを含む。図56においては、半導体チップ700上に形成される4つのメモリブロック709a、709b、709cおよび709dを代表的に示す。メモリブロック709(709a〜709d)の各々は、メモリセルが行列状に配列されるメモリブロックM#(M#1〜M#4)、メモリセルブロックM#から対応の行を選択する行選択系回路720(720a〜720d)、およびメモリセルブロックM#から対応の列を選択するコラムデコーダを含む列選択系回路721(721a〜721d)を含む。この行選択系回路720a〜720dは第1ないし第5の実施例において説明したレベル変換回路およびワードドライバのいずれかの構成を備える。DRAMは、さらに、第1の負電位Vbb1を発生する負電位発生回路701と、第2の負電位Vbb2を発生する第2の負電位発生回路702を含む。第1の負電位発生回路が発生する第1の負電位Vbb1は、第2の負電位発生回路702が発生する第2の負電位Vbb2よりも小さい(Vbb1<Vbb2)。第1の負電位Vbb1は負電位電源線710を介してチップ内部を伝達され、第2の負電位Vbb2は、負電位電源線712を介してチップ内部を配設される。
【0196】
DRAMはさらに、外部から与えられるアドレス信号をバッファ処理して内部アドレス信号を発生するバッファ回路(アドレスバッファ)705と、バッファ回路705からの内部アドレス信号をデコードし、メモリブロックを指定する信号およびメモリセルブロックM#における行および列を指定する信号を含む。メモリブロック709a〜709dそれぞれにおいて、行選択系回路が設けられており、この行選択系回路の構成に従ってデコード回路706の構成は異なるが、デコーダ回路706はバッファ回路705から与えられた内部行アドレス信号をプリデコードし、デコード信号WDおよび/またはZWDならびにワード線駆動信号RXを発生する構成であってもよい。また、行選択系回路720a〜720dにおいてレベル変換のみが実行され、デコード回路706が与えられたアドレス信号を完全デコードする構成が利用されてもよい。
【0197】
ブロック選択回路707は、デコード回路706からのブロック指定信号に従って指定されたメモリブロックのみを活性状態とするブロック選択信号BSiを発生する。
メモリブロック709a〜709dそれぞれに対応して第1の負電位Vbb1および第2の負電位Vbb2の一方を選択して対応の行選択系回路720a〜720dへ伝達するスイッチ回路708a〜70aが設けられる。スイッチ回路708a〜708dの各々は、ブロック選択回路707からのブロック選択信号BS1〜BS4に従って選択動作を実行する。スイッチ回路708〜708dは対応のメモリが選択状態とされたとき、第1の負電位Vbb1を選択して対応の行選択系回路720(720a〜720d)へ伝達する。スイッチ回路708a〜708dは、また、対応のメモリブロックが非選択状態のときには、その絶対値の小さい第2の負電位Vbb2を選択して対応の行選択系回路720a〜720dへ伝達する。
【0198】
「ディスターブリフレッシュ」特性が問題となるのは、メモリセルアレイにおいて、ワード線が選択状態とされ、非選択ワード線の電位が容量結合により上昇するかまたはビット線の電位が接地電位レベルにまで放電されるときである。したがって、選択メモリブロックにおいてのみ、非選択ワード線へ伝達する負電位Vbbの値をより負とし、メモリトランジスタにおけるチャネルリークの発生を抑制する。非選択状態のメモリブロックにおいては、スタンバイ状態にあるため、ワード線およびビット線の電位は変化しない。したがってこの場合には、非選択ワード線へ伝達される負電位Vbbの値は少し高くてもよい(「ディスターブリフレッシュ」の問題は生じず、むしろ「ポーズリフレッシュ」の問題が生じるため)。したがって、非選択メモリセルブロックにおける非選択ワード線へ伝達される負電位Vbbのレベルを高くしても、特に問題は生じない。
【0199】
すべてのメモリブロックに深い(小さい)負電位Vbb1を与える必要がなく、第1の負電位発生回路は1つのメモリブロックのみを駆動することが要求されるだけであり、その負荷が軽減され、第1の負電位発生回路701の消費電力を軽減することができる。また、負電位発生のために2つの負電位発生回路701および702が必要とされるものの、第1の負電位発生回路1は、1つのメモリブロックのみを駆動し、第2の負電位発生回路2は、残りのメモリブロックを駆動する。第1の負電位Vbb1よりも第2の負電位Vbb2の方が高いため、この第2の負電位発生回路702の消費電力は第1の負電位発生回路701の消費電力よりも小さい。したがって、たとえ2つの負電位発生回路が用いられても、第1の負電位発生回路701のみを用いてすべてのメモリブロックに対して第1の負電位Vbb1を与える構成に比べて全体として消費電力を低減することができる。
【0200】
図56においては、外部からの制御信号を受けるバッファ回路703と、バッファ回路703の出力に従ってテストモード指示信号TEを発生するテストモードシグニチャ回路704が併せて示される。テストモードシグニチャ回路704は、このバッファ回路703からの内部制御信号の特定のタイミングに従ってテストモードが指定されたか否かを判別する。このとき、テストモードシグニチャ回路704は、バッファ回路703の出力が特定の状態にあるときに、アドレス信号を受けるバッファ回路705の出力の特定の内部アドレスビットの値に従ってテストモード指示信号を発生する構成が利用されてもよい。
【0201】
テストモードシグニチャ回路704からのテストモード指示信号TEはブロック選択回路707へ与えられるように示される。テストモード指示信号TEが活性状態のHレベルのとき、非選択ワード線へ伝達される負電位Vbbは通常動作時に与えられる負電位よりも浅く(絶対値が小さく)される。図56に示す2つの負電位発生回路701および702を用いてテストモード(加速テスト)を行なう場合、このテストモード指示信号TEが活性状態のとき、ブロック選択回路707からスイッチ回路708a〜708dへ与えられる選択信号BSi(BS1〜BS4)は第2の負電位Vbb2を選択する状態に設定される。ただしブロック選択回路707により選択されたメモリブロックに対するアクセス(または行および列選択動作)は実行される。
【0202】
図57は、図56に示すブロック選択回路の1つのブロック選択信号に関連する部分の構成を示す図である。図57において、デコード回路506は、メモリブロックを選択するためのブロックデコーダ730を含む。ブロックデコーダ730は、各メモリブロックに対応して設けられるAND型デコーダ730aを含む。選択時にはAND型デコーダ730aの出力は電源電位VccレベルのHレベルとなる。非選択時にはAND回路デコーダ730aの出力はLレベル(接地電位レベル)となる。
【0203】
ブロック選択回路707は、テストモードシグニチャ回路704からのテストモード指示信号TEをその偽入力に受け、AND型デコーダ730aの出力をその真入力に受けるゲート回路741と、ゲート回路741の出力のレベル変換を行なうレベル変換部を含む。ゲート回路741は、テストモード指示信号TEが活性状態となりテストモードを指定するとき、接地電位レベルのLレベルの信号を出力する。テストモード指示信号TEが非活性状態にありノーマルモードを指定するとき、ゲート回路741はバッファとして機能する。
【0204】
レベル変換部は、ゲート回路741の出力を反転するインバータ749と、電源電位Vccを供給する電源ノード748aと出力ノード747aの間に設けられ、そのゲートにインバータ749の出力を受けるpチャネルMOSトランジスタ743と、電源ノード748aと出力ノード747bの間に設けられ、そのゲートにゲート回路741の出力を受けるpチャネルMOSトランジスタ742と、第1の負電位Vbb1を受ける他方電源ノード748bと出力ノード747aの間に設けられそのゲートに出力ノード747bの信号電位を受けるnチャネルMOSトランジスタ746と、出力ノード747bと他方電源ノード748bの間に設けられ、そのゲートに出力ノード747aの信号電位を受けるnチャネルMOSトランジスタ745を含む。出力ノード747aからブロック選択信号BSi(i=1〜4)が出力され、出力ノード747bから反転ブロック選択信号ZBSiが出力される。次に動作について簡単に説明する。
【0205】
このレベル変換器の構成は、図32に示すレベル変換器410のそれと同じである。通常動作モード時には、テストモード指示信号TEは接地電位レベルのLレベルである。AND型デコーダ730aの出力が電源電位Vccレベルの選択状態を示すとき、ゲート回路741の出力がHレベルとなり、MOSトランジスタ742がオフ状態、MOSトランジスタ743がオン状態となる。出力ノード747aからのブロック選択信号BSiが電源電位VcccレベルのHレベルとなり、出力ノード747bからの信号ZBSiが第1の負電位Vbb1レベルのLレベルとなる(出力ノード747aのHレベルによりMOSトランジスタ745がオン状態となる)。通常動作モード時においてAND型デコーダ730aの出力がLレベルのときには、逆に、ブロック選択信号BSiが第1の負電位Vbb1レベル、反転ブロック選択信号ZBSiがVccレベルのHレベルとなる。
【0206】
テストモード指示信号TEがHレベルのときには、ゲート回路741の出力はLレベルとなり、信号BSiがLレベル(Vbb1レベル、反転信号ZBSiがHレベル(Vccレベル)となる。すなわち、テストモード指示信号TEの活性化時(Hレベル)、そのブロック選択器740は、ブロックデコーダ730から与えられるブロック指定信号を無視して非選択状態のブロック選択信号をスイッチ回路708a〜708dへ与える。スイッチ回路708a〜70dの各々は、与えられたブロック選択信号BSiが活性状態のHレベルのときには、第1の負電位を選択し、ブロック選択信号BSiが非選択状態を示す第1の負電位Vbb1レベルのときには、それより浅い(絶対値の小さい)第2の負電位Vbb2を選択する。
【0207】
図58は、スイッチ回路708の構成の一例を示す図である。図58においては、一つのメモリブロックに関連するスイッチ回路の構成のみを示す。各メモリブロックに対して図58に示す構成のスイッチ回路がそれぞれ設けられる。図58において、スイッチ回路708(708a〜708d)は、ブロック選択信号BSiをゲートに受けるnチャネルMOSトランジスタ751と、反転ブロック選択信号ZBSiをゲートに受けるnチャネルMOSトランジスタ710を含む。MOSトランジスタ751は、ブロック選択信号BSiがHレベル(Vccレベル)のときに第1の負電位Vbb1を選択して負電位Vbbとして出力する。MOSトランジスタ750は、反転ブロック選択信号ZBSiがHレベルのときに第2の負電位Vbb2を選択して負電位Vbbとして対応のメモリブロックへ伝達する。第1の負電位Vbb1は第2の負電位Vbb2よりも深い(絶対値が大きい)ため、信号ZBSiが第1の負電位Vbb1レベルのときには、MOSトランジスタ750はオフ状態となる。同様、信号BSiは第1の負電位Vbb1レベルのときには、MOSトランジスタ751はオフ状態となる。
【0208】
上述の構成により、通常動作モード時において、選択メモリブロックへ第1の負電位Vbb1を付与し、非選択メモリブロックへそれより絶対値の小さな第2の負電位Vbb2を与えることができる。テスト動作モード時には、選択メモリブロックおよび非選択メモリブロックいずれにおいても、第2の負電位Vbb2が与えられる。
なお、テストモード指示信号TEの活性時には、この第1の負電位Vbb1および第2の負電位Vbb2と異なる第3の負電位Vbb3が選択メモリブロックへ与えられる構成が利用されてもよい。ただし、負電位Vbb3は、Vbb1<Vbb3の関係を満足する。
【0209】
[負電位の印加態様]
図59は、1つのメモリブロックにおける負電位の印加態様の第1の例を示す図である。図59に示す構成においては、スイッチ回路708がブロック選択信号BSiおよびZBSiに従って選択する負電位Vbbは行選択系回路720へのみ与えられる。メモリセルブロックM#(709)の基板領域には基板バイアス電圧Vsubが印加される。この基板バイアス電圧Vsubは第1の負電位Vbb1と等しくされていてもよい。低消費電力という効果に加えて、図5の実施例における基板バイアス電圧と非選択ワード線に伝達される負電位Vbbを別々に設定することができることにより得られる利点が併せて実現される。
【0210】
図60は、負電位印加態様の他の構成を示す図である。図60に示す構成においては、スイッチ回路708が選択する負電位Vbbは行選択系回路720およびメモリセルブロックM#709の基板領域両者へ印加される。図60に示す構成の場合、DRAMに形成される複数のメモリブロックはそれぞれ異なる領域内に形成され、各メモリブロック形成中のウェル領域にはそれぞれ独立に基板バイアス電圧を印加する構成がとられる。この構成の場合、基板バイアス電圧の非選択メモリブロックにおいてはその絶対値が小さくされるため、消費電力を大幅に低減することができる。
【0211】
上述の構成においては、ブロック選択回路707においてブロック選択信号BSiのレベル変換を行なうように示されている。スイッチ回路708a〜708dそれぞれにおいてレベル変換が行なわれる構成が利用されてもよい。
[変更例]
図61は、この発明の第6の実施例であるDRAMの第1の変更例の構成を示す図である。図61において、DRAMは、行および列に配列されるメモリセルを有するメモリセルアレイ10と、外部アドレス信号から内部アドレス信号を生成するアドレスバッファ750と、アドレスバッファ750からの内部アドレス信号に従ってメモリセルアレイ10における対応の行を選択するとともに選択行を駆動する行選択系回路752を含む。この行選択系回路752は、アドレスバッファ750から与えられたアドレス信号をデコードし、このデコードされた信号をレベル変換するとともに、選択ワード線に高電圧Vppを伝達し、非選択ワード線へ負電位Vbbを伝達する回路構成を備える。
【0212】
DRAMはさらに、RASバッファ6からの内部RAS信号φRASがレベルを変換するレベル変換器754と、レベル変換器754からの信号RASおよびZRASに従って第1の負電位発生回路760からの第1の負電位Vbb1および第2の負電位発生回路751からの第2の負電位Vbb2の一方を選択するスイッチ回路756を含む。レベル変換器754は、内部RAS信号φRASが非活性状態のLレベル(接地電位レベル)のときには第1の負電位Vbb1レベルの信号RASを発生する。信号ZRASは信号RASと相補な信号であり、そのときには電源電位Vccレベルとなる。レベル変換器754は、内部RAS信号φRASがHレベルのとき、信号RASをHレベル(Vccレベル)、信号ZRASを負電位Vbb1レベルに設定する。
【0213】
第1の負電位Vbb1は、第2の負電位Vbb2よりも低い電位である(Vbb1<Vbb2)。スイッチ回路756は、信号RASがHレベルのとき、すなわちDRAMのメモリサイクルが始まっている動作状態のときには第1の負電位Vbb1を選択し、行選択系回路712とメモリセルアレイの基板領域とへ与える。スイッチ回路756は、信号RASが負電位Vbb1レベルの非活性状態のときには、第2の負電位発生回路761からの第2の負電位Vbb2を選択し、行選択系回路752とメモリセルアレイ10の基板領域とへ与える。すなわち、DRAMのスタンバイ時には、第2の負電位Vbb2が負電位Vbbとして選択され、メモリサイクル開始時には第2の負電位Vbb1が負電位Vbbとして選択される。ディスターブリフレッシュ特性が問題となるのは、メモリセル選択動作が行なわれるアクティブサイクル(メモリサイクル)期間である。この間非選択ワード線に伝達される負電位Vbbの値を低くする。この構成においてスタンバイ時における基板リーク電流の抑制(ポーズリフレッシュ特性の改善)および動作時におけるチャネルリークの抑制(ディスターブリフレッシュ特性の改善)両者を実現することができる。
【0214】
なお、図61に示す構成においては、スイッチ回路756により第1の負電位Vbb1および第2の負電位Vbb2の一方を選択して負電位Vbbを発生している。第1の負電位発生回路760および第2の負電位発生回路761が内部RAS信号に従って一方が活性状態とされる構成が利用されてもよい。
[第7の実施例]
図62は、この発明の第7の実施例であるDRAMの要部の構成を示す図である。図62に示すDRAMは、メモリセルMCとして、メモリキャパシタMQとワード線WL上の信号電位に応答して導通するメモリトランジスタMPを含む。このメモリトランジスタMPはpチャネルMOSトランジスタで構成される。メモリトランジスタMPの基板領域には正のバイアス電圧Vsbpが印加される。ワード線WLは選択時には負電位Vbが印加され、非選択時には正の電圧Vpが印加される。選択時負電位Vbbを印加することにより、pチャネルMOSトランジスタMPにおけるしきい値電圧の損失を伴うことなく接地電位GNDレベルの信号をメモリキャパシタMQへ伝達することができる。非選択時にワード線WL上に正の電圧Vp(基板バイアス電圧Vsbp程度またはそれより小さい値)を印加することにより、メモリトランジスタMPにおける弱反転層の形成を抑制し、サブスレッショルド電流を大幅に低減することができる。
【0215】
図62においては、1本のワード線WLを選択するための回路構成を併せて示す。ロウデコーダ20は、AND型デコーダ20bの構成を備え、選択時VccレベルのHレベルの信号を出力し、非選択時接地電位レベルのLレベルの信号を出力する。レベル変換器802は、このAND型デコーダ20dの出力レベルをVppレベルおよびVbbレベルに変換する(信号の論理は維持する)。選択時、信号WDは正の電圧Vpレベルであり、pチャネルMOSトランジスタ811がオフ状態、nチャネルMOSトランジスタ812がオン状態となり、選択ワード線WLの電位が負電位Vbレベルとなる。メモリトランジスタMPがオン状態となり、メモリキャパシタMQがビット線BLに接続される。
【0216】
非選択時には信号WDが負電位Vbレベルとなり、MOSトランジスタ812はオフ状態、MOSトランジスタ811がオン状態となり、正電位Vpがワード線WL上に伝達される。非選択ワード線上の信号電位が正の電位Vpであり、このメモリトランジスタのソースとゲートの電位を異ならせることにより、チャネルリークを抑制する。
このメモリセルがメモリトランジスタとしてpチャネルMOSトランジスタを有する場合、先の第1ないし第6の実施例において説明した構成において高電圧Vppを負電位Vbとし、負電位Vbbを正電位Vpにそれぞれ置換えることにより同様の構成を実現することができ、応じて同様の効果を得ることができる。
【0217】
【発明の効果】
以上のように、この発明に従えば、非選択ワード線の電位レベルがメモリトランジスタの基板バイアス電圧と同一極性とされ、このメモリトランジスタにおけるチャネルリークを抑制することができ、「ディスターブリフレッシュ」特性の優れた半導体記憶装置を実現することができる。またこの非選択ワード線に伝達される電圧レベルを変化させることにより「ディスターブリフレッシュ」および「ポーズリフレッシュ」両者の加速試験を行なうことができ、テスト時間の短縮をも実現することができる。
【図面の簡単な説明】
【図1】 この発明の第1の実施例である半導体記憶装置の要部を構成を概略的に示す図である。
【図2】 この発明の一実施例におけるメモリトランジスタの電圧印加条件を示す図である。
【図3】 この発明の一実施例における高電圧が印加されるトランジスタの空乏層の分布状況を概略的に示す図である。
【図4】 図1に示す一方のレベル変換器の構成の一例を示す図である。
【図5】 図1に示す他方レベル変換器の構成を示す図である。
【図6】 図1に示すワードドライバに含まれる負電位伝達用トランジスタおよびメモリセルの概略断面構造を示す図である。
【図7】 図1に示すワードドライバの負電位伝達用トランジスタおよびメモリセルの断面構造の変更例を示す図である。
【図8】 図1に示すRXデコーダの概略構成を示す図である。
【図9】 図8に示すRXデコーダの信号出力部のMOSトランジスタの概略断面構造を示す図である。
【図10】 図1に示すレベル変換器の第1の変形例を示す図である。
【図11】 図1に示すレベル変換器の第2の変形例を示す図である。
【図12】 図1に示すレベル変換器の第3の変形例を示す図である。
【図13】 図12に示すレベル変換器の効果を説明するための図である。
【図14】 図12に示すレベル変換器の効果を説明するための図である。
【図15】 図1に示すレベル変換器の第4の変形例を示す図である。
【図16】 図15に示すレベル変換器の構成の一例を示す図である。
【図17】 図15に示すワードドライバの構成の一例を示す図である。
【図18】 図1に示すレベル変換器の第6の変形例を示す図である。
【図19】 図1に示すレベル変換器の第7の変形例を示す図である。
【図20】 この発明の第1の実施例の第7の変更例の要部の構成を示す図である。
【図21】 この発明の第1の実施例の第8の変更例の構成を示す図である。
【図22】 この発明の第2の実施例である半導体記憶装置の全体の構成を概略的に示す図である。
【図23】 図22に示すレベル変換機能付ワード線ドライブ回路の構成を示す図である。
【図24】 図22に示すレベル変換機能付ワード線ドライブ回路の第1の変更例を示す図である。
【図25】 この発明の第3の実施例である半導体記憶装置の全体の構成を概略的に示す図である。
【図26】 図25に示すRXデコード回路の構成の一例を示す図である。
【図27】 図25に示すレベル変換回路およびワード線ドライブ回路の構成の一例を示す図である。
【図28】 図25に示すレベル変換回路およびワード線ドライブ回路の第1の変更例の構成を示す図である。
【図29】 この発明の第4の実施例である半導体記憶装置の要部の構成を概略的に示す図である。
【図30】 図29に示す第2の負電位発生回路の構成の一例を示す図である。
【図31】 図29に示す第1の負電位発生回路の構成の一例を示す図である。
【図32】 図29に示す切換回路の構成の一例を示す図である。
【図33】 この発明の第4の実施例である半導体記憶装置の第1の変形例を示す図である。
【図34】 図33に示す負電位発生回路の構成の一例を示す図である。
【図35】 図33に示すテストモード指定信号φTEを発生するための回路構成を概略的に示す図である。
【図36】 図33に示すレベル検知回路の構成の一例を示す図である。
【図37】 図33に示すレベル検知回路の第1の変形例を示す図である。
【図38】 図37に示す可変定電流源の構成の一例を示す図である。
【図39】 この発明の第4の実施例である半導体記憶装置の第3の変形例を示す図である。
【図40】 図39に示すクランプ回路の構成の一例を示す図である。
【図41】 図40に示す可変定電流源の構成の一例を示す図である。
【図42】 この発明の第4の実施例である半導体記憶装置の第4の変更例の構成を概略的に示す図である。
【図43】 図42に示す構成をより具体的に示す図である。
【図44】 この発明の第5の実施例である半導体記憶装置の全体の構成を概略的に示す図である。
【図45】 図44に示すワード線ドライブ回路に含まれるワードドライバの構成を示す図である。
【図46】 図45に示す負電位伝達用MOSトランジスタの概略断面構造を示す図である。
【図47】 図44に示すメモリセルアレイに含まれるメモリセルの概略断面構造およびこの発明の第5の実施例の効果を説明するための図である。
【図48】 図44に示すレベル変換回路の構成の一例を示す図である。
【図49】 図48に示す負電位発生用MOSトランジスタの概略断面構造を示す図である。
【図50】 図44に示すワード線ドライブ回路に含まれるワードドライバの構成の一例を示す図である。
【図51】 図44に示すワード線ドライブ回路に含まれるワードドライバの第1の変形例を示す図である。
【図52】 図44に示すワード線ドライブ回路に含まれるワードドライバの第2の変形例の構成を示す図である。
【図53】 この発明の第5の実施例である半導体記憶装置におけるワード線駆動部のさらに他の変形例を示す図である。
【図54】 図53に示すワード線駆動部の代替例を示す図である。
【図55】 この発明の第5の実施例におけるワードドライバの第6の変形例の構成を示す図である。
【図56】 この発明の第6の実施例の半導体記憶装置の全体の構成を概略的に示す図である。
【図57】 図56に示すブロック選択回路の構成の一例を示す図である。
【図58】 図56に示すスイッチ回路の構成の一例を示す図である。
【図59】 この発明の第6の実施例の基板バイアス電圧と非選択電圧との印加態様の一例を示す図である。
【図60】 この発明の第6の実施例における基板バイアス電圧および非選択電圧の印加態様の変更例を示す図である。
【図61】 この発明の第6の実施例である半導体記憶装置の変形例を示す図である。
【図62】 この発明の第7の実施例である半導体記憶装置の要部の構成を概略的に示す図である。
【図63】 従来のDRAMの全体の構成を概略的に示す図である。
【図64】 従来のDRAMのワード線駆動部の構成の一例を示す図である。
【図65】 従来のDRAMのワード線駆動部の代替例の構成を概略的に示す図である。
【図66】 従来のワードドライバのさらに他の変更例を示す図である。
【図67】 従来のDRAMのメモリセルアレイ部の構成を概略的に示す図である。
【図68】 従来のDRAMにおける問題点を説明するための図である。
【図69】 従来のDRAMにおける問題点を説明するための図である。
【図70】 従来のDRAMにおける問題点を説明するための図である。
【図71】 MOSトランジスタのサブスレッショルド特性を示す図である。
【符号の説明】
1 アドレスバッファ、2 ロウデコード回路、3 RXデコーダ、4 レベル変換回路、5 ワード線ドライブ回路、6 RASバッファ、10 メモリセルアレイ、11 負電位発生回路、12 高電圧発生回路、20 ロウデコーダ、30 レベル変換器、31 レベル変換器、32 レベル変換器、40,40−1〜40−3 ワードドライバ、N1,N2,N3 nチャネルMOSトランジスタ、N nチャネルMOSトランジスタ、200 レベル変換機能付ワード線ドライブ回路、225 pチャネルMOSトランジスタ、226 nチャネルMOSトランジスタ、250 RXデコード回路、252 レベル変換回路、254 ワード線ドライブ回路、N8,N9 nチャネルMOSトランジスタ、P1,P5 pチャネルMOSトランジスタ、350 ワード線ドライブ回路、360 行選択信号発生回路、380 第2の負電位発生回路、390 第1の負電位発生回路、400 切換回路、430 負電位発生回路、440 レベル検知回路、460 負電位発生回路、480 クランプ回路、490 第1の負電位発生回路、495 第2の負電位発生回路、500 ロウデコード回路、502 レベル変換回路、504 RXデコーダ、506 ワード線ドライブ回路、510 基板バイアス発生回路、512 負電位発生回路、N11,N12nチャネルMOSトランジスタ、N16,N17 nチャネルMOSトランジスタ、P20 pチャネルMOSトランジスタ、N18 nチャネルMOSトランジスタ、N21 NチャネルMOSトランジスタ、P21 pチャネルMOSトランジスタ、575 pチャネルMOSトランジスタ、576 nチャネルMOSトランジスタ、580 ワードドライバ、N31,N32 nチャネルMOSトランジスタ、701 負電位発生回路、702 負電位発生回路、704テストモードシグニチャ回路、706 デコード回路、707 ブロック選択回路、708a〜708d スイッチ回路、709a〜709d メモリブロック、752 行選択系回路、754 レベル変換器、756 スイッチ回路、760 第1の負電位発生回路、761 第2の負電位発生回路、802 レベル変換器、810 ワードドライバ、PT pチャネルMOSトランジスタ、NTnチャネルMOSトランジスタ。

Claims (14)

  1. 各々が行列状に配列される複数のメモリセルを有する複数のメモリブロック、
    各前記メモリブロックにおいて各前記行に対応して配置され、各々に対応の行のメモリセルが接続する複数のワード線、および
    アドレス信号に従って前記複数のワード線からワード線を指定するワード線指定信号を発生するワード線選択手段を備え、前記ワード線選択手段は、前記アドレス信号に含まれるブロック指定信号に従って、前記複数のメモリブロックからメモリブロックを選択するブロック選択信号を発生する手段を含み、さらに
    前記ワード線選択手段の出力に従って、前記ワード線指定信号が指定するワード線に第1の電圧を伝達しかつ残りのワード線に前記第1の電圧と符号の異なる第2の電圧を伝達するワード線ドライブ手段、および
    前記ブロック指定信号に応答して、前記メモリブロック指定信号が指定するワード線に伝達される前記第2の電圧の電圧レベルを変更するための電圧変更手段を備える、半導体記憶装置。
  2. 行および列のマトリクス状に配列される複数のメモリセル、
    各前記行に対応して配置され、各々に対応の行のメモリセルが接続する複数のワード線、
    アドレス信号に従って、前記複数のワード線から特定のワード線を指定する行選択信号を発生する行選択信号発生回路、
    前記行選択信号により指定されたワード線に第1の電圧を伝達し、かつ残りのワード線に前記第1の電圧と正負を示す符合が異なる第2の電圧を伝達するワード線ドライブ回路、および
    特定動作モード指示信号に応答して、前記第2の電圧のレベルを変更する電圧変更回路を備える、半導体記憶装置。
  3. 前記電圧変更回路は、
    第1のレベルの電圧を発生するための第1の電圧発生器と、
    前記第1のレベルと異なる第2のレベルの電圧を発生する第2の電圧発生器と、
    前記特定動作モード指示信号に応答して、前記第1および第2の電圧発生器が発生した電圧の一方を選択的に供給するスイッチ回路とを備える、請求項記載の半導体記憶装置。
  4. 前記電圧変更回路は、
    前記第2の電圧が前記特定動作モード指示信号に応じた電圧レベルに到達したかを検出するレベル検出器と、
    前記レベル検出結果に従って前第2の電圧を発生する電圧発生器とを備える、請求項記載の半導体記憶装置。
  5. 前記電圧変更回路は、
    前記第2の電圧を発生する電圧発生器と、
    前記第2の電圧を前記特定動作モード指示信号に応じた電圧レベルにクランプするクランプ回路とを備える、請求項記載の半導体記憶装置。
  6. 前記電圧変更回路は、
    互いに電圧レベルの異なる第2の電圧をそれぞれ発生する第1および第2の電圧発生器を備え、前記第1および第2の電圧発生器の一方は、前記特定動作モード指示信号に応答して前記第2の電圧を選択的に供給する、請求項記載の半導体記憶装置。
  7. 前記特定動作モード指示信号は、テストモードを指示し、前記第2の電圧の通常動作モード時のレベルは、前記テストモード時の前記第2の電圧のレベルより絶対値が大きい、請求項記載の半導体記憶装置。
  8. 各前記メモリセルは対応のワード線に接続されるゲートを有するメモリトランジスタを含み、
    前記第2の電圧は、前記メモリトランジスタのバックバイアス電圧と同じ電圧である、請求項記載の半導体記憶装置。
  9. 行列状に配列され、各々が第1極性のバックバイアス電圧を受けるバックゲートを有する電界効果トランジスタを含む複数のメモリセル、
    各前記行に対応して配列され各々が対応の行のメモリセルの電界効果トランジスタに接続される複数のワード線、
    第1のアドレス信号をデコードして前記複数のワード線から所定数のワード線を含むワード線群を指定するワード線群指定信号を発生する第1のデコード手段、
    第2のアドレス信号をデコードして、前記ワード線群のうちのワード線を指定するワード線指定信号を発生する第2のデコード手段、
    各前記ワード線に対応して設けられ、各々が、前記ワード線群指定信号と前記ワード線指定信号とが対応のワード線を指定するとき、前記第1極性と極性の異なる第2の極性の電圧を該対応のワード線に伝達する第1のドライブトランジスタと、前記ワード線群指定信号が対応のワード線を含むワード線群とは別のワード線群を指定するとき該対応のワード線に第1極性の電圧を伝達する第2のドライブトランジスタとを含む複数のワードドライバ、および
    前記第1のデコード手段の出力信号の信号振幅を拡張して各ワードドライバに伝達する信号振幅変換回路を備え、
    前記信号振幅変換回路は、各前記ワードドライバの第1のドライブトランジスタに対して設けられ、前記第1のデコード手段の出力信号に対応する第1の振幅拡張された信号を第1のドライブトランジスタに与える第1の変換回路と、各ワードドライバの第3のトランジスタに対して設けられ、前記第1の振幅拡張された信号と相補な第2の振幅拡張された信号を第3のトランジスタに与える第2の変換回路とを含み、前記第3のトランジスタは、対応のワード線が非選択状態のとき、該対応のワード線に前記第1極性の電圧を伝達する、半導体記憶装置。
  10. 行列状に配列され、各々が電界効果トランジスタを含む複数のメモリセル、
    各前記行に対応して配列され、各々が対応の行のメモリセルの電界効果トランジスタのゲートに接続される複数のワード線、
    1 のアドレス信号をデコードして前記複数のワード線から所定数のワード線を含むワード線群を指定し、第 1 の論理レベルの第 1 の電位と第2の論理レベルの第2の電位の間で変化するワード線群指定信号を発生する第 1 のデコード手段、および
    2 のアドレス信号をデコードして前記ワード線群のうちのワード線を指定するワード線指定信号を発生する第2のデコード手段を備え、前記第 2 のデコード手段は、前記第 2 のアドレス信号をデコードして前記第 1 の電位と前記第 2 の電位との間で変化するデコード信号を出力するデコード部と、前記デコード信号の前記第 1 の論理レベルを前記第 1 の電位から前記第 2 の電位と相対する方向にある第 3 の電位へレベル変換しかつ前記デコード信号の前記第 2 の論理レベルを前記第 2 の電位から前記第 1 の電位と相対する方向にある第 4 の電位にレベル変換して前記デコード信号の振幅を前記第 3 の電位と前記第 4 の電位との間の振幅に拡張して前記ワード線指定信号を発生する第 1 の信号振幅変換回路を含み、さらに
    各前記ワード線に対応して設けられ、各々が、前記ワード線指定信号の出力ノードと対応のワード線との間に接続され、前記ワード線群指定信号と前記ワード線指定信号とが対応のワード線を指定するとき前記ワード線指定信号の電圧を該対応のワード線へ伝達する第 1 のドライブトランジスタと、前記第 3 の電位の所定ノードと対応のワード線との間に接続され前記ワード線群指定信号が対応のワード線を含むワード線群とは別のワード線群を指定するとき、該対応のワード線に前記第 3 の電位を伝達する第 2 のドライブトランジスタとを含む複数のワードドライバ、および
    前記第 1 のデコード手段からの前記ワード線群指定信号の前記第 1 の論理レベルの第 1 の電位を前記第 3 の電位レベルに変換して前記複数のワードドライバに伝達する第 2 の信号振幅変換回路を備える、半導体記憶装置。
  11. 各前記メモリセル列に対応して配置され、各々に対応の列のメモリ セルが接続する複数のビット線をさらに備え、各前記ビット線の電位は、前記ワード線指定信号の振幅内で変化する、請求項10記載の半導体記憶装置。
  12. 各前記ワードドライバは、さらに、前記ワード線指定信号が該対応のワード線群の対応のワード線とは別のワード線を指定するとき、該対応のワード線に前記第3の電位を伝達する第3のドライブトランジスタを備える、請求項11記載の半導体記憶装置。
  13. 前記第1のドライブトランジスタは、前記ワード線指定信号が対応のワード線群の該対応のワード線とは別のワード線を指定するとき前記第3の電位を該対応のワード線へ伝達する、請求項11記載の半導体記憶装置。
  14. 行列状に配列され、各々が第1導電型のトランジスタを含む複数のメモリセル、
    前記複数のメモリセルの行に対応して配置され、各々に対応の行のメモリセルのトランジスタが接続される複数のワード線、および
    各前記ワード線に対応して配置され、各々が、対応のワード線がアドレス指定されたとき第1極性の電圧信号を該対応のワード線に伝達する第1のドライブ素子と、前記対応のワード線と異なるワード線がアドレス指定されたとき前記対応のワード線に前記第1の極性と異なる第2の極性の電圧信号を伝達する第2のドライブ素子とを含む複数のワードドライバを備え、
    前記複数のメモリセルは、第2極性の第1の電位が供給される第2導電型の半導体基板表面に形成された第2導電型の第1のウェル領域内に形成され、前記第2の導電型の第1のウェル領域は、前記第2極性の第1の電位にバイアスされ、
    前記第2のドライブ素子は、前記対応のワード線と第2の極性の第2の電位ノードの間に接続される第1導電型のトランジスタを備え、前記ドライブ素子トランジスタは、前記第2導電型の半導体基板表面に三重拡散構造により前記第2導電型の半導体基板から分離された第2導電型の第2のウェル領域内に形成され、前記第2の導電型の第2のウェル領域には前記第2極性の第2の電位が供給される、半導体記憶装置
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Families Citing this family (96)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07254275A (ja) * 1994-01-31 1995-10-03 Toshiba Corp 半導体記憶装置
US5696721A (en) * 1995-05-05 1997-12-09 Texas Instruments Incorporated Dynamic random access memory having row decoder with level translator for driving a word line voltage above and below an operating supply voltage range
KR0164358B1 (ko) * 1995-08-31 1999-02-18 김광호 반도체 메모리 장치의 서브워드라인 디코더
JPH09134591A (ja) * 1995-11-07 1997-05-20 Oki Micro Design Miyazaki:Kk 半導体メモリ装置
KR0170903B1 (ko) * 1995-12-08 1999-03-30 김주용 하위 워드 라인 구동 회로 및 이를 이용한 반도체 메모리 장치
JPH1050056A (ja) * 1996-07-31 1998-02-20 Sharp Corp 半導体記憶装置
JP3712150B2 (ja) * 1996-10-25 2005-11-02 株式会社日立製作所 半導体集積回路装置
JPH10144879A (ja) * 1996-11-06 1998-05-29 Toshiba Corp ワード線ドライバ回路及び半導体記憶装置
US5835438A (en) * 1996-12-24 1998-11-10 Mosaid Technologies Incorporated Precharge-enable self boosting word line driver for an embedded DRAM
JPH10241361A (ja) * 1997-02-25 1998-09-11 Toshiba Corp 半導体記憶装置
JP4534163B2 (ja) * 1997-06-16 2010-09-01 エルピーダメモリ株式会社 半導体集積回路装置
WO1998058382A1 (fr) * 1997-06-16 1998-12-23 Hitachi, Ltd. Dispositif a circuit integre transistorise
US6674112B1 (en) * 1997-06-27 2004-01-06 Hitachi, Ltd. Semiconductor integrated circuit device
KR100271840B1 (ko) * 1997-08-27 2000-11-15 다니구찌 이찌로오 회로 면적의 증대를 억제하면서 복수의 전위를 출력할 수 있는내부 전위 발생 회로
JP3123968B2 (ja) 1998-02-04 2001-01-15 九州日本電気株式会社 半導体記憶装置
IT1298819B1 (it) * 1998-03-27 2000-02-02 Sgs Thomson Microelectronics Circuito di commutazione
JP4339938B2 (ja) * 1998-06-10 2009-10-07 株式会社ルネサステクノロジ 半導体記憶装置
US6628564B1 (en) 1998-06-29 2003-09-30 Fujitsu Limited Semiconductor memory device capable of driving non-selected word lines to first and second potentials
JP2000138292A (ja) * 1998-10-30 2000-05-16 Fujitsu Ltd エンベディッドアレイを備えた半導体装置及びその製造方法並びに記録媒体
EP1039470A3 (en) 1999-03-25 2000-11-29 SANYO ELECTRIC Co., Ltd. Semiconductor memory device
JP2001126473A (ja) 1999-10-29 2001-05-11 Oki Electric Ind Co Ltd ワード線リセット回路を含むメモリ回路及びワード線のリセット方法
US6236617B1 (en) * 1999-12-10 2001-05-22 International Business Machines Corporation High performance CMOS word-line driver
US6535430B2 (en) * 2000-02-16 2003-03-18 Halo, Inc. Wordline decoder for flash memory
JP4057756B2 (ja) * 2000-03-01 2008-03-05 松下電器産業株式会社 半導体集積回路
JP3987262B2 (ja) * 2000-03-01 2007-10-03 富士通株式会社 レベルコンバータ回路
US6646949B1 (en) * 2000-03-29 2003-11-11 International Business Machines Corporation Word line driver for dynamic random access memories
DE10026275A1 (de) * 2000-05-26 2001-12-13 Infineon Technologies Ag Verfahren zum Testen einer Vielzahl von Wortleitungen einer Halbleiterspeicheranordnung
JP2002074950A (ja) * 2000-08-29 2002-03-15 Toshiba Corp 半導体集積回路
JP4796238B2 (ja) * 2001-04-27 2011-10-19 Okiセミコンダクタ株式会社 ワード線駆動回路
US7336121B2 (en) 2001-05-04 2008-02-26 Samsung Electronics Co., Ltd. Negative voltage generator for a semiconductor memory device
US20030197546A1 (en) * 2001-07-09 2003-10-23 Samsung Electronics Co., Ltd. Negative voltage generator for a semiconductor memory device
KR100412131B1 (ko) 2001-05-25 2003-12-31 주식회사 하이닉스반도체 반도체 메모리 장치의 셀 데이타 보호회로
JP3744867B2 (ja) * 2002-03-19 2006-02-15 株式会社半導体理工学研究センター データ保持回路
JP2003282823A (ja) * 2002-03-26 2003-10-03 Toshiba Corp 半導体集積回路
DE10216909C1 (de) * 2002-04-17 2003-10-09 Infineon Technologies Ag Spannungspegel-Wandlerschaltung für Speicherdecodierschaltungen
GB2417111B (en) * 2002-04-22 2006-08-16 Micron Technology Inc Providing a register file memory with local addressing in a SIMD parallel processor
JP3904970B2 (ja) 2002-04-26 2007-04-11 松下電器産業株式会社 半導体記憶装置
US6785186B2 (en) * 2002-08-21 2004-08-31 Micron Technology, Inc. Design of an high speed xdecoder driving a large wordline load consuming less switching current for use in high speed syncflash memory
AU2003250431A1 (en) * 2002-08-28 2004-03-19 Koninklijke Philips Electronics N.V. Method for reducing power consumption in a state retaining circuit, state retaining circuit and electronic device
US6693843B1 (en) * 2002-12-13 2004-02-17 Infineon Technologies Ag Wordline on and off voltage compensation circuit based on the array device threshold voltage
US6865119B2 (en) * 2003-02-10 2005-03-08 Artisan Components, Inc. Negatively charged wordline for reduced subthreshold current
US6853591B2 (en) 2003-03-31 2005-02-08 Micron Technology, Inc. Circuit and method for decreasing the required refresh rate of DRAM devices
CN1898744A (zh) * 2003-09-05 2007-01-17 兹摩斯科技股份有限公司 低电压工作动态随机访问存储器电路
US20050105372A1 (en) * 2003-10-30 2005-05-19 Fujitsu Limited Semiconductor memory
JP4437710B2 (ja) * 2003-10-30 2010-03-24 富士通マイクロエレクトロニクス株式会社 半導体メモリ
US7319616B2 (en) * 2003-11-13 2008-01-15 Intel Corporation Negatively biasing deselected memory cells
KR100529386B1 (ko) * 2004-04-27 2005-11-17 주식회사 하이닉스반도체 래치-업 방지용 클램프를 구비한 반도체 메모리 소자
US7326972B2 (en) * 2004-06-30 2008-02-05 Intel Corporation Interconnect structure in integrated circuits
US7245548B2 (en) * 2004-07-27 2007-07-17 Micron Technology, Inc. Techniques for reducing leakage current in memory devices
JP2006059910A (ja) * 2004-08-18 2006-03-02 Fujitsu Ltd 半導体装置
TWI285465B (en) * 2004-11-29 2007-08-11 Au Optronics Corp DC-DC converter formed on a glass substrate
KR100648280B1 (ko) * 2005-01-04 2006-11-23 삼성전자주식회사 반도체 메모리 장치 및 그것의 워드라인 전압 공급 방법
JP4824936B2 (ja) * 2005-03-10 2011-11-30 株式会社日立製作所 ダイナミック・ランダム・アクセス・メモリ装置の検査方法
KR100612944B1 (ko) * 2005-04-29 2006-08-14 주식회사 하이닉스반도체 반도체 소자
US7274618B2 (en) * 2005-06-24 2007-09-25 Monolithic System Technology, Inc. Word line driver for DRAM embedded in a logic process
US7382168B2 (en) * 2005-08-30 2008-06-03 Agere Systems Inc. Buffer circuit with multiple voltage range
US20070052468A1 (en) * 2005-09-02 2007-03-08 Etron Technology, Inc. Shift down level shifter
US7151712B1 (en) * 2005-10-19 2006-12-19 Winbond Electronics Corp. Row decoder with low gate induce drain leakage current
JP2007293933A (ja) * 2006-04-21 2007-11-08 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP5426069B2 (ja) * 2006-08-31 2014-02-26 富士通セミコンダクター株式会社 半導体装置およびその製造方法
JP4984759B2 (ja) * 2006-09-05 2012-07-25 富士通セミコンダクター株式会社 半導体記憶装置
JP5151106B2 (ja) * 2006-09-27 2013-02-27 富士通セミコンダクター株式会社 半導体メモリおよびシステム
JP2008146784A (ja) 2006-12-13 2008-06-26 Elpida Memory Inc 半導体記憶装置
KR100815180B1 (ko) * 2006-12-27 2008-03-19 주식회사 하이닉스반도체 선택적으로 네가티브 워드라인 구동을 하는 반도체메모리장치.
US7701755B2 (en) * 2007-01-02 2010-04-20 Taiwan Semiconductor Manufacturing Co., Ltd. Memory having improved power design
JP2008287826A (ja) * 2007-05-21 2008-11-27 Panasonic Corp 半導体記憶装置
JP2009070480A (ja) * 2007-09-13 2009-04-02 Nec Electronics Corp 半導体記憶装置
US7902611B1 (en) * 2007-11-27 2011-03-08 Altera Corporation Integrated circuit well isolation structures
US9246390B2 (en) 2008-04-16 2016-01-26 Enpirion, Inc. Power converter with controller operable in selected modes of operation
US8686698B2 (en) 2008-04-16 2014-04-01 Enpirion, Inc. Power converter with controller operable in selected modes of operation
US8692532B2 (en) 2008-04-16 2014-04-08 Enpirion, Inc. Power converter with controller operable in selected modes of operation
US8541991B2 (en) 2008-04-16 2013-09-24 Enpirion, Inc. Power converter with controller operable in selected modes of operation
KR101096225B1 (ko) * 2008-08-21 2011-12-22 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
US7876612B2 (en) * 2008-10-08 2011-01-25 Nanya Technology Corp. Method for reducing leakage current of a memory and related device
US8067803B2 (en) * 2008-10-16 2011-11-29 Micron Technology, Inc. Memory devices, transistor devices and related methods
JP5202248B2 (ja) 2008-11-26 2013-06-05 パナソニック株式会社 半導体記憶装置
US8698463B2 (en) 2008-12-29 2014-04-15 Enpirion, Inc. Power converter with a dynamically configurable controller based on a power conversion mode
US9548714B2 (en) 2008-12-29 2017-01-17 Altera Corporation Power converter with a dynamically configurable controller and output filter
JP2011009496A (ja) * 2009-06-26 2011-01-13 Elpida Memory Inc 半導体装置
JP2011044220A (ja) * 2009-08-20 2011-03-03 Hynix Semiconductor Inc 半導体メモリ装置及びその駆動方法
JP2011060394A (ja) * 2009-09-11 2011-03-24 Elpida Memory Inc 半導体装置及びデータ処理システム
TWI407694B (zh) * 2010-01-27 2013-09-01 Novatek Microelectronics Corp 可抑制電壓過衝之輸出緩衝電路及方法
JP5533264B2 (ja) * 2010-05-26 2014-06-25 凸版印刷株式会社 半導体メモリ
CN101894583B (zh) * 2010-07-08 2016-03-02 矽创电子股份有限公司 节省电路面积的记忆单元
KR101132018B1 (ko) * 2010-07-09 2012-04-02 주식회사 하이닉스반도체 전압 스위치 회로 및 이를 이용한 불휘발성 메모리 장치
KR20120049509A (ko) * 2010-11-09 2012-05-17 삼성전자주식회사 로우 디코더 회로 및 이를 포함하는 비휘발성 메모리 장치
US8867295B2 (en) 2010-12-17 2014-10-21 Enpirion, Inc. Power converter for a memory module
US8611169B2 (en) 2011-12-09 2013-12-17 International Business Machines Corporation Fine granularity power gating
US9183906B2 (en) 2012-10-02 2015-11-10 International Business Machines Corporation Fine granularity power gating
JP6003759B2 (ja) * 2013-03-26 2016-10-05 株式会社ソシオネクスト スイッチ回路、及び、半導体記憶装置
US9509217B2 (en) 2015-04-20 2016-11-29 Altera Corporation Asymmetric power flow controller for a power converter and method of operating the same
US9558807B2 (en) 2015-06-23 2017-01-31 Intel Corporation Apparatuses and systems for increasing a speed of removal of data stored in a memory cell
US9953695B2 (en) * 2015-12-29 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and semiconductor wafer
US11056174B2 (en) * 2018-12-06 2021-07-06 Etron Technology, Inc. Dynamic random access memory with shaped word-line waveform
CN111273319B (zh) * 2020-02-25 2021-11-26 东南大学 一种基于余弦函数的区域对流层湿延迟计算方法
CN113470710B (zh) * 2020-03-31 2024-03-26 长鑫存储技术有限公司 半导体存储器

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3824564A (en) * 1973-07-19 1974-07-16 Sperry Rand Corp Integrated threshold mnos memory with decoder and operating sequence
JPS58153294A (ja) * 1982-03-04 1983-09-12 Mitsubishi Electric Corp 半導体記憶装置
JPS60209996A (ja) * 1984-03-31 1985-10-22 Toshiba Corp 半導体記憶装置
US5253202A (en) * 1991-02-05 1993-10-12 International Business Machines Corporation Word line driver circuit for dynamic random access memories
KR940002859B1 (ko) * 1991-03-14 1994-04-04 삼성전자 주식회사 반도체 메모리장치에서의 워드라인 구동회로
JPH04302896A (ja) * 1991-03-29 1992-10-26 Toshiba Corp ダイナミック型半導体記憶装置
JP2835215B2 (ja) * 1991-07-25 1998-12-14 株式会社東芝 不揮発性半導体記憶装置
JP3376594B2 (ja) * 1991-11-20 2003-02-10 日本電気株式会社 行デコーダ
US5537362A (en) * 1994-12-06 1996-07-16 National Semiconductor Corporation Low-voltage EEPROM using charge-pumped word lines

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