JPS58153294A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は電界効果型トランジスタ（以下、ＭＯ５Ｔと
称ス。）を用いたランダムアクセンメモリのワード線の
プルダウン回路に関するものである。

第１図は従来のワード線プルダウン回路を用いたランダ
ムアクセスメモリの一部を示すものであり、１ビット当
り１個のＭＯ８Ｔと１個の容量からなるメモリセルが２
ビツトと、それらを選択するための２つのデコーダと、
メモリセルデータを増幅するための１つのセンスアンプ
と、８つのワード線のプルダウン回路とを示しているも
のである。

第１図において（１）は１ビツトのメモリセルで、一端
が接地され論理値″１′あるいは１０′（以下、′″１
′あるいは１０′は論理値を示すものとする）のデータ
を１１３１１するための記憶容量（りと、一方の主電極
がこの記憶容量（２）の他端に接続され、乙の記憶容量
（２）のデータの読み出し、書き込み、あるいは保持を
するためのスイッチングトランジスタ（３）とを備える
とともに、主として乙のトランジスタ（３）に付随する
寄生容量（４）を有しているものである。（５）はスイ
ッチングトランジスタ（３）の他方ｉζ接続され、メモ
リセル（りのデータを伝達するためのビット線、（６）
はビット線・ζ読み出されたセルデー−夕増幅するため
のセンスアンプ、（７）はセンスアンプを駆動する信号
へが加えられる端子、（８）はスイッチングトランジス
タ（３）のＯＮ、ＯＦＦを制御するための信号が加えら
れるワード線で、スイッチングトランジスタ（３）のゲ
ートが接続されている。（９）はこのワード線（ＩＩ）
に付随する寄生容量、αＱはメモリセル（１）を選ぶた
めに加えられるアンドレス信号（ＡＩ＊　Ａｔ　ｅ　Ａ
ｓ　＊　Ａｓ　・・”・−・Ａｎ、　Ａｎ　）を解跣す
るデコーダ回路で、アドレス信号が加えられる端子０υ
・・・・・・Ｏｐを有し、これら端子αυにそれぞれ接
続され、アドレス信号に応動して働き、それぞれ並列接
続されたｎ個のトランジスタ（６）・・・・・・・・（
２）と、一方の主電極がこのトランジスタ（６）の一端
に接続され、この接続点であるデコーダ回路の出力ノー
ド０３を充電するための充電トランジスタＱ４とを備え
るとともに、この充電トランジスタＱ４の他咄が接続さ
れこの充電トランジスタα４を制御する充電信号ψが加
えられる端子（イ）と、充電トランジスタＯ◆の他方の
主電極が接続され、［ｉ電圧Ｖが加えられる端子α曖と
を有したものである。α力はこのデコーダ回路ＱＯ出力
ノード（２）のレベルに応動して、クロック信号ψをワ
ード線（８）に結合するトランジスタで、クロック信号
φが加えられる端子（２）とワード線（８）間１ζ接続
され、ゲートがデコーダ輔の出力ノード（至）に接続さ
れるものである。（至）はデコーダ回路（至）の出力ノ
ード０１が５１ルベルのときのレベルを昇圧してクロッ
ク信号φの１１ルベルをトランジスタα力のしきい値電
圧ｖ、トヨによる低下なしにワードｆｉ　（８）に伝え
るための容量で、デコーダ回路（１（１の出力ノードＱ
ｌとワード線（ＩＩ）との間に接続される。

曽は非選択のワード線の電圧を接地するためのプルダウ
ン回路で、ワード線（８）と接地との間に接続されたト
ランジスタＣ廓と、このトランジスタＱ０とたすきがけ
に接続、つまり、一方の主電極（この場合ドレイン）が
トランジスタ（２）のゲートに、偏力の主電極（この場
合ソース）が接地に、ゲートがワード線（８）に接続さ
れたトランジスタ（２）と、電源電圧Ｖが印加される端
子Ｑ６とトランジスタ軸の一方の主電極との間に接続さ
れるとともに、ゲートがクロック信号ｊが加えられる端
子００に接続され、メモリセル（１）が非選択状態の時
、トランジスタ（２）をＯＮＬ／てワード線（８）を接
地するための充電トランジスタとを備えたものである。

弼は上記メモリセル（１）と同一のメモリセルに）を選
ぶためのデコーダ回路で、上記デコーダ回路０４と同一
構成であるが、アドレス信号の応答が異なるものである
。

（２）はデコーダ回路−の出力ノードに）は上記トラン
ジスタＱ７）と同様な作用をするものであり、クロック
信号ψが加えられる端子Ｏ１とワード線側間に接続され
るトランジスタで、メモリセル−のワード線■とクロッ
ク信号ψをデコーダ回路（財）の出力ノード−のレベル
に応じて結合するものである。＠拳はメモリセル−の記
−ノード、（至）はワード線（ロ）の寄生容量、（２）
はワード線勾のプルダウン回路で、上記プルダウン回路
部と同様な構成になっているものである。

次にｆｓｚ図の波形図を参照しながら第１図の回路動作
を説明する。

ここでは、メモリセル（１）に′０′、メモリセル□（
２）に１１′のデータが記憶されており、いまメモリセ
ル（１）の１１６１データの読み出し動作をするという
ことを想定しているう 第２図の時刻ｔｏからｔｌの間はこのメモリシステムの
予潴充電の期間であり、クロック信号７によってデコー
ダ回路０・（財）の各出力ノード（２）、＠およびプル
ダウン回路０１Ｊ＃よび６１の各トランジスタ（２）の
ゲートは１′に予め充電される。このときクロックψは
１０＃の接地レベルなのでワード線（荀。

（２）はトランジスタ（１カ、（ホ）およびプルダウン
回路の各トランジスタや◇を通して接地される。従って
両方のメモリセルＣ１）、■の各スイッチングトランジ
スタ（３）はＯＦＦでありセルデータの保持状態になっ
ている。時刻ｔ１でクロック信＠１が１０′になったあ
と時刻ｔ２でアドレス入力がデコーダ回路Ｑゆおよび（
ハ）のそれぞれの端子６υに加えられると、今、メモリ
セル（１）を読み出し動作をすることにしている。つま
り、メモリセル（１）が選ばれるので、デコーダ回路（
ハ）の出力ノード（イ）はトランジスタ軸を介して接地
、つまり″１０ルベルになり、デコーダ回路部の出力ノ
ード（２）は依然とし・て５１ルベルが保持されている
ものである。従つ１トフンンスタ的がＯＮ状態のまま、
トランジスタ（至）はＯＦＦ状態になる。この時、クロ
ック信号ψは％　６　ルベル、プルダウン回路に）（功
の各トランジスタに）はＯＮ状態であるから、ワード線
（８）四は５０′である。

次に時ｊＱｌｔｉでψが５１７になるとトランジスタα
ηを通してワード線（８）が充電される。この時、ワー
ド線（８）はプルダウン回路−のトランジスタ＆）によ
って接地されているが、トランジスタ（ロ）のＯＮ抵抗
はプルダウン回路に）のトランジスタ３υのＯＮ抵抗よ
りも低く設定さｔＬでいるのでクロック信号ψの上昇と
ともにワード線（８）の電圧も次第に上昇してゆき、プ
ルダウン回路（ホ）のトランジスタ（２）のしきい電圧
値”ＴＨを越えると、このトランジスタ四がＯＮし、ト
ランジスタ＠が０ＦＦＬ／てワード線（８）の電圧はク
ロツク４Ｎ号ψの変化にそのまま追随して上昇する様に
なろ。ワード線（８）の電圧が上昇するにつれてデコー
ダ回路（至）の昇圧容量（至）を通してデコーダ回路の
出力ノード（２）がｖ＋ｖＴＨ以上に昇圧され、したが
って、ワード線（Ｓ）の電圧はトランジスタ（ロ）のし
赤い電圧分のドロップなしにクロック信号−の１１ルベ
ル（＝Ｖ）まで上昇する。

一方、トランジスタ曽は０ＦＦＬ、ているので、ワード
線四はトランジスタ（２）により接地されたままである
。そして、ワード線（ａ）の電圧によりトランジスタ（
３）がＯＮｔ、、、ビット線（６）にメモリセル（１）
の１０′データが読み出される。このときのビット線の
電圧変化は第２図の様になる。すなわち、メモリセル（
１）の奇生容量（４）によりワード線（８）とビット線
（ＩＩ）が結合し、ワード線（８）の立ち上り時にビッ
ト線（６）の電圧が押し上げられ、その後メモリセル（
１）からの読み出し信号により次第に低下してゆく０次
にｔ４の時刻でクロック信号■８が加えられると、ビッ
ト線（６）に現われた微小電圧振幅がセンスアンプ（６
）によって増幅され、ビット＋ｉ％ｉ！　（５）のレベ
ルが１０′（＝接地レベル）になる。

次善こｔＩｓの時刻でセルの読み出しが終了してクロッ
ク信号ψがＯ′になると同時にワード線（１）の電圧も
′″Ｏ′になる。ところが、仁のときメモリセル（１）
の寄生′ｆＩｌ（４）によりワード線（＠）・とビット
線（６）が結合されてビット線（５）の電圧が引き下げ
られる。この電圧は第２図の様に−ＶＴＲ以下になる場
合がある。この様に−ＶＴＩＴ以下になった場合、メモ
リセル（至）のスイッチングトランジスタ（３）のゲー
ト（ワードａｒｍ）と一方の主電極（この場合ソース）
Ｃビット線（６））の間に、メモリセル（２）のスイッ
チングトランジスタ（３）のしきい電圧値ＶＴＲ以上の
電圧が加わったのと等価にな口、このスイッチングトラ
ンジスタ（３）がＯＮＬ／て、メモリセルに）の記憶ノ
ード四に蓄えられていた電荷がスイッチングトランジス
タ（３）を通１７て放電することになり、Ｃの記憶ノー
ド四の電圧が低下することになる。

（第２図△Ｖ）。もし上記の一連の動作を繰り返し行な
った場合、メモリセル−の記憶ノード曽の電圧は次第に
低下してゆき′″１′のデータが′ｈθ′に変わってし
まうことになる。これを防ぐためにはスイッチングトラ
ンジスタ（３）のし赤い電圧を大キくシてＯＮＬ、にく
くすれば良いが、しきい電圧を大きくするとメモリセル
に書き込まれる電圧がしきい電圧の増加分だけ小さくな
りこのためデータ読み出し時の信号レベルが小さくなる
という不都合が生じるものである。

この発明は上記した点に鑑みてなされたものであり、非
選択状態にあるメモリセルのワード線の電圧を接地レベ
ル以下にして、選択状態にあるメモリセルからのノイズ
による影響をメモリセルのスイッチングトランジスタの
し傷い電圧ＶＴｆ［を変えずに軽減することを目的とす
るものである。

以下にこの発明の一実施例を第８図に基づいて説明する
。なお、この実施例では第１図に示したものと同様に２
個のメモリセルのみが使用されているが、これは本発明
の原理を示すためのものであって、これに限られるわけ
でないことはもちろんである。

第８図において６、第１図に示すものと同一符号は同−
又は相当部分を示すものであゆ、プルダウン回路曽のト
ランジスタ＠および輪の各一方の主−極（この場合ソー
ス）が、接地電圧以下の一定電圧ＶＮ（この場合−Ｖｔ
ｉ）を発生する電圧発生源普ζ接続される端子（２）に
接続され、同様にプルダウン回路（２）のトランジスタ
（ハ）および磐の各一方の主電極（この場合ソース）が
端子（至）に接続されるとともに、クロック信号ψ′が
第１図に示すもののクロック信号ψと同一タイミングの
クロック信号とし、％（）？レベルを高インピーダンス
とした仁とを、第１図に示すものと相違するものである
。。

この様に構成されたものの動作を９４図の波形図を参照
しながら説明する。。

ここでも、第１図に示す回路動作と同じ状態、つまりメ
モリセル（１）に１０１１メモリセル（ハ）に１１′の
データが記憶されており、いま、メモリセル（１）の４
　Ｑ　Ｉデータの読み出し動作をするということを想定
する。したがって、基本的な回路動作は第１図に示すも
のと同じであるので、相違する動作、つまり、ワード線
（８）および（ロ）の電圧を主として以下に述べる。

第４図の時刻ｔｏからｔｌの期間、ワード線（８）およ
び（２）はプルダウン回路（１）およびＣ◇の各トラン
ジスタ（２）はＯＮ状態であるため、電圧発生源の発生
電信号φ′もトランジスタ（１２５員もＯＮ状態である
ため、−ＶＴＨレベルにされる。（仁の期間クロック信
号ψ′が％　６１の高インピーダンス状態化なっている
からである。） そして、時刻１．〜ｔｌまでは第１図に示すものと同様
に動作し、時刻ｔ８でクロック信号φ′が％　６４Ｆか
ら′″１′に変わると、トランジスタ（ロ）を通してク
ロック信号ψ′の上昇ととも１とワード線（ｓ）の電圧
も次第に上昇し、プルダウン回路曽のトランジスタ四の
しきい電圧値を越えると、このトランジスタ（２）をＯ
Ｎにし、トランジスタ（２）をＯＦＦするため、ワード
線（Ｓ）の電圧はクロック信・号ψ′に追随して°゛１
１′に上昇する。仁の時、クロック信号〆が０′から′
″１′に上昇するまでに、プルダウン回路員のトランジ
スタに）を通して電圧発生源の電圧ｖＮが瞬時的に押し
あげられることになるが、選択されなかったメモリセル
（至）が接続されるワード線−に付随する寄生容量（至
）（図示では１つだけであるが、実際には多数のワード
線、例えば６４にビットのメモリでは２６６本のワード
線に付随する寄生容量）がプルダウン回路■のトランジ
スタ（２）を介して大きなデカップリング容量として働
くので、電圧Ｖ、は−Ｖ’ｌ’Ｈからほとんど変化しな
いものである。したがって、ワード線（２）の電圧は、
トランジスタ曽がＯＦＦ状態であることも判なって、−
ＶＴＨの状態を維持される。その後、メモリセル（１）
の′ｈθ′データが読み出され、時刻ｔｉでクロック信
号ψ′が′″ｌ′から′″０′に変化すると、ワード線
（８）はトランジスターカを介して高イン、ビーダンス
の接地レベル魯ζ変化する。このときビット線（６）の
電圧が第１図のものと同様番ζメそりセル（１）の寄生
容量（４）によりワード線（８）とビット線（６）が結
合されて−ＶＴＲより下がるが、ワード線−の電圧が−
ＶＴＨとなつ゛ているため、メモリセル■のスイッチン
グトランジスタ（３）はＯＮＬ、、ないものである。

したがって、メモリセル（２）の記憶ノード（２）の電
圧低下は起こらず、メモリセル（２）は４１′のデータ
がそのまま記憶されているものである。

その後、クロック信号マが５０′から１１′に変化（時
刻ｔｏ）すると、デコータ回路（２）のトランジスタ（
ロ）がＯＮにな艷、トランジスターがＯＮ　Ｌ／、しか
もプルダウン回路曽のトランジスタ（２）もＯＮになり
１、トランジスタ（ロ）もＯＮするので、クロック信号
ψ′およびワード線（８）も接地レベルから−Ｖ？Ｈに
変化し、次の動作を待機することになる。

この様に、一方の主電極がワード線に、他方の主電極が
接地電圧以下の所定電圧を発生する電圧発生源に接続さ
れたトランジスタを有するワード線プルダウン回路とし
たので、非避択状態にあるメモリセルのワード線の電圧
が接地電圧以下の所定電圧になり、選択状態にあるメモ
リセルのノイズによっても、非選択状態にあるメモリセ
ルへの影響を軽減できるものである。１これに判なって
、メモリセルのスイッチングトランジスタのしきい電圧
を小さくでき、メモリセルからの読み出し信号を大きく
できるものである。

次に、第８図に示すものの、接地電圧以下の所定電位ｖ
Ｋを発生する電圧発生源について第６図に基づいて説明
する。

このものは、メモリセル、デコーダ回路、およびプルダ
ウン回路等と同一基板上に形成できるものであり、第６
図において、（２）は−ＶＴＨの電圧が発生される出力
端子、軸は出力電圧を−ＶＴＨにするためのクランプト
ランジスタで、出力端子幅と接地間に接続され、ゲート
が接地されているものである。鱒は第１の整流トランジ
スタで、一方の主電極およびゲートが出力端子に）に接
続されている。■は第２の整流トランジスタで、第１の
整流トランジスタの他方の主電極およびゲートが接続さ
れ、他方の主電極が接地されているものである。

曽は整流ノード、勢は結合容量で、クロック信号ψＣの
加わる端子−と第１の整流トランジスターの他方の主電
極間に接続されているものである。

このものにおいて、その動作を説明すると、一般に、第
６図のものにおいてクランプトランジスターのない回路
構成のものは良く知られており、クロック信号ψＣの電
圧振幅をｖ１第１および第２の整流トランジスター、＠
のしきい電圧をＶＴｌｌとすると、出力端子−には−（
Ｖ−２Ｖｔａ）の負電圧が生じるものである。そして、
第６図番ζ示すよう暑ζ出力端子働にクランプトランジ
スタ勢を接続すると、出力端子（２）の電圧が−ＶＴｉ
ｌより負の揚台にはこのクランプトランジスターを通し
て接地より電流が流れるため出力端子−の電圧は−ＶＴ
Ｉ［にクランプされることになるものである。すなわち
出力端子（２）には一定の−ＶＴＨの電圧が供給される
ことになるものである。また、同じく第８図においてク
ロック（ｄ号ψ′、−）まり、＠１図に示すもののクロ
ック信号ψと同一タイミングのクロック信号であるが′
６ルベルが高インピーダンスになっているクロック信号
の発生回路の一例を第６図において説明する。＄６図に
おいて−はクロック信号ψ′が出力される端子、鵠は出
力段の負荷トランジスタで、電源−と出力（転）との間
に接続される。

錫は出力段のドライバートランジスタで、出力（至）と
接地との間に接続される。輪は負荷トランジスタ的のゲ
ートを充電するためのトランジスタで、クロック信号ψ
Ｄにより制御され、電源とノード−との間に接続される
。軸は負荷トランジスターのゲートを放電するためのト
ランジスタで、ノード−と接地との間に接続される。輪
はトランジスター、−からなる充放電回路の出力ノード
、−は負荷トランジスタ（２）のゲートを昇圧するため
の昇圧容量で、ノード−とノード−の間に接続される。

−は負荷トランジスタ輪のゲートを昇圧するブートスト
ラップ回路の負荷トランジスタで、電源とノード−の間
に接続される。−はそのドライノ（−トランジスタで、
ノード−と接地との間に接続される。−はその出力ノー
ド、輪はブートストラップ回路を効果的に働かせるため
の遅延回路の負荷トランジスタで、クロック信号？Ｏｉ
こよって制御され、電源とノード關との藺に接続される
。　Ｉｌｌはそのドライバートランジスタで、ノード−
と接地との間に接続される。−はその出力ノード、−は
ドライバートランジスタ輪を一時的にＯＮする信号を発
生する回路の出力ノード、−はその負荷トランジスタで
、クロック信号７’ｏ　とノード輪との間に接続される
。−はそのドライバートランジスタで、ノード−と接地
との間に接続される。輸は負荷トランジスターのゲート
を充電するためのトランジスタで、クロック信号ψＯに
よって制御され、電源とノード−との間に接続される。

−は負荷トランジスタ（財）のゲートを放電するための
トランジスタで、ノード−と接地との間に接続される。

−はトランジスターとρηからなる充放電回路の出力ノ
ード、■はドライバートランジスターおよびトランジス
ターηをクロック信号７＝ｏによって制御するトランジ
スタで、電源とノード−の間に接続される。−はノード
−を放電するトランジスタで、クロック信号ψ０によっ
て制御され、ノード−と接地との間に接続される。旬は
ノード−を放ｇオるトランジスタで、クロック信号ψ′
によって制御され、ノード四と接地との間に接続される
。−はクロック信号φ・が加わる端子、−はクロック信
号１ｏが加わる端子、−は電源■が加わる端子である。

このように構成されたものにおいて、クロック信号ψ′
を得る動作をｌＩＴ図に示す波形図をｔ照して、説明す
る。まず、時刻ｔｏからｔｌの期間クロツり信号Ｗｏは
′″１′、クロック信号φ０は′″Ｏ′なので、ノー゛
ドーは１０′、ノード（財）はトランジスターを通して
充電されており　　％　１　ｆ、従ってノード−は１０
′、そしてノ・−ドーも１１′に充電されている。トラ
ンジスタＣＤに）は０ＦＦＬ／ているので出力ノード−
（クロック信号ψ′となる）は高インピーダンス状壊で
ｔｏ以前が％□Ｉとすると０′になっている。

次に時刻ｔｌでクロック信＠ソ０が１０′になっても、
ノーＩＳ１．ｉｌおよび曖は′１′に充電された状藍を
保持されている。そして時刻【２でクロック信号φ０が
１１になるとトランジスターがクロック信号ψ０により
ＯＮＩ、、、ノード＠θが充電され、トランジスター〇
がＯＮ　Ｌ、て、ノード（７）のレベルが上昇するこれ
によりトランジスタ（２）がＯＮＬ／てノード−が１１
′から１０′に変化する、するとトランジスターが０Ｆ
ＦＬ／、ノード■のレベルが′０′から′″１′へ変化
するこの変化は容社に）を通してノード４月こ伝λ、ら
れノード彎のレベルがｖ＋ｖＴｒ１以上に上昇する。こ
の結果クロツク１言号ψ′のレベルはＶまで上昇する。

一方、このときノード−がトランジスターによりＯ＃に
なりトランジスター−がＯＦＦ　しその結果トランジス
ターによりノード−が１１′に充電され、トランジスタ
（財）がＯＮする。ただしこのときクロック信号１Ｇ　
は′″Ｏ′なのでノード−は依然として％ｏｌ−ｒｃあ
る。そして、時刻ｔ＄でクロック信号ψＯがＯ′になっ
ても、トランジスターはＯＦＦ状態であるので、ノード
−は放電せずクロック信号φ′はＶのままである。

時刻ｔ４でクロック信号１ｏがｑ″１′になるとトラン
ジスターを通してノード−が％ｏ＃ｓζなりトランジス
ターを通して、トランジスターがクロック信号ψ０によ
ってＯＮされ、クロック信号φ′が接地される。そして
クロック信号φ′が％　６　＃になるとトランジスター
が０ＦＦＬで、トランジスターにおさえられていたノー
ド−のレベルが上昇し時刻ｔｓでトランジスタ＠（財）
がＯＮになりノード−が１０′になる。そしてノード−
が１０′になるとクロック信号ψ′は高インピーダンス
の″Ｏ′状層（９５図破線部）になり、第１図に示すも
ののクロック信号ψと同一タイミングであるが、′Ｏル
ベルが高インピーダンスのクロック信号が得られるもの
である。

なお、このクロック信号ψ′発生回路を第８図に示すも
のに適用した場合、クロック信号〆の電圧レベルが−Ｖ
ＴＲまで下げられる（第４図に示す時刻【８までの期間
及び時刻ｔｏ以降の期間）がトランジスタ（２）輪はＯ
ＮとＯＦＦの境界の状態であり、電流は殆んど流れない
ので、消費電力が増えるという問題は生じない。

第８図はこの発明の他の実施例を示す要部回路図であり
、この場合、１本のワード締回路のみを示している。第
８図において同はプルダウン回路で、一方の主電極がワ
ード線（８）に他方の主電極が接地電圧以下の所定電圧
ｖＮを発生する電圧発生源に接続されたプルダウントラ
ンジスタ四がらなっている。（２）は電源ｖとプルダウ
ントランジスタ（２）のゲートの電極端となるノード（
至）の間に接続され、クロック信号ψによって制御され
る充電用トランジスタ、σ−は電源とノード−との間に
接続された負荷トランジスタ、（至）はノード（７！と
接地との間に接続されたドライバートランジスタ、ｎは
電源端子、（７槌はクロック信号ψの端子、（２）はク
ロック信号ψ０の端子である。

この様に構成されたものにおいて、その動作は、第４図
に示したものとほぼ同様であり、クロック信号１が１１
′のとき、つまり予備充電の期間に、充電用トランジス
タ（１３がＯＮするため、ノード（至）はＶ−ＶＴＨの
％　１　＃レベルになり、プルダウントランジスタ（２
）をＯＮ状態にするため、ワード線（８）は所定電圧ｖ
Ｎ（この場合−ＶＴＨ）にされる。次にメモリセル（１
）からの読み出し動作をする際に、クロック信号φが１
′から′ｈＯ′になったあと、選択されたワード線（８
）が１１′になる少し前にクロック信号ψ０が１′にな
り、ノード−の電圧が負荷トランジスタｇ（転）とドラ
イバートランジスタ（ハ）のＯＮ抵抗の比で決まる接地
レベルよりもわずか務こ高い電圧になる。したがって、
読み出しが選択されたワード！ＩＩ（８）の電圧はほぼ
Ｖのレベルまで上昇し、メモリセル（１）の記憶を読み
出せ、また選択されなかったワード線の電圧は−ＶＴＩ
Ｉのレベルである。よって、読み出しが終了した後に、
選択されたメモリセルからのノイズの影警により、選択
されなかったメモリセルの悪影響を第８図に示したもの
と同様に軽減でき、しかもメモリセルからの読み出し信
号を大きくできるものである。

第９図は乙の発明のさらに他の実施例を示す要部回路図
であり、第８図に示すものと同様に１本のワード線回路
のみを示している。

第９図において、−はプルダウン回路で、一方の主電極
がワードｌ１Ｉ（８）に、他方の主電極が接地電圧以下
の所定電圧ＶＮを発生する電圧発生源に接続されたプル
ダウントランジスタ観と、一方の主電極がこのプルダウ
ントランジスタ＠υのゲートに、他方の主電極がデコー
ダ回路の出力が変化した後に１１′から５０＃に変化す
るクロック信号？ｌの端子例に接続され、ゲートがデコ
ーダ回路ＯＱの出力ノード（至）に接続されたトランジ
スターとからなるものである。

この様に構成されたもの蚤こおいて、その動作は、第４
図に示したものとほぼ同様で予備充電の期間に、第８図
に示したものと同様にデコーダ回１１１Ｏ（１の出力ノ
ード（２）は％　１　＃であり、このときクロック信号
１も′ｈ１′であるから、トランジスターを介してノー
ド−に′１′が現われるので、プルダウントランジスタ
掴はＯＮＬ／、Ｌ／たがって、ワード線（８）は所定電
圧ｖＮ（この場合−ＶＴＲ’）にされる。

次にワード線（８）に接続されたメモリセルが選択され
た場合と選択されなかった場合とに分けて説明する。選
択された場合には、デコーダ回路（イ）の出力ノードは
′″１′であり、このときクロック信号肖が４１１から
′″０′に変化すると、トランジスターを介してノード
−は接地レベルとなり、プルダウントランジスタのりは
ＯＮとＯＦＦの境界の状態でＯＮ抵抗が非常に高い状態
にあり、クロック信号ψが′ｈＯ＃からｌ＃に変化する
と、トランジスタ＠を介してワー、ド線（ｓｌ）も同時
にＯ′から１１′に変化する。したがって、メモリセル
の記憶が読み出されることになる。また、選択されなか
った場合には、デコーダ回路αＱの出力ノードは５１′
から１０′に変化し、このときクロック信号肖が１′か
ら１０′に変化しても、トランジスターはＯＦＦになる
ので、ノード−は″１ルベルを保持し、プルダウントラ
ンジスタ参りはＯＮ状態のままである。しかもトランジ
スタａｔｒもＯＦＦになるので、ワード線（８）の電圧
は−ｖＴＨレベルである。

したがって、選択されなかったワード線（８）の電圧は
−ＶＴＢであるので、第８図に示したものと同様に選択
されたメモリセルからのノイズによっても選択されなか
ったメモリセルへの影警を軽減でキ、シかもメモリセル
からの続み出し信号を大きくできるものである。

この発明は以上に述べたように、複数のメモリセルが接
続されたワード線に一方の主電極が接続され、他方の主
電極が接地電圧以下の所定電圧を発生する電圧発生源に
接続され、ゲートが制御信号源に接続されたトランジス
タを設けたので、非選択状態にあるメモリセルのワード
線の電圧を接地電圧以下の所定電圧にでき、選択状態に
あるメモリセルのノイズによっても、非選択状態にある
メモリセルへの悪影響を制御できるという効果があるも
のである。

【図面の簡単な説明】

第１図は従来技術による２ビツトのメモリセルからなる
ランダムアクセスメモリシステムの要部回路図、第２図
は第１図の回路の各部の信号波形を示すタイミング図、
第８図はこの発明の一実施例である２ビツトのメモリセ
ルからなるランダムアクセスメモリシステムの要部回路
図、第４図は第８図の回路の各部の信号波形を示すタイ
鳳ング図、第６図は第８図のものの所定電圧ｖＮを発生
させるため一例を示す回路図、９６図は第８図のクロッ
ク信号ψ′を発生させるための一例を示す一路図、第７
図は第６図の回路の各部の信号波形を示すタイミング図
、第８図はこの発明の他の実施例を示す要部回路図、第
９図はこの発明のさらに他の実施例を示す回路図である
。 図において、（１）ｇ４はメモリセル、（６）はビット
線、（８）＠はり−ド線、ａ＊Ｗはデコーダ回路、（転
）＠（２）−□はプルダウン回路、＠翰−はプルダウン
トランジスタ、ｖＮは接地電圧以下の所定電圧である。 なお、各図中同一符号は同一または相当部分を示す。 代理人　葛野信− 第２図 １Ｊ４ｖＩＪ 第５図 ６ 第６図 第７図 第８図 第９図 手続補正書（自発） 昭和５７年５　月２６日 特許１ｊ長官殿 １、事ｆ’ｌの表示　　　　特願昭　６７−８６８６１
号２、発明の名称 半導体記憶装置 ３、補１「をするイ ６、補正の対象 明細書の特許請求の範囲の欄２発明の詳細な説明の欄お
よび図面。 ６、　補正の内容 （１）明細書の特許請求の範囲を別紙のとおり訂正する
。 （２）明細１中第１自第１８行から第１９行にへ０８Ｔ
Ｊとあるのを「トランジスタ」と訂正する。 （３）同第１Ｂ第１９行に「ランダムアクセス」とある
のを「ランダムアクセス」と訂正スる。 （４）同第２自第８行に１Ｍ０３ＴＪとあるのを「トラ
ンジスタ」と訂正する。 ＋５）同第８肖第７４１に「アンドレス」とあるのを「
アドレス」と訂正する。 （り）同飴８貞鉛１４行に「デコーダ」とあるのを「デ
コーダ」と訂正する。 （７）同第４百色Ｉ行に「−路四用刀」とあるのを「路
ＵＣ＋の出ノＪ」と−ｆ正する。 （８）同第１４頁第１行に「デコーダ」とあるのを［デ
コーダ」とｈ］正マる。 （９）同第１４頁第１４行に「仁れに判って」とあるの
を「これに伴なつＣ」と訂正する。 ＱＯｈ第１５頁第１θ行に「主電極および」とあるのを
「主ｔＳに一万の主電極」と訂正する。 Ｏす同第１８負第１１１に「ゲート」とあるのを「ゲー
ト」と１正する。 （２）同第２８頁第２行および第２５負第９行にそれぞ
れ「影瞥」とあるのをｒ＊響Ｊと１正する。 ｃＬｌ同第２５自第２０行に「＠御」とあるのを「抑制
」と訂正する。 ｕ４１ａ面中、第９図を別紙のとおり訂正する。 以　　上 特許請求の範囲 １つのスイッチングトランジスタとこのトランされたメ
モリセルを＊教育し、各トランジスタのゲートが複数の
うちの選択さねたリード線に、他方の主ｗ！碓が複数の
うちの選択されたビット線に接続された也のにおいて、
上記ワード線のそれぞれに対応しＣ設けられ、一方の主
ｔｓｒがワード線に接続さオ］、他方の主電極が上記ビ
ット線の１０＃レベル、そりも低い所定電圧を発生する
電圧発生源に接続さセ、ゲートに制郡信舛が供給されろ
プルグウントランジスクを具備したワード線プルダウン
回路を備えたことを特徴とする半導体記憶装置。

Claims (1)

【特許請求の範囲】
1. １つのスイッチングトランジスタと１つの記憶容量とで
   構成されたメモリセルを複数有し、各メモリセルのゲー
   トが複数のうちの選択されたワード線化、一方の主電極
   が複数のうちの選択されたビット線に接続されたものに
   おいて、上記ワード線のそれぞれに対応して設けられ、
   一方の主電極がワード線に接続され、他方“の主電極が
   上記ビット線の％Ｏｌレベルよりも低い所定電圧を発生
   する電圧発生源に接続され、ゲートに制御信号が供給さ
   れるプルダウントランジスタを具備したワード線プルダ
   ウン回路を備えたことを特徴とすφ半導体記憶装置。