JPH08306189A - 内部セル電圧を減少させたｓｒａｍメモリセル - Google Patents
内部セル電圧を減少させたｓｒａｍメモリセルInfo
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- JPH08306189A JPH08306189A JP8066919A JP6691996A JPH08306189A JP H08306189 A JPH08306189 A JP H08306189A JP 8066919 A JP8066919 A JP 8066919A JP 6691996 A JP6691996 A JP 6691996A JP H08306189 A JPH08306189 A JP H08306189A
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
Abstract
(57)【要約】
【課題】 セル内部の電圧をＶCCより低い電圧へ低下さ
せながらシステムレベル電圧をＶCCから低下させずに動
作する改良したメモリを提供する。 【解決手段】 本発明のメモリセル（３６）は選択的に
導通すべく動作可能であり且つ第一セルノード（１６）
と低基準電圧ノード（１８）との間に結合されている第
一装置（１２）を有すると共に、選択的に導通すべく動
作可能であり且つ第二セルノード（２０）と低基準電圧
ノード（１８）との間に結合されている第二装置（１
４）を有している。本メモリセルは、更に、セル電圧を
受取るための電圧源ノード（２４）を有すると共に、電
圧源ノード（２４）を第一及び第二セルノード（１６，
２０）へ結合させるための回路（２２ａ，２６ａ；２２
ｂ，２６ｂ）を有している。更に、本メモリセルは、セ
ル電圧を発生するためのセル電圧回路（３８）を有して
おり、このセル電圧回路は、システムレベル電圧より低
いセル電圧を出力すべく動作可能である。
せながらシステムレベル電圧をＶCCから低下させずに動
作する改良したメモリを提供する。 【解決手段】 本発明のメモリセル（３６）は選択的に
導通すべく動作可能であり且つ第一セルノード（１６）
と低基準電圧ノード（１８）との間に結合されている第
一装置（１２）を有すると共に、選択的に導通すべく動
作可能であり且つ第二セルノード（２０）と低基準電圧
ノード（１８）との間に結合されている第二装置（１
４）を有している。本メモリセルは、更に、セル電圧を
受取るための電圧源ノード（２４）を有すると共に、電
圧源ノード（２４）を第一及び第二セルノード（１６，
２０）へ結合させるための回路（２２ａ，２６ａ；２２
ｂ，２６ｂ）を有している。更に、本メモリセルは、セ
ル電圧を発生するためのセル電圧回路（３８）を有して
おり、このセル電圧回路は、システムレベル電圧より低
いセル電圧を出力すべく動作可能である。
Description
【０００１】
【発明の属する技術分野】本発明はメモリセルに関する
ものであって、更に詳細には、内部セル電圧を減少させ
たＳＲＡＭメモリセルに関するものである。
ものであって、更に詳細には、内部セル電圧を減少させ
たＳＲＡＭメモリセルに関するものである。
【０００２】
【従来の技術】デジタル装置は、パソコン、遠距離通
信、消費者電子装置等の多数の適用場面において益々広
範に使用されている。その結果、デジタルメモリの使用
も間断なく増加している。その結果、このようなメモリ
を使用する装置が信頼性のあるものであるようにデジタ
ルメモリの信頼性を改善することが重要である。
信、消費者電子装置等の多数の適用場面において益々広
範に使用されている。その結果、デジタルメモリの使用
も間断なく増加している。その結果、このようなメモリ
を使用する装置が信頼性のあるものであるようにデジタ
ルメモリの信頼性を改善することが重要である。
【０００３】ＳＲＡＭセルの信頼性は多くの要因に依存
している。以下に詳細に説明するように、１つの重要な
要因はこのようなセルへ印加される電圧レベルである。
このような電圧レベルの効果を理解するために、最初
に、ＳＲＡＭセルの従来技術による電圧の印加について
説明する。そのために、図１は、公知の「４Ｔ−２Ｒ」
形態で接続された典型的なＳＲＡＭセル１０、即ち４個
のトランジスタと２個のプルアップ抵抗とを具備するＳ
ＲＡＭセルを示している。特に、セル１０は交差接続し
た２個のＮチャンネルトランジスタ１２及び１４を有し
ている。トランジスタ１２のドレインはセルノード１６
へ接続しており且つトランジスタ１２のソースはセルノ
ード１８へ接続している。トランジスタ１４のドレイン
はセルノード２０へ接続しており且つトランジスタ１２
のソースはノード１８へ接続している。トランジスタ１
２のゲートはセルノード２０へ接続しており、一方トラ
ンジスタ１４のゲートはセルノード１６へ接続してい
る。ノード１８はＶSSとして示した低基準電圧へ接続し
ており、それは通常接地電圧である。
している。以下に詳細に説明するように、１つの重要な
要因はこのようなセルへ印加される電圧レベルである。
このような電圧レベルの効果を理解するために、最初
に、ＳＲＡＭセルの従来技術による電圧の印加について
説明する。そのために、図１は、公知の「４Ｔ−２Ｒ」
形態で接続された典型的なＳＲＡＭセル１０、即ち４個
のトランジスタと２個のプルアップ抵抗とを具備するＳ
ＲＡＭセルを示している。特に、セル１０は交差接続し
た２個のＮチャンネルトランジスタ１２及び１４を有し
ている。トランジスタ１２のドレインはセルノード１６
へ接続しており且つトランジスタ１２のソースはセルノ
ード１８へ接続している。トランジスタ１４のドレイン
はセルノード２０へ接続しており且つトランジスタ１２
のソースはノード１８へ接続している。トランジスタ１
２のゲートはセルノード２０へ接続しており、一方トラ
ンジスタ１４のゲートはセルノード１６へ接続してい
る。ノード１８はＶSSとして示した低基準電圧へ接続し
ており、それは通常接地電圧である。
【０００４】ノード１６及び２０は当該技術分野におい
て慣用されているように本明細書においてセルノードと
して言及する。ノード１６はプルアップ抵抗２２を介し
て電圧源ノード２４へ接続しており、且つノード２０は
プルアップ抵抗２６を介して電圧源ノード２４へ接続し
ている。電圧源ノード２４はＶCCとして示したシステム
レベル電圧へ接続しており、システムレベル電圧Ｖ
CCは、通常、５Ｖの程度の電圧へ接続している。ＶCCは
システムレベル電圧と呼称する。何故ならば、当該技術
分野において公知の如く、それは例えばデコーダ、バッ
ファ等のその他の関連する回路のみならずメモリセル１
０を含むチップのその他の区域へ接続されている電源電
圧だからである。注意すべきことであるが、抵抗２２及
び２６の抵抗値は同一であり（これらの抵抗に関連して
どのような公差レベルが与えられようとも）、且つそれ
は典型的に１０10乃至１０12Ωの程度である。
て慣用されているように本明細書においてセルノードと
して言及する。ノード１６はプルアップ抵抗２２を介し
て電圧源ノード２４へ接続しており、且つノード２０は
プルアップ抵抗２６を介して電圧源ノード２４へ接続し
ている。電圧源ノード２４はＶCCとして示したシステム
レベル電圧へ接続しており、システムレベル電圧Ｖ
CCは、通常、５Ｖの程度の電圧へ接続している。ＶCCは
システムレベル電圧と呼称する。何故ならば、当該技術
分野において公知の如く、それは例えばデコーダ、バッ
ファ等のその他の関連する回路のみならずメモリセル１
０を含むチップのその他の区域へ接続されている電源電
圧だからである。注意すべきことであるが、抵抗２２及
び２６の抵抗値は同一であり（これらの抵抗に関連して
どのような公差レベルが与えられようとも）、且つそれ
は典型的に１０10乃至１０12Ωの程度である。
【０００５】セルノード１６及び２０の各々は同様の態
様で対応するビット線２８及び３０へ夫々接続してい
る。特に、セルノード１６はＮチャンネルトランジスタ
３２を介してビット線２８へ接続しており、且つセルノ
ード２０はＮチャンネルトランジスタ３４を介してビッ
ト線３０へ接続している。以下に説明する理由により、
トランジスタ３２及び３４は本明細書においてはパスゲ
ートトランジスタと呼称する。パスゲートトランジスタ
３２及び３４のゲートは書込／読取線３５（即ち、ワー
ド線）へ接続しており、それは、以下に説明するよう
に、ＳＲＡＭセル１０への書込み又はそれからの読取り
を可能とするためにＶCCに等しい電圧レベルにある書込
／読取信号（Ｗ／Ｒ）として示す）を受取る。
様で対応するビット線２８及び３０へ夫々接続してい
る。特に、セルノード１６はＮチャンネルトランジスタ
３２を介してビット線２８へ接続しており、且つセルノ
ード２０はＮチャンネルトランジスタ３４を介してビッ
ト線３０へ接続している。以下に説明する理由により、
トランジスタ３２及び３４は本明細書においてはパスゲ
ートトランジスタと呼称する。パスゲートトランジスタ
３２及び３４のゲートは書込／読取線３５（即ち、ワー
ド線）へ接続しており、それは、以下に説明するよう
に、ＳＲＡＭセル１０への書込み又はそれからの読取り
を可能とするためにＶCCに等しい電圧レベルにある書込
／読取信号（Ｗ／Ｒ）として示す）を受取る。
【０００６】ビット線２８及び３０は、各々、一端部に
おいて負荷要素２８ａ及び３０ａへ夫々接続している。
負荷要素２８ａ及び３０ａは電圧源ノード２４における
ものと同一のシステムレベル電圧、即ちＶCCによってバ
イアスされる。負荷要素２８ａ及び３０ａによって出力
される電圧は、負荷として選択される部品に依存する。
特に、当該技術分野において公知の如く、負荷要素２８
ａ及び３０ａの各々は、典型的に、１個のトランジスタ
から構成されている。例えば、各負荷要素２８ａ及び３
０ａは、そのソースをＶCCへ接続し、そのゲートをＶSS
へ接続し、且つそのドレインを夫々のビット線へ接続し
たＰチャンネルトランジスタを有することが可能であ
る。この場合には、Ｐチャンネルトランジスタのドレイ
ン電圧はＶCCのバイアスを夫々のビット線へ出力する。
２番目の例としては、各負荷要素２８ａ及び３０ａは、
そのゲート及びドレインをＶCCへ接続し且つそのソース
を夫々のビット線へ接続したＮチャンネルトランジスタ
を有することが可能である。この場合には、Ｎチャンネ
ルトランジスタのソース電圧は、ＶCC−ＶTnloadのバイ
アスを夫々のビット線へ出力し、その場合にＶTnloadは
負荷要素２８ａ及び３０ａのＮチャンネルトランジスタ
のスレッシュホールド電圧である。ビット線２８及び３
０上のこれらの電圧レベルのために、図１は各負荷から
の電圧を「ＶCC又はＶCC−ＶTnload 」として示してあ
る。
おいて負荷要素２８ａ及び３０ａへ夫々接続している。
負荷要素２８ａ及び３０ａは電圧源ノード２４における
ものと同一のシステムレベル電圧、即ちＶCCによってバ
イアスされる。負荷要素２８ａ及び３０ａによって出力
される電圧は、負荷として選択される部品に依存する。
特に、当該技術分野において公知の如く、負荷要素２８
ａ及び３０ａの各々は、典型的に、１個のトランジスタ
から構成されている。例えば、各負荷要素２８ａ及び３
０ａは、そのソースをＶCCへ接続し、そのゲートをＶSS
へ接続し、且つそのドレインを夫々のビット線へ接続し
たＰチャンネルトランジスタを有することが可能であ
る。この場合には、Ｐチャンネルトランジスタのドレイ
ン電圧はＶCCのバイアスを夫々のビット線へ出力する。
２番目の例としては、各負荷要素２８ａ及び３０ａは、
そのゲート及びドレインをＶCCへ接続し且つそのソース
を夫々のビット線へ接続したＮチャンネルトランジスタ
を有することが可能である。この場合には、Ｎチャンネ
ルトランジスタのソース電圧は、ＶCC−ＶTnloadのバイ
アスを夫々のビット線へ出力し、その場合にＶTnloadは
負荷要素２８ａ及び３０ａのＮチャンネルトランジスタ
のスレッシュホールド電圧である。ビット線２８及び３
０上のこれらの電圧レベルのために、図１は各負荷から
の電圧を「ＶCC又はＶCC−ＶTnload 」として示してあ
る。
【０００７】それらの他方の端部においては、ビット線
２８及び３０は、各々、ビット線の各々へデータビット
を書込み及びそれからデータビットを読取るための例え
ばドライバ／センスアンプ等の回路（不図示）へ接続し
ている。当該技術分野において公知の如く、与えられた
メモリセルに対して、ビット線２８及び３０に沿っての
信号は論理的に相補的なものである。従って、図１にお
ける説明の便宜上、ビット線２８は信号ＢＩＴ＿で示し
てあり、一方ビット線３０は信号ＢＩＴ、即ち信号ＢＩ
Ｔ＿の補元で示してある。尚、本明細書において、英文
字記号の後にアンダーラインを付したものは、その英文
字記号の信号の反転信号であることを示している。
２８及び３０は、各々、ビット線の各々へデータビット
を書込み及びそれからデータビットを読取るための例え
ばドライバ／センスアンプ等の回路（不図示）へ接続し
ている。当該技術分野において公知の如く、与えられた
メモリセルに対して、ビット線２８及び３０に沿っての
信号は論理的に相補的なものである。従って、図１にお
ける説明の便宜上、ビット線２８は信号ＢＩＴ＿で示し
てあり、一方ビット線３０は信号ＢＩＴ、即ち信号ＢＩ
Ｔ＿の補元で示してある。尚、本明細書において、英文
字記号の後にアンダーラインを付したものは、その英文
字記号の信号の反転信号であることを示している。
【０００８】セル１０への書込動作は以下の通りであ
る。最初に、論理的に相補的な信号がビット線２８及び
３０へ供給される。これらの信号は、典型的に、公知の
プレチャージ技術を使用して行なわれる。例えば、ビッ
ト線２８が論理的に高であるべきであり、一方ビット線
３０が論理的に低であるべき場合には、ビット線２８は
完全にＶCCへプレチャージすることが許容され、一方、
負荷２８内においてＰチャンネルトランジスタが使用さ
れる場合には（又は、負荷２８内においてＮチャンネル
トランジスタが使用される場合には、ＶCC−
ＶTnload）、ビットライン３０は放電される。次いで、
Ｗ／ＲがＶCCへアサート即ち活性化され、従ってトラン
ジスタ３２及び３４は、ビット線２８及び３０を、プル
アップ又はプルダウンノード１６及び２０へ夫々結合さ
せる。
る。最初に、論理的に相補的な信号がビット線２８及び
３０へ供給される。これらの信号は、典型的に、公知の
プレチャージ技術を使用して行なわれる。例えば、ビッ
ト線２８が論理的に高であるべきであり、一方ビット線
３０が論理的に低であるべき場合には、ビット線２８は
完全にＶCCへプレチャージすることが許容され、一方、
負荷２８内においてＰチャンネルトランジスタが使用さ
れる場合には（又は、負荷２８内においてＮチャンネル
トランジスタが使用される場合には、ＶCC−
ＶTnload）、ビットライン３０は放電される。次いで、
Ｗ／ＲがＶCCへアサート即ち活性化され、従ってトラン
ジスタ３２及び３４は、ビット線２８及び３０を、プル
アップ又はプルダウンノード１６及び２０へ夫々結合さ
せる。
【０００９】従って、トランジスタ３２及び３４はゲー
トとして作用し、それらは、イネーブル即ち動作可能状
態とされると、ビット線２８及び３０からのデータをト
ランジスタ１６及び２０へパスさせ、従って、トランジ
スタ３２及び３４は、本明細書においては、パスゲート
トランジスタと呼称する。ビット線２８からの高状態が
セルノード１６へ供給され且つトランジスタ１４のゲー
トへ供給されると、トランジスタ１４は導通状態とな
る。同時に、ビット線３０からの低状態がセルノード２
０へ供給され、更にトランジスタ１２のゲートへ供給さ
れ、その際にトランジスタ１２が導通状態となることを
阻止する。次いで、Ｗ／Ｒが脱活性化される。トランジ
スタ１４は現在導通状態にあるので、それはセルノード
２０において低電圧状態を維持し、従ってトラジスタ１
２を非導通状態に維持する。更に、トランジスタ１２が
導通状態になく且つ抵抗２２の抵抗値が与えられると、
システムレベル電圧ＶCCはセルノード１６を継続してＶ
CCへプルアップする。セルノード１６におけるこの電圧
はトランジスタ１４のゲートへ供給され、従ってトラン
ジスタ１４を導通状態に維持する。
トとして作用し、それらは、イネーブル即ち動作可能状
態とされると、ビット線２８及び３０からのデータをト
ランジスタ１６及び２０へパスさせ、従って、トランジ
スタ３２及び３４は、本明細書においては、パスゲート
トランジスタと呼称する。ビット線２８からの高状態が
セルノード１６へ供給され且つトランジスタ１４のゲー
トへ供給されると、トランジスタ１４は導通状態とな
る。同時に、ビット線３０からの低状態がセルノード２
０へ供給され、更にトランジスタ１２のゲートへ供給さ
れ、その際にトランジスタ１２が導通状態となることを
阻止する。次いで、Ｗ／Ｒが脱活性化される。トランジ
スタ１４は現在導通状態にあるので、それはセルノード
２０において低電圧状態を維持し、従ってトラジスタ１
２を非導通状態に維持する。更に、トランジスタ１２が
導通状態になく且つ抵抗２２の抵抗値が与えられると、
システムレベル電圧ＶCCはセルノード１６を継続してＶ
CCへプルアップする。セルノード１６におけるこの電圧
はトランジスタ１４のゲートへ供給され、従ってトラン
ジスタ１４を導通状態に維持する。
【００１０】上述したことから当業者にとって明らかな
如く、パスゲートトランジスタ３２及び３４が導通状態
でなくなると、トランジスタ１２及び１４の状態はビッ
ト線２８及び３０から受取られる相補的な信号によって
同一の状態に維持される。更に、この例が逆にされると
（即ち、ビット線２８が低状態でビット線３０が高状
態）、トランジスタ１２及び１４の状態も逆となるが、
パスゲートトランジスタ３２及び３０がもはや導通状態
でなくなると静的な状態を維持する。
如く、パスゲートトランジスタ３２及び３４が導通状態
でなくなると、トランジスタ１２及び１４の状態はビッ
ト線２８及び３０から受取られる相補的な信号によって
同一の状態に維持される。更に、この例が逆にされると
（即ち、ビット線２８が低状態でビット線３０が高状
態）、トランジスタ１２及び１４の状態も逆となるが、
パスゲートトランジスタ３２及び３０がもはや導通状態
でなくなると静的な状態を維持する。
【００１１】典型的なＳＲＡＭセルについて説明した
が、ＳＲＡＭセルの信頼性に提供を与える１つの重要な
要因はこのようなセルへ印加される電圧レベルであるこ
とに注意すべきである。図１の例においては、これは、
電圧源ノード２４へ印加される電圧レベルであり、それ
は、従来技術においては、ＶCCである。特に、当該技術
分野において公知の如く、ＳＲＡＭセル１０のトランジ
スタは通常かなり薄い層間酸化膜で構成されており、即
ち、それは、下側に存在する半導体からトランジスタゲ
ートを分離するゲート酸化膜又はその他の構成要素とし
ての層の間の酸化膜等の種々の層又は構成要素の間の酸
化膜である。更に公知のことであるが、このような薄い
層間酸化膜は、特に高電圧レベルにおいて、時間と共に
劣化する蓋然性がある。従って、時間に関してＳＲＡＭ
セルの信頼性を改善する１つの方法は、メモリセルトラ
ンジスタへ印加される電圧を低下させることである。こ
の原理に基づいて、ある従来技術のシステムにおいて
は、ＶCCを全体的に減少させており、即ちＶCCへ接続さ
れている全てのノードはより低い電圧を受取るものであ
る。従って、図１において、電圧源ノード２４における
電圧は、両方の負荷２８ａ及び３０ａ上の電圧と同じく
減少される。このような全体的な態様で電圧を減少させ
ることによって、ＳＲＡＭセルの寿命が改善される。
が、ＳＲＡＭセルの信頼性に提供を与える１つの重要な
要因はこのようなセルへ印加される電圧レベルであるこ
とに注意すべきである。図１の例においては、これは、
電圧源ノード２４へ印加される電圧レベルであり、それ
は、従来技術においては、ＶCCである。特に、当該技術
分野において公知の如く、ＳＲＡＭセル１０のトランジ
スタは通常かなり薄い層間酸化膜で構成されており、即
ち、それは、下側に存在する半導体からトランジスタゲ
ートを分離するゲート酸化膜又はその他の構成要素とし
ての層の間の酸化膜等の種々の層又は構成要素の間の酸
化膜である。更に公知のことであるが、このような薄い
層間酸化膜は、特に高電圧レベルにおいて、時間と共に
劣化する蓋然性がある。従って、時間に関してＳＲＡＭ
セルの信頼性を改善する１つの方法は、メモリセルトラ
ンジスタへ印加される電圧を低下させることである。こ
の原理に基づいて、ある従来技術のシステムにおいて
は、ＶCCを全体的に減少させており、即ちＶCCへ接続さ
れている全てのノードはより低い電圧を受取るものであ
る。従って、図１において、電圧源ノード２４における
電圧は、両方の負荷２８ａ及び３０ａ上の電圧と同じく
減少される。このような全体的な態様で電圧を減少させ
ることによって、ＳＲＡＭセルの寿命が改善される。
【００１２】然しながら、本発明は多くのメモリ又はメ
モリセル適用例はＶCCを全体的に減少させることを許容
するものではないということの認識に立つものである。
更に、あるレベルを超えてＶCCを全体的に減少させるこ
とは不正確な動作及び性能の劣化を発生させる場合があ
る。
モリセル適用例はＶCCを全体的に減少させることを許容
するものではないということの認識に立つものである。
更に、あるレベルを超えてＶCCを全体的に減少させるこ
とは不正確な動作及び性能の劣化を発生させる場合があ
る。
【００１３】
【発明が解決しようとする課題】本発明は、セル内部の
電圧をＶCCより低い値へ低下させながら減少させること
のないシステムレベル電圧ＶCCで動作する改良したメモ
リを提供することを目的とする。そうすることにより、
メモリは性能の劣化なしで信頼性が改善される。本発明
の別の目的とするところは、従来のＳＲＡＭメモリセル
よりも信頼性の大きな改良したメモリを提供することで
ある。本発明の更に別の目的とするところは、４Ｔ−２
Ｒセル、６−Ｔセル、又は減少させたセル電圧から利益
が得られるその他のＳＲＡＭメモリ形態として構成する
ことの可能な改良したメモリを提供することである。本
発明の更に別の目的とするところは、メモリ内に容易に
且つ効果的に設けることの可能な減少させたセル電圧を
発生するバイアス回路を具備する改良したメモリを提供
することである。
電圧をＶCCより低い値へ低下させながら減少させること
のないシステムレベル電圧ＶCCで動作する改良したメモ
リを提供することを目的とする。そうすることにより、
メモリは性能の劣化なしで信頼性が改善される。本発明
の別の目的とするところは、従来のＳＲＡＭメモリセル
よりも信頼性の大きな改良したメモリを提供することで
ある。本発明の更に別の目的とするところは、４Ｔ−２
Ｒセル、６−Ｔセル、又は減少させたセル電圧から利益
が得られるその他のＳＲＡＭメモリ形態として構成する
ことの可能な改良したメモリを提供することである。本
発明の更に別の目的とするところは、メモリ内に容易に
且つ効果的に設けることの可能な減少させたセル電圧を
発生するバイアス回路を具備する改良したメモリを提供
することである。
【００１４】
【課題を解決するための手段】本発明の好適実施形態に
おいては、メモリセルが、選択的に導通すべく動作可能
であり且つ第一セルノードと低基準電圧ノードとの間に
結合されている第一装置、及び選択的に導通すべく動作
可能であり且つ第二セルノードと低基準電圧ノードとの
間に結合されている第二装置を有している。本メモリセ
ルは、更に、第一及び第二データ線を有すると共に、シ
ステムレベル電圧を受取り且つ第一及び第二データ線を
夫々第一及び第二データ電圧へバイアスさせる回路を有
しており、第一及び第二データ電圧は書込動作期間中に
おいて論理的に相補的な信号を構成する。更に、本メモ
リセルは、論理高電圧が選択的に第一及び第二セルノー
ドのうちの一方へ書込まれ、一方論理低が第一及び第二
セルノードのうちの他方へ書込まれるように、第一及び
第二データ線を夫々第一及び第二セルノードへ結合させ
る回路を有している。更に、本メモリセルは、セル電圧
を受取るための電圧源ノードを有すると共に、電圧源ノ
ードを第一及び第二セルノードへ結合させる回路を有し
ている。更に、本メモリセルは、セル電圧を発生するセ
ル電圧回路を有しており、このセル電圧回路はシステム
レベル電圧より低いセル電圧を出力すべく動作可能であ
る。
おいては、メモリセルが、選択的に導通すべく動作可能
であり且つ第一セルノードと低基準電圧ノードとの間に
結合されている第一装置、及び選択的に導通すべく動作
可能であり且つ第二セルノードと低基準電圧ノードとの
間に結合されている第二装置を有している。本メモリセ
ルは、更に、第一及び第二データ線を有すると共に、シ
ステムレベル電圧を受取り且つ第一及び第二データ線を
夫々第一及び第二データ電圧へバイアスさせる回路を有
しており、第一及び第二データ電圧は書込動作期間中に
おいて論理的に相補的な信号を構成する。更に、本メモ
リセルは、論理高電圧が選択的に第一及び第二セルノー
ドのうちの一方へ書込まれ、一方論理低が第一及び第二
セルノードのうちの他方へ書込まれるように、第一及び
第二データ線を夫々第一及び第二セルノードへ結合させ
る回路を有している。更に、本メモリセルは、セル電圧
を受取るための電圧源ノードを有すると共に、電圧源ノ
ードを第一及び第二セルノードへ結合させる回路を有し
ている。更に、本メモリセルは、セル電圧を発生するセ
ル電圧回路を有しており、このセル電圧回路はシステム
レベル電圧より低いセル電圧を出力すべく動作可能であ
る。
【００１５】
【発明の実施の形態】図２は本発明の１実施例に基づい
て構成したＳＲＡＭセル３６を示しており、それは多く
の点において図１に示したＳＲＡＭセル１０と類似して
いる。従って、図１及び２において同様の構成要素には
同様の参照番号を使用している。先ず、共通の構成要素
について説明すると、セル３６は交差接続したＮチャン
ネルトランジスタ１２及び１４を有すると共にセルノー
ド１６及び２０を有している。セルノード１６及び２０
は、パスゲートトランジスタ３２及び３４によって夫々
のビット線２８及び３０へ結合している。更に、ビット
線２８及び３０は、夫々の負荷２８ａ及び３０ａを介し
て、ＶCC（又はＶCC−ＶTnload）へ結合しており、書込
動作期間中において、データ線２８上におけるＢＩＴ＿
及びデータ線３０上におけるＢＩＴの論理的に相補的な
信号を受取る。注意すべきことであるが、読取動作につ
いての詳細な説明は割愛するが、公知技術から容易に理
解可能なものである。
て構成したＳＲＡＭセル３６を示しており、それは多く
の点において図１に示したＳＲＡＭセル１０と類似して
いる。従って、図１及び２において同様の構成要素には
同様の参照番号を使用している。先ず、共通の構成要素
について説明すると、セル３６は交差接続したＮチャン
ネルトランジスタ１２及び１４を有すると共にセルノー
ド１６及び２０を有している。セルノード１６及び２０
は、パスゲートトランジスタ３２及び３４によって夫々
のビット線２８及び３０へ結合している。更に、ビット
線２８及び３０は、夫々の負荷２８ａ及び３０ａを介し
て、ＶCC（又はＶCC−ＶTnload）へ結合しており、書込
動作期間中において、データ線２８上におけるＢＩＴ＿
及びデータ線３０上におけるＢＩＴの論理的に相補的な
信号を受取る。注意すべきことであるが、読取動作につ
いての詳細な説明は割愛するが、公知技術から容易に理
解可能なものである。
【００１６】更に、セルノード１６及び２０は夫々の抵
抗を介して電圧源ノード２４へ接続している。然しなが
ら、図２においては、これらの抵抗は２２ａ及び２６ａ
の符号が付けられており、何故ならば、以下に説明する
ように、それらの抵抗値は図１における対応する対抗２
２及び２６とは多少異なる場合があるからである。典型
的に、抵抗２２ａ及び２６ａの抵抗値は同一であり（こ
れらの抵抗に関連する公差レベルがどのようなものであ
ろうとも）、且つ典型的に１０10乃至１０12Ωの程度で
ある。
抗を介して電圧源ノード２４へ接続している。然しなが
ら、図２においては、これらの抵抗は２２ａ及び２６ａ
の符号が付けられており、何故ならば、以下に説明する
ように、それらの抵抗値は図１における対応する対抗２
２及び２６とは多少異なる場合があるからである。典型
的に、抵抗２２ａ及び２６ａの抵抗値は同一であり（こ
れらの抵抗に関連する公差レベルがどのようなものであ
ろうとも）、且つ典型的に１０10乃至１０12Ωの程度で
ある。
【００１７】図１のＳＲＡＭセル１０と異なり、図２に
おいては、電圧源ノード２４は減少された内部セル電圧
ＶI を受取るべく接続されている。更に詳細に説明する
と、電圧源ノード２４は内部セル電圧回路３８の出力端
３８ｂへ接続している。内部セル電圧回路３８の入力端
３８ａはシステムレベル電圧ＶCCへ接続している。好適
実施例においては、以下に説明する理由により、ＶI は
ＶCCよりも低い電圧である。
おいては、電圧源ノード２４は減少された内部セル電圧
ＶI を受取るべく接続されている。更に詳細に説明する
と、電圧源ノード２４は内部セル電圧回路３８の出力端
３８ｂへ接続している。内部セル電圧回路３８の入力端
３８ａはシステムレベル電圧ＶCCへ接続している。好適
実施例においては、以下に説明する理由により、ＶI は
ＶCCよりも低い電圧である。
【００１８】セル３６への書込動作はセル１０に対する
ものと同じであるが、セルにデータが書込まれた場合に
セル３６の付加的な利点を理解するためにより詳細に説
明する。最初に、負荷２８ａ及び３０ａを使用し且つ公
知のプレチャージ技術を使用して、最初に相補的な信号
をビット線２８及び３０へ供給し、その後に、Ｗ／Ｒを
ＶCCへアサート即ち活性化させ、従ってパスゲートトラ
ンジスタ３２及び３４はビット線２８及び３０を夫々セ
ルノード１６及び２０へ結合する。ビット線２８が高状
態であると仮定すると（従って、ビット線３０が低状
態）、本発明は、ノード１６へ「書込」が行なわれた
「論理高」電圧がＶCCの完全な大きさよりも低い電圧レ
ベルであると認識する。以下に詳細に説明するように、
このことは負荷２８ａ及び３０ａがＮチャンネルトラン
ジスタを使用するか又はＰチャンネルトランジスタを使
用するかということに拘らず成立する。
ものと同じであるが、セルにデータが書込まれた場合に
セル３６の付加的な利点を理解するためにより詳細に説
明する。最初に、負荷２８ａ及び３０ａを使用し且つ公
知のプレチャージ技術を使用して、最初に相補的な信号
をビット線２８及び３０へ供給し、その後に、Ｗ／Ｒを
ＶCCへアサート即ち活性化させ、従ってパスゲートトラ
ンジスタ３２及び３４はビット線２８及び３０を夫々セ
ルノード１６及び２０へ結合する。ビット線２８が高状
態であると仮定すると（従って、ビット線３０が低状
態）、本発明は、ノード１６へ「書込」が行なわれた
「論理高」電圧がＶCCの完全な大きさよりも低い電圧レ
ベルであると認識する。以下に詳細に説明するように、
このことは負荷２８ａ及び３０ａがＮチャンネルトラン
ジスタを使用するか又はＰチャンネルトランジスタを使
用するかということに拘らず成立する。
【００１９】セルノード１６（又はセルノード２０）へ
論理高電圧が書込まれる場合を説明する前に、負荷２８
ａ及び３０ａにおいて使用されるトランジスタの型に応
答してビット線２８及び３０における電圧の大きさを評
価することについて説明する。上述した如く、負荷２８
ａ及び３０ａの各々がＮチャンネルトランジスタを使用
する場合には、相対的に高いビット線（即ち、一方が充
電され且つ他方が放電されるビット線２８又は３０のい
ずれか）におけるデータ電圧ＶD は次式で表わされる。
論理高電圧が書込まれる場合を説明する前に、負荷２８
ａ及び３０ａにおいて使用されるトランジスタの型に応
答してビット線２８及び３０における電圧の大きさを評
価することについて説明する。上述した如く、負荷２８
ａ及び３０ａの各々がＮチャンネルトランジスタを使用
する場合には、相対的に高いビット線（即ち、一方が充
電され且つ他方が放電されるビット線２８又は３０のい
ずれか）におけるデータ電圧ＶD は次式で表わされる。
【００２０】ＶD ＝ＶCC−ＶTnload （１） 換言すると、Ｎチャンネル負荷トランジスタのスレッシ
ュホールド値は負荷トランジスタを横断して降下し、そ
の際に対応するビット線２８又は３０においてより低い
電圧を印加させる。一方、負荷２８ａ及び３０ａの各々
がＰチャンネルトランジスタを使用する場合には、Ｐチ
ャンネルトランジスタを横断してスレッシュホールド電
圧が降下することはなく、従って、相対的に高いビット
線（即ち、一方が充電され且つ他方が放電されるビット
線２８又は３０のいずれか）におけるデータ電圧ＶD は
次式で表わされる。
ュホールド値は負荷トランジスタを横断して降下し、そ
の際に対応するビット線２８又は３０においてより低い
電圧を印加させる。一方、負荷２８ａ及び３０ａの各々
がＰチャンネルトランジスタを使用する場合には、Ｐチ
ャンネルトランジスタを横断してスレッシュホールド電
圧が降下することはなく、従って、相対的に高いビット
線（即ち、一方が充電され且つ他方が放電されるビット
線２８又は３０のいずれか）におけるデータ電圧ＶD は
次式で表わされる。
【００２１】ＶD ＝ＶCC （２） 従って、上の式（１）及び（２）から、当業者に明らか
な如く、ビット線上のデータ値の大きさは負荷２８ａ及
び３０ａにおいて使用するトランジスタの型に依存す
る。然しながら、以下に示すように、このような差にも
拘らず、セルノード１６（又はノード２０）へ書込まれ
る論理高電圧の大きさは、負荷トランジスタの型（即
ち、Ｐチャンネルか又はＮチャンネルのいずれか）に拘
らずに同一である。
な如く、ビット線上のデータ値の大きさは負荷２８ａ及
び３０ａにおいて使用するトランジスタの型に依存す
る。然しながら、以下に示すように、このような差にも
拘らず、セルノード１６（又はノード２０）へ書込まれ
る論理高電圧の大きさは、負荷トランジスタの型（即
ち、Ｐチャンネルか又はＮチャンネルのいずれか）に拘
らずに同一である。
【００２２】パスゲートトランジスタによってセルノー
ドへ「書込」が行なわれる電圧について説明するため
に、先ず、ビット線２８がＰチャンネル負荷装置２８ａ
によって駆動される場合について検討する。この場合に
も論理高の場合について説明するが、論理低の場合には
反対の態様で動作することを容易に理解することが可能
である。この場合には、ＶCCがパスゲートトランジスタ
３２のゲートへ印加され、且つ（式（２）から）ビット
線２８上のＶCC電圧レベルがパスゲートトランジスタ３
２のドレインへ供給される。従って、セルノード１６へ
「書込」が行なわれる電圧レベルＶW は、パスゲートト
ランジスタ３２のソースがプルされるレベルであって、
即ち次式で表わされる。
ドへ「書込」が行なわれる電圧について説明するため
に、先ず、ビット線２８がＰチャンネル負荷装置２８ａ
によって駆動される場合について検討する。この場合に
も論理高の場合について説明するが、論理低の場合には
反対の態様で動作することを容易に理解することが可能
である。この場合には、ＶCCがパスゲートトランジスタ
３２のゲートへ印加され、且つ（式（２）から）ビット
線２８上のＶCC電圧レベルがパスゲートトランジスタ３
２のドレインへ供給される。従って、セルノード１６へ
「書込」が行なわれる電圧レベルＶW は、パスゲートト
ランジスタ３２のソースがプルされるレベルであって、
即ち次式で表わされる。
【００２３】ＶW ＝ＶCC−ＶTpass （３） 尚、ＶTpass はパスゲートトランジスタ３２のスレッシ
ュホールド電圧である。換言すると、パスゲートトラン
ジスタ３２のソースは式（３）に示したレベルへ上昇す
ることが可能であるに過ぎず、そうでない場合には、不
充分なゲート対ソース電圧がトランジスタ３２が導通状
態になることを阻止する。
ュホールド電圧である。換言すると、パスゲートトラン
ジスタ３２のソースは式（３）に示したレベルへ上昇す
ることが可能であるに過ぎず、そうでない場合には、不
充分なゲート対ソース電圧がトランジスタ３２が導通状
態になることを阻止する。
【００２４】パスゲートランジスタによってセルノード
へ書込まれる電圧についての説明を継続するために、次
に、ビット線２８がＮチャンネル負荷装置２８ａによっ
て駆動される場合について検討する。この場合にも論理
高の場合について説明するが、論理低の場合には反対の
態様で動作することを容易に理解することが可能であ
る。この場合には、ＶCCがパスゲートトランジスタ３２
のゲートへ印加され、且つ（式（１）から）ビット線２
８上のＶCC−ＶTnload 電圧レベルがパスゲートトラン
ジスタ３２のドレインへ供給される。更に、注意すべき
ことであるが、パスゲートトランジスタ３２及び３４の
スレッシュホールド電圧は、好適には、異なる装置寸法
に基づいて、負荷２８ａ及び３０ａにおけるトランジス
タに対するスレッシュホールド電圧を超える。従って、
セルノード１６へ書込まれる電圧ＶW は、その上限が、
負荷トランジスタのスレッシュホールド電圧ではなくパ
スゲートトランジスタのスレッシュホールド電圧によっ
て制限される。その結果、この例におけるＶW は次式で
表わされる。
へ書込まれる電圧についての説明を継続するために、次
に、ビット線２８がＮチャンネル負荷装置２８ａによっ
て駆動される場合について検討する。この場合にも論理
高の場合について説明するが、論理低の場合には反対の
態様で動作することを容易に理解することが可能であ
る。この場合には、ＶCCがパスゲートトランジスタ３２
のゲートへ印加され、且つ（式（１）から）ビット線２
８上のＶCC−ＶTnload 電圧レベルがパスゲートトラン
ジスタ３２のドレインへ供給される。更に、注意すべき
ことであるが、パスゲートトランジスタ３２及び３４の
スレッシュホールド電圧は、好適には、異なる装置寸法
に基づいて、負荷２８ａ及び３０ａにおけるトランジス
タに対するスレッシュホールド電圧を超える。従って、
セルノード１６へ書込まれる電圧ＶW は、その上限が、
負荷トランジスタのスレッシュホールド電圧ではなくパ
スゲートトランジスタのスレッシュホールド電圧によっ
て制限される。その結果、この例におけるＶW は次式で
表わされる。
【００２５】ＶW ＝ＶCC−ＶTpass （４） 尚、ＶTpass はパスゲートトランジスタ３２のスレッシ
ュホールド電圧である。換言すると、例えドレイン電圧
がより大きなレベルであったとしても、即ちＶCC−Ｖ
Tnload、パスゲートトランジスタ３２のソースは式
（４）に示したより低いレベルへ上昇可能であるに過ぎ
ず、そうでなければ、不充分なゲート対ソース電圧がト
ランジスタ３２が導通状態となることを阻止する。
ュホールド電圧である。換言すると、例えドレイン電圧
がより大きなレベルであったとしても、即ちＶCC−Ｖ
Tnload、パスゲートトランジスタ３２のソースは式
（４）に示したより低いレベルへ上昇可能であるに過ぎ
ず、そうでなければ、不充分なゲート対ソース電圧がト
ランジスタ３２が導通状態となることを阻止する。
【００２６】従って、式（３）及び（４）において得ら
れた同一の結果から容易に示されるように、本発明は、
ビット線２８及び３０上の負荷装置の型に拘らずに、Ｖ
W が約システムレベル電圧（ＶCC）−パスゲートトラン
ジスタのスレッシュホールド電圧（ＶTpass ）である。
更に、当該技術分野において公知の如く、ＶTpass の値
は、トランジスタ３２のバックゲートバイアス及びトラ
ンジスタ３２の特性に依存する。
れた同一の結果から容易に示されるように、本発明は、
ビット線２８及び３０上の負荷装置の型に拘らずに、Ｖ
W が約システムレベル電圧（ＶCC）−パスゲートトラン
ジスタのスレッシュホールド電圧（ＶTpass ）である。
更に、当該技術分野において公知の如く、ＶTpass の値
は、トランジスタ３２のバックゲートバイアス及びトラ
ンジスタ３２の特性に依存する。
【００２７】セルノード１６又は２０へ書込みを行なっ
た電圧について説明したが、パスゲートトランジスタ３
２及び３４を同時的にオン状態にゲート動作した後の以
下の点について注意すべきである。最初にＷ／Ｒが脱活
性化される。図１について説明したように、Ｗ／Ｒを脱
活性化した後に、セルノード１６は電圧源ノード２４に
おける電圧へプルアップされる。従って、従来技術にお
いては、ノード１６はＶCCへプルアップされる。然しな
がら、図２においては、電圧源ノード２４におけるこの
電圧はＶI に等しく、それは、上述した如く、ＶCCより
低い電圧レベルである。更に、セルノード１６及び２０
へ書込まれる電圧ＶW はＶCC−ＶTpassと等しいので、
ＶI は、好適には、ＶCC−ＶTpass と等しいか又はわず
かにそれより大きなものである。即ち、ＶI がＶCC−Ｖ
Tpass と等しい場合には、Ｗ／Ｒが脱活性化された後
に、セルノード１６における電圧はパスゲートトランジ
スタ３２から受取ったものと同一の大きさに維持される
（即ち、ＶCC−ＶTpass ）。更に、この減少された電圧
の大きさＶCC−ＶTpass は、トランジスタ１４のゲート
へ結合されたままとなり、その際に該セルの爾後のデー
タ読取りに対してセル３６を固定されたデータ状態に維
持する。
た電圧について説明したが、パスゲートトランジスタ３
２及び３４を同時的にオン状態にゲート動作した後の以
下の点について注意すべきである。最初にＷ／Ｒが脱活
性化される。図１について説明したように、Ｗ／Ｒを脱
活性化した後に、セルノード１６は電圧源ノード２４に
おける電圧へプルアップされる。従って、従来技術にお
いては、ノード１６はＶCCへプルアップされる。然しな
がら、図２においては、電圧源ノード２４におけるこの
電圧はＶI に等しく、それは、上述した如く、ＶCCより
低い電圧レベルである。更に、セルノード１６及び２０
へ書込まれる電圧ＶW はＶCC−ＶTpassと等しいので、
ＶI は、好適には、ＶCC−ＶTpass と等しいか又はわず
かにそれより大きなものである。即ち、ＶI がＶCC−Ｖ
Tpass と等しい場合には、Ｗ／Ｒが脱活性化された後
に、セルノード１６における電圧はパスゲートトランジ
スタ３２から受取ったものと同一の大きさに維持される
（即ち、ＶCC−ＶTpass ）。更に、この減少された電圧
の大きさＶCC−ＶTpass は、トランジスタ１４のゲート
へ結合されたままとなり、その際に該セルの爾後のデー
タ読取りに対してセル３６を固定されたデータ状態に維
持する。
【００２８】トランジスタ１２及び１４のゲートへ印加
されるプルアップされたバイアスは、従来技術と比較し
た場合に、効果的に減少されている。特に、トランジス
タ１２及び１４のうちの一方は導通状態に溜まらねばな
らず（即ち、セル内のデータに依存して）、且つ、従来
技術においては、この導通状態は導通状態にあるトラン
ジスタのゲートを、ＶCCへプルアップすることにより確
保していた。即ち、従来技術においては、最初に、ＶCC
−ＶTpass の電圧をトランジスタ３２及び３４が導通状
態にある時間期間中にセルノード１６又は２０のいずれ
かへ印加させていた。然しながら、トランジスタ３２及
び３４がもはや導通状態でなくなると、いずれかのセル
ノード１６又は２０がＶCC−ＶTpass の電圧からＶCCの
電圧へプルアップさせていた。
されるプルアップされたバイアスは、従来技術と比較し
た場合に、効果的に減少されている。特に、トランジス
タ１２及び１４のうちの一方は導通状態に溜まらねばな
らず（即ち、セル内のデータに依存して）、且つ、従来
技術においては、この導通状態は導通状態にあるトラン
ジスタのゲートを、ＶCCへプルアップすることにより確
保していた。即ち、従来技術においては、最初に、ＶCC
−ＶTpass の電圧をトランジスタ３２及び３４が導通状
態にある時間期間中にセルノード１６又は２０のいずれ
かへ印加させていた。然しながら、トランジスタ３２及
び３４がもはや導通状態でなくなると、いずれかのセル
ノード１６又は２０がＶCC−ＶTpass の電圧からＶCCの
電圧へプルアップさせていた。
【００２９】然しながら、本発明においては、この導通
状態は、導通状態にあるトランジスタのゲートを減少さ
せた内部電圧ＶI ＝ＶCC−ＶTpass （又は、僅かにより
大きな電圧であるが尚且つＶCCより低い電圧）へプルす
ることによって確保される。その結果、トランジスタ１
２及び１４に対しては全体的により低い電圧が印加さ
れ、その際にゲート酸化膜及びこのようなトランジスタ
のその他の層間酸化膜へより高い電圧が印加される場合
に発生する上述した欠点を軽減させている。従って、本
発明によれば、セルの信頼性が増加されており、特にト
ランジスタの酸化膜の信頼性は印加電圧に指数的に依存
することを考慮すると、セルの信頼性が著しく改善され
ている。
状態は、導通状態にあるトランジスタのゲートを減少さ
せた内部電圧ＶI ＝ＶCC−ＶTpass （又は、僅かにより
大きな電圧であるが尚且つＶCCより低い電圧）へプルす
ることによって確保される。その結果、トランジスタ１
２及び１４に対しては全体的により低い電圧が印加さ
れ、その際にゲート酸化膜及びこのようなトランジスタ
のその他の層間酸化膜へより高い電圧が印加される場合
に発生する上述した欠点を軽減させている。従って、本
発明によれば、セルの信頼性が増加されており、特にト
ランジスタの酸化膜の信頼性は印加電圧に指数的に依存
することを考慮すると、セルの信頼性が著しく改善され
ている。
【００３０】図２に関連して、抵抗２２ａ及び２６ａの
抵抗値が図１における抵抗２２及び２６のものと多少異
なるものとすることが可能であることについて先に説明
した。図２においてはセル電圧源ノード２４へ印加され
る電圧が減少されているのでこのような差異は当業者に
とって明らかであり、従って、抵抗２２ａ及び２６ａの
抵抗値は異なるものとすることが可能である。
抵抗値が図１における抵抗２２及び２６のものと多少異
なるものとすることが可能であることについて先に説明
した。図２においてはセル電圧源ノード２４へ印加され
る電圧が減少されているのでこのような差異は当業者に
とって明らかであり、従って、抵抗２２ａ及び２６ａの
抵抗値は異なるものとすることが可能である。
【００３１】図３は図２の内部セル電圧回路３８の好適
実施例を示している。回路３８の電圧入力端３８ａはＮ
チャンネルトランジスタ４０のゲート及びドレインへ接
続している。好適実施例においては、Ｎチャンネルトラ
ンジスタ４０はパスゲートトランジスタ３２及び３４と
特性が類似しているが（図２参照）、これらのトランジ
スタよりも僅かに大きなチャンネル幅を有している。典
型的に、処理の流れに依存して、且つ当該技術分野にお
いて公知の如く、より大きなチャンネル幅はしばしばフ
ィールド酸化膜のエンクローチメント効果を減少させ、
従ってトランジスタのスレッシュホールド電圧を低下さ
せる。即ち、そのチャンネル幅がより大きいために、ト
ランジスタ４０のスレッシュホールド電圧ＶT40 は次式
（５）に示すようにパスゲートトランジスタ３２及び３
４のスレッシュホールド電圧よりも僅かに低いものとな
る。
実施例を示している。回路３８の電圧入力端３８ａはＮ
チャンネルトランジスタ４０のゲート及びドレインへ接
続している。好適実施例においては、Ｎチャンネルトラ
ンジスタ４０はパスゲートトランジスタ３２及び３４と
特性が類似しているが（図２参照）、これらのトランジ
スタよりも僅かに大きなチャンネル幅を有している。典
型的に、処理の流れに依存して、且つ当該技術分野にお
いて公知の如く、より大きなチャンネル幅はしばしばフ
ィールド酸化膜のエンクローチメント効果を減少させ、
従ってトランジスタのスレッシュホールド電圧を低下さ
せる。即ち、そのチャンネル幅がより大きいために、ト
ランジスタ４０のスレッシュホールド電圧ＶT40 は次式
（５）に示すようにパスゲートトランジスタ３２及び３
４のスレッシュホールド電圧よりも僅かに低いものとな
る。
【００３２】ＶTpass ＞ＶT40 （５） 尚、ＶTpass はパスゲートトランジスタ３２又は３４の
いずれかのスレッシュホールド電圧である。更に、装置
４２は非常に弱い負荷装置であって、それは、好適実施
例においては、第二Ｎチャンネルトランジスタである。
従って、装置４２を横断しての電圧降下が小さいもので
あると仮定すると、次式（６）は回路３８の出力電圧Ｖ
I を表わしている。
いずれかのスレッシュホールド電圧である。更に、装置
４２は非常に弱い負荷装置であって、それは、好適実施
例においては、第二Ｎチャンネルトランジスタである。
従って、装置４２を横断しての電圧降下が小さいもので
あると仮定すると、次式（６）は回路３８の出力電圧Ｖ
I を表わしている。
【００３３】ＶI ≒ＶCC−ＶT40 （６） 従って、式（５）を式（４）及び（６）へ代入すると、
次式（７）では（ａ）回路３８からの内部セル電圧の下
でのセルノード１６及び２０における電圧ＶIと（ｂ）
パスゲートトランジスタの導通期間中においてノード１
６及び２０へ書込まれた電圧ＶW とを比較する。
次式（７）では（ａ）回路３８からの内部セル電圧の下
でのセルノード１６及び２０における電圧ＶIと（ｂ）
パスゲートトランジスタの導通期間中においてノード１
６及び２０へ書込まれた電圧ＶW とを比較する。
【００３４】 （ＶI ＝ＶCC−ＶT40 ）≧（ＶW ＝ＶCC−ＶTpass ） （７） 従って、式（７）は、ＶI がＶW 以上であることを表わ
している。然しながら、トランジスタ１２及び１４上に
おける電圧を可及的に低いレベルに維持し尚且つセル３
６の適切なる動作を確保するためには、トランジスタ４
０のスレッシュホールド電圧がパスゲートトランジスタ
のスレッシュホールド電圧ＶTpass よりも僅かに小さい
ものであるように選択される。従って、式（７）はＶI
がＶW よりも大きいことを示しているが、その差異は好
適にはこのような態様で最小のものとされる。
している。然しながら、トランジスタ１２及び１４上に
おける電圧を可及的に低いレベルに維持し尚且つセル３
６の適切なる動作を確保するためには、トランジスタ４
０のスレッシュホールド電圧がパスゲートトランジスタ
のスレッシュホールド電圧ＶTpass よりも僅かに小さい
ものであるように選択される。従って、式（７）はＶI
がＶW よりも大きいことを示しているが、その差異は好
適にはこのような態様で最小のものとされる。
【００３５】回路３８の基本的な原理について説明した
が、その内部的な構成要素に関して２，３の付加的な側
面について説明する。上述したようにトランジスタ４０
の幅の寸法設定を行なうことに加えて、トランジスタ４
０は、更に、そのゲート対ソース電圧がＶTpass に等し
い状態で動作しながらメモリアレイによって消費される
必要な電流を提供すべく寸法設定される。電流消費は、
寄生及び通常の動作電流等のパラメータを考慮に入れて
解析される。更に、装置４２は、好適には、図示したよ
うに接続したＮチャンネルトランジスタであることに注
意すべきである。更に、Ｎチャンネルトランジスタのゲ
ートは図示したようにＶCCへ接続されているが、Ｎチャ
ンネルトランジスタが導通状態となることを許容するの
に充分に大きな何等かの別のバイアス電圧へ接続させる
ことも可能である。更に、別の実施例においては、例え
ば抵抗又はその他の負荷装置等の異なる負荷装置を使用
することが可能である。いずれの場合にも、装置４２
は、ＶCCが急に上昇し次いで下降する条件下において式
（６）によって示されるレベルにＶI を維持するように
選択される。然しながら、バンプ即ち急激な変動が問題
でない場合には装置４２を除去することが可能であるこ
とに注意すべきである。
が、その内部的な構成要素に関して２，３の付加的な側
面について説明する。上述したようにトランジスタ４０
の幅の寸法設定を行なうことに加えて、トランジスタ４
０は、更に、そのゲート対ソース電圧がＶTpass に等し
い状態で動作しながらメモリアレイによって消費される
必要な電流を提供すべく寸法設定される。電流消費は、
寄生及び通常の動作電流等のパラメータを考慮に入れて
解析される。更に、装置４２は、好適には、図示したよ
うに接続したＮチャンネルトランジスタであることに注
意すべきである。更に、Ｎチャンネルトランジスタのゲ
ートは図示したようにＶCCへ接続されているが、Ｎチャ
ンネルトランジスタが導通状態となることを許容するの
に充分に大きな何等かの別のバイアス電圧へ接続させる
ことも可能である。更に、別の実施例においては、例え
ば抵抗又はその他の負荷装置等の異なる負荷装置を使用
することが可能である。いずれの場合にも、装置４２
は、ＶCCが急に上昇し次いで下降する条件下において式
（６）によって示されるレベルにＶI を維持するように
選択される。然しながら、バンプ即ち急激な変動が問題
でない場合には装置４２を除去することが可能であるこ
とに注意すべきである。
【００３６】図４はＳＲＡＭセル４４を示している。セ
ル４４は６−Ｔ形態に接続されており、従って、図２の
抵抗２２ａ及び２６ａが図５においてはＰチャンネルト
ランジスタ２２ｂ及び２６ｂと夫々置換されている点を
除いて、図２の４Ｔ−２Ｒセル３６と同一の態様で接続
されている。トランジスタ２２ｂ及び２６ｂのゲートは
夫々セルノード２０及び１６へ接続している。注意すべ
きことであるが、セル４４は図２のセル３６と同一の態
様で回路３８を有しており、それは電圧源ノード２４に
対して減少させた内部セル電圧ＶI を供給する。セル４
４への書込動作は、Ｐチャンネルトランジスタ２２ｂ及
び２６ｂがセルノード２０及び１６における電圧にした
がって導通するという点を除いて、セル３６と同様であ
る。例えば、セルノード２０が高状態（従って、セルノ
ード１６が低状態）であると、トランジスタ２６ｂと同
じくトランジスタ１２が導通状態となる。従って、トラ
ンジスタ２２ｂは図２の抵抗２２ａと殆ど同一の態様で
負荷として動作する。勿論、セルノード１６が高状態
（且つセルノード２０が低状態）であると、トランジス
タ２２ｂと同じくトランジスタ１４が導通状態となり、
且つトランジスタ２６ｂは図２の抵抗２６ａとほぼ同一
の態様で負荷として動作する。
ル４４は６−Ｔ形態に接続されており、従って、図２の
抵抗２２ａ及び２６ａが図５においてはＰチャンネルト
ランジスタ２２ｂ及び２６ｂと夫々置換されている点を
除いて、図２の４Ｔ−２Ｒセル３６と同一の態様で接続
されている。トランジスタ２２ｂ及び２６ｂのゲートは
夫々セルノード２０及び１６へ接続している。注意すべ
きことであるが、セル４４は図２のセル３６と同一の態
様で回路３８を有しており、それは電圧源ノード２４に
対して減少させた内部セル電圧ＶI を供給する。セル４
４への書込動作は、Ｐチャンネルトランジスタ２２ｂ及
び２６ｂがセルノード２０及び１６における電圧にした
がって導通するという点を除いて、セル３６と同様であ
る。例えば、セルノード２０が高状態（従って、セルノ
ード１６が低状態）であると、トランジスタ２６ｂと同
じくトランジスタ１２が導通状態となる。従って、トラ
ンジスタ２２ｂは図２の抵抗２２ａと殆ど同一の態様で
負荷として動作する。勿論、セルノード１６が高状態
（且つセルノード２０が低状態）であると、トランジス
タ２２ｂと同じくトランジスタ１４が導通状態となり、
且つトランジスタ２６ｂは図２の抵抗２６ａとほぼ同一
の態様で負荷として動作する。
【００３７】セル４４と３６とは類似しているので、セ
ル４４の動作に関する総括的な説明は上述したセル３６
に関しての説明から明らかであり、その詳細な説明は割
愛する。然しながら、セル４４内部のセル電圧が減少さ
れているのでセルの層間酸化膜を劣化させる影響は減少
されており、従ってこの場合にも装置の信頼性及び寿命
の長期化が得られることを理解すべきである。
ル４４の動作に関する総括的な説明は上述したセル３６
に関しての説明から明らかであり、その詳細な説明は割
愛する。然しながら、セル４４内部のセル電圧が減少さ
れているのでセルの層間酸化膜を劣化させる影響は減少
されており、従ってこの場合にも装置の信頼性及び寿命
の長期化が得られることを理解すべきである。
【００３８】上述したセルは上述したような種々の利点
及び更に以下に説明するような利点を提供している。更
に別の実施例として、図５は模式的に示したメモリアレ
イ４５を示している。アレイ４５において、各ブロック
４６は例えば図２のセル３６又は図４のセル４４等の１
個のセルを表わしている。換言すると、アレイ４５は複
数個のメモリセルを有しており、各セルはそのノードを
減少された内部セル電圧回路３８へ接続している。然し
ながら、全体的には、アレイ４５は整数Ｍ個の行と整数
Ｎ個の列とを有するものとして示されている。各メモリ
行は共通の読取／書込線（即ち、ワード線）へ結合され
ており、従って行全体は一度にアクセスすることが可能
である。更に、各列はビット線負荷回路４８へ接続され
ている相補的なビット線を有しており、従ってアクセス
された行内のセルは書込を行なうか又は読取を行なうこ
とが可能である。いずれの場合においても、アレイ４５
は改良したセル４６を設けることによって全体的に改善
されている。従って、本発明に基づいて装置の信頼性と
寿命の長期化が改善されている。
及び更に以下に説明するような利点を提供している。更
に別の実施例として、図５は模式的に示したメモリアレ
イ４５を示している。アレイ４５において、各ブロック
４６は例えば図２のセル３６又は図４のセル４４等の１
個のセルを表わしている。換言すると、アレイ４５は複
数個のメモリセルを有しており、各セルはそのノードを
減少された内部セル電圧回路３８へ接続している。然し
ながら、全体的には、アレイ４５は整数Ｍ個の行と整数
Ｎ個の列とを有するものとして示されている。各メモリ
行は共通の読取／書込線（即ち、ワード線）へ結合され
ており、従って行全体は一度にアクセスすることが可能
である。更に、各列はビット線負荷回路４８へ接続され
ている相補的なビット線を有しており、従ってアクセス
された行内のセルは書込を行なうか又は読取を行なうこ
とが可能である。いずれの場合においても、アレイ４５
は改良したセル４６を設けることによって全体的に改善
されている。従って、本発明に基づいて装置の信頼性と
寿命の長期化が改善されている。
【００３９】上述したことから明らかなように、本発明
実施例では、セル内部のセル電圧をＶCCより低い値に低
下させながら全体的にＶCCを減少させることなしに動作
することの可能な改良したメモリを提供している。更
に、静的格納状態にあるセルノード上の電圧はそのセル
に最初に書込まれた大きさに近づいている。更に、内部
セル電圧回路が実効的に書込動作期間中にセル内に確立
された電圧を追従し且つ一致させる。この追従動作はセ
ル電圧が下降し過ぎてセル速度を低下させ且つ安定性を
低下させたり、又は上昇し過ぎてその際にトランジスタ
の層間酸化膜を劣化させることにより信頼性の問題を発
生させることを防止している。更に、減少された電圧が
セルのセルノードへ内部的に印加され、一方、Ｐチャン
ネル負荷トランジスタで駆動されるビット線の場合に
は、データ線はより高い電圧（即ち、ＶCC）に充電され
たままとなる。従って、本発明はＶCCのみがシステム全
体に使用可能であり、即ちＶCCの全体的なスケーリング
のみが可能であるシステムにおいて実現することが可能
である。更に、本発明はメモリの信頼性を改善してお
り、且つ４Ｔ−２Ｒセル、６−Ｔセル又は内部的に減少
したセル電圧から利益を得ることの可能なその他のＳＲ
ＡＭメモリ形態として構成することが可能である。更
に、本発明は容易に且つ効率的にメモリ内に設けること
の可能な内部セル電圧回路を具備する改良したメモリを
提供している。
実施例では、セル内部のセル電圧をＶCCより低い値に低
下させながら全体的にＶCCを減少させることなしに動作
することの可能な改良したメモリを提供している。更
に、静的格納状態にあるセルノード上の電圧はそのセル
に最初に書込まれた大きさに近づいている。更に、内部
セル電圧回路が実効的に書込動作期間中にセル内に確立
された電圧を追従し且つ一致させる。この追従動作はセ
ル電圧が下降し過ぎてセル速度を低下させ且つ安定性を
低下させたり、又は上昇し過ぎてその際にトランジスタ
の層間酸化膜を劣化させることにより信頼性の問題を発
生させることを防止している。更に、減少された電圧が
セルのセルノードへ内部的に印加され、一方、Ｐチャン
ネル負荷トランジスタで駆動されるビット線の場合に
は、データ線はより高い電圧（即ち、ＶCC）に充電され
たままとなる。従って、本発明はＶCCのみがシステム全
体に使用可能であり、即ちＶCCの全体的なスケーリング
のみが可能であるシステムにおいて実現することが可能
である。更に、本発明はメモリの信頼性を改善してお
り、且つ４Ｔ−２Ｒセル、６−Ｔセル又は内部的に減少
したセル電圧から利益を得ることの可能なその他のＳＲ
ＡＭメモリ形態として構成することが可能である。更
に、本発明は容易に且つ効率的にメモリ内に設けること
の可能な内部セル電圧回路を具備する改良したメモリを
提供している。
【００４０】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 公知の「４Ｔ−２Ｒ」形態で接続された典型
的なＳＲＡＭセルを示した概略図。
的なＳＲＡＭセルを示した概略図。
【図２】 本発明の一実施例に基づいて減少した内部セ
ル電圧を供給する回路へ接続されており４Ｔ−２Ｒ形態
に接続されているＳＲＡＭセルを示した概略図。
ル電圧を供給する回路へ接続されており４Ｔ−２Ｒ形態
に接続されているＳＲＡＭセルを示した概略図。
【図３】 図２の内部セル電圧回路の一実施例を示した
概略図。
概略図。
【図４】 本発明の別の実施例に基づいて構成された減
少した内部セル電圧を供給する回路へ接続されており６
−Ｔ形態に接続されたＳＲＡＭセルを示した概略図。
少した内部セル電圧を供給する回路へ接続されており６
−Ｔ形態に接続されたＳＲＡＭセルを示した概略図。
【図５】 各セルが減少した内部セル電圧を受取る複数
個のＳＲＡＭセルからなるメモリアレイを示した概略
図。
個のＳＲＡＭセルからなるメモリアレイを示した概略
図。
１６，２０ セルノード ２４ 電圧源ノード ２８，３０ ビット線 ３２，３４ パスゲートトランジスタ ３６ ＳＲＡＭセル ３８ 内部セル電圧回路 ２２ａ，２６ａ 抵抗 ２８ａ，３０ａ 負荷
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デイビッド シー． マククルーア アメリカ合衆国， テキサス 75007， カーロルトン， エリザベス ドライブ 3701 (72)発明者 メーディ ザマニアン アメリカ合衆国， テキサス 75010， カーロルトン， ハースストーン 2021
Claims (24)
- 【請求項１】 メモリセルにおいて、 選択的に導通すべく動作可能であり且つ第一セルノード
と低基準電圧ノードとの間に結合されている第一装置、
選択的に導通すべく動作可能であり且つ第二セルノード
と前記低基準電圧ノードとの間に結合されている第二装
置、 第一及び第二データ線、 システムレベル電圧を受取り且つ前記第一及び第二デー
タ線を夫々論理的に相補的な信号を構成する第一及び第
二データ電圧へバイアスさせる回路、 書込動作期間中に論理高電圧が前記第一及び第二セルノ
ードのうちの１つへ選択的に書込まれ一方論理低が前記
第一及び第二セルノードのうちの他方へ書込まれるよう
に前記第一及び第二データ線を夫々前記第一及び第二セ
ルノードへ結合させる回路、 セル電圧を受取るための電圧源ノード、 前記電圧源ノードを前記第一及び第二セルノードへ結合
させる回路、 前記システムレベル電圧より低いセル電圧を出力すべく
動作可能であり前記セル電圧を発生するセル電圧回路、
を有することを特徴とするメモリセル。 - 【請求項２】 請求項１において、前記第一及び第二デ
ータ線を夫々前記第一及び第二セルノードへ結合させる
回路が、第一及び第二パスゲートトランジスタを有して
おり、前記パスゲートトランジスタの各々がスレッシュ
ホールド電圧を有しており、且つ前記セル電圧が前記シ
ステムレベル電圧から前記スレッシュホールド電圧を差
引いたものに等しいことを特徴とするメモリセル。 - 【請求項３】 請求項１において、前記第一及び第二デ
ータ線を夫々前記第一及び第二セルノードへ結合させる
回路が第一及び第二パスゲートトランジスタを有してお
り、前記パスゲートトランジスタの各々がスレッシュホ
ールド電圧を有しており、且つ前記セル電圧が前記シス
テムレベル電圧から前記スレッシュホールド電圧を差引
いたもの以上であることを特徴とするメモリセル。 - 【請求項４】 請求項１において、前記選択的に導通す
べく動作可能な第一及び第二装置がＮチャンネルトラン
ジスタを有することを特徴とするメモリセル。 - 【請求項５】 請求項１において、前記第一及び第二デ
ータ線を前記第一及び第二セルノードへ結合させる回路
が第一及び第二トランジスタを有することを特徴とする
メモリセル。 - 【請求項６】 請求項５において、前記第一及び第二ト
ランジスタの各々が第一寸法のチャンネル幅を有してお
り、前記セル電圧を発生するためのセル電圧回路が前記
第一寸法よりも大きなチャンネル幅を持った第三トラン
ジスタを有しており、前記第三トランジスタはそのゲー
ト及びそのドレインにおいて前記システムレベル電圧を
受取るべく接続されており、且つ前記第三トランジスタ
のソースが前記セル電圧を出力すべく動作可能であるこ
とを特徴とするメモリセル。 - 【請求項７】 請求項６において、第一端部が前記第三
トランジスタのソースへ接続しており且つ第二端部が低
基準電圧へ接続している負荷要素を有することを特徴と
するメモリセル。 - 【請求項８】 請求項７において、前記負荷要素がＮチ
ャンネルトランジスタを有しており、前記Ｎチャンネル
トランジスタは前記負荷要素の第一端部として接続され
ているドレインを有しており、前記Ｎチャンネルトラン
ジスタは前記負荷要素の第二端部として接続されている
ソースを有しており、且つ前記Ｎチャンネルトランジス
タはバイアス電圧を受取るべく接続されているゲートを
有していることを特徴とするメモリセル。 - 【請求項９】 請求項１において、前記電圧源ノードを
前記第一及び第二セルノードへ結合させる回路が、 前記電圧源ノードと前記第一セルノードとの間に接続さ
れている第一抵抗、 前記電圧源ノードと前記第二セルノードとの間に接続さ
れている第二抵抗、を有することを特徴とするメモリセ
ル。 - 【請求項１０】 請求項９において、前記第一及び第二
抵抗が同様の抵抗値を有していることを特徴とするメモ
リセル。 - 【請求項１１】 請求項１において、前記電圧源ノード
を前記第一及び第二セルノードへ結合させる回路が、 前記電圧源ノードと前記第一セルノードとの間に接続さ
れている第一Ｐチャンネルトランジスタ、 前記電圧源ノードと前記第二セルノードとの間に接続さ
れている第二Ｐチャンネルトランジスタ、を有している
ことを特徴とするメモリセル。 - 【請求項１２】 請求項１１において、前記第一及び第
二Ｐチャンネルトランジスタが同様の装置であることを
特徴とするメモリセル。 - 【請求項１３】 メモリセルにおいて、 選択的に導通すべく動作可能であり且つ第一セルノード
と低基準電圧ノードとの間に結合されている第一トラン
ジスタ、 選択的に導通すべく動作可能であり且つ第二セルノード
と前記低基準電圧ノードとの間に結合されている第二ト
ランジスタ、 第一及び第二データ線、 システムレベル電圧を受取り且つ前記第一及び第二デー
タ線を論理的に相補的な信号を構成する第一及び第二デ
ータ電圧へ夫々バイアスさせる回路、 スレッシュホールド電圧を有しており且つ前記第一デー
タ線を前記第一セルノードへ選択的に結合させる第一パ
スゲートトランジスタ、 前記第一パスゲートトランジスタのスレッシュホールド
電圧と実質的に同一のスレッシュホールド電圧を有して
おり且つ前記第二データ線を前記第二セルノードへ選択
的に結合させる第二パスゲートトランジスタ、 セル電圧を受取るための電圧源ノード、 前記電圧源ノードを前記第一セルノードへ結合させる第
一負荷装置、 前記電圧源ノードを前記第二セルノードへ結合させる第
二負荷装置、 前記セル電圧を発生するセル電圧回路、を有しており、 前記第一及び第二パスゲートトランジスタの動作は、書
込動作期間中において論理高電圧が前記第一及び第二セ
ルノードのうちの１つへ選択的に書込まれ一方論理低が
前記第一及び第二セルノードのうちの他方へ書込まれる
ようなものであり、且つ前記セル電圧回路は前記システ
ムレベル電圧よりも低く且つ前記システムレベル電圧か
ら前記スレッシュホールド電圧を差引いたもの以上であ
るセル電圧を出力すべく動作可能である、ことを特徴と
するメモリセル。 - 【請求項１４】 請求項１３において、前記第一及び第
二トランジスタの各々がＮチャンネルトランジスタを有
していることを特徴とするメモリセル。 - 【請求項１５】 請求項１３において、前記第一及び第
二パスゲートトランジスタの各々が第一寸法のチャンネ
ル幅を有しており、且つ前記セル電圧を発生するセル電
圧回路が前記第一寸法より大きなチャンネル幅を持った
第三トランジスタを有しており、前記第三トランジスタ
はそのゲート及びそのドレインにおいて前記システムレ
ベル電圧を受取るべく接続されており、前記第三トラン
ジスタのソースは前記セル電圧を出力すべく動作可能で
あることを特徴とするメモリセル。 - 【請求項１６】 請求項１５において、第一端部が前記
第三トランジスタのソースへ接続しており且つ第二端部
が低基準電圧へ接続している負荷要素を有することを特
徴とするメモリセル。 - 【請求項１７】 請求項１６において、前記負荷要素が
Ｎチャンネルトランジスタを有しており、前記Ｎチャン
ネルトランジスタは前記負荷要素の第一端部として接続
されているドレインを有しており、前記Ｎチャンネルト
ランジスタは前記負荷要素の第二端部として接続されて
いるソースを有しており、前記Ｎチャンネルトランジス
タはバイアス電圧を受取るべく接続されているゲートを
有していることを特徴とするメモリセル。 - 【請求項１８】 請求項１３において、前記第一負荷装
置が前記電圧源ノードと前記第一セルノードとの間に接
続されている第一抵抗を有しており、且つ前記第二負荷
要素が前記電圧源ノードと前記第二セルノードとの間に
接続されている第二抵抗を有していることを特徴とする
メモリセル。 - 【請求項１９】 請求項１８において、前記第一及び第
二抵抗が同様の抵抗値を有していることを特徴とするメ
モリセル。 - 【請求項２０】 請求項１３において、前記第一負荷要
素が前記電圧源ノードと前記第一セルノードとの間に接
続されている第一Ｐチャンネルトランジスタを有してお
り、且つ前記第二負荷装置が前記電圧源ノードと前記第
二セルノードとの間に接続されている第二Ｐチャンネル
トランジスタを有していることを特徴とするメモリセ
ル。 - 【請求項２１】 請求項２０において、前記第一及び第
二Ｐチャンネルトランジスタが同様の装置であることを
特徴とするメモリセル。 - 【請求項２２】 行及び列の形態に配列させた複数個の
セルと、行の形態に配列された複数個のワード線とを具
備しており、前記行のうちのいずれか１つにおける各セ
ルがアクセスされる前記行のうちの前記１つに対応する
ワード線上の信号を活性化させることによって単一時刻
においてアクセスすることが可能なメモリアレイにおい
て、前記複数個のメモリセルの各々が、 選択的に導通すべく動作可能であり且つ第一セルノード
と低基準電圧ノードとの間に結合されている第一装置、 選択的に導通すべく動作可能であり且つ第二セルノード
と前記低基準電圧ノードとの間に結合されている第二装
置、 第一及び第二データ線、 システムレベル電圧を受取り且つ前記第一及び第二デー
タ線を論理的に相補的な信号を構成する第一及び第二デ
ータ電圧へ夫々バイアスする回路、 書込動作期間中に論理高電圧が前記第一及び第二セルノ
ードのうちの１つへ選択的に書込まれ一方論理低が前記
第一及び第二セルノードのうちの他方へ書込まれるよう
に前記第一及び第二データ線を前記第一及び第二セルノ
ードへ夫々結合させる回路、 セル電圧を受取る電圧源ノード、 前記電圧源ノードを前記第一及び第二セルノードへ結合
させる回路、 前記システムレベル電圧より低いセル電圧を出力すべく
動作可能であり前記セル電圧を発生するセル電圧回路、
を有することを特徴とするメモリアレイ。 - 【請求項２３】 請求項２２において、前記メモリセル
の各々に対して、前記第一及び第二データ線を前記第一
及び第二セルノードへ夫々結合させる回路が第一及び第
二パスゲートトランジスタを有しており、前記パスゲー
トトランジスタの各々がスレッシュホールド電圧を有し
ており、且つ前記セル電圧が前記システムレベル電圧か
ら前記スレッシュホールド電圧を差引いたものに等しい
ことを特徴とするメモリアレイ。 - 【請求項２４】 請求項２２において、前記メモリセル
の各々に対して、前記第一及び第二データ線を前記第一
及び第二セルノードへ夫々結合させる回路が第一及び第
二パスゲートトランジスタを有しており、前記パスゲー
トトランジスタの各々がスレッシュホールド電圧を有し
ており、前記セル電圧が前記システムレベル電圧から前
記スレッシュホールド電圧を差引いたもの以上であるこ
とを特徴とするメモリアレイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/414,918 US5544097A (en) | 1995-03-31 | 1995-03-31 | SRAM memory cell with reduced internal cell voltage |
| US414918 | 2009-03-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08306189A true JPH08306189A (ja) | 1996-11-22 |
| JP3841469B2 JP3841469B2 (ja) | 2006-11-01 |
Family
ID=23643573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06691996A Expired - Lifetime JP3841469B2 (ja) | 1995-03-31 | 1996-03-22 | 内部セル電圧を減少させたｓｒａｍメモリセル |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5544097A (ja) |
| JP (1) | JP3841469B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6160733A (en) * | 1997-08-29 | 2000-12-12 | Enable Semiconductor, Inc. | Low voltage and low power static random access memory (SRAM) |
| US6661253B1 (en) | 2000-08-16 | 2003-12-09 | Altera Corporation | Passgate structures for use in low-voltage applications |
| US7324394B1 (en) | 2002-08-01 | 2008-01-29 | T-Ram Semiconductor, Inc. | Single data line sensing scheme for TCCT-based memory cells |
| US6903987B2 (en) * | 2002-08-01 | 2005-06-07 | T-Ram, Inc. | Single data line sensing scheme for TCCT-based memory cells |
| US7292065B2 (en) * | 2004-08-03 | 2007-11-06 | Altera Corporation | Enhanced passgate structures for reducing leakage current |
| JP4730587B2 (ja) * | 2005-03-31 | 2011-07-20 | 富士フイルム株式会社 | 携帯内視鏡 |
| JP4917767B2 (ja) * | 2005-07-01 | 2012-04-18 | パナソニック株式会社 | 半導体記憶装置 |
| US7248508B1 (en) * | 2006-01-11 | 2007-07-24 | Arm Limited | Data retention in a semiconductor memory |
| JP4865360B2 (ja) * | 2006-03-01 | 2012-02-01 | パナソニック株式会社 | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5452246A (en) * | 1993-06-02 | 1995-09-19 | Fujitsu Limited | Static semiconductor memory device adapted for stabilization of low-voltage operation and reduction in cell size |
-
1995
- 1995-03-31 US US08/414,918 patent/US5544097A/en not_active Expired - Lifetime
-
1996
- 1996-03-22 JP JP06691996A patent/JP3841469B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3841469B2 (ja) | 2006-11-01 |
| US5544097A (en) | 1996-08-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050829 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050920 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051220 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060801 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060808 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100818 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100818 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110818 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120818 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130818 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
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